JP2013062382A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】歩留まりの向上、およびコスト削減を図る。
【解決手段】半導体装置は、デバイス基板６００と、前記デバイス基板上に接合された支持基板２００と、を具備する。前記デバイス基板は、前記支持基板との接合面側の外周部に溝５０を有する。
【選択図】 図２

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

近年、デジタルカメラ等に使われる固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが提案され、商品化されている。このＣＭＯＳイメージセンサの特徴として、単一電源、低電圧駆動、低消費電力であることが挙げられる。

ＣＭＯＳイメージセンサは、多画素化や光学サイズ縮小の要請により、年々画素サイズが小さくなっている。例えば、デジタルカメラ等で使われるＣＭＯＳイメージセンサの画素サイズは、２μｍから３μｍ程度である。ＣＭＯＳイメージセンサにおいて微細化が進むと、配線間の光を通る開口が小さくなり感度が低下する問題が生じる。

この問題に対し、半導体基板の表面上に信号走査回路およびその配線層（回路部）を有し、この回路部とは反対側（裏面側）に受光面を有する裏面照射型ＣＭＯＳイメージセンサが開発されている。この構造を用いることで、ＣＭＯＳイメージセンサの感度を高くすることができる。

裏面照射型ＣＭＯＳイメージセンサでは、配線層を形成したデバイスウェハ（デバイス基板）と支持するための支持ウェハ（支持基板）とを直接接合方式により貼り合わせた後、ダイシング工程によりチップを分断する。

貼り合わせ工程があるため、貼り合わせの界面層においてダイシングラインの内側（チップの内側）にガードリングを形成することができない。このため、デバイスウェハと支持ウェハとの界面層においてダイシング時に水平クラックによる膜剥離が起こり、ＮＧチップが増加して歩留まりが低下する。

これに対し、ダイシング前にレーザにより、ダイシングラインの内側に予め溝を設ける手法（レーザグルービング）が用いられている。レーザグルービングの課題としては、レーザ加工時のデブリ飛散による汚染、加工時間がかかる、コストが高い等が挙げられる。特に、デブリの飛散はセンサ製品では致命的であり、画素エリアにデブリが固着するとそのチップはＮＧチップとなってしまう。膜構造のチューニングおよびレーザグルービング前に、デブリ飛散の抑制のために保護層を作成する手法が存在するが、いずれもコストアップの原因となっている。

特開２０１１−９６８５１号公報 特開２０１０−２１２３０７号公報

歩留まりの向上、およびコスト削減を図る半導体装置およびその製造方法を提供する。

本実施形態による半導体装置は、デバイス基板と、前記デバイス基板上に接合された支持基板と、を具備する。前記デバイス基板は、前記支持基板との接合面側の外周部に溝を有する。

第１の実施形態に係る半導体装置の構造を示す平面図。 第１の実施形態に係る半導体装置の構造を示す断面図。 第１の実施形態に係る半導体装置の製造工程を示す断面図。 図３に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図４に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図５に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図６に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図７に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図８に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図９に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１０に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１１に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１２に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１３に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１４に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１５に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１６に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１７に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１８に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図１９に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図２０に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図２１に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 図２２に続く、第１の実施形態に係る半導体装置の製造工程を示す断面図。 第２の実施形態に係る半導体装置の構造を示す断面図。 第３の実施形態に係る半導体装置の構造を示す断面図。 第４の実施形態に係る半導体装置の構造を示す断面図。 第５の実施形態に係る半導体装置の構造を示す断面図。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。

＜第１の実施形態＞
図１乃至図２３を用いて、第１の実施形態に係る半導体装置（裏面照射型ＣＭＯＳイメージセンサ）について説明する。第１の実施形態に係る半導体装置は、デバイスウェハ（デバイス基板）６００が支持ウェハ（支持基板）２００との接合面側においてダイシングラインの内側（チップ５００の中央側）に溝５０を有する例である。これにより、ダイシング工程時におけるデバイス基板６００への水平クラックの発生を防止し、チップ５００へのダメージを低減させることができる。以下に、第１の実施形態について詳説する。

［構造］
まず、図１および図２を用いて、第１の実施形態に係る半導体装置の構造について説明する。

図１は、第１の実施形態に係る半導体装置の構造を示す平面図である。ここで、図１は、ダイシング前のウェハを示すものであり、複数のチップを示している。

図１に示すように、第１の実施形態に係る半導体装置は、ダイシングライン４０で分断されるチップ５００を備える。

チップ５００は、中央部に位置する画素領域３００とその周辺に位置する周辺領域４００とで構成される。画素領域３００は、照射された光を信号変換して電荷を蓄積する受光部（フォトダイオード）を有する。周辺領域４００は、画素領域３００からの信号を処理する回路や画素領域の動作を制御する回路を有する。また、周辺領域４００は、パッド３４を有し、外部と電気的に接続される。

第１の実施形態において、チップ５００は、後述するデバイス基板６００が支持基板２００との接合面（界面）においてダイシングライン４０の内側に溝５０を有する。言い換えると、溝５０は、チップ５００の外周部に形成され、その周縁を囲うように形成される。溝５０の断面構造の詳細については、後述する。

図２は、第１の実施形態に係る半導体装置の構造を示す断面図であり、図１に示すＡ−Ａ線に沿った断面図である。ここで、図２において、画素領域３００の一方側のみに隣接して周辺領域４００が形成されているが、他方側にも隣接して形成されてもよい。また、以下の説明において、上下関係は図面の通り称する。

図２に示すように、第１の実施形態に係る半導体装置は、半導体層１１、配線層７０、および絶縁層３０を有するデバイス基板６００と、デバイス基板６００上に接合された支持基板２００とを備える。

デバイス基板６００において、半導体層１１の表面（図２における上面）上に、回路部を有する配線層７０が形成される。半導体層１１の裏面（図２における下面）上に、カラーフィルタ３９、マイクロレンズ４１、およびパッド３４が形成される。また、半導体層１１内に、フォトダイオードが形成される。すなわち、裏面照射型ＣＭＯＳイメージセンサは、半導体層１１の裏面側から照射された光を半導体層１１内において信号変換して電荷を蓄積し、蓄積された電荷を表面側の配線層７０に読み出す。以下に、各構成要素について詳説する。

半導体層１１は、例えばＮ型のＳｉエピタキシャル層である。この半導体層１１には、不純物が導入された活性層が形成され、この領域に後述するフォトダイオードやトランジスタ等が形成される。

画素領域３００において、半導体層１１内には、Ｎ型不純物層１７とＰ型不純物層１８が形成される。Ｎ型不純物層１７は半導体層１１内の深い領域（図２における下側の領域）に形成され、Ｐ型不純物層１８は半導体層１１内の浅い領域（図２における上側の領域）に形成され、互いに接して形成される。これらＮ型不純物層１７およびＰ型不純物層１８は、各画素に形成され、フォトダイオードを構成する。また、表面側の半導体層１１内における隣接する画素間（フォトダイオード間）には、素子分離絶縁層１５が形成される。素子分離絶縁層１５は、例えば、ＳｉＯ_２で構成される。

また、画素領域３００において、半導体層１１の表面上には、画素ごとにゲート電極１６が形成され、例えば転送トランジスタやリセットトランジスタを構成する。ゲート電極１０は、例えば、ポリシリコンで構成される。このゲート電極１０の表面は、絶縁層１９で覆われる。また、絶縁層１９上に、上面が平坦化された層間絶縁層２０が形成される。

また、画素領域３００において、半導体層１１の裏面上には、絶縁層３２、反射防止層３６，３７を介してカラーフィルタ３９が形成される。このカラーフィルタ３９下に、マイクロレンズ４１が形成される。これらカラーフィルタ３９およびマイクロレンズ４１は、画素ごとに形成され、フォトダイオードに対応して形成される。

周辺領域４００において、半導体層１１内には、その上面から下面まで貫通する溝（ＤＴ：Deep Trench）１３が形成される。この溝１３の側面上に、絶縁層１４が形成される。絶縁層１４上に、貫通電極３１が形成され、溝１３内が埋め込まれる。

また、周辺領域４００において、半導体層１１の表面上には、貫通電極３１に電気的に接続される埋め込み電極（ビア）２２が形成される。埋め込み電極２２は、絶縁層１９および層間絶縁層２０内に形成されたビアホール２１内に形成される。埋め込み電極２２上には、画素領域３００からの信号を処理する回路や画素領域の動作を制御する回路（回路部）を構成する配線２４、埋め込み電極２５、配線２６、埋め込み電極２７、および配線２８が順に形成される。配線２４、埋め込み電極２５、配線２６、埋め込み電極２７、および配線２８は、層間絶縁層２０上に形成された層間絶縁層２３内に形成される。

また、周辺領域４００において、半導体層１１の裏面上には、貫通電極３１に電気的に接続されるパッド３４が形成される。パッド３４は、絶縁層３２に形成された開口部３３により、貫通電極３１に電気的に接続される。また、パッド３４は、絶縁層３５、反射防止層３６，３７に形成された開口部３８により、図示せぬ外部電極に電気的に接続される。

すなわち、周辺領域４００において、表面側に形成された回路部と裏面側に形成されたパッド３４とは、貫通電極３１を介して電気的に接続される。

デバイス基板６００は、チップ５００の外周部において、ガードリング２９を有する。より具体的には、チップ５００の外周部における層間絶縁層２０および層間絶縁層２３内に、ガードリング２９が形成される。ガードリング２９は、埋め込み電極２２、配線２４、埋め込み電極２５、配線２６、埋め込み電極２７、および配線２８と同レベルのビアおよび配線で構成され、チップ５００の周縁を囲む。また、ガードリング２９は、ダイシングライン４０よりも内側（チップ５００の中央側）に形成される。このガードリング２９は、ダイシング工程時にクラックが配線層７０内に生じることを防止することができる。

第１の実施形態では、デバイス基板６００は、配線層７０上に支持基板２００との接合面となる絶縁層３０を有する。絶縁層３０は、例えば酸化膜で構成される。より具体的には、絶縁層３０は、例えば、ＴＥＯＳ等を材料としたＳｉＯ_２膜またはｌｏｗ−ｋ膜で構成される。また、絶縁層３０の膜厚は、例えば０．１μｍ以上５μｍ以下である。

絶縁層３０上に、支持基板２００が接合される。すなわち、支持基板２００下に、絶縁層３０を介して配線層７０および半導体層１１が順に形成される。支持基板２００と絶縁層３０とは、それらを加圧することにより接合される。支持基板２００は、Ｓｉなどの半導体基板で構成されてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板で構成されてもよい。

絶縁層３０は、チップ５００の外周部において、溝５０を有する。より具体的には、絶縁層３０は、支持基板２００との接合面側（上面側）におけるチップ５００の外周部に溝５０を有する。すなわち、溝５０は、支持基板２００に接して形成される。言い換えると、絶縁層３０は、溝５０が形成された位置において支持基板２００と接していない。なお、溝５０は、支持基板２００との接合面側のみならず、配線層７０側まで絶縁層３０を貫通していてもよい。

溝５０は、ダイシングライン４０よりも内側に位置する。また、溝５０は、ガードリング２９の直上または直上よりも内側に形成されるが、チップ５００の面積縮小のため、溝５０はガードリング２９の直上に形成されることが望ましい。

溝５０の幅（平面における幅）は、ダイシングライン４０の幅よりも小さい。より具体的には、溝５０の幅は数μｍ程度であり、ダイシングライン４０の幅は１００μｍ程度である。また、溝５０の深さ（平面に垂直方向の深さ）は例えば０．１μｍ以上５μｍ以下であり、これによりクラックの発生を防ぐことができる。

溝５０内は、空洞でもよいし、埋めてもよい。溝５０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

［製造方法］
次に、図３および図２３を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。

図３および図２３は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。ここで、以下の説明において上下関係は図面の通り称するが、製造プロセスにおいて上下が逆転して行われる場合もある。

まず、図３に示すように、エピタキシャル成長により、ＳＯＩ基板またはバルク基板である半導体基板１０上に、半導体層１１が形成される。半導体層１１は、例えばＮ型のＳｉエピタキシャル層である。

次に、図４に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体層１１上に、ストッパ層１２が形成される。このストッパ層１２は、例えばＳｉＮで構成される。その後、例えばフォトリソグラフィおよびドライエッチングにより、ストッパ層１２および半導体層１１に溝１３が形成される。この溝１３は、ストッパ層１２および半導体層１１の上面から下面まで貫通する貫通孔である。これにより、溝１３の底面において、半導体基板１０の上面が露出する。

次に、図５に示すように、例えばＣＶＤ法により、全面に、絶縁層１４が形成される。これにより、絶縁層１４は、溝１３内に埋め込まれるとともに、ストッパ層１２上にも形成される。この絶縁層１４は、例えばＳｉＯ_２で構成される。その後、例えばＣＭＰ（Chemical Mechanical Polishing）により、ストッパ層１２上の絶縁層１４が除去される。

次に、図６に示すように、例えばウェットエッチングにより、ストッパ層１２が除去される。これにより、半導体層１１の上面が露出する。このとき、種々のエッチングが用いられてもよいが、半導体層１１の上面にダメージが及ぶのを防止するため、ウェットエッチングが用いられることが望ましい。

次に、図７に示すように、上面側の半導体層１１内における画素間に素子分離絶縁層１５が埋め込まれた後、半導体層１１の上面上にゲート電極１６が画素毎に形成される。素子分離絶縁層１５は、例えばＳｉＯ_２で構成され、ゲート電極１５は、例えばポリシリコンで構成される。

その後、ＰまたはＡｓ等の不純物を半導体層１１にイオン注入することにより、半導体層１１内の深い領域（下面側の領域）に、Ｎ型不純物層１７が形成される。また、Ｂ等の不純物を半導体層１１にイオン注入することにより、半導体層１１内の浅い領域（上面側の領域）に、Ｐ型不純物層１８が形成される。Ｎ型不純物層１７上にＰ型不純物層１８が形成されることで、フォトダイオードが光電変換部として画素毎に形成される。

なお、半導体層１１上にゲート電極１６を形成する前に、半導体層１１内にＮ型不純物層１７およびＰ型不純物層１８を形成してもよい。

このように、ＦＥＯＬ（Front End Of Line）工程により、活性層にトランジスタやフォトダイオードが形成される。

次に、図８に示すように、熱酸化またはＣＶＤ法により、ゲート電極１６および半導体層１１上に、絶縁層１９が形成される。絶縁層１９の膜厚は、例えば５ｎｍ以上６ｎｍ以下である。絶縁層１９は、例えばＳｉＯ_２で構成される。

次に、図９に示すように、例えばＣＶＤ法により、全面に、層間絶縁層２０が形成され、その上面が平坦化される。その後、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層１４が露出するように層間絶縁層２０および絶縁層１９に開口部２１が形成される。また、開口部２１と同時に、チップにおける外周部の層間絶縁層２０および絶縁層１９にも開口部２１ａが形成される。開口部２１ａは後述するガードリング２９が形成される領域に形成される。

なお、層間絶縁層２０は、例えばＳｉＯ_２で構成される。また、絶縁層１９と層間絶縁層２０とが同一材料の場合、絶縁層１９と層間絶縁層２０とは一体的に形成することができる。

次に、図１０に示すように、例えばＣＶＤ法により、全面に、埋め込み電極２２が形成される。これにより、埋め込み電極２２は、開口部２１および開口部２１ａ内に埋め込まれる。同時に、埋め込み電極２２は、層間絶縁層２０上にも形成される。埋め込み電極２２は、例えば、Ｗ、ＡｌまたはＣｕで構成される。その後、例えばＣＭＰにより、層間絶縁層２０上の埋め込み電極２２が除去される。

次に、図１１に示すように、例えばＣＶＤ法により、層間絶縁層２０上に、層間絶縁層２３が形成されるとともに、層間絶縁層２３内に埋め込まれた配線２４，２６，２８および埋め込み電極２５，２７が形成される。配線２４，２６，２８は、例えばＡｌまたはＣｕで構成され、埋め込み電極２５，２７は、例えばＷ、ＡｌまたはＣｕで構成される。このとき、配線２４，２６，２８は、Ｃｕを用いたダマシン構造で形成されてもよく、シングルダマシンまたはデュアルダマシンでもよい。

また、配線２４，２６，２８および埋め込み電極２５，２７と同時に、チップ５００における外周部の層間絶縁層２３内にも、ガードリング２９が形成される。ガードリング２９は、配線２４，２６，２８および埋め込み電極２５，２７と同レベルに形成され、また同材料で構成される。ガードリング２９は、ダイシングライン４０よりも内側（チップ５００の中央側）に形成される。このガードリング２９は、ダイシング工程時にクラックがチップ５００内に生じることを防止することができる。

このように、ＢＥＯＬ（Back End Of Line）工程により、トランジスタやフォトダイオードを相互に接続する配線層７０が形成される。

その後、ＣＭＰにより、層間絶縁層２３の上面が平坦化される。なお、配線２４，２６，２８がダマシン構造で形成される場合、その都度上面が平坦化されているため、最上面を再度平坦化する必要はない。

次に、図１２に示すように、層間絶縁層２３上に、絶縁層３０が形成される。絶縁層３０は、例えば、酸化膜で構成され、より具体的には、ＴＥＯＳ等を材料としたＳｉＯ_２膜またはｌｏｗ−ｋ膜で構成される。また、絶縁層３０は、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、または塗布法等、種々の方法によって形成される。

その後、例えばＣＭＰにより、絶縁層３０の上面が平坦化される。この絶縁層３０の上面が後述する支持基板２００との接合面となる。絶縁層３０の上面を平坦化することにより、絶縁層３０と支持基板２００との接合強度が向上する。

次に、図１３に示すように、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層３０の上面側に溝５０が形成される。溝５０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝５０は、ガードリング２９の直上または直上よりも内側に形成される。

なお、溝５０は、後述する半導体基板１０の研磨工程において、半導体層１１と配線層７０とでフクレや膜剥がれが発生しない構造である。より具体的には、溝５０の幅は例えば数μｍ程度であり、深さは例えば０．１μｍ以上５μｍ以下である。また、溝５０内は、空洞でもよいし、埋めてもよい。溝５０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

その後、例えばＣＭＰ法により、絶縁層３０の上面が平坦化されてもよい。なお、少なくとも溝５０の形成前または形成後のいずれか一方で絶縁層３０の上面が平坦化されればよい。

次に、図１４に示すように、溝５０が形成された絶縁層３０上に、支持基板２００を貼り合わせることにより接合する。この貼り合わせ工程は、以下のように行われる。

まず、貼り合わせる前に、絶縁層３０および支持基板２００の接合面がそれぞれ洗浄される。より具体的には、接合面に対して、金属汚染を除去するアルカリ洗浄および酸洗浄や、有機物を除去するＯ_３洗浄が行われる。また、ダストを除去するために、２流体洗浄やメガソニック洗浄が行われてもよい。

次に、絶縁層３０および支持基板２００の接合面がそれぞれ活性化される。より具体的には、接合面に対して、イオンビーム、イオンガン、またはＲＩＥ（Reactive Ion Etching）等のプラズマ処理が行われる。この処理は、例えば、Ａｒ、Ｎ_２、Ｏ_２、またはＨ_２等のガスを用いて行われ、また接合面にダメージを与えにくい条件で行われる。ガスは、単体ガスでも混合ガスでもよい。

次に、絶縁層３０および支持基板２００の接合面がそれぞれ再度洗浄される。より具体的には、活性化工程で付着したダストを除去するために、２流体洗浄、メガソニック洗浄、または水洗浄等、活性化層へダメージを与えない洗浄が行われる。なお、活性化から貼り合わせ工程までを真空中にて連続で行う場合、または活性化から貼り合わせ工程までの清浄度が十分に高い場合は、再洗浄は省略してもよい。

次に、絶縁層３０の接合面と支持基板２００の接合面とが貼り合わせられる。より具体的には、デバイス基板６００と支持基板２００とを位置ズレなくアライメントさせた後、加圧して自発接合のボンディングウェーブが同心円状に進展するように貼り合わせる。このとき、アライメントでは、メカニカル、外形認識、およびマーク合わせ方式等が用いられ、μｍ以下の精度で合わせる必要がある。絶縁層３０と支持基板２００とを貼り合わせた後、必要に応じて基板同士の位置ズレ測定、ボイド検査が行われ、貼り合わせの精度を検査する。位置ズレ測定では、透過方式の外形検出、または反射方式のエッジ検出等が用いられる。また、ボイド検査では、赤外線、超音波、またはＸ線等が用いられる。

その後、貼り合わせた接合面に対して、例えば２００℃以上１０００℃以下の高温で数時間アニールすることにより、接合強度を向上させる。一般的に、貼り合わせた接合面は、高温なアニールが行われるほど接合強度が高くなる傾向にある。しかし、ＦＥＯＬにて形成された材料の耐熱性を考慮すると、４００℃前後で数時間アニールが行われることで特性が劣化する恐れがある。このため、例えば、３００℃のＮ_２雰囲気でアニールが行われる。これにより、接合面の結合をより強固なＳｉ−Ｏ結合にすることができる。なお、貼り合わせ強度が十分に高い場合、アニールの省略、低温化、短時間化が可能である。

支持基板２００は、Ｓｉなどの半導体基板で構成されてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板で構成されてもよい。また、支持基板２００は、接合において、未加工で全面が露出した状態でもよいが、露出面を保護するために上面および側面がＳｉＮで構成される図示せぬ保護膜で覆われてもよい。このとき、支持基板２００の全面（上面、側面、および下面）を保護膜で覆い、ＲＩＥ等により接合面（下面）を露出した後、貼り合わせ工程が行われる。

このようにして、デバイス基板６００と支持基板２００とが接合される。

次に、図１５に示すように、ＢＳＧ（Back Side Grind）または薬液処理により、半導体基板１０が薄膜化され、除去される。薬液としては、フッ硝酸、ＫＯＨ、またはＴＭＡＨ溶液が用いられる。このとき、例えば、図示せぬエッチングストッパ層や半導体基板１０の膜厚制御により終点検出を行う。そして、面内均一性、荒さ等の精度を管理しながら加工する。エッチングストッパ層としては、ＳＯＩウェハ（半導体基板１０）の図示せぬＢＯＸ酸化膜や不純物濃度の異なる多層エピタキシャル層（半導体層１１）が用いられる。その後、必要に応じて、ＲＩＥまたは薬液によりエッチストッパ層が除去される。

次に、図１６に示すように、例えばフォトリソグラフィおよびドライエッチングにより、溝１３の側面に絶縁層１４が残存するように、絶縁層１４の一部が除去される。これにより、絶縁層１４に開口部が形成され、埋め込み電極２２が露出する。

次に、図１７に示すように、例えばメッキ法またはＣＶＤ法により、絶縁層１４の開口部（溝１３）が埋め込まれるように、貫通電極３１が形成される。貫通電極３１は、例えばＷ、ＡｌまたはＣｕで構成される。これにより、半導体層１１の上面側から下面側までを電気的に接続することができる。なお、貫通電極３１は、絶縁層１４の開口部を埋め込まなくてもよく、側面に形成されることで、半導体層１１の上面側から下面側までを電気的に接続してもよい。

次に、図１８に示すように、例えばＣＶＤ法により、半導体層１１の下面上に絶縁層３２が形成される。絶縁層３２は、例えばＳｉＯ_２で構成される。

次に、図１９に示すように、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層３２に開口部３３が形成される。これにより、貫通電極３１が露出する。

次に、図２０に示すように、絶縁層３２下に、開口部３３を介して貫通電極３１に接続されるパッド３４が形成される。このパッド３４は、例えばＡｌで構成される。パッド３４は、貫通電極３１の直下、または貫通電極３１よりも外周部に形成される。その後、例えばＣＶＤ法により、絶縁層３２上およびパッド３４上の全面に絶縁層３５が形成される。絶縁層３５は、例えばＳｉＯ_２で構成される。

次に、図２１に示すように、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層３５の一部が除去され、絶縁層３５に半導体層１１の下面側の画素領域３００を露出させる開口部が形成される。

次に、図２２に示すように、例えばＣＶＤ法またはスパッタ法により、半導体層１１下に反射防止層３６，３７が順に形成される。反射防止層３６，３７は、例えばＳｉＯ_２で構成される。反射防止層３６，３７の屈折率は、互いに異なる。これにより、照射された光の反射を防止することができる。

次に、図２３に示すように、例えばフォトリソグラフィおよびドライエッチングにより、反射防止層３６，３７、および絶縁層３５の一部が除去され、反射防止層３６，３７、および絶縁層３５にパッド３４を露出させる開口部３８が形成される。

次に、図２に示すように、画素領域３００における反射防止層３７下にカラーフィルタ３９が画素毎に形成された後、カラーフィルタ３９下にマイクロレンズ４１が画素毎に形成される。カラーフィルタ３９およびマイクロレンズ４１は、例えば透明な有機化合物で構成される。カラーフィルタ３９は、例えば、赤、緑または青に着色することができる。

次に、支持基板２００を上面側から研磨して２００μｍ程度の膜厚にし、ダイシングライン４０に沿って切断することにより個片化され、チップ５００が形成される。貼り合わせ工程を有する裏面照射型ＣＭＯＳイメージセンサでは、接合面の層にガードリングが形成されない。このため、ダイシング工程の際、接合面の層に水平クラックが生じ得る。これに対し、第１の実施形態では、接合面の層（絶縁層３０）にあらかじめ溝５０を設けることで、ダイシング工程時の水平クラックの進展を止めることができる。

その後、セラミックパッケージ等へのマウント、ワイヤボンディングによるパッド３４とパッケージとの電気接続、保護ガラスの搭載、樹脂封止等が行われることで、第１の実施形態に係る半導体装置が完成する。

なお、貫通電極３１が形成される溝１３は、貼り合わせ工程の前に形成されたが、貼り合わせ工程の後に形成されてもよい。すなわち、半導体基板１０が表面側から薄膜化され、除去された後に、溝１３、絶縁層１４、および貫通電極３１が形成されてもよい。

［効果］
上記第１の実施形態によれば、デバイス基板６００において支持基板２００との接合面として絶縁層３０が形成され、絶縁層３０が支持基板２００との接合面側においてチップ５００の外周部に溝５０を有する。この溝５０により、ダイシング工程時においてダイシングライン４０から接合面の層（絶縁層３０）に生じる水平クラックをストップすることができる。これにより、膜剥がれを防止してＮＧチップの生成を抑制することができる。その結果、製造プロセスにおける歩留まりの向上、およびコスト削減を図ることができる。

＜第２の実施形態＞
図２４を用いて、第２の実施形態に係る半導体装置について説明する。第２の実施形態は、支持基板２００がデバイス基板６００との接合面側においてダイシングラインの内側（チップ５００の中央側）に溝６０を有する例である。これにより、ダイシング工程時における支持基板２００への水平クラックの発生を防止し、チップ５００へのダメージを低減させることができる。以下に、第２の実施形態について詳説する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。

［構造］
まず、図２４を用いて、第２の実施形態に係る半導体装置の構造について説明する。

図２４は、第２の実施形態に係る半導体装置の構造を示す断面図であり、図１に示すＡ−Ａ線に沿った断面図である。

図２４に示すように、第２の実施形態において、第１の実施形態と異なる点は、支持基板２００がデバイス基板６００との接合面側においてチップ５００の外周部に溝６０を有する点である。

支持基板２００は、デバイス基板６００における絶縁層３０上に接合される。支持基板２００と絶縁層３０とは、それらを加圧することにより接合される。

支持基板２００は、チップ５００の外周部において、溝６０を有する。より具体的には、支持基板２００は、デバイス基板６００との接合面側（下面側）におけるチップ５００の外周部に溝６０を有する。すなわち、溝６０は、デバイス基板６００に接して形成される。言い換えると、支持基板２００は、溝６０が形成された位置においてデバイス基板６００と接していない。なお、溝６０は、デバイス基板６００との接合面側のみならず、上面側まで支持基板２００を貫通していてもよい。

溝６０は、ダイシングライン４０よりも内側に位置する。また、溝６０は、ガードリング２９の直上または直上よりも内側に形成される。

溝６０の幅は、ダイシングライン４０の幅よりも小さい。より具体的には、溝６０の幅は１０μｍ程度であり、ダイシングライン４０の幅は１００μｍ程度である。また、溝６０の深さは０．１μｍ以上５μｍ以下であり、これによりクラックの発生を防ぐことができる。

溝６０内は、空洞でもよいし、埋めてもよい。溝６０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

［製造方法］
次に、第２の実施形態に係る半導体装置の製造方法について説明する。

まず、第１の実施形態と同様に、図３乃至図１２の工程が行われる。すなわち、デバイス基板６００において、層間絶縁層２３上に、絶縁層３０が形成される。その後、例えばＣＭＰにより、絶縁層３０の上面が平坦化される。この絶縁層３０の上面が後述する支持基板２００との接合面となる。

次に、図２４に示すように、例えばフォトリソグラフィおよびドライエッチングにより、支持基板２００の下面側に溝６０が形成される。溝６０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝６０は、ガードリング２９の直上または直上よりも内側に形成される。溝５０の幅は数μｍ程度であり、深さは０．１μｍ以上５μｍ以下である。

溝６０内は、空洞でもよいし、埋めてもよい。溝６０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

次に、絶縁層３０上に、溝６０が形成された支持基板２００を貼り合わせることにより接合する。このとき、溝６０がガードリング２９の直上または内側になるように位置合わせがされた後、接合される。

以下の工程は、第１の実施形態と同様に行われる。

［効果］
上記第２の実施形態によれば、支持基板２００がデバイス基板６００との接合面側においてチップ５００の外周部に溝６０を有する。この溝６０により、ダイシング工程時においてダイシングライン４０から接合面の層（支持基板２００）に生じる水平クラックをストップすることができる。これにより、膜剥がれを防止してＮＧチップの生成を抑制することができる。その結果、製造プロセスにおける歩留まりの向上、およびコスト削減を図ることができる。

＜第３の実施形態＞
図２５を用いて、第３の実施形態に係る半導体装置について説明する。第３の実施形態は、デバイス基板６００が支持基板２００との接合面側においてダイシングラインの内側（チップ５００の中央側）に溝５０を有し、かつ、支持基板２００がデバイス基板６００との接合面側においてダイシングラインの内側に溝６０を有する例である。これにより、ダイシング工程時におけるデバイス基板６００および支持基板２００への水平クラックの発生を防止し、チップ５００へのダメージをより低減させることができる。以下に、第３の実施形態について詳説する。なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。

［構造］
まず、図２５を用いて、第３の実施形態に係る半導体装置の構造について説明する。

図２５は、第３の実施形態に係る半導体装置の構造を示す断面図であり、図１に示すＡ−Ａ線に沿った断面図である。

図２５に示すように、第３の実施形態において、第１の実施形態と異なる点は、デバイス基板６００が支持基板２００との接合面側においてチップ５００の外周部に溝５０を有し、かつ、支持基板２００がデバイス基板６００との接合面側においてチップ５００の外周部に溝６０を有する点である。

支持基板２００は、デバイス基板６００における絶縁層３０上に接合される。支持基板２００と絶縁層３０とは、それらを加圧することにより接合される。

デバイス基板６００は、チップ５００の外周部において、溝５０を有する。より具体的には、デバイス基板６００、支持基板２００との接合面側（上面側）におけるチップ５００の外周部に溝５０を有する。すなわち、デバイス基板６００は、溝５０が形成された位置において支持基板２００と接していない。なお、溝５０は、支持基板２００との接合面側のみならず、下面側までデバイス基板６００を貫通していてもよい。

一方、支持基板２００は、チップ５００の外周部において、溝６０を有する。より具体的には、支持基板２００は、デバイス基板６００との接合面側（下面側）におけるチップ５００の外周部に溝６０を有する。すなわち、支持基板２００は、溝６０が形成された位置においてデバイス基板６００と接していない。なお、溝６０は、デバイス基板６００との接合面側のみならず、上面側まで支持基板２００を貫通していてもよい。

溝５０，６０は、ダイシングライン４０よりも内側に位置する。また、溝５０，６０は、ガードリング２９の直上または直上よりも内側に形成される。また、溝５０，６０は、互いに同位置に形成され、上面からみるとオーバーラップする。すなわち、溝５０，６０は、互いに接している。なお、溝５０，６０は、互いに同位置に形成されることが望ましいが、同位置に形成されていなくてもよい。

溝５０，６０の幅は、ダイシングライン４０の幅よりも小さい。また、溝５０の幅は、溝６０の幅よりも小さい。より具体的には、溝５０の幅は数μｍ程度であり、溝６０の幅は１０μｍ程度であり、ダイシングライン４０の幅は１００μｍ程度である。溝５０の幅を溝６０の幅よりも小さくすることにより、貼り合わせ工程において、溝５０と溝６０とをオーバーラップさせるための位置合わせマージンを向上させることができる。また、溝５０，６０の深さは０．１μｍ以上５μｍ以下であり、これによりクラックの発生を防ぐことができる。なお、溝６０の幅を溝５０の幅よりも小さくしてもよい。

溝５０，６０内は、空洞でもよいし、埋めてもよい。溝５０，６０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

［製造方法］
次に、第３の実施形態に係る半導体装置の製造方法について説明する。

まず、第１の実施形態と同様に、図３乃至図１２の工程が行われる。すなわち、デバイス基板６００において、層間絶縁層２３上に、絶縁層３０が形成される。その後、例えばＣＭＰにより、絶縁層３０の上面が平坦化される。この絶縁層３０の上面が後述する支持基板２００との接合面となる。

次に、図２５に示すように、例えばフォトリソグラフィおよびドライエッチングにより、デバイス基板６００（絶縁層３０）の上面側に溝５０が形成される。溝５０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝５０は、ガードリング２９の直上または直上よりも内側に形成される。溝５０の幅は数μｍ程度であり、深さは０．１μｍ以上５μｍ以下である。

また、例えばフォトリソグラフィおよびドライエッチングにより、支持基板２００の下面側に溝６０が形成される。溝６０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝６０は、ガードリング２９の直上または直上よりも内側に形成される。溝６０の幅は１０μｍ程度であり、深さは０．１μｍ以上５μｍ以下である。

これら溝５０，６０内は、空洞でもよいし、埋めてもよい。溝５０，６０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

次に、溝５０が形成された絶縁層３０上に、溝６０が形成された支持基板２００を貼り合わせることにより接合する。このとき、溝５０と溝６０とが同位置になるように（オーバーラップするように）位置合わせされた後、接合される。

以下の工程は、第１の実施形態と同様に行われる。

［効果］
上記第３の実施形態によれば、デバイス基板６００が支持基板２００との接合面側においてチップ５００の外周部に溝６０を有し、かつ、支持基板２００がデバイス基板６００との接合面側においてチップ５００の外周部に溝６０を有する。この溝５０，６０により、ダイシング工程時においてダイシングライン４０から接合面の層（絶縁層３０および支持基板２００）に生じる水平クラックをストップすることができる。これにより、膜剥がれを防止してＮＧチップの生成をより抑制することができる。その結果、製造プロセスにおけるさらなる歩留まりの向上、およびコスト削減を図ることができる。

＜第４の実施形態＞
図２６を用いて、第４の実施形態に係る半導体装置について説明する。第４の実施形態は、支持基板２００の接合面として表面が平坦化された絶縁層８０が形成される例である。これにより、支持基板２００とデバイス基板６００との接合強度を高くすることができる。以下に、第４の実施形態について詳説する。なお、第４の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。

［構造］
まず、図２６を用いて、第４の実施形態に係る半導体装置の構造について説明する。

図２６は、第４の実施形態に係る半導体装置の構造を示す断面図であり、図１に示すＡ−Ａ線に沿った断面図である。

図２６に示すように、第４の実施形態において、第１の実施形態と異なる点は、支持基板２００がその表面上（下面上）にデバイス基板６００との接合面となる絶縁層８０を有する点である。

絶縁層８０は、支持基板２００の下面上にデバイス基板６００との接合面として形成され、デバイス基板６００における絶縁層３０上に接合される。絶縁層８０と絶縁層３０とは、それらを加圧することにより接合される。

絶縁層８０は、例えば酸化膜で構成される。より具体的には、絶縁層８０は、例えば、ＴＥＯＳ等を材料としたＳｉＯ_２膜、熱酸化によるＳｉＯ_２膜またはｌｏｗ−ｋ膜で構成される。また、絶縁層８０の膜厚は、０．１μｍ以上５μｍ以下である。

［製造方法］
次に、第４の実施形態に係る半導体装置の製造方法について説明する。

まず、第１の実施形態と同様に、図３乃至図１２の工程が行われる。すなわち、デバイス基板６００において、層間絶縁層２３上に、絶縁層３０が形成される。その後、例えばＣＭＰにより、絶縁層３０の上面が平坦化される。この絶縁層３０の上面が後述する絶縁層８０との接合面となる。

次に、図２６に示すように、例えばフォトリソグラフィおよびドライエッチングにより、デバイス基板６００（絶縁層３０）の上面側に溝５０が形成される。溝５０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝５０は、ガードリング２９の直上または直上よりも内側に形成される。また、溝５０の幅は数μｍ程度であり、深さは０．１μｍ以上５μｍ以下である。

溝５０内は、空洞でもよいし、埋めてもよい。溝５０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

また、支持基板２００の下面上（接合面側の表面上）に、絶縁層８０が形成される。絶縁層８０は、例えば、酸化膜で構成される。より具体的には、ＳｉＯ_２膜またはｌｏｗ−ｋ膜で構成される。また、絶縁層８０は、熱酸化、ＣＶＤ法、ＡＬＤ法、または塗布法等、種々の方法によって形成される。

その後、例えばＣＭＰにより、絶縁層８０の下面が平坦化される。この絶縁層８０の下面が後述するデバイス基板６００（絶縁層３０）との接合面となる。絶縁層８０の下面を平坦化することにより、絶縁層８０と絶縁層３０の接合強度が向上する。

次に、溝５０が形成された絶縁層３０上に、支持基板２００（絶縁層８０）を貼り合わせることにより接合する。

以下の工程は、第１の実施形態と同様に行われる。

［効果］
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに第４の実施形態では、支持基板２００の接合面として表面が平坦化された絶縁層８０が形成される。これにより、支持基板２００とデバイス基板６００との接合強度を高くすることができる。

＜第５の実施形態＞
図２７を用いて、第５の実施形態に係る半導体装置について説明する。第５の実施形態は、支持基板２００の接合面として表面が平坦化された絶縁層８０が形成され、絶縁層８０がデバイス基板６００との接合面側においてダイシングラインの内側に溝６０を有する例である。以下に、第５の実施形態について詳説する。なお、第５の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。

［構造］
まず、図２７を用いて、第５の実施形態に係る半導体装置の構造について説明する。

図２７は、第５の実施形態に係る半導体装置の構造を示す断面図であり、図１に示すＡ−Ａ線に沿った断面図である。

図２７に示すように、第４の実施形態において、第１の実施形態と異なる点は、支持基板２００がその表面上（下面上）にデバイス基板６００との接合面となる絶縁層８０を有し、絶縁層８０がデバイス基板６００との接合面側においてチップ５００の外周部に溝６０を有する点である。

絶縁層８０は、支持基板２００の下面上にデバイス基板６００との接合面として形成され、デバイス基板６００における絶縁層３０上に接合される。絶縁層８０と絶縁層３０とは、それらを加圧することにより接合される。

絶縁層８０は、例えば酸化膜で構成される。より具体的には、絶縁層８０は、例えば、ＴＥＯＳ等を材料としたＳｉＯ_２膜、熱酸化によるＳｉＯ_２膜またはｌｏｗ−ｋ膜で構成される。また、絶縁層８０の膜厚は、０．１μｍ以上５μｍ以下である。

デバイス基板６００は、チップ５００の外周部において、溝５０を有する。より具体的には、デバイス基板６００は、支持基板２００との接合面側（上面側）におけるチップ５００の外周部に溝５０を有する。すなわち、デバイス基板６００、溝５０が形成された位置において支持基板２００と接していない。なお、溝５０は、支持基板２００との接合面側のみならず、下面側までデバイス基板６００を貫通していてもよい。

一方、支持基板２００の下面上にデバイス基板６００との接合面として形成された絶縁層８０は、チップ５００の外周部において、溝６０を有する。より具体的には、絶縁層８０は、デバイス基板６００との接合面側（下面側）におけるチップ５００の外周部に溝６０を有する。すなわち、絶縁層８０は、溝６０が形成された位置においてデバイス基板６００と接していない。なお、溝６０は、デバイス基板６００との接合面側のみならず、上面側まで絶縁層８０を貫通していてもよい。

溝５０，６０は、ダイシングライン４０よりも内側に位置する。また、溝５０，６０は、ガードリング２９の直上または直上よりも内側に形成される。また、溝５０，６０は、互いに同位置に形成され、上面からみるとオーバーラップすることが望ましいが、これに限らない。

溝５０，６０の幅は、ダイシングライン４０の幅よりも小さい。また、溝５０の幅は、溝６０の幅よりも小さい。より具体的には、溝５０の幅は数μｍ程度であり、溝６０の幅は１０μｍ程度であり、ダイシングライン４０の幅は１００μｍ程度である。溝５０の幅を溝６０の幅よりも小さくすることにより、貼り合わせ工程において、溝５０と溝６０とをオーバーラップさせるための位置合わせマージンを向上させることができる。また、溝５０，６０の深さは０．１μｍ以上５μｍ以下であり、これによりクラックの発生を防ぐことができる。なお、溝６０の幅を溝５０の幅よりも小さくしてもよい。

溝５０，６０内は、空洞でもよいし、埋めてもよい。溝５０，６０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

［製造方法］
次に、第５の実施形態に係る半導体装置の製造方法について説明する。

まず、第１の実施形態と同様に、図３乃至図１２の工程が行われる。すなわち、デバイス基板６００において、層間絶縁層２３上に、絶縁層３０が形成される。その後、例えばＣＭＰにより、絶縁層３０の上面が平坦化される。この絶縁層３０の上面が後述する絶縁層８０との接合面となる。

次に、図２７に示すように、例えばフォトリソグラフィおよびドライエッチングにより、デバイス基板６００（絶縁層３０）の上面側に溝５０が形成される。溝５０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝５０は、ガードリング２９の直上または直上よりも内側に形成される。溝５０の幅は数μｍ程度であり、深さは０．１μｍ以上５μｍ以下である。

また、支持基板２００の下面上（接合面側の表面上）に、絶縁層８０が形成される。絶縁層８０は、例えば、酸化膜で構成される。より具体的には、ＳｉＯ_２またはｌｏｗ−ｋ材料で構成される。また、絶縁層８０は、熱酸化、ＣＶＤ法、ＡＬＤ法、または塗布法等、種々の方法によって形成される。

その後、例えばフォトリソグラフィおよびドライエッチングにより、絶縁層８０の下面側に溝６０が形成される。溝６０は、チップ５００における外周部でかつダイシングライン４０よりも内側に形成される。また、溝６０は、ガードリング２９の直上または直上よりも内側に形成される。溝６０の幅は１０μｍ程度であり、深さは０．１μｍ以上５μｍ以下である。

これら溝５０，６０内は、空洞でもよいし、埋めてもよい。溝５０，６０内を埋める材料としては、例えば、ＳｉＮ等の接合されない材料、Ｃｕ、Ａｌ等の金属材料、またはＴＥＯＳ等の絶縁材料でもよい。

次に、溝５０が形成された絶縁層３０上に、溝６０が形成された絶縁層８０を貼り合わせることにより接合する。このとき、溝５０と溝６０と同位置になるように（オーバーラップするように）位置合わせがされた後、接合される。

以下の工程は、第１の実施形態と同様に行われる。

［効果］
上記第５の実施形態によれば、第３の実施形態および第４の実施形態と同様の効果を得ることができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…半導体層、２９…ガードリング、３０…絶縁層、４０…ダイシングライン、５０，６０…溝、７０…配線層、２００…支持基板、５００…チップ、６００…デバイス基板。

Claims (7)

1. デバイス基板と、
   前記デバイス基板上に接合された支持基板と、
   を具備し、
   前記デバイス基板は、前記支持基板との接合面側の外周部に第１溝を有することを特徴とする半導体装置。
2. 前記支持基板は、前記デバイス基板との接合面側の外周部に第２溝を有することを特徴とする請求項１に記載の半導体装置。
3. 前記デバイス基板は、前記支持基板との接合面となる絶縁層を有し、
   前記第１溝は、前記絶縁層に形成される
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記デバイス基板は、
   前記第２半導体層下に形成され、下部側から照射される光を信号変換して電荷を蓄積する受光部を有する半導体層と、
   前記第２半導体層下かつ前記半導体層上に形成され、前記複数の受光部に蓄積された電荷を読み出す回路部を有する配線層と、
   を有することを特徴とする請求項１に記載の半導体装置。
5. 外周部にガードリングを有するデバイス基板と、
   前記デバイス基板上に接合された支持基板と、
   を具備し、
   前記支持基板は、前記デバイス基板との接合面側の外周部で、かつ前記ガードリングよりも内側に溝を有することを特徴とする半導体装置。
6. 前記デバイス基板は、
   前記支持基板下に形成され、下部側から照射される光を信号変換して電荷を蓄積する受光部を有する半導体層と、
   前記支持基板下かつ前記半導体層上に形成され、前記複数の受光部に蓄積された電荷を読み出す回路部を有する配線層と、
   を有することを特徴とする請求項５に記載の半導体装置。
7. デバイス基板の接合面側のチップの外周部でかつダイシングラインの内側に、溝を形成する工程と、
   前記デバイス基板の接合面側に、支持基板を接合する工程と、
   接合された前記デバイス基板および前記支持基板を前記ダイシングラインに沿ってダイシングする工程と、
   を具備することを特徴とする半導体装置の製造方法。

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