[go: up one dir, main page]

JP2013062321A - Nitride semiconductor light-emitting element manufacturing method - Google Patents

Nitride semiconductor light-emitting element manufacturing method Download PDF

Info

Publication number
JP2013062321A
JP2013062321A JP2011198720A JP2011198720A JP2013062321A JP 2013062321 A JP2013062321 A JP 2013062321A JP 2011198720 A JP2011198720 A JP 2011198720A JP 2011198720 A JP2011198720 A JP 2011198720A JP 2013062321 A JP2013062321 A JP 2013062321A
Authority
JP
Japan
Prior art keywords
region
semiconductor
film
layer
nitride semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011198720A
Other languages
Japanese (ja)
Other versions
JP5403023B2 (en
Inventor
Kazuhide Sumiyoshi
和英 住吉
Norihiro Saga
宣弘 嵯峨
Shinji Tokuyama
慎司 徳山
Koji Katayama
浩二 片山
Susumu Yoshimoto
晋 吉本
Fuminori Mihashi
史典 三橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011198720A priority Critical patent/JP5403023B2/en
Publication of JP2013062321A publication Critical patent/JP2013062321A/en
Application granted granted Critical
Publication of JP5403023B2 publication Critical patent/JP5403023B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Lasers (AREA)

Abstract

【課題】半極性面上に良好な物理的接触を成す電極の形成とリッジ構造の形成との両方を可能にする、窒化物半導体発光素子を作製する方法が提供される。
【解決手段】エッチング装置10fにおいて、リッジ形状を規定するパターンを有するハードマスク43を形成する。このエッチングは、ICP−RIE法で行われる。エッチングは摂氏300度以下の基板温度で行われる。ハードマスク43を形成した後に、マスク41を除去することができる。基板主面11a及び半極性主面13aは基準軸Cxに直交する面から63度以上80度以下の範囲の角度で傾斜することができる。この傾斜の角度範囲では、半極性主面13aは酸化されやすいステップを有する。ハードマスク43を用いて半導体積層13及び金属膜33のエッチングを行って、金属層45と窒化物半導体領域47とを形成する。窒化物半導体領域47は半導体リッジ49を含む。
【選択図】図4
A method of fabricating a nitride semiconductor light emitting device is provided that enables both formation of an electrode having good physical contact on a semipolar plane and formation of a ridge structure.
In an etching apparatus, a hard mask having a pattern defining a ridge shape is formed. This etching is performed by the ICP-RIE method. Etching is performed at a substrate temperature of 300 degrees Celsius or less. After the hard mask 43 is formed, the mask 41 can be removed. The substrate main surface 11a and the semipolar main surface 13a can be inclined at an angle in a range from 63 degrees to 80 degrees from a plane orthogonal to the reference axis Cx. In this inclination angle range, the semipolar main surface 13a has a step that is easily oxidized. The semiconductor layer 13 and the metal film 33 are etched using the hard mask 43 to form the metal layer 45 and the nitride semiconductor region 47. The nitride semiconductor region 47 includes a semiconductor ridge 49.
[Selection] Figure 4

Description

本発明は、窒化物半導体発光素子を作製する方法に関する。   The present invention relates to a method for manufacturing a nitride semiconductor light emitting device.

特許文献1には、GaAs基板、GaN基板を用いて化合物半導体レーザを作製することが記載されている。c面GaN基板上には、窒化ガリウム系化合物半導体レーザが作製される。   Patent Document 1 describes that a compound semiconductor laser is manufactured using a GaAs substrate or a GaN substrate. A gallium nitride compound semiconductor laser is fabricated on the c-plane GaN substrate.

特開2008−98349号公報JP 2008-98349 A

特許文献1の作製方法では、窒化ガリウム系化合物半導体積層構造の表面に、リフトオフを用いて電極を形成する。Pd層上に、Siマスク層、Alマスク層、及びSiマスク層を順に配列された積層マスク部を形成する。 In the manufacturing method of Patent Document 1, an electrode is formed on the surface of a gallium nitride-based compound semiconductor multilayer structure using lift-off. On the Pd layer, a laminated mask portion in which a Si 3 N 4 mask layer, an Al mask layer, and a Si 3 N 4 mask layer are sequentially arranged is formed.

これらのマスク層上に設けたレジストマスクを用いて、これら3つのマスク層を順次エッチングして、リフトオフ用マスク及び電極部を形成する。このエッチングにより窒化ガリウム系化合物半導体積層構造の表面が露出される。窒化ガリウム系化合物半導体積層構造をエッチングしてリッジ部を形成する。次いで、塩酸を用いてAlマスク層の選択的エッチングを行って、積層マスク部中に窪み部を形成する。この後に、基板上面全域に絶縁層を成長すると共に、50wt%のフッ化水素酸と40wt%のフッ化アンモニウム水溶液を含む溶液を用いてAlマスクを除去する。この結果、電極部の表面が露出する。   Using a resist mask provided on these mask layers, the three mask layers are sequentially etched to form a lift-off mask and an electrode portion. By this etching, the surface of the gallium nitride compound semiconductor multilayer structure is exposed. The gallium nitride compound semiconductor multilayer structure is etched to form a ridge portion. Next, the Al mask layer is selectively etched using hydrochloric acid to form a recess in the laminated mask portion. Thereafter, an insulating layer is grown over the entire upper surface of the substrate, and the Al mask is removed using a solution containing 50 wt% hydrofluoric acid and 40 wt% ammonium fluoride aqueous solution. As a result, the surface of the electrode part is exposed.

特許文献1では、リフトオフ及びリッジ形成のために複雑なマスク構造を形成する。例えば、マスク構造では、リフトオフのために、マスク構造内のAl層にサイドエッチを生じさせる。また、保護層の形成にもリフトオフを用いるので、保護層の開口形成がリッジ形成と独立して制御しにくい。例えば、サイドエッチされたAl層は、細らせたAl層の下地層の幅よりも狭く、このマスク構造の形状は、堆積される保護膜の形状に影響する。   In Patent Document 1, a complicated mask structure is formed for lift-off and ridge formation. For example, in the mask structure, side etching is caused in the Al layer in the mask structure for lift-off. Further, since lift-off is also used for forming the protective layer, the opening formation of the protective layer is difficult to control independently of the ridge formation. For example, the side-etched Al layer is narrower than the width of the thinned Al layer, and the shape of this mask structure affects the shape of the deposited protective film.

本発明は、このような事情を鑑みて為されたものであり、半極性面上に良好な接触を成す電極の形成とリッジ構造の形成との両方を可能にする、窒化物半導体発光素子を作製する方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and provides a nitride semiconductor light-emitting element that enables both formation of an electrode that makes good contact on a semipolar plane and formation of a ridge structure. It is an object of the present invention to provide a manufacturing method.

本発明は、窒化物半導体発光素子を作製する方法に係る。この方法は、(a)成膜装置におけるMBE法を用いた成長を利用して、半導体積層を含むエピタキシャル基板の半極性主面の上に金属膜を形成する工程と、(b)前記半導体積層及び前記金属膜の上に、リッジを規定するマスクを形成する工程と、(c)前記マスクを用いて前記半導体積層及び前記金属膜のエッチングを行って、半導体リッジを含む窒化物半導体領域と該半導体リッジの上の金属層とを形成する工程と、(d)前記マスクを除去した後に、前記窒化物半導体領域の表面及び前記金属層の上に保護層のための絶縁膜を成長する工程とを備える。前記半極性主面はIII族窒化物半導体からなり、前記半導体積層は、III族窒化物からなる活性層を含み、前記金属膜は前記半極性主面と接合を成す。   The present invention relates to a method for fabricating a nitride semiconductor light emitting device. This method includes (a) a step of forming a metal film on a semipolar main surface of an epitaxial substrate including a semiconductor stack using growth using an MBE method in a film forming apparatus; and (b) the semiconductor stack. And a step of forming a ridge defining mask on the metal film, and (c) performing etching of the semiconductor stack and the metal film using the mask to form a nitride semiconductor region including a semiconductor ridge, and Forming a metal layer on the semiconductor ridge; and (d) growing an insulating film for a protective layer on the surface of the nitride semiconductor region and on the metal layer after removing the mask; Is provided. The semipolar main surface is made of a group III nitride semiconductor, the semiconductor stack includes an active layer made of group III nitride, and the metal film forms a junction with the semipolar main surface.

この窒化物半導体発光素子を作製する方法(以下、「作製方法」として参照する)によれば、半導体積層の半極性主面上に金属膜を形成した後に、半導体リッジを形成するためのプロセスを適用するので、上記の半極性主面が該プロセスに対して直接にさらされることがない。また、金属層と半極性主面との界面を保護しながら、リフトオフの複雑なプロセスを用いることなく、絶縁膜マスクを除去した後に保護層のための絶縁膜の成長を行うことができる。   According to a method of manufacturing this nitride semiconductor light emitting device (hereinafter referred to as “manufacturing method”), a process for forming a semiconductor ridge after forming a metal film on a semipolar main surface of a semiconductor stack is performed. As applied, the semipolar major surface is not directly exposed to the process. Further, while protecting the interface between the metal layer and the semipolar main surface, the insulating film for the protective layer can be grown after removing the insulating film mask without using a complicated process of lift-off.

本発明に係る作製方法では、前記エピタキシャル基板の前記半極性主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から10度以上80度以下の範囲の角度で傾斜することができる。この作製方法によれば、半極性主面は上記範囲内の角度で傾斜していることができる。   In the manufacturing method according to the present invention, the semipolar principal surface of the epitaxial substrate is at an angle in a range of 10 degrees to 80 degrees from a plane orthogonal to a reference axis extending along the c-axis of the group III nitride semiconductor. Can be tilted. According to this manufacturing method, the semipolar main surface can be inclined at an angle within the above range.

本発明に係る作製方法は、前記成膜装置において、III族窒化物からなる半導体積層の半極性主面の全体をIII族元素の雰囲気にさらす工程を更に備えることができる。前記III族窒化物は、前記III族元素を構成元素として含むことが好適である。   The manufacturing method according to the present invention may further include a step of exposing the entire semipolar main surface of the semiconductor stack made of group III nitride to an atmosphere of group III element in the film forming apparatus. The group III nitride preferably includes the group III element as a constituent element.

この作製方法によれば、成膜装置における金属膜の形成に先立って半極性主面をIII族元素の雰囲気にさらすので、金属膜が接触を成すことになる表面が清浄化される。清浄化された半極性主面上に該成膜装置において金属層の成膜を引き続き行うので、金属膜と半極性主面との界面へのコンタミネーションがリッジ形成の際に避けられる。   According to this manufacturing method, the semipolar main surface is exposed to the group III element atmosphere prior to the formation of the metal film in the film forming apparatus, so that the surface with which the metal film comes into contact is cleaned. Since the metal layer is continuously formed on the cleaned semipolar main surface by the film forming apparatus, contamination at the interface between the metal film and the semipolar main surface can be avoided when forming the ridge.

本発明に係る作製方法では、前記半極性主面は窒化ガリウム系半導体からなり、前記雰囲気はガリウムを含み、前記半極性主面を前記雰囲気にさらす前記工程では、摂氏300度以上の基板温度でガリウムフラックスの照射が前記半極性主面に行われることが好適である。   In the manufacturing method according to the present invention, the semipolar principal surface is made of a gallium nitride semiconductor, the atmosphere includes gallium, and the step of exposing the semipolar principal surface to the atmosphere is performed at a substrate temperature of 300 degrees Celsius or higher. It is preferable that irradiation of the gallium flux is performed on the semipolar main surface.

この作製方法によれば、ガリウムフラックスの照射により表面酸化物の還元が生じて、窒化ガリウム系半導体からなる半極性主面の酸化物を低減できる。   According to this manufacturing method, reduction of the surface oxide is caused by irradiation with the gallium flux, and the oxide on the semipolar main surface made of the gallium nitride semiconductor can be reduced.

本発明に係る作製方法では、前記金属層は金層を含むことが好適である。この作製方法によれば、金層はIII族窒化物半導体からなる半極性主面と良好な電気的接触を提供できる。   In the manufacturing method according to the present invention, it is preferable that the metal layer includes a gold layer. According to this manufacturing method, the gold layer can provide good electrical contact with the semipolar main surface made of a group III nitride semiconductor.

本発明に係る作製方法は、前記絶縁膜の上に、レジスト膜を形成する工程と、前記半導体リッジの前記上面に設けられた開口を有するレジストマスクを前記レジスト膜から形成する工程と、前記レジストマスクを用いて前記絶縁膜のエッチングを行って、前記絶縁膜から保護層を形成する工程を備えることができる。前記レジスト膜は、第1部分、第2部分及び第3部分を含み、前記レジスト膜の前記第1部分、前記第2部分及び前記第3部分は、前記窒化物半導体領域の上にこの順に配置され、前記レジスト膜の前記第2部分は、前記半導体リッジの上面の上に位置し、前記レジスト膜の前記第1部分及び前記第3部分は、前記半導体リッジの上面から離れて設けられ、前記レジスト膜の前記第2部分の厚さは前記レジスト膜の前記第1部分及び前記第3部分の厚さより薄く、前記レジストマスクを前記レジスト膜から形成する前記工程では、前記レジスト膜の表面から該レジスト膜のレジストを除去していき、前記保護層は、前記半導体リッジの前記上面の上の金属層を露出させる開口を有する。   The manufacturing method according to the present invention includes a step of forming a resist film on the insulating film, a step of forming a resist mask having an opening provided on the upper surface of the semiconductor ridge from the resist film, and the resist A step of etching the insulating film using a mask to form a protective layer from the insulating film can be provided. The resist film includes a first portion, a second portion, and a third portion, and the first portion, the second portion, and the third portion of the resist film are disposed in this order on the nitride semiconductor region. The second portion of the resist film is located on the upper surface of the semiconductor ridge, and the first portion and the third portion of the resist film are provided apart from the upper surface of the semiconductor ridge, The thickness of the second portion of the resist film is smaller than the thickness of the first portion and the third portion of the resist film, and in the step of forming the resist mask from the resist film, the thickness of the resist film is increased from the surface of the resist film. The resist of the resist film is removed, and the protective layer has an opening that exposes the metal layer on the upper surface of the semiconductor ridge.

この作製方法によれば、レジスト膜の第2部分の厚さがレジスト膜の第1部分及び第3部分の厚さより薄いので、レジスト膜をその表面から除去することにより、半導体リッジの上面に開口を有するレジストマスクを形成できる。このレジストマスクを用いて、絶縁膜のエッチングを行うことにより、半導体リッジの上面上の金属膜を露出させて、保護層を形成できる。   According to this manufacturing method, since the thickness of the second portion of the resist film is thinner than the thickness of the first portion and the third portion of the resist film, the resist film is removed from the surface, thereby opening the upper surface of the semiconductor ridge. A resist mask having can be formed. The protective film can be formed by exposing the metal film on the upper surface of the semiconductor ridge by etching the insulating film using this resist mask.

本発明に係る作製方法では、前記レジストマスクを前記レジスト膜から形成する前記工程は、前記絶縁膜の上に第1レジスト膜を形成する工程と、フォトリソグラフィ法を用いて、前記半導体リッジの上面及び側面の上の前記絶縁膜を露出させる開口を有する第1のマスク層を前記第1レジスト膜から形成する工程と、前記窒化物半導体領域、前記金属層、前記絶縁膜、及び前記第1のマスク層の上に第2レジスト膜を形成する工程と、前記半導体リッジの前記上面が露出するように前記第2レジスト膜に開口を形成して第2のマスク層を形成する工程と、備えることができる。前記レジスト膜は、前記第1のマスク層及び前記第2レジスト膜を含み、前記レジストマスクは前記第1のマスク層及び前記第2のマスク層を含むことができる。   In the manufacturing method according to the present invention, the step of forming the resist mask from the resist film includes a step of forming a first resist film on the insulating film and a top surface of the semiconductor ridge using a photolithography method. And forming a first mask layer having an opening exposing the insulating film on the side surface from the first resist film, the nitride semiconductor region, the metal layer, the insulating film, and the first Forming a second resist film on the mask layer; and forming a second mask layer by forming an opening in the second resist film so that the upper surface of the semiconductor ridge is exposed. Can do. The resist film may include the first mask layer and the second resist film, and the resist mask may include the first mask layer and the second mask layer.

この作製方法によれば、半導体リッジの上面上の第1のマスク上及び第1のマスクの開口に、第2レジスト膜を形成するので、窒化物半導体領域の第1領域の上に設けられたレジスト厚が、窒化物半導体領域の第2領域の上に設けられたレジスト厚と異なるようにできる。   According to this manufacturing method, since the second resist film is formed on the first mask on the upper surface of the semiconductor ridge and in the opening of the first mask, the second resist film is provided on the first region of the nitride semiconductor region. The resist thickness can be different from the resist thickness provided on the second region of the nitride semiconductor region.

本発明に係る作製方法では、前記レジストマスクを前記レジスト膜から形成する前記工程では、前記レジスト膜を現象液にさらして、前記半導体リッジの前記上面の上のレジストを除去して、前記レジストマスクを形成することが好適である。   In the manufacturing method according to the present invention, in the step of forming the resist mask from the resist film, the resist film is exposed to a phenomenon liquid to remove the resist on the upper surface of the semiconductor ridge, and the resist mask. Is preferably formed.

この作製方法によれば、レジスト膜は、レジストの現象液中において、その表面から徐々に溶けていくので、半導体リッジの上面及びその付近がレジストから露出されるような加工をレジスト膜に施すことが可能になる。   According to this manufacturing method, since the resist film is gradually dissolved from the surface in the resist phenomenon solution, the resist film is subjected to processing such that the upper surface of the semiconductor ridge and the vicinity thereof are exposed from the resist. Is possible.

本発明に係る作製方法では、前記半導体リッジ及び前記金属層はリッジ構造を形成し、前記半導体リッジの前記上面と前記金属層とは金属−半導体接合を成し、前記金属−半導体接合のエッジは前記リッジ構造の側面に位置し、前記保護層は、前記金属−半導体接合の前記エッジを覆うことができる。この作製方法によれば、金属−半導体接合のエッジが保護層により覆われる。   In the manufacturing method according to the present invention, the semiconductor ridge and the metal layer form a ridge structure, the upper surface of the semiconductor ridge and the metal layer form a metal-semiconductor junction, and the edge of the metal-semiconductor junction is Located on a side surface of the ridge structure, the protective layer may cover the edge of the metal-semiconductor junction. According to this manufacturing method, the edge of the metal-semiconductor junction is covered with the protective layer.

本発明に係る作製方法は、前記レジストマスクを除去した後に、前記金属層及び前記絶縁膜の上に電極膜を堆積する工程と、前記電極膜を加工して、電極を形成する工程とを更に備えることができる。前記電極は、前記保護層の前記開口を介して前記金属層に接触を成し、前記電極膜の堆積は摂氏300度以下の基板温度で行われることが好適である。この作製方法によれば、電極膜堆積の際の基板温度に起因する熱劣化がコンタクト抵抗に生じることを避けることができる。   The manufacturing method according to the present invention further includes a step of depositing an electrode film on the metal layer and the insulating film after removing the resist mask, and a step of processing the electrode film to form an electrode. Can be provided. The electrode is preferably in contact with the metal layer through the opening of the protective layer, and the electrode film is preferably deposited at a substrate temperature of 300 degrees Celsius or less. According to this manufacturing method, it is possible to avoid the thermal degradation caused by the substrate temperature during electrode film deposition from occurring in the contact resistance.

本発明に係る作製方法では、前記電極膜の堆積は電子ビーム蒸着法で行われることが好適である。この作製方法によれば、電極膜の堆積中に、金属層とIII族窒化物との界面に熱劣化の発生を低減できる。電子ビーム蒸着によれば、高温の成膜を避けることができる。   In the manufacturing method according to the present invention, it is preferable that the electrode film is deposited by an electron beam evaporation method. According to this manufacturing method, it is possible to reduce the occurrence of thermal degradation at the interface between the metal layer and the group III nitride during the deposition of the electrode film. According to electron beam evaporation, high temperature film formation can be avoided.

本発明に係る作製方法では、前記窒化物半導体領域は、第1溝及び第2溝並びに第1テラス及び第2テラスを含み、前記第1溝及び第2溝は前記半導体リッジを規定し、前記半導体リッジと前記第1テラスは、前記第1溝を規定し、前記半導体リッジと前記第2テラスは、前記第2溝を規定することができる。   In the manufacturing method according to the present invention, the nitride semiconductor region includes a first groove and a second groove, and a first terrace and a second terrace, wherein the first groove and the second groove define the semiconductor ridge, The semiconductor ridge and the first terrace may define the first groove, and the semiconductor ridge and the second terrace may define the second groove.

この作製方法では、第1溝及び第2溝を用いて半導体リッジを作製できると共に、第1テラス及び第2テラス並びに半導体リッジにより、半導体リッジのみがエピ面から突出することを避けることができる。   In this manufacturing method, a semiconductor ridge can be manufactured using the first groove and the second groove, and only the semiconductor ridge can be prevented from protruding from the epi plane due to the first terrace, the second terrace, and the semiconductor ridge.

本発明に係る作製方法では、前記金属膜を形成する前記工程は、MBE法を用いた金属堆積により、前記成膜装置において金属領域を形成する工程と、前記金属領域をエッチングして、前記半導体積層の前記半極性主面を部分的に露出させると共に前記半導体積層の前記半極性主面の上に前記金属膜を形成する工程と含むことができる。この作製方法によれば、半導体リッジが形成されるべき部分を含む半導体積層の一部分の半極性主面に金属膜を提供できる。   In the manufacturing method according to the present invention, the step of forming the metal film includes a step of forming a metal region in the film formation apparatus by metal deposition using an MBE method, and etching the metal region to form the semiconductor Forming the metal film on the semipolar main surface of the semiconductor stack and partially exposing the semipolar main surface of the stack. According to this manufacturing method, the metal film can be provided on the semipolar main surface of a part of the semiconductor stack including the part where the semiconductor ridge is to be formed.

本発明に係る作製方法では、前記マスクを形成する前記工程は、前記半導体積層及び前記金属層の上に、マスク膜を形成する工程と、前記マスク膜のエッチングにより前記マスクを形成する工程とを含み、前記エッチングは摂氏300度以下の基板温度で行われることが好ましい。この作製方法によれば、エッチング時における基板温度が摂氏300度以下であるので、エッチング中における基板温度により金属−半導体接合の熱劣化を低減できる。   In the manufacturing method according to the present invention, the step of forming the mask includes a step of forming a mask film on the semiconductor stack and the metal layer, and a step of forming the mask by etching the mask film. In addition, the etching is preferably performed at a substrate temperature of 300 degrees Celsius or less. According to this manufacturing method, since the substrate temperature at the time of etching is 300 degrees Celsius or less, the thermal deterioration of the metal-semiconductor junction can be reduced by the substrate temperature during the etching.

本発明に係る作製方法では、前記マスク膜は、タングステン膜、シリコン酸化物膜及びシリコン窒化物膜の少なくともいずれかを含むことができる。この作製方法によれば、III族窒化物をエッチングして半導体リッジを形成するためのマスクに、タングステン膜、シリコン酸化物膜及びシリコン窒化物膜の少なくともいずれかを用いることができる。   In the manufacturing method according to the present invention, the mask film may include at least one of a tungsten film, a silicon oxide film, and a silicon nitride film. According to this manufacturing method, at least one of a tungsten film, a silicon oxide film, and a silicon nitride film can be used as a mask for etching a group III nitride to form a semiconductor ridge.

本発明に係る作製方法は、基板の主面の上に前記半導体積層を成長して、前記エピタキシャル基板を形成する工程を更に備えることができる。前記基板の前記主面はIII族窒化物半導体からなり、前記半導体積層は第1領域、第2領域及び第3領域を含み、前記第1領域、前記第2領域及び前記第3領域は、前記基板の前記主面に沿って配置されており、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第2領域には前記半導体リッジが形成され、前記半導体積層は、第1導電型のIII族窒化物半導体層、前記活性層、及び第2導電型のIII族窒化物半導体層を含み、前記エピタキシャル基板は前記基板を含み、前記基板の前記主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から10度以上80度以下の範囲の角度で傾斜し、前記エピタキシャル基板の前記半極性主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から10度以上80度以下の範囲の角度で傾斜することができる。   The manufacturing method according to the present invention can further include a step of growing the semiconductor stack on the main surface of the substrate to form the epitaxial substrate. The main surface of the substrate is made of a group III nitride semiconductor, the semiconductor stack includes a first region, a second region, and a third region, and the first region, the second region, and the third region are The second region is located between the first region and the third region, the semiconductor ridge is formed in the second region, and the semiconductor stacked layer is disposed along the main surface of the substrate. Includes a group III nitride semiconductor layer of a first conductivity type, the active layer, and a group III nitride semiconductor layer of a second conductivity type, the epitaxial substrate includes the substrate, and the main surface of the substrate is The group III nitride semiconductor is inclined at an angle in a range of not less than 10 degrees and not more than 80 degrees from a plane orthogonal to a reference axis extending along the c-axis, and the semipolar main surface of the epitaxial substrate is the group III nitride 10 degrees or less from the plane perpendicular to the reference axis extending along the c-axis of the semiconductor It can be inclined at an angle of 80 degrees or less.

この製造方法によれば、傾斜角が10度以上80度以下の範囲であるとき、窒化ガリウム系半導体の半極性面が酸素との結合性に富む。これ故に、オーミック電極の形成の際に、酸素の低減が重要である。   According to this manufacturing method, when the tilt angle is in the range of 10 degrees or more and 80 degrees or less, the semipolar plane of the gallium nitride semiconductor is rich in oxygen bonding. Therefore, it is important to reduce oxygen during the formation of the ohmic electrode.

本発明に係る作製方法では、前記エピタキシャル基板の前記半極性主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から63度以上80度以下の範囲の角度で傾斜することが好ましい。この製造方法によれば、この角度範囲での半極性面は酸化されやすいステップを有する。   In the manufacturing method according to the present invention, the semipolar principal surface of the epitaxial substrate is at an angle in the range of not less than 63 degrees and not more than 80 degrees from a plane orthogonal to a reference axis extending along the c-axis of the group III nitride semiconductor. It is preferable to incline. According to this manufacturing method, the semipolar plane in this angular range has a step that is easily oxidized.

本発明に係る作製方法では、前記エピタキシャル基板は、前記活性層の上に設けられたp型窒化ガリウム系半導体層を含み、前記p型窒化ガリウム系半導体層はドーパントとしてマグネシウムを含み、前記p型窒化ガリウム系半導体層の主面は前記エピタキシャル基板の前記半極性主面を構成することができる。この製造方法によれば、p型窒化ガリウム系半導体層にオーミック接触を成す電極を形成できる。   In the manufacturing method according to the present invention, the epitaxial substrate includes a p-type gallium nitride based semiconductor layer provided on the active layer, the p-type gallium nitride based semiconductor layer includes magnesium as a dopant, and the p-type The main surface of the gallium nitride based semiconductor layer can constitute the semipolar main surface of the epitaxial substrate. According to this manufacturing method, an electrode that makes ohmic contact with the p-type gallium nitride based semiconductor layer can be formed.

本発明に係る作製方法では、前記半導体リッジは、前記活性層の上に設けられた光ガイド層と、該光ガイド層の上に設けられたクラッド層と、該クラッド層の上に設けられたコンタクト層とを含み、前記半導体リッジは第1の方向に延在し、前記光ガイド層、前記クラッド層及び前記コンタクト層は、前記第1の方向に交差する第2の方向に配列されており、前記窒化物半導体領域は第1領域、第2領域及び第3領域を含み、前記第1領域、前記第2領域及び前記第3領域は、前記第1の方向及び前記第2の方向の両方に交差する第3の方向に沿って配列され、前記第2領域は前記第1領域と前記第3領域との間に位置し、前記第2領域は前記半導体リッジを含み、前記第1領域及び前記第3領域の表面は前記光ガイド層の表面からなり、前記保護膜は、前記第1領域の前記表面、前記第3領域の前記表面、及び前記半導体リッジの側面を覆うことができる。   In the manufacturing method according to the present invention, the semiconductor ridge is provided on the light guide layer provided on the active layer, the clad layer provided on the light guide layer, and the clad layer. The semiconductor ridge extends in a first direction, and the light guide layer, the cladding layer, and the contact layer are arranged in a second direction that intersects the first direction. The nitride semiconductor region includes a first region, a second region, and a third region, and the first region, the second region, and the third region are both in the first direction and the second direction. The second region is located between the first region and the third region, the second region includes the semiconductor ridge, the first region, and the second region The surface of the third region consists of the surface of the light guide layer, Protective film can cover the said surface of the first region, wherein the surface of said third region, and a side surface of the semiconductor ridge.

この作製方法によれば、半導体リッジが、光ガイド層、クラッド層及びコンタを含み、また、保護膜が第1領域の表面、第3領域の表面、及び半導体リッジの側面を覆うので、良好な電流閉じ込めと良好な屈折率プロファイルが発光素子に提供される。   According to this manufacturing method, the semiconductor ridge includes the light guide layer, the clad layer, and the contour, and the protective film covers the surface of the first region, the surface of the third region, and the side surface of the semiconductor ridge. Current confinement and a good refractive index profile are provided for the light emitting device.

本発明に係る作製方法では、前記活性層は、III族構成元素としてインジウムを含む窒化ガリウム系半導体層を含み、前記活性層は、500nm以上540nm以下の波長範囲にピーク発光波長を有することができる。   In the manufacturing method according to the present invention, the active layer may include a gallium nitride based semiconductor layer containing indium as a group III constituent element, and the active layer may have a peak emission wavelength in a wavelength range of 500 nm to 540 nm. .

この作製方法によれば、500nm以上540nm以下の波長範囲にピーク発光波長の活性層をIII族窒化物半導体発光素子に提供できる。   According to this manufacturing method, an active layer having a peak emission wavelength in the wavelength range of 500 nm or more and 540 nm or less can be provided to the group III nitride semiconductor light emitting device.

以上説明したように、本発明によれば、窒化物半導体発光素子を作製する方法が提供され、この方法は、半極性面上に良好な接触を成す電極の形成とリッジ構造の形成との両方を可能にする。   As described above, according to the present invention, there is provided a method for fabricating a nitride semiconductor light emitting device, which includes both formation of an electrode having good contact on a semipolar plane and formation of a ridge structure. Enable.

図1は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 1 is a drawing schematically showing main steps in a method for producing a nitride semiconductor device according to the present embodiment. 図2は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 2 is a drawing schematically showing main steps in the method of manufacturing the nitride semiconductor device according to the present embodiment. 図3は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 3 is a drawing schematically showing main steps in the method of manufacturing the nitride semiconductor device according to the present embodiment. 図4は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 4 is a drawing schematically showing main steps in the method for producing a nitride semiconductor device according to the present embodiment. 図5は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 5 is a drawing schematically showing main steps in the method of manufacturing the nitride semiconductor device according to the present embodiment. 図6は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 6 is a drawing schematically showing main steps in the method of manufacturing the nitride semiconductor device according to the present embodiment. 図7は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 7 is a drawing schematically showing main steps in the method of manufacturing the nitride semiconductor device according to the present embodiment. 図8は、本実施の形態に係る窒化物半導体素子を作製する方法における主要な工程を模式的に示す図面である。FIG. 8 is a drawing schematically showing main steps in the method of manufacturing the nitride semiconductor device according to the present embodiment. 図9は、上記の工程により作製された窒化物半導体発光素子の一例を示す図面である。FIG. 9 is a drawing showing an example of a nitride semiconductor light emitting device fabricated by the above process. 図10は、p側電極の接触抵抗の熱的安定性を示す図面である。FIG. 10 is a diagram showing the thermal stability of the contact resistance of the p-side electrode. 図11は、実施例と異なるウエハプロセスを模式的に示す図面である。FIG. 11 is a drawing schematically showing a wafer process different from the embodiment. 図12は、実施例と異なるウエハプロセスを模式的に示す図面である。FIG. 12 is a drawing schematically showing a wafer process different from the embodiment. 図13は、実施例と異なるウエハプロセスを模式的に示す図面である。FIG. 13 is a drawing schematically showing a wafer process different from the embodiment.

窒化物半導体素子を作製する方法、半導体リッジを形成する方法、及び電極を形成する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。引き続く説明では、窒化物半導体素子として窒化物半導体発光素子、半導体リッジを形成する方法、及び電極を形成する方法について説明する。   Embodiments relating to a method for manufacturing a nitride semiconductor device, a method for forming a semiconductor ridge, and a method for forming an electrode will be described. Where possible, the same parts are denoted by the same reference numerals. In the following description, a nitride semiconductor light emitting device as a nitride semiconductor device, a method for forming a semiconductor ridge, and a method for forming an electrode will be described.

図1〜図8は、本実施の形態に係る窒化物半導体素子を作製する方法、及び半導体リッジを形成する方法、及び電極を形成する方法における主要な工程を模式的に示す図面である。図1〜図8の模式図では、矩形の基板が描かれているが、基板の形状はこれに限定されない。また、理解を容易にするために、引き続く説明では、一素子のサイズの基板上に窒化物半導体発光素子を作成する手順を説明する。   1 to 8 are drawings schematically showing main steps in a method for manufacturing a nitride semiconductor device, a method for forming a semiconductor ridge, and a method for forming an electrode according to the present embodiment. In the schematic diagrams of FIGS. 1 to 8, a rectangular substrate is drawn, but the shape of the substrate is not limited to this. In order to facilitate understanding, in the following description, a procedure for forming a nitride semiconductor light-emitting element on a single-sized substrate will be described.

最初の工程では、基板(図1の(a)部に示される参照符号「11」)を準備する。基板11は、III族窒化物半導体からなる主面11aを有する。主面11aは、III族窒化物半導体のc軸の方向に延在する基準軸(図1の(a)部にベクトルVCによって示される)に直交する平面に対して傾斜する。ここで、ベクトルVCは<0001>方向を示す。基板11の主面11aは半極性を示す。基板11のIII族窒化物半導体は、例えばGaN等からなることができる。   In the first step, a substrate (reference numeral “11” shown in FIG. 1A) is prepared. The substrate 11 has a main surface 11a made of a group III nitride semiconductor. Main surface 11a is inclined with respect to a plane orthogonal to a reference axis (indicated by vector VC in FIG. 1A) extending in the c-axis direction of the group III nitride semiconductor. Here, the vector VC indicates the <0001> direction. The main surface 11a of the substrate 11 is semipolar. The group III nitride semiconductor of the substrate 11 can be made of, for example, GaN.

図1の(a)部に示されるように、次の工程では、半導体発光素子のための半導体積層13を成長炉10aで基板11の主面11a上に成長して、エピタキシャル基板Eを形成する。エピタキシャル基板Eは基板11及び半導体積層13を含む。   As shown in FIG. 1A, in the next step, a semiconductor stack 13 for a semiconductor light emitting device is grown on a main surface 11a of a substrate 11 in a growth furnace 10a to form an epitaxial substrate E. . The epitaxial substrate E includes a substrate 11 and a semiconductor stack 13.

引き続き一実施例を説明する。成長炉10aに成長法としては、例えば有機金属気相成長法が使用可能である。基板11を成長炉10aに配置した後に、成長炉10aにアンモニア及び水素を供給して基板11の主面11aのサーマルクリーニングを行う。この後に、成長炉10aにおいて、基板11の主面11a上に順に複数のIII族窒化物半導体層を成長する。   One embodiment will be described. As the growth method for the growth furnace 10a, for example, a metal organic chemical vapor deposition method can be used. After the substrate 11 is placed in the growth furnace 10a, ammonia and hydrogen are supplied to the growth furnace 10a to perform thermal cleaning of the main surface 11a of the substrate 11. Thereafter, in the growth furnace 10a, a plurality of group III nitride semiconductor layers are grown in order on the main surface 11a of the substrate 11.

半導体積層13は、n型III族窒化物半導体領域15といった第1導電型のIII族窒化物半導体層、n側光ガイド層16、活性層17、p側光ガイド層18、及びp型III族窒化物半導体領域19といった第2導電型のIII族窒化物半導体層を含む。n型III族窒化物半導体領域15は、例えばGaN、AlGaN、InAlGaN等からなることができる。n型III族窒化物半導体領域15は、n型クラッド層を含むことができる。p型III族窒化物半導体領域19は、例えばGaN、AlGaN、InAlGaN等からなることができ、またp型クラッド層及びp型コンタクト層を含むことができる。p型III族窒化物半導体領域19は、必要な場合には、電子ブロック層を含むことができる。p型III族窒化物半導体領域19は、p型コンタクト層として働くp型窒化ガリウム系半導体層を含み、このp型窒化ガリウム系半導体層の主面はエピタキシャル基板Eの半極性主面13aを構成することができる。p型窒化ガリウム系半導体層はドーパントとしてマグネシウムを含むことができ、p型窒化ガリウム系半導体層にオーミック接触を成す電極を形成できる。   The semiconductor stack 13 includes a first conductivity type group III nitride semiconductor layer such as an n-type group III nitride semiconductor region 15, an n-side light guide layer 16, an active layer 17, a p-side light guide layer 18, and a p-type group III group. A group III nitride semiconductor layer of the second conductivity type such as the nitride semiconductor region 19 is included. The n-type group III nitride semiconductor region 15 can be made of, for example, GaN, AlGaN, InAlGaN, or the like. The n-type group III nitride semiconductor region 15 can include an n-type cladding layer. The p-type group III nitride semiconductor region 19 can be made of, for example, GaN, AlGaN, InAlGaN, or the like, and can include a p-type cladding layer and a p-type contact layer. The p-type group III nitride semiconductor region 19 can include an electron blocking layer, if necessary. The p-type group III nitride semiconductor region 19 includes a p-type gallium nitride semiconductor layer serving as a p-type contact layer, and the main surface of the p-type gallium nitride semiconductor layer constitutes the semipolar main surface 13a of the epitaxial substrate E. can do. The p-type gallium nitride based semiconductor layer can contain magnesium as a dopant, and an electrode that forms ohmic contact with the p-type gallium nitride based semiconductor layer can be formed.

活性層17は例えば量子井戸構造21を有しており、量子井戸構造21は、交互に配列された障壁層23及び井戸層25を含むことができる。障壁層23のバンドギャップは井戸層25のバンドギャップより大きい。障壁層23は例えばGaN、InGaN、InAlGaN等からなることができ、井戸層25は例えばGaN、InGaN、InAlGaN等からなることができる。   The active layer 17 has, for example, a quantum well structure 21, and the quantum well structure 21 can include alternately arranged barrier layers 23 and well layers 25. The band gap of the barrier layer 23 is larger than the band gap of the well layer 25. The barrier layer 23 can be made of, for example, GaN, InGaN, InAlGaN, or the like, and the well layer 25 can be made of, for example, GaN, InGaN, InAlGaN, or the like.

活性層17の発光スペクトルのピーク発光波長は360nm以上600nm以下の波長範囲内にあることができる。活性層17はインジウムを含む窒化ガリウム系半導体層を含むことが好ましい。積層13の成長が完了した後に、成長炉10aからエピタキシャル基板Eを取り出す。エピタキシャルウエハEの窒化物半導体領域の主面は、基板主面11aの面方位を引き継いで半極性を示す。エピタキシャル基板Eの窒化物半導体領域は活性層17を含み、活性層17も半極性に従う性質を有する。この半極性の利点を生かして、500nm以上540nm以下の波長範囲内に発光スペクトルのピーク波長を有する発光素子を提供することが好ましい。   The peak emission wavelength of the emission spectrum of the active layer 17 can be in the wavelength range of 360 nm to 600 nm. The active layer 17 preferably includes a gallium nitride based semiconductor layer containing indium. After the growth of the stacked layer 13 is completed, the epitaxial substrate E is taken out from the growth furnace 10a. The main surface of the nitride semiconductor region of the epitaxial wafer E takes on the plane orientation of the substrate main surface 11a and exhibits semipolarity. The nitride semiconductor region of the epitaxial substrate E includes an active layer 17, and the active layer 17 also has a property according to semipolarity. Taking advantage of this semipolar property, it is preferable to provide a light-emitting element having a peak wavelength of an emission spectrum within a wavelength range of 500 nm or more and 540 nm or less.

この工程では、基板11の主面11aの上に半導体積層13を成長してエピタキシャル基板Eを形成する。好適な実施例では、エピタキシャル基板Eの最表面にはp型コンタクト層が露出される。p型コンタクト層は、例えば窒化ガリウム系半導体からなることができ、窒化ガリウム系半導体は例えばGaNからなる。エピタキシャル基板Eの形成において、基板11の主面11aは、基準軸Cxに直交する面Scから10度以上80度以下の範囲の角度Angleで傾斜することができる。基準軸Cxは、該III族窒化物半導体のc軸に沿って延びる。また、エピタキシャル基板Eの主面は、基準軸Cxに直交する面から10度以上80度以下の範囲の角度で傾斜することが好ましい。これらの傾斜角が10度以上80度以下の範囲であるとき、窒化ガリウム系半導体の半極性面が酸素との結合性に富む。これ故に、オーミック電極の形成の際に、酸素の低減が重要である。また、エピタキシャル基板Eの主面における傾斜角は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から63度以上80度以下の範囲の角度で傾斜することが好適である。この角度範囲での半極性面は酸化されやすいステップを有する。   In this step, the semiconductor stack 13 is grown on the main surface 11a of the substrate 11 to form the epitaxial substrate E. In a preferred embodiment, a p-type contact layer is exposed on the outermost surface of the epitaxial substrate E. The p-type contact layer can be made of, for example, a gallium nitride based semiconductor, and the gallium nitride based semiconductor is made of, for example, GaN. In the formation of the epitaxial substrate E, the main surface 11a of the substrate 11 can be inclined at an angle Angle in the range of not less than 10 degrees and not more than 80 degrees from the plane Sc orthogonal to the reference axis Cx. The reference axis Cx extends along the c-axis of the group III nitride semiconductor. In addition, the main surface of the epitaxial substrate E is preferably inclined at an angle in the range of 10 degrees or more and 80 degrees or less from the plane orthogonal to the reference axis Cx. When these inclination angles are in the range of 10 degrees or more and 80 degrees or less, the semipolar plane of the gallium nitride-based semiconductor is rich in oxygen bonding. Therefore, it is important to reduce oxygen during the formation of the ohmic electrode. Further, it is preferable that the inclination angle of the main surface of the epitaxial substrate E is inclined at an angle in the range of 63 degrees or more and 80 degrees or less from a plane orthogonal to the reference axis extending along the c-axis of the group III nitride semiconductor. is there. The semipolar plane in this angular range has a step that is susceptible to oxidation.

エピタキシャル基板Eを成長炉10aから取り出すと、酸素を含む大気にエピタキシャル基板Eがさらされる。この結果、エピタキシャル基板Eの表面に露出された窒化ガリウム系半導体面に、III族元素の自然酸化物(例えば酸化ガリウム)が形成される。   When the epitaxial substrate E is taken out from the growth furnace 10a, the epitaxial substrate E is exposed to an atmosphere containing oxygen. As a result, a group III element natural oxide (eg, gallium oxide) is formed on the gallium nitride based semiconductor surface exposed on the surface of the epitaxial substrate E.

成長炉10aからエピタキシャル基板Eを取り出した後に、成膜装置10bにエピタキシャル基板Eを配置する。成膜装置10bでのMBE法を用いた成長を利用して、半導体積層13を含むエピタキシャル基板Eの半極性主面13aの上に金属膜(図2の(a)部において符号「29」として参照される)を形成する。   After removing the epitaxial substrate E from the growth furnace 10a, the epitaxial substrate E is placed in the film forming apparatus 10b. By using the growth using the MBE method in the film forming apparatus 10b, a metal film (reference numeral “29” in FIG. 2A) is formed on the semipolar main surface 13a of the epitaxial substrate E including the semiconductor stack 13. Form).

成膜装置10bにおけるMBE法を用いた成長を利用した金属膜29の形成は、例えば以下のように行われる。図1の(b)部に示されるように、この工程では、ガリウムを含む雰囲気を成膜装置10bのチャンバ内に形成して、この雰囲気にエピタキシャル基板Eの半極性の表面13aをさらす。必要な場合には、この処理に先立って、エピタキシャル基板Eを成膜装置10bで加熱することができる。加熱の条件の一例では、加熱温度は例えば摂氏750度であり、熱処理時間は30分程度であり、熱処理の雰囲気は例えばIII族構成元素のガリウムを含む雰囲気である。この温度範囲は例えば摂氏300度以上であることができ、この温度以上であるとき、エピタキシャル基板Eの表面の酸化ガリウムが、高い蒸気圧を示すガリウム酸化物の組成に還元されやすくなる。ガリウムフラックスの照射により表面酸化物の還元が生じて、窒化ガリウム系半導体からなる半極性主面13aの酸化物を低減できる。また、この温度範囲は例えば摂氏900度以下の範囲であることができ、これは活性層17へのダメージを避けるためである。   The formation of the metal film 29 using the growth using the MBE method in the film forming apparatus 10b is performed as follows, for example. As shown in FIG. 1B, in this step, an atmosphere containing gallium is formed in the chamber of the film forming apparatus 10b, and the semipolar surface 13a of the epitaxial substrate E is exposed to this atmosphere. If necessary, the epitaxial substrate E can be heated by the film forming apparatus 10b prior to this treatment. In one example of the heating conditions, the heating temperature is, for example, 750 degrees Celsius, the heat treatment time is about 30 minutes, and the heat treatment atmosphere is, for example, an atmosphere containing a group III constituent element gallium. This temperature range can be, for example, 300 degrees Celsius or higher. When the temperature is higher than this temperature, gallium oxide on the surface of the epitaxial substrate E is easily reduced to a composition of gallium oxide exhibiting a high vapor pressure. Irradiation of gallium flux causes reduction of the surface oxide, and the oxide of the semipolar main surface 13a made of a gallium nitride semiconductor can be reduced. Also, this temperature range can be, for example, a range of 900 degrees Celsius or less, in order to avoid damage to the active layer 17.

また、エピタキシャル基板Eの加熱を行った場合には、真空を破ることなく、既に説明したように、成膜装置10bにおいて、図1の(b)部に示されるように、半導体積層13の半極性主面13aの全体をIII族元素の雰囲気にさらす。半導体積層13の表面におけるIII族窒化物は、III族元素を構成元素として含む。成膜装置10bにおける金属膜29の形成に先立って半極性主面13aをIII族元素の雰囲気にさらすので、金属膜29が接触を成すことになる表面が清浄化される。成膜装置10bにおいて、清浄化された半極性主面上に金属膜29の成膜を引き続き行うので、金属膜29と半極性主面との界面へのコンタミネーションが避けられる。   Further, when the epitaxial substrate E is heated, without breaking the vacuum, as already described, in the film forming apparatus 10b, as shown in FIG. The entire polar main surface 13a is exposed to an atmosphere of a group III element. The group III nitride on the surface of the semiconductor stack 13 includes a group III element as a constituent element. Prior to the formation of the metal film 29 in the film forming apparatus 10b, the semipolar main surface 13a is exposed to the group III element atmosphere, so that the surface with which the metal film 29 comes into contact is cleaned. In the film forming apparatus 10b, since the metal film 29 is continuously formed on the cleaned semipolar main surface, contamination on the interface between the metal film 29 and the semipolar main surface can be avoided.

半極性主面13aが窒化ガリウム系半導体からなるとき、ガリウムを含む雰囲気27を成膜装置10bのチャンバ内に形成して、この雰囲気27にエピタキシャル基板Eの表面13aをさらす。雰囲気27は、窒化ガリウム系半導体の成長を避けるために雰囲気は窒素を含まないことが好ましい。この処理における基板温度の範囲は例えば摂氏300度以上であることができる。この温度を超えるとき、自然酸化膜が、より蒸気圧の高いガリウム酸化物への変化(例えば、還元)が促進される。また、この温度範囲は例えば摂氏900度以下の範囲であることができ、これは活性層17へのダメージを避けるためである。この熱処理のための持続時間は例えば0.5時間程度である。   When the semipolar main surface 13a is made of a gallium nitride semiconductor, an atmosphere 27 containing gallium is formed in the chamber of the film forming apparatus 10b, and the surface 13a of the epitaxial substrate E is exposed to the atmosphere 27. The atmosphere 27 preferably does not contain nitrogen in order to avoid the growth of a gallium nitride based semiconductor. The substrate temperature range in this process can be, for example, 300 degrees Celsius or more. When this temperature is exceeded, the natural oxide film is promoted to change to gallium oxide having a higher vapor pressure (for example, reduction). Also, this temperature range can be, for example, a range of 900 degrees Celsius or less, in order to avoid damage to the active layer 17. The duration for this heat treatment is, for example, about 0.5 hours.

この工程の一実施例では、エピタキシャル基板Eの表面13aをさらすことは、ガリウムフラックスを表面13aに照射することによって可能である。ガリウムと酸素との化合物には様々な組成がある。そして、これらのガリウム酸化物が様々な融点を有する。この融点の違いを利用して、半極性主面における酸素濃度の低減が可能である。ガリウム酸化物としては、例えば以下のものがある。Gaの融点(例えば摂氏1725度、1気圧、RT)は比較的高いが、GaOの融点(例えば摂氏500度、1×10−6Torr)は比較的低い。 In one embodiment of this process, exposing the surface 13a of the epitaxial substrate E is possible by irradiating the surface 13a with gallium flux. There are various compositions of compounds of gallium and oxygen. These gallium oxides have various melting points. By utilizing this difference in melting point, the oxygen concentration on the semipolar main surface can be reduced. Examples of gallium oxide include the following. The melting point of Ga 2 O 3 (eg, 1725 degrees Celsius, 1 atmosphere, RT) is relatively high, but the melting point of Ga 2 O (eg, 500 degrees Celsius, 1 × 10 −6 Torr) is relatively low.

これまでの工程では、エピタキシャル基板Eを成膜装置10bの真空チャンバ内に配置した後に、加熱及び/又はGa照射による改質処理を行ってきた。この後に、必要な場合には、半導体積層13の上に窒化ガリウム系半導体層を成長して、新たなエピタキシャル基板Eを形成することができる。この窒化ガリウム系半導体層には所望の導電型のドーパント、例えばマグネシウムといったp型ドーパントを添加することが好ましい。この方法によれば、この成膜によって成長されたIII族窒化物半導体の酸素濃度を低減できる。   In the process so far, after the epitaxial substrate E is disposed in the vacuum chamber of the film forming apparatus 10b, the modification process by heating and / or Ga irradiation has been performed. Thereafter, if necessary, a new epitaxial substrate E can be formed by growing a gallium nitride based semiconductor layer on the semiconductor stack 13. It is preferable to add a desired conductivity type dopant, for example, a p-type dopant such as magnesium, to the gallium nitride based semiconductor layer. According to this method, the oxygen concentration of the group III nitride semiconductor grown by this film formation can be reduced.

図2の(a)部に示されるように、次の工程では、ガリウム雰囲気を除いた後に、成膜装置10bの真空チャンバにおいて真空を破ることなく、エピタキシャル基板Eの半極性主面13aの全面に成膜装置10bの真空チャンバにおいて金属膜29を成膜する。真空が破られることがないので、フラックス照射により清浄化された表面への金属膜29の成膜により、基板生産物SP1を形成する。基板生産物SPの金属膜29は半極性主面13aと接合を成す。この製造方法によれば、p型窒化ガリウム系半導体層に低抵抗な接触を成す金属膜29を形成できる。金属膜29は例えば3nm以上であり、1000nm以下であることができる。金属膜29は金(Au)層を含むことが好適であり、金(Au)層は半極性主面13aと良好な電気的接触を提供できる。Auの厚さは例えば200nmである。   As shown in FIG. 2A, in the next step, after removing the gallium atmosphere, the entire surface of the semipolar main surface 13a of the epitaxial substrate E is broken without breaking the vacuum in the vacuum chamber of the film forming apparatus 10b. Next, a metal film 29 is formed in the vacuum chamber of the film forming apparatus 10b. Since the vacuum is not broken, the substrate product SP1 is formed by forming the metal film 29 on the surface cleaned by flux irradiation. The metal film 29 of the substrate product SP is bonded to the semipolar main surface 13a. According to this manufacturing method, the metal film 29 which makes a low resistance contact with the p-type gallium nitride based semiconductor layer can be formed. The metal film 29 is, for example, 3 nm or more and can be 1000 nm or less. The metal film 29 preferably includes a gold (Au) layer, and the gold (Au) layer can provide good electrical contact with the semipolar principal surface 13a. The thickness of Au is, for example, 200 nm.

金属膜29を形成する工程では、必要な場合には、後に工程において半導体リッジが形成されたとき、半導体リッジの上面に金属膜を設けることができる。この工程は、例えば以下のように行われる。図2の(b)部に示されるように、成膜装置10bにおいてMBE法を用いた金属堆積により金属領域(金属膜29に対応する)を形成した後に、エッチング装置10cにおいて、マスク31を用いてこの金属領域をエッチングして、半導体積層13の半極性主面13aを部分的に露出させると共に半導体積層13の半極性主面13a上に金属膜33を形成することができる。このマスク31は例えばレジストからなることができる。マスク31は半導体積層13及び金属膜29上に形成される。金属領域がAuからなるとき、エッチングではエッチャントとして王水を用いるウエット処理によることができる。この結果、半導体リッジが形成されるべき部分を含む半導体積層13の一部分の半極性主面13aに金属膜33を提供できる。本実施例では、金属膜33はストライプ形状を有する。このストライプ幅は、半導体リッジの上面の幅より大きく、半導体リッジの幅及びこの両側の一対の溝の幅との和よりも小さい。なお、引き続く工程において、半導体積層13の半極性主面13aの全体を覆っている金属膜29を金属膜33に替えて用いる。   In the step of forming the metal film 29, if necessary, a metal film can be provided on the upper surface of the semiconductor ridge when a semiconductor ridge is formed in a later step. This process is performed as follows, for example. As shown in part (b) of FIG. 2, after forming a metal region (corresponding to the metal film 29) by metal deposition using the MBE method in the film forming apparatus 10b, a mask 31 is used in the etching apparatus 10c. The metal region can be etched to partially expose the semipolar main surface 13a of the semiconductor stack 13 and to form the metal film 33 on the semipolar main surface 13a of the semiconductor stack 13. The mask 31 can be made of a resist, for example. The mask 31 is formed on the semiconductor stack 13 and the metal film 29. When the metal region is made of Au, the etching can be performed by a wet process using aqua regia as an etchant. As a result, the metal film 33 can be provided on the semipolar main surface 13a of a part of the semiconductor stack 13 including the portion where the semiconductor ridge is to be formed. In the present embodiment, the metal film 33 has a stripe shape. The stripe width is larger than the width of the upper surface of the semiconductor ridge and smaller than the sum of the width of the semiconductor ridge and the width of the pair of grooves on both sides. In the subsequent process, the metal film 29 covering the entire semipolar main surface 13 a of the semiconductor stack 13 is used in place of the metal film 33.

次の工程では、図3の(a)部に示されるように、処理装置10dを用いてマスク31を除去して、基板生産物SP2を得る。引き続く工程では、マスク31を除去した後に、リッジを規定するマスク(図4の(a)部に示される符号「43」)を形成する。マスク43は、例えば以下のように形成される。図3の(b)部に示されるように、半導体積層13の半極性主面13a及び金属膜33上に、ハードマスクのためのマスク膜35を成膜装置10eで成膜する。マスク膜35の成膜は、例えば電子ビーム蒸着法で行われる。この成膜は、既に形成した金属膜33と半極性面13aとの界面を保護するために、摂氏150度以下の基板温度で行うことが好ましい。マスク膜35は、タングステン膜、シリコン酸化物膜及びシリコン窒化物膜等の少なくともいずれかを含むことができる。ハードマスクに、タングステン膜、シリコン酸化物膜及びシリコン窒化物膜の少なくともいずれかを用いることができる。   In the next step, as shown in part (a) of FIG. 3, the mask 31 is removed using the processing apparatus 10d to obtain a substrate product SP2. In the subsequent step, after the mask 31 is removed, a mask for defining the ridge (reference numeral “43” shown in FIG. 4A) is formed. The mask 43 is formed as follows, for example. As shown in part (b) of FIG. 3, a mask film 35 for a hard mask is formed on the semipolar main surface 13 a and the metal film 33 of the semiconductor stack 13 by the film forming apparatus 10 e. The mask film 35 is formed by, for example, an electron beam evaporation method. This film formation is preferably performed at a substrate temperature of 150 degrees centigrade or less in order to protect the interface between the already formed metal film 33 and the semipolar surface 13a. The mask film 35 can include at least one of a tungsten film, a silicon oxide film, a silicon nitride film, and the like. As the hard mask, at least one of a tungsten film, a silicon oxide film, and a silicon nitride film can be used.

次の工程では、マスク膜35にパターン形成するためのマスク41をマスク膜35上に形成する。マスク41は、リッジ形状を規定するパターンを有する。マスク41は例えばレジストからなることができる。図4の(a)部に示されるように、エッチング装置10fにおいて、マスク41を用いてマスク膜35のエッチングを行って、ハードマスク43を形成する。ハードマスク43は、リッジ形状を規定するパターンを有する。このエッチングは、例えばインダクティブ・カップリング・プラズマ・反応性イオンエッチング法(ICP−RIE法)で行われることが好ましい。このエッチング法によれば、エッチングにおける異方性を実現できる。ハードマスク43を形成した後に、マスク41を除去することができる。エッチングは摂氏300度以下の基板温度で行われ、基板温度が摂氏150度以下であることが好ましい。   In the next step, a mask 41 for forming a pattern on the mask film 35 is formed on the mask film 35. The mask 41 has a pattern that defines a ridge shape. The mask 41 can be made of a resist, for example. As shown in part (a) of FIG. 4, in the etching apparatus 10 f, the mask film 35 is etched using the mask 41 to form the hard mask 43. The hard mask 43 has a pattern that defines a ridge shape. This etching is preferably performed, for example, by an inductive coupling plasma reactive ion etching method (ICP-RIE method). According to this etching method, anisotropy in etching can be realized. After the hard mask 43 is formed, the mask 41 can be removed. Etching is performed at a substrate temperature of 300 degrees Celsius or lower, and the substrate temperature is preferably 150 degrees Celsius or lower.

図4の(a)部に示されるように、エピタキシャル基板Eにおいて、半導体積層13は第1領域13c、第2領域13d及び第3領域13eを含む。第1領域13c、第2領域13d及び第3領域13eは、基板11の主面11aに沿って配置される。第2領域13dは第1領域13cと第3領域13eとの間に位置する。第2領域13dには半導体リッジ49が形成される。また、半導体積層13は第4領域13f及び第5領域13fを含むことができ、第1領域13c、第2領域13d及び第3領域13eは、第4領域13fと第5領域13fとの間に配列される。   As shown in FIG. 4A, in the epitaxial substrate E, the semiconductor stack 13 includes a first region 13c, a second region 13d, and a third region 13e. The first region 13c, the second region 13d, and the third region 13e are disposed along the main surface 11a of the substrate 11. The second region 13d is located between the first region 13c and the third region 13e. A semiconductor ridge 49 is formed in the second region 13d. The semiconductor stack 13 may include a fourth region 13f and a fifth region 13f, and the first region 13c, the second region 13d, and the third region 13e are between the fourth region 13f and the fifth region 13f. Arranged.

基板11の主面11aが該III族窒化物半導体のc軸に沿って延びる基準軸Cxに直交する面から10度以上80度以下の範囲の角度で傾斜するとき、エピタキシャル基板Eの半極性主面13aも、基準軸Cxに直交する面から10度以上80度以下の範囲の角度で傾斜する。これらの傾斜角が10度以上80度以下の範囲であるとき、窒化ガリウム系半導体の半極性面が酸素との結合性に富む。これ故に、オーミック電極の形成の際に、酸素の低減が重要である。   When the main surface 11a of the substrate 11 is inclined at an angle in the range of 10 degrees to 80 degrees from a plane orthogonal to the reference axis Cx extending along the c-axis of the group III nitride semiconductor, the semipolar main surface of the epitaxial substrate E The surface 13a is also inclined at an angle in the range of 10 degrees to 80 degrees from the surface orthogonal to the reference axis Cx. When these inclination angles are in the range of 10 degrees or more and 80 degrees or less, the semipolar plane of the gallium nitride-based semiconductor is rich in oxygen bonding. Therefore, it is important to reduce oxygen during the formation of the ohmic electrode.

基板主面11a及び半極性主面13aは基準軸Cxに直交する面から63度以上80度以下の範囲の角度で傾斜することができる。この傾斜の角度範囲では、半極性主面13aは酸化されやすいステップを有する。エピタキシャル基板Eの半極性主面13aも、酸化されやすいステップを有する。   The substrate main surface 11a and the semipolar main surface 13a can be inclined at an angle in a range from 63 degrees to 80 degrees from a plane orthogonal to the reference axis Cx. In this inclination angle range, the semipolar main surface 13a has a step that is easily oxidized. The semipolar main surface 13a of the epitaxial substrate E also has a step that is easily oxidized.

次の工程では、図4の(b)部に示されるように、ハードマスク43を用いて半導体積層13及び金属膜33のエッチングを行って、金属層45と窒化物半導体領域47とを形成する。窒化物半導体領域47は半導体リッジ49を含む。金属層45は、半導体リッジ49の上面49aに位置する。金属膜33のエッチングは例えばアルゴン(Ar)、窒素(N2)等を用いることができる。アルゴン(Ar)を用いるエッチングは反応性ではないが、異方的エッチングである。半導体積層13のエッチングは例えば塩素や三塩化ホウ素等を用いることができる。実施例では、半導体リッジ高HRは、例えば0.2μm以上であり、例えば2.0μm以下であることができる。このエッチングは、例えばICP−RIE法で行われることが好ましい。このエッチング法によれば、エッチングにおける異方性及び所望のリッジ高さを実現できる。エッチングが終了した後に、ハードマスク43を除去する。このエッチングは、既に形成した金属膜33と半極性面13aとの界面を保護するために、摂氏300度以下の基板温度で行われ、摂氏150度以下の基板温度で行うことが好ましい。   In the next step, as shown in FIG. 4B, the semiconductor layer 13 and the metal film 33 are etched using the hard mask 43 to form the metal layer 45 and the nitride semiconductor region 47. . The nitride semiconductor region 47 includes a semiconductor ridge 49. The metal layer 45 is located on the upper surface 49 a of the semiconductor ridge 49. For the etching of the metal film 33, for example, argon (Ar), nitrogen (N2), or the like can be used. Etching using argon (Ar) is not reactive, but is anisotropic. For example, chlorine or boron trichloride can be used for etching the semiconductor stack 13. In an embodiment, the semiconductor ridge height HR is, for example, 0.2 μm or more, for example, 2.0 μm or less. This etching is preferably performed by, for example, an ICP-RIE method. According to this etching method, anisotropy in etching and a desired ridge height can be realized. After the etching is completed, the hard mask 43 is removed. This etching is performed at a substrate temperature of 300 degrees centigrade or less and preferably at a substrate temperature of 150 degrees centigrade or less in order to protect the interface between the metal film 33 already formed and the semipolar surface 13a.

窒化物半導体領域47は、第1溝51及び第2溝53並びに第1テラス55及び第2テラス57を含む。第1テラス55、第1溝51、半導体リッジ49、第2溝53及び第2テラス57は、半導体リッジ49の上面49aの法線方向及び半導体リッジ49の延在方向の両方に直交する方向に、この順に配列される。第1溝51及び第2溝53は半導体リッジ49を規定する。半導体リッジ49及び第1テラス55は第1溝51を規定する。半導体リッジ49及び第2テラス57は第2溝53を規定する。この構造によれば、第1溝51及び第2溝53を用いて半導体リッジ49を作製できると共に、第1テラス55及び第2テラス57並びに半導体リッジ49により、半導体リッジ49のみが、第1溝51及び第2溝53の底面(エピ面)51a、53aに対して突出することを避けることができる。   The nitride semiconductor region 47 includes a first groove 51 and a second groove 53, and a first terrace 55 and a second terrace 57. The first terrace 55, the first groove 51, the semiconductor ridge 49, the second groove 53, and the second terrace 57 are perpendicular to both the normal direction of the upper surface 49 a of the semiconductor ridge 49 and the extending direction of the semiconductor ridge 49. Are arranged in this order. The first groove 51 and the second groove 53 define a semiconductor ridge 49. The semiconductor ridge 49 and the first terrace 55 define a first groove 51. The semiconductor ridge 49 and the second terrace 57 define a second groove 53. According to this structure, the semiconductor ridge 49 can be formed by using the first groove 51 and the second groove 53, and only the semiconductor ridge 49 is formed by the first terrace 55, the second terrace 57, and the semiconductor ridge 49. 51 and the bottom surface (epi surface) 51a, 53a of the second groove 53 can be avoided from projecting.

窒化物半導体領域47は、第1領域47c、第2領域47d及び第3領域47eを含み、第1領域47c、第2領域47d及び第3領域47eは、それぞれ、半導体積層13の第1領域13c、第2領域13d及び第3領域13eに対応する。窒化物半導体領域47は、また、第4領域47f及び第5領域47fを含むことができ、第1領域47c、第2領域47d及び第3領域47eは、第4領域47fと第5領域47fとの間に配列される。第4領域47f及び第5領域47fは、それぞれ、半導体積層13の第4領域13f及び第5領域13fに対応する。   The nitride semiconductor region 47 includes a first region 47c, a second region 47d, and a third region 47e, and the first region 47c, the second region 47d, and the third region 47e are respectively the first region 13c of the semiconductor stacked layer 13. , Corresponding to the second region 13d and the third region 13e. The nitride semiconductor region 47 can also include a fourth region 47f and a fifth region 47f, and the first region 47c, the second region 47d, and the third region 47e include the fourth region 47f and the fifth region 47f. Are arranged in between. The fourth region 47f and the fifth region 47f correspond to the fourth region 13f and the fifth region 13f of the semiconductor stacked layer 13, respectively.

第1領域47cは半導体リッジ49を含む。第2領域47d及び第3領域47eは、それぞれ、第1溝51及び第2溝53を含む。第4領域47fと第5領域47fは、それぞれ、第1テラス55及び第2テラス57を含む。   The first region 47 c includes a semiconductor ridge 49. The second region 47d and the third region 47e include a first groove 51 and a second groove 53, respectively. The fourth region 47f and the fifth region 47f include a first terrace 55 and a second terrace 57, respectively.

ハードマスク43を除去した後に、図5の(a)部に示されるように、成膜装置10hにおいて、窒化物半導体領域47の表面及び金属層45の上に絶縁膜59を成長する。これによって、基板生産物SP3が形成される。成膜装置10hは、例えば電子ビーム蒸着法、プラズマ成膜法、スパッタ成膜法等による成膜を適用できる。例えば、絶縁膜59は、電子ビーム蒸着法で成長されたシリコン系無機絶縁膜、ジルコニア系無機絶縁膜等を含むことができる。このシリコン系無機絶縁層は例えばシリコン酸化物(具体的にはSiO)、ジルコニア酸化物等からなることができる。成膜等の処理は、既に形成した金属層45と半極性面13aとの界面を保護するために、摂氏300度以下の基板温度で行われ、摂氏150度以下の基板温度で行うことが好ましい。 After the hard mask 43 is removed, as shown in FIG. 5A, an insulating film 59 is grown on the surface of the nitride semiconductor region 47 and the metal layer 45 in the film forming apparatus 10h. Thereby, the substrate product SP3 is formed. The film formation apparatus 10h can apply film formation by, for example, an electron beam evaporation method, a plasma film formation method, a sputtering film formation method, or the like. For example, the insulating film 59 can include a silicon-based inorganic insulating film, a zirconia-based inorganic insulating film, and the like grown by an electron beam evaporation method. This silicon-based inorganic insulating layer can be made of, for example, silicon oxide (specifically, SiO 2 ), zirconia oxide, or the like. In order to protect the interface between the already formed metal layer 45 and the semipolar surface 13a, the film forming process is performed at a substrate temperature of 300 degrees Celsius or less, and preferably at a substrate temperature of 150 degrees Celsius or less. .

この上記の一例の工程を含む作製方法によれば、半導体積層13の半極性主面13a上に金属膜33を形成した後に、半導体リッジ49を形成するためのプロセスを適用するので、半極性主面13aが該プロセス雰囲気に対して直接にさらされることがない。また、金属層45と半極性主面13aとの界面を保護しながら、複雑な一連の工程からなるリフトオフを用いることなく、ハードマスク43を除去した後に保護層のための絶縁膜59の成長を行うことができる。   According to the manufacturing method including the steps of the above example, since the process for forming the semiconductor ridge 49 is applied after the metal film 33 is formed on the semipolar main surface 13a of the semiconductor stack 13, the semipolar main The surface 13a is not directly exposed to the process atmosphere. In addition, while protecting the interface between the metal layer 45 and the semipolar main surface 13a, the insulating film 59 for the protective layer is grown after removing the hard mask 43 without using lift-off consisting of a complicated series of steps. It can be carried out.

次いで、半導体リッジ49の上面において開口を絶縁膜59に形成して、保護膜を形成する。このために、図5の(b)部に示されるように、いくつかの装置10iを用いてレジスト膜61を形成する。レジスト膜61は、第1部分61aと、第2部分61bと、第3部分61cとを含む。レジスト膜61の第1部分61a、第2部分61b及び第3部分61cは窒化物半導体領域の上にこの順に配置され、第2部分61bは、窒化物半導体領域47の半導体リッジ49の上面49a上に設けられる。本実施例では、第1部分61a及び第3部分61cはテラス55及びテラス57上に設けられる。レジスト膜61の第1部分61a及び第3部分61cは、半導体リッジ49の上面49aから離れて設けられる。レジスト膜61の第2部分61bの厚さD61bはレジスト膜61の第1部分61a及び第3部分61cの厚さD61a、D61cより薄い。   Next, an opening is formed in the insulating film 59 on the upper surface of the semiconductor ridge 49 to form a protective film. For this purpose, as shown in part (b) of FIG. 5, a resist film 61 is formed using several apparatuses 10i. The resist film 61 includes a first portion 61a, a second portion 61b, and a third portion 61c. The first portion 61 a, the second portion 61 b and the third portion 61 c of the resist film 61 are arranged in this order on the nitride semiconductor region, and the second portion 61 b is on the upper surface 49 a of the semiconductor ridge 49 in the nitride semiconductor region 47. Provided. In the present embodiment, the first portion 61 a and the third portion 61 c are provided on the terrace 55 and the terrace 57. The first portion 61 a and the third portion 61 c of the resist film 61 are provided apart from the upper surface 49 a of the semiconductor ridge 49. The thickness D61b of the second portion 61b of the resist film 61 is thinner than the thicknesses D61a and D61c of the first portion 61a and the third portion 61c of the resist film 61.

次いで、図7の(a)部に示されるリッジ上面上の絶縁膜59を除去するためのレジストマスク(図7の(b)部において符号「63」で示される)をレジスト膜61から形成する。レジストマスク63は、半導体リッジ49の上面49aに設けられた開口63aを有する。レジスト膜61からレジストマスク63を形成するために、処理装置10jを用いて、半導体リッジ49の上面49a上の金属層45がレジストから露出されるまで、レジスト膜61の表面からレジストを徐々に除去していく。これらの工程において、塗布、ベーク、除去等の処理は、既に形成した界面(リッジ上面の半極性面と金属層45との界面)を保護するために、摂氏300度以下の基板温度で行われ、基板温度が摂氏150度以下であることが好ましい。   Next, a resist mask (indicated by reference numeral “63” in FIG. 7B) is formed from the resist film 61 for removing the insulating film 59 on the top surface of the ridge shown in FIG. . The resist mask 63 has an opening 63 a provided in the upper surface 49 a of the semiconductor ridge 49. In order to form the resist mask 63 from the resist film 61, the resist is gradually removed from the surface of the resist film 61 using the processing apparatus 10j until the metal layer 45 on the upper surface 49a of the semiconductor ridge 49 is exposed from the resist. I will do it. In these processes, treatments such as coating, baking, and removal are performed at a substrate temperature of 300 degrees Celsius or lower in order to protect the interface that has already been formed (the interface between the semipolar surface of the ridge upper surface and the metal layer 45). The substrate temperature is preferably 150 degrees Celsius or less.

この作製方法によれば、図5の(b)部に示されるように、レジスト膜61の第2部分61bの厚さD61bがレジスト膜61の第1部分61a及び第3部分61cの厚さD61a、D61cより薄いので、レジスト膜61のレジストをその表面から除去することにより、半導体リッジ49の上面49a上に開口63aを有するレジストマスク63を形成できる。これに引き続く工程で、図7の(b)部に示されるように、このレジストマスク63を用いて絶縁膜59のエッチングを行うことにより、半導体リッジ49の上面49a上の金属層45を露出させて、保護層75を形成できる。   According to this manufacturing method, as shown in FIG. 5B, the thickness D61b of the second portion 61b of the resist film 61 is equal to the thickness D61a of the first portion 61a and the third portion 61c of the resist film 61. The resist mask 63 having an opening 63a on the upper surface 49a of the semiconductor ridge 49 can be formed by removing the resist of the resist film 61 from the surface thereof. In the subsequent process, as shown in FIG. 7B, the insulating film 59 is etched using the resist mask 63 to expose the metal layer 45 on the upper surface 49a of the semiconductor ridge 49. Thus, the protective layer 75 can be formed.

第2部分61bの厚さD61bが第1部分61a及び第3部分61cの厚さD61a、D61cより薄いレジスト膜61の作製は、例えば以下のように行われる。図6の(b)部に示されるように、処理装置10kを用いて、基板生産物Sp3の全面にレジストを塗布して、第1レジスト膜65を形成する。図6の(b)部に示されるように、フォトリソグラフィ法を用いて、第1レジスト膜65から第1のマスク層67を形成する。第1のマスク層67は、半導体リッジ49の上面49a及び側面49b、49c上の絶縁膜59を露出させる開口67aを有する。次いで、図5の(a)部に示されるように、窒化物半導体領域47、金属層45、絶縁膜59、及び第1のマスク層67の上に第2レジスト膜69を形成する。この第1のマスク層67及び第2レジスト膜69は、レジスト膜61を構成する。続けて、図7の(a)部に示されるように、半導体リッジ49の上面49a上の金属層45が露出するように第2レジスト膜69に開口を形成して第2のマスク層73を形成する。第1のマスク層67及び第2のマスク層73はレジストマスク63を構成することができる。   The resist film 61 in which the thickness D61b of the second portion 61b is thinner than the thicknesses D61a and D61c of the first portion 61a and the third portion 61c is produced, for example, as follows. As shown in FIG. 6B, a resist is applied to the entire surface of the substrate product Sp3 using the processing apparatus 10k to form a first resist film 65. As shown in part (b) of FIG. 6, a first mask layer 67 is formed from the first resist film 65 by using a photolithography method. The first mask layer 67 has an opening 67 a that exposes the insulating film 59 on the upper surface 49 a and the side surfaces 49 b and 49 c of the semiconductor ridge 49. Next, as shown in FIG. 5A, a second resist film 69 is formed on the nitride semiconductor region 47, the metal layer 45, the insulating film 59, and the first mask layer 67. The first mask layer 67 and the second resist film 69 constitute a resist film 61. Subsequently, as shown in FIG. 7A, an opening is formed in the second resist film 69 so that the metal layer 45 on the upper surface 49a of the semiconductor ridge 49 is exposed, and the second mask layer 73 is formed. Form. The first mask layer 67 and the second mask layer 73 can constitute a resist mask 63.

この作製方法によれば、半導体リッジ49の上面49a上の第1のマスク層67上及び第1のマスク層67の開口67aに、第2レジスト膜69を形成するので、窒化物半導体領域47の第2領域47b上に設けられたレジスト厚が、窒化物半導体領域47の第2領域47bから離れた領域上に設けられたレジスト厚と異なるようにできる。   According to this manufacturing method, since the second resist film 69 is formed on the first mask layer 67 on the upper surface 49 a of the semiconductor ridge 49 and the opening 67 a of the first mask layer 67, the nitride semiconductor region 47 is formed. The resist thickness provided on the second region 47 b can be different from the resist thickness provided on the region of the nitride semiconductor region 47 away from the second region 47 b.

また、半導体リッジ49の上面49aが露出するように第2レジスト膜69に開口を形成するために、レジスト膜61を現象液にさらして、半導体リッジ49の上面49aの上のレジストを除去して、レジストマスク63を形成することが好適である。この作製方法では、レジスト膜61は、レジストの現象液中において、その表面から徐々に溶けていくので、半導体リッジ49の上面49a及びその付近がレジストから露出されるような加工をレジスト膜61に施すことが可能になる。   Further, in order to form an opening in the second resist film 69 so that the upper surface 49a of the semiconductor ridge 49 is exposed, the resist film 61 is exposed to a phenomenon solution, and the resist on the upper surface 49a of the semiconductor ridge 49 is removed. The resist mask 63 is preferably formed. In this manufacturing method, since the resist film 61 is gradually dissolved from the surface thereof in the resist phenomenon solution, the resist film 61 is processed so that the upper surface 49a of the semiconductor ridge 49 and its vicinity are exposed from the resist. It becomes possible to apply.

この工程における現像、ベーク等の処理は、既に形成した金属膜33と半極性面13aとの界面を保護するために、摂氏300度以下の基板温度で行われ、基板温度が摂氏150度以下であることが好ましい。   The processing such as development and baking in this step is performed at a substrate temperature of 300 degrees Celsius or less in order to protect the interface between the metal film 33 and the semipolar surface 13a that has already been formed, and the substrate temperature is 150 degrees Celsius or less. Preferably there is.

この後の工程では、図7の(b)部に示されるように、エッチング装置10mを用いてレジストマスク73を用いて絶縁膜59のエッチングを行って、絶縁膜59から保護層75を形成する。保護層75は、半導体リッジ49aの上面49a上の金属層45を露出させる開口75aを有する。このエッチングは、例えばICP−RIE法で行われることが好ましい。このエッチング法によれば、エッチングにおける異方性を実現できる。この工程における処理は、既に形成した金属層−半導体界面を保護するために、摂氏300度以下の基板温度で行われ、基板温度が摂氏150度以下であることが好ましい。   In the subsequent steps, as shown in FIG. 7B, the insulating film 59 is etched using the resist mask 73 using the etching apparatus 10m, and the protective layer 75 is formed from the insulating film 59. . The protective layer 75 has an opening 75a that exposes the metal layer 45 on the upper surface 49a of the semiconductor ridge 49a. This etching is preferably performed by, for example, an ICP-RIE method. According to this etching method, anisotropy in etching can be realized. The treatment in this step is performed at a substrate temperature of 300 degrees centigrade or less in order to protect the already formed metal layer-semiconductor interface, and the substrate temperature is preferably 150 degrees centigrade or less.

エッチングの後の工程では、レジストマスク73を除去する。図8の(a)部に示されるように、半導体リッジ49及び金属層45はリッジ構造を形成する。半導体リッジ49の上面49aと金属層45とは金属−半導体接合77を成す。この金属−半導体接合77のエッジ77aはリッジ構造の側面に位置し、保護層75は、金属−半導体接合77のエッジ77aを覆う。この作製方法によれば、金属−半導体接合77のエッジ77aが保護層75により覆われるので、n層のドナーでもあるO2を用いた酸素アッシング等から、p層を保護する事ができる。成膜等の処理は、摂氏300度以下の基板温度で行われ、基板温度が摂氏150度以下であることが好ましい。   In a step after the etching, the resist mask 73 is removed. As shown in FIG. 8A, the semiconductor ridge 49 and the metal layer 45 form a ridge structure. The upper surface 49 a of the semiconductor ridge 49 and the metal layer 45 form a metal-semiconductor junction 77. The edge 77 a of the metal-semiconductor junction 77 is located on the side surface of the ridge structure, and the protective layer 75 covers the edge 77 a of the metal-semiconductor junction 77. According to this manufacturing method, since the edge 77a of the metal-semiconductor junction 77 is covered with the protective layer 75, the p layer can be protected from oxygen ashing using O2 which is also an n layer donor. Processing such as film formation is performed at a substrate temperature of 300 degrees centigrade or less, and the substrate temperature is preferably 150 degrees centigrade or less.

この後の工程では、図8の(b)部に示されるように、金属層45及び保護膜75上に電極膜を堆積する。電極膜の堆積は摂氏300度以下の基板温度で行われ、更には摂氏150度以下の基板温度で行われることが好適である。この成膜方法によれば、電極膜堆積の際の基板温度に起因する熱劣化がコンタクト抵抗に生じることを避けることができる。電極膜の堆積は電子ビーム蒸着法で行われることが好適である。次いで、この電極膜を加工して電極79aを形成する。この加工は例えばフォトリソグラフィのリフトオフ法で行われる。電極79aは、保護層75の開口75aを介して金属層45に接触を成す。電極79aは金属層45及び保護層75上に形成され、パッド電極を含む。電極79aは例えばAu、Ti、Pt等からなることができる。   In the subsequent process, an electrode film is deposited on the metal layer 45 and the protective film 75 as shown in FIG. The electrode film is deposited at a substrate temperature of 300 degrees centigrade or less, and more preferably at a substrate temperature of 150 degrees centigrade or less. According to this film formation method, it is possible to avoid the thermal degradation caused by the substrate temperature during electrode film deposition from occurring in the contact resistance. The electrode film is preferably deposited by electron beam evaporation. Next, this electrode film is processed to form an electrode 79a. This processing is performed, for example, by a photolithography lift-off method. The electrode 79 a is in contact with the metal layer 45 through the opening 75 a of the protective layer 75. The electrode 79a is formed on the metal layer 45 and the protective layer 75 and includes a pad electrode. The electrode 79a can be made of, for example, Au, Ti, Pt, or the like.

また、図8の(b)部に示されるように、パッド電極を形成した後に、電極79bを形成する。必要な場合には、基板11の裏面研磨により、研磨された基板(ここでは符号「11」で参照する)を形成した後に、基板の研磨面11bに電極79bを形成する。これらの工程の後に、レーザバー作製、誘電体多層膜の形成、チップ分離等の工程を行うことにより、窒化物半導体レーザといった窒化物半導体発光素子が形成される。   Further, as shown in FIG. 8B, after the pad electrode is formed, the electrode 79b is formed. If necessary, after polishing a back surface of the substrate 11 to form a polished substrate (referred to as “11” here), an electrode 79b is formed on the polishing surface 11b of the substrate. After these steps, a nitride semiconductor light emitting element such as a nitride semiconductor laser is formed by performing steps such as laser bar fabrication, dielectric multilayer film formation, and chip separation.

図9は、上記の工程により作製された窒化物半導体発光素子の一例を示す図面である。窒化物半導体発光素子LDは例えば半導体レーザであることができる。窒化物半導体発光素子LDは、基板83と、第1電極85と、窒化物半導体領域87と、保護膜89と、第2電極91と、誘電体多層膜93とを含む。窒化物半導体領域87は基板83の主面83aに接触を成す。第1電極85は、保護膜89のストライプ開口を介して窒化物半導体領域87の半極性主面87aに接触を成す。第2電極91は、基板83の裏面83a上に接触を成す。基板83には、c軸の傾斜を示すベクトルVCが示されている。窒化物半導体発光素子LDは端面81a、81bを有する。   FIG. 9 is a drawing showing an example of a nitride semiconductor light emitting device fabricated by the above process. The nitride semiconductor light emitting element LD can be, for example, a semiconductor laser. The nitride semiconductor light emitting element LD includes a substrate 83, a first electrode 85, a nitride semiconductor region 87, a protective film 89, a second electrode 91, and a dielectric multilayer film 93. Nitride semiconductor region 87 is in contact with main surface 83 a of substrate 83. The first electrode 85 is in contact with the semipolar main surface 87 a of the nitride semiconductor region 87 through the stripe opening of the protective film 89. The second electrode 91 is in contact with the back surface 83 a of the substrate 83. On the substrate 83, a vector VC indicating the inclination of the c-axis is shown. The nitride semiconductor light emitting element LD has end faces 81a and 81b.

窒化物半導体領域87は、第1領域87c、第2領域87d及び第3領域87eを含み、第1領域87c、第2領域87d及び第3領域87eは、それぞれ、窒化物半導体領域47の第1領域47c、第2領域47d及び第3領域47eに対応する。窒化物半導体領域87は、また、第4領域87f及び第5領域87fを含むことができ、第1領域87c、第2領域87d及び第3領域87eは、第4領域87fと第5領域87fとの間に配列される。第4領域87f及び第5領域87fは、それぞれ、窒化物半導体領域47の第4領域47f及び第5領域47fに対応する。   The nitride semiconductor region 87 includes a first region 87c, a second region 87d, and a third region 87e, and the first region 87c, the second region 87d, and the third region 87e are the first region of the nitride semiconductor region 47, respectively. This corresponds to the region 47c, the second region 47d, and the third region 47e. The nitride semiconductor region 87 can also include a fourth region 87f and a fifth region 87f, and the first region 87c, the second region 87d, and the third region 87e include the fourth region 87f and the fifth region 87f. Are arranged in between. The fourth region 87f and the fifth region 87f correspond to the fourth region 47f and the fifth region 47f of the nitride semiconductor region 47, respectively.

第1領域87cは半導体リッジ95aを含む。第2領域87d及び第3領域87eは、それぞれ、第1溝95b及び第2溝95cを含む。第4領域87fと第5領域87fは、それぞれ、第1テラス95d及び第2テラス95eを含む。パッド電極99は、半導体リッジ95a、第1溝95b、第2溝95c、第1テラス95d及び第2テラス95e上に設けられる。   The first region 87c includes a semiconductor ridge 95a. The second region 87d and the third region 87e include a first groove 95b and a second groove 95c, respectively. The fourth region 87f and the fifth region 87f include a first terrace 95d and a second terrace 95e, respectively. The pad electrode 99 is provided on the semiconductor ridge 95a, the first groove 95b, the second groove 95c, the first terrace 95d, and the second terrace 95e.

窒化物半導体領域87は、n型クラッド層97a、n側光ガイド層97b、活性層97c、p側光ガイド層97d、p型クラッド層97e、p型コンタクト層97fを含む。p側光ガイド層97dは、必要な場合には、電子ブロック層を含むことができる。本実施例では、半導体リッジ95aは、p側光ガイド層97dの一部、p型クラッド層97e、p型コンタクト層97fを含む。半導体リッジ95aは、基板83の主面83a上において、端面81aから端面81bへの導波路方向に延在する、p側光ガイド層97dの一部、p型クラッド層97e、p型コンタクト層97fは、基板83の主面83aの法線Nxの方向に配列されている。窒化物半導体領域87の第1領域87c、第2領域87d及び第3領域87eが、法線Nxの方向及び導波路方向の両方に交差する方向に沿って配列される。本実施例では、第1領域87c及び第3領域87eの表面はp側光ガイド層97dの表面からなり、保護膜89は、第1領域87cの表面、第3領域87eの表面、半導体リッジ95aの側面、第4領域87fの表面及び第5領域87fの表面を覆う。半導体リッジ95aが、光ガイド層97d、クラッド層97e及びコンタクト層97fを含み、また、保護膜89が第1領域87cの表面、第3領域87eの表面、及び半導体リッジ95aの側面を覆うので、良好な電流閉じ込めと良好な屈折率プロファイルが発光素子に提供される。   The nitride semiconductor region 87 includes an n-type cladding layer 97a, an n-side light guide layer 97b, an active layer 97c, a p-side light guide layer 97d, a p-type cladding layer 97e, and a p-type contact layer 97f. The p-side light guide layer 97d can include an electron blocking layer if necessary. In this embodiment, the semiconductor ridge 95a includes a part of the p-side light guide layer 97d, a p-type cladding layer 97e, and a p-type contact layer 97f. The semiconductor ridge 95a includes a part of the p-side light guide layer 97d, the p-type cladding layer 97e, and the p-type contact layer 97f extending in the waveguide direction from the end surface 81a to the end surface 81b on the main surface 83a of the substrate 83. Are arranged in the direction of the normal line Nx of the main surface 83 a of the substrate 83. The first region 87c, the second region 87d, and the third region 87e of the nitride semiconductor region 87 are arranged along a direction that intersects both the direction of the normal line Nx and the waveguide direction. In the present embodiment, the surfaces of the first region 87c and the third region 87e are composed of the surface of the p-side light guide layer 97d, and the protective film 89 includes the surface of the first region 87c, the surface of the third region 87e, and the semiconductor ridge 95a. , The surface of the fourth region 87f, and the surface of the fifth region 87f. Since the semiconductor ridge 95a includes the light guide layer 97d, the cladding layer 97e, and the contact layer 97f, and the protective film 89 covers the surface of the first region 87c, the surface of the third region 87e, and the side surface of the semiconductor ridge 95a. Good current confinement and good refractive index profile are provided for the light emitting device.

(実施例1)
発明者らの知見によれば、半極性面上へMBE法による電極形成により低抵抗の電極(MBE電極)が形成可能である。このように成長された金属膜の特性を損なわないように、リッジ構造の窒化物半導体レーザを作成する。
Example 1
According to the knowledge of the inventors, a low resistance electrode (MBE electrode) can be formed on the semipolar surface by forming an electrode by the MBE method. A nitride semiconductor laser having a ridge structure is formed so as not to impair the characteristics of the metal film thus grown.

c面がm軸の方向の75度の角度で傾斜した主面を有するGaN基板を準備する。このGaN基板は半極性面を有する。まず、GaN基板の半極性面上にn型GaNバッファ層、n型AlGaNクラッド層、n型及びアンドープInGaNガイド層、InGaN活性層、p型AlGaN電子ブロック層、アンドープ及びp型InGaNガイド層、p型AlGaN層、p型GaNコンタクト層を順にエピタキシャル成長して、レーザ構造のエピタキシャル基板を作製する。   A GaN substrate having a principal surface whose c-plane is inclined at an angle of 75 degrees in the m-axis direction is prepared. This GaN substrate has a semipolar surface. First, an n-type GaN buffer layer, an n-type AlGaN cladding layer, an n-type and undoped InGaN guide layer, an InGaN active layer, a p-type AlGaN electron block layer, an undoped and p-type InGaN guide layer, p on the semipolar surface of the GaN substrate An epitaxial substrate having a laser structure is fabricated by sequentially epitaxially growing a p-type GaN contact layer and a p-type GaN contact layer.

p型GaNコンタクト層上に、MBE装置でAu膜(MBE電極)を形成した。Au膜に対してリソグラフィによりパターン形成して、リッジ構造の幅より広い幅のストライプ形状のAu層をエピタキシャル基板の表面の一部に形成する。ストライプ形状は20μm幅を有する。このAu層は、レジストマスクを用いたエッチングにより、エピタキシャル基板の表面の一部(半導体リッジ表面になるべきエリア)に残される。Au層のエッチャントとして王水を用い、エッチング後に有機洗浄によりレジストを除去する。続いて、リッジ形成用のマスクのためのSiO膜(厚さ300nm)を電子ビーム蒸着により形成する。SiO膜上にリッジ形成用のレジストマスク(リッジ幅2μm、溝用の開口幅20μm)を形成する。ICP−RIE装置でレジストマスクを用いて、エッチャントCHFガスを用いてSiO膜をエッチングしてSiOマスクを形成する。同じくICP−RIE装置で、レジストマスク/SiOマスクを用いて、ArガスでAu層をエッチングする。次いで、同じくICP−RIE装置で、レジストマスク/SiOマスクを用いて、エッチャントBCl及び/又はClガスにより、窒化ガリウム系半導体層をエッチングして半導体リッジと一対の溝を形成する。これらのドライエッチングが終わった後に、SiOマスクをフッ酸で除去する。その後に、埋め込み用のSiO膜(厚さ:300nm〜400nm)を電子ビーム蒸着で形成する。 An Au film (MBE electrode) was formed on the p-type GaN contact layer with an MBE apparatus. The Au film is patterned by lithography to form a stripe-shaped Au layer having a width wider than that of the ridge structure on a part of the surface of the epitaxial substrate. The stripe shape has a width of 20 μm. This Au layer is left on a part of the surface of the epitaxial substrate (area to be the surface of the semiconductor ridge) by etching using a resist mask. Aqua regia is used as an etchant for the Au layer, and the resist is removed by organic cleaning after etching. Subsequently, a SiO 2 film (thickness 300 nm) for forming a ridge forming mask is formed by electron beam evaporation. A resist mask for ridge formation (ridge width 2 μm, groove opening width 20 μm) is formed on the SiO 2 film. Using a resist mask with an ICP-RIE apparatus, the SiO 2 film is etched using an etchant CHF 3 gas to form a SiO 2 mask. In the same ICP-RIE apparatus, the Au layer is etched with Ar gas using a resist mask / SiO 2 mask. Next, in the same ICP-RIE apparatus, the gallium nitride based semiconductor layer is etched by etchant BCl 3 and / or Cl 2 gas using a resist mask / SiO 2 mask to form a semiconductor ridge and a pair of grooves. After these dry etching is finished, the SiO 2 mask is removed with hydrofluoric acid. Thereafter, a SiO 2 film (thickness: 300 nm to 400 nm) for filling is formed by electron beam evaporation.

続いて、p電極表面を露出させるために、半導体リッジ及びその両側の溝の一部を露出させる開口を有するレジストを形成する。このレジスト上に、膜厚の薄い別のレジストを全面に塗布して、レジスト多層膜を形成する。リッジ構造上には、レジスト多層膜のうちの別のレジストのみで覆われる。次に、リッジ構造の上部がわずかに現れるように、時間を調整しながらレジスト多層膜を現像する。リッジ構造の上部が現れたら、現像を終了する。ICP−RIE装置でレジストマスクを用いて、エッチャントCHFガスを用いてSiO膜をエッチングして、p側電極を露出させる。このドライエッチングの後に、レジスト多層膜除去のために有機洗浄を行う。次いで、Au/Pt/Au/Pt/Ti(300nm/30nm/450nm/30nm/20nm)を真空蒸着炉にて蒸着してp側パッド電極のための金属膜を形成した後に、リフトオフしてパッド電極を形成する。電極プロセスが終了した後に、基板の裏面を研磨して、80μm膜厚まで基板裏面を研磨して、研磨面である裏面をエッチャントBCl及び/又はClガスにより、研磨のダメージ層をエッチングにより除去する。エッチングされた裏面にAu/Ti/Al(600nm/50nm/500nm)を真空蒸着炉にて蒸着する。このウエハプロセスの後に、基板生産物が完成される。この基板生産物を分離してチップを形成して、レーザチップを得る。 Subsequently, in order to expose the surface of the p-electrode, a resist having an opening exposing a part of the semiconductor ridge and the grooves on both sides thereof is formed. On this resist, another resist having a small thickness is applied on the entire surface to form a resist multilayer film. The ridge structure is covered only with another resist of the resist multilayer film. Next, the resist multilayer film is developed while adjusting the time so that the upper portion of the ridge structure appears slightly. When the upper part of the ridge structure appears, the development is finished. Using a resist mask with an ICP-RIE apparatus, the SiO 2 film is etched using an etchant CHF 3 gas to expose the p-side electrode. After this dry etching, organic cleaning is performed to remove the resist multilayer film. Next, Au / Pt / Au / Pt / Ti (300 nm / 30 nm / 450 nm / 30 nm / 20 nm) is deposited in a vacuum deposition furnace to form a metal film for the p-side pad electrode, and then lifted off to form a pad electrode. Form. After the electrode process is completed, the back surface of the substrate is polished, the back surface of the substrate is polished to a thickness of 80 μm, and the back surface, which is the polishing surface, is etched with an etchant BCl 3 and / or Cl 2 gas, and the damaged damage layer is etched. Remove. Au / Ti / Al (600 nm / 50 nm / 500 nm) is deposited on the etched back surface in a vacuum deposition furnace. After this wafer process, the substrate product is completed. The substrate product is separated to form a chip to obtain a laser chip.

このウエハプロセスでは、MBE法で形成した電極用の金属膜(例えばAu膜)は、その形成後に受ける熱の影響により劣化しやすい。これ故に、電極用の金属膜を形成した後に行われる全工程において、基板温度は摂氏300度を超えないように実施することが好適である。この実施例におけるウエハプロセスは、摂氏150度を超えないようにプロセスを実施可能である。特に、ICP−REIによるドライエッチング、電極、絶縁膜の形成の際に、摂氏150度を超えないように注意する。   In this wafer process, an electrode metal film (for example, an Au film) formed by the MBE method is likely to deteriorate due to the influence of heat received after the formation. For this reason, it is preferable that the substrate temperature is set so as not to exceed 300 degrees Celsius in all steps performed after the metal film for the electrode is formed. The wafer process in this embodiment can be performed so as not to exceed 150 degrees Celsius. In particular, care should be taken not to exceed 150 degrees Celsius during ICP-REI dry etching, electrode formation, and insulating film formation.

図10は、p側電極の接触抵抗の熱的安定性を示す図面である。Au電極及びPd電極は半極性面に対して良好な接触抵抗を提供できる。Au電極はPd電極に比べて熱的安定性に優れる。   FIG. 10 is a diagram showing the thermal stability of the contact resistance of the p-side electrode. The Au electrode and the Pd electrode can provide good contact resistance with respect to the semipolar plane. The Au electrode is more excellent in thermal stability than the Pd electrode.

図11、図12及び図13を参照しながら、半導体リッジの半極性面を大気に露出した後に電極を形成するプロセス(上記の実施例のウエハプロセスと異なるプロセス)を上記と同様に作製したエピタキシャル基板に適用する例を説明する。図11の(a)部に示されるように、エピタキシャル基板上に、SiO/Ti/Al(300nm/50nm/100nm)を真空蒸着炉にて蒸着する。図11の(b)部に示されるように、その上に、リッジ形成のための2μm幅のパターンを有するレジストマスクを形成する。 11, 12, and 13, an epitaxial in which an electrode is formed after the semipolar plane of the semiconductor ridge is exposed to the atmosphere (a process different from the wafer process in the above embodiment) is produced in the same manner as described above. An example applied to a substrate will be described. As shown in part (a) of FIG. 11, SiO 2 / Ti / Al (300 nm / 50 nm / 100 nm) is deposited on the epitaxial substrate in a vacuum deposition furnace. As shown in FIG. 11B, a resist mask having a 2 μm wide pattern for ridge formation is formed thereon.

図11の(c)部に示されるように、レジストマスクを用いて、ICP−RIE装置でエッチャントCHFガスを用いてSiO膜をエッチングする。同じくICP−RIE装置で、レジストマスク/SiOマスクを用いて、エッチャントBCl及び/又はClガスにより、Ti/Al/窒化ガリウム系半導体層をエッチングする。これらのドライエッチングが終わった後に、SiOマスクをフッ酸で除去する。 As shown in part (c) of FIG. 11, the SiO 2 film is etched using an etchant CHF 3 gas with an ICP-RIE apparatus using a resist mask. In the same ICP-RIE apparatus, the Ti / Al / gallium nitride based semiconductor layer is etched by etchant BCl 3 and / or Cl 2 gas using a resist mask / SiO 2 mask. After these dry etching is finished, the SiO 2 mask is removed with hydrofluoric acid.

図12の(a)部に示されるように、犠牲層であるAl層に、次に蒸着するSiOが堆積されないように、塩酸によりAl層にサイドエッチングを行う。この後に、図12の(b)部に示されるように、埋め込み用となるSiO(厚さ300nm〜400nm)を形成する。SiO蒸着の後に、図12の(c)部に示されるように、リッジ上部のSiOを除去するために、塩酸でのエッチングによりリフトオフを行う。 As shown in FIG. 12A, side etching is performed on the Al layer with hydrochloric acid so that SiO 2 to be deposited next is not deposited on the Al layer, which is a sacrificial layer. Thereafter, as shown in part (b) of FIG. 12, SiO 2 (thickness: 300 nm to 400 nm) for embedding is formed. After the SiO 2 deposition, as shown in FIG. 12C, lift-off is performed by etching with hydrochloric acid in order to remove the SiO 2 on the ridge.

続いて、p側電極を蒸着するために、図13の(a)部に示されるように、リッジ部に開口を有するレジストマスクを形成した後に、p電極のために厚さ30nmのPd膜を真空蒸着炉にて蒸着する。その後に、図13の(b)部に示されるように、Pd膜のリフトオフによりp電極を形成する。pパッドを形成するために、Au/Pt/Au/Pt/Ti(300nm/30nm/450nm/30nm/20nm)を真空蒸着炉にて蒸着してp側パッド電極のための金属膜を形成した後に金属膜にパターン形成を行って、図13の(c)部に示されるように、パッド電極を形成する。電極プロセスが終了した後に、基板の裏面を研磨して、80μm膜厚まで基板裏面を研磨して、研磨面である裏面をエッチャントBCl及び/又はClガスにより、研磨のダメージ層をエッチングにより除去する。図13の(d)部に示されるように、エッチングされた裏面にAu/Ti/Al(600nm/50nm/500nm)を真空蒸着炉にて蒸着する。このウエハプロセスの後に、基板生産物が完成される。この基板生産物を分離してレーザバーを形成して、レーザバーから半導体レーザのチップを得る。 Subsequently, in order to deposit the p-side electrode, as shown in FIG. 13A, after forming a resist mask having an opening in the ridge portion, a Pd film having a thickness of 30 nm is formed for the p-electrode. Vapor deposition in a vacuum deposition furnace. Thereafter, as shown in FIG. 13B, a p-electrode is formed by lift-off of the Pd film. After forming a metal film for the p-side pad electrode by depositing Au / Pt / Au / Pt / Ti (300 nm / 30 nm / 450 nm / 30 nm / 20 nm) in a vacuum evaporation furnace to form a p-pad. A pattern is formed on the metal film to form pad electrodes as shown in FIG. 13 (c). After the electrode process is completed, the back surface of the substrate is polished, the back surface of the substrate is polished to a thickness of 80 μm, and the back surface, which is the polishing surface, is etched with an etchant BCl 3 and / or Cl 2 gas, and the damaged damage layer is etched. Remove. As shown in part (d) of FIG. 13, Au / Ti / Al (600 nm / 50 nm / 500 nm) is deposited on the etched back surface in a vacuum deposition furnace. After this wafer process, the substrate product is completed. The substrate product is separated to form a laser bar, and a semiconductor laser chip is obtained from the laser bar.

この例では、半導体リッジを露出した後に、電極のための金属膜を半導体リッジの上面に形成するので、表面酸化物の影響は不可避である。また、形成されるべき電極の幅が数μmと細いので、酸又はアルカリ溶液を用いて電極をエッチングすることでは、その制御が難しく、エッチング面の側面が乱れる。   In this example, since the metal film for the electrode is formed on the upper surface of the semiconductor ridge after the semiconductor ridge is exposed, the influence of the surface oxide is inevitable. In addition, since the width of the electrode to be formed is as thin as several μm, it is difficult to control the etching using an acid or alkali solution, and the side surface of the etching surface is disturbed.

本発明は、本実施の形態に開示された特定の構成に限定されるものではない。   The present invention is not limited to the specific configuration disclosed in the present embodiment.

本発明の実施の形態によれば、半極性面上に良好な物理的接触を成す電極の形成とリッジ構造の形成との両方を可能にする、窒化物半導体発光素子を作製する方法が提供される。   According to an embodiment of the present invention, there is provided a method for fabricating a nitride semiconductor light emitting device that enables both formation of an electrode having good physical contact on a semipolar plane and formation of a ridge structure. The

11…基板、11a…基板主面、13…半導体積層、13a…半極性主面、13c…第1領域、13d…第2領域、13e…第3領域、13f…第4領域、13f…第5領域、15…n型III族窒化物半導体領域、16…n側光ガイド層、17…活性層、18…p側光ガイド層、19…p型III族窒化物半導体領域、21…量子井戸構造、23…障壁層、25…井戸層、E…エピタキシャル基板、27…雰囲気、29…金属膜、35…マスク膜、41…マスク、43…ハードマスク、47…窒化物半導体領域、47c…第1領域、47d…第2領域、47e…第3領域、47f…第4領域、47f…第5領域、49…半導体リッジ、49a…半導体リッジ上面、49b、49c…半導体リッジ側面、51…第1溝、53…第2溝、55…第1テラス、57…第2テラス、59…絶縁膜、61…レジスト膜、63…レジストマスク、65…第1レジスト膜、67…第1のマスク層、69…第2レジスト膜、73…第2のマスク層、75…保護層、75a…開口、77…金属−半導体接合、77a…金属−半導体接合エッジ、79a、79b…電極。 DESCRIPTION OF SYMBOLS 11 ... Board | substrate, 11a ... Substrate main surface, 13 ... Semiconductor lamination, 13a ... Semipolar main surface, 13c ... 1st area | region, 13d ... 2nd area | region, 13e ... 3rd area | region, 13f ... 4th area | region, 13f ... 5th 15 ... n-type group III nitride semiconductor region, 16 ... n-side light guide layer, 17 ... active layer, 18 ... p-side light guide layer, 19 ... p-type group III nitride semiconductor region, 21 ... quantum well structure , 23 ... barrier layer, 25 ... well layer, E ... epitaxial substrate, 27 ... atmosphere, 29 ... metal film, 35 ... mask film, 41 ... mask, 43 ... hard mask, 47 ... nitride semiconductor region, 47c ... first Region 47d ... Second region 47e ... Third region 47f ... Fourth region 47f ... Fifth region 49 ... Semiconductor ridge 49a ... Semiconductor ridge upper surface 49b, 49c Semiconductor ridge side surface 51 ... First groove 53 ... 2nd groove, 55 ... 1st terra , 57 ... second terrace, 59 ... insulating film, 61 ... resist film, 63 ... resist mask, 65 ... first resist film, 67 ... first mask layer, 69 ... second resist film, 73 ... second mask Layer, 75 ... protective layer, 75a ... opening, 77 ... metal-semiconductor junction, 77a ... metal-semiconductor junction edge, 79a, 79b ... electrode.

Claims (19)

窒化物半導体発光素子を作製する方法であって、
成膜装置におけるMBE法を用いた成長を利用して、半導体積層を含むエピタキシャル基板の半極性主面の上に金属膜を形成する工程と、
前記半導体積層及び前記金属膜の上に、リッジを規定するマスクを形成する工程と、
前記マスクを用いて前記半導体積層及び前記金属膜のエッチングを行って、半導体リッジを含む窒化物半導体領域と該半導体リッジの上の金属層とを形成する工程と、
前記マスクを除去した後に、前記窒化物半導体領域の表面及び前記金属層の上に保護層のための絶縁膜を成長する工程と、
を備え、
前記半極性主面はIII族窒化物半導体からなり、
前記半導体積層は、III族窒化物からなる活性層を含み、
前記金属膜は前記半極性主面と接合を成す、窒化物半導体発光素子を作製する方法。
A method for producing a nitride semiconductor light emitting device, comprising:
Forming a metal film on a semipolar main surface of an epitaxial substrate including a semiconductor stack using growth using an MBE method in a film forming apparatus;
Forming a ridge defining mask on the semiconductor stack and the metal film;
Etching the semiconductor stack and the metal film using the mask to form a nitride semiconductor region including a semiconductor ridge and a metal layer on the semiconductor ridge;
Growing an insulating film for a protective layer on the surface of the nitride semiconductor region and the metal layer after removing the mask;
With
The semipolar main surface is made of a group III nitride semiconductor,
The semiconductor stack includes an active layer made of group III nitride,
A method for producing a nitride semiconductor light emitting device, wherein the metal film forms a junction with the semipolar main surface.
前記エピタキシャル基板の前記半極性主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から10度以上80度以下の範囲の角度で傾斜する、請求項1に記載された、窒化物半導体発光素子を作製する方法。   2. The semipolar main surface of the epitaxial substrate is inclined at an angle in a range of 10 degrees to 80 degrees from a plane orthogonal to a reference axis extending along the c-axis of the group III nitride semiconductor. A method for fabricating a nitride semiconductor light emitting device. 前記成膜装置において、前記半導体積層の半極性主面の全体をIII族元素の雰囲気にさらす工程を更に備え、
前記半導体積層の前記半極性主面はIII族窒化物からなり、
前記III族窒化物は、前記III族元素を構成元素として含む、請求項1又は請求項2に記載された、窒化物半導体発光素子を作製する方法。
In the film forming apparatus, further comprising the step of exposing the entire semipolar main surface of the semiconductor stack to an atmosphere of a group III element,
The semipolar main surface of the semiconductor stack is made of group III nitride,
The method for producing a nitride semiconductor light emitting device according to claim 1, wherein the group III nitride includes the group III element as a constituent element.
前記半導体積層の前記半極性主面は窒化ガリウム系半導体からなり、
前記雰囲気はガリウムを含み、
前記半極性主面を前記雰囲気にさらす前記工程では、摂氏300度以上の基板温度でガリウムフラックスの照射が前記半極性主面に行われる、請求項1〜請求項3のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
The semipolar principal surface of the semiconductor stack is made of a gallium nitride based semiconductor,
The atmosphere includes gallium;
The said process which exposes the said semipolar principal surface to the said atmosphere WHEREIN: Irradiation of a gallium flux is performed to the said semipolar principal surface at the substrate temperature of 300 degreeC or more. A method for fabricating a nitride semiconductor light emitting device.
前記金属膜は、MBE法で成長された金を含む、請求項1〜請求項3のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。   4. The method for producing a nitride semiconductor light emitting device according to claim 1, wherein the metal film includes gold grown by an MBE method. 5. 前記絶縁膜の上に、レジスト膜を形成する工程と、
前記半導体リッジの上面に設けられた開口を有するレジストマスクを前記レジスト膜から形成する工程と、
前記レジストマスクを用いて前記絶縁膜のエッチングを行って、前記絶縁膜から保護層を形成する工程と、
を備え、
前記保護層は、前記半導体リッジの前記上面の上の金属層を露出させる開口を有し、
前記レジスト膜は、第1部分、第2部分及び第3部分を含み、
前記レジスト膜の前記第1部分、前記第2部分及び前記第3部分は、前記窒化物半導体領域の上にこの順に配置され、
前記レジスト膜の前記第2部分は、前記半導体リッジの上面の上に位置し、
前記レジスト膜の前記第1部分及び前記第3部分は、前記半導体リッジから離れて設けられ、
前記レジスト膜の前記第2部分の厚さは前記レジスト膜の前記第1部分及び前記第3部分の厚さより薄く、
前記レジストマスクを前記レジスト膜から形成する前記工程では、前記レジスト膜の表面から該レジスト膜のレジストを除去していく、請求項1〜請求項5のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
Forming a resist film on the insulating film;
Forming a resist mask having an opening provided on the upper surface of the semiconductor ridge from the resist film;
Etching the insulating film using the resist mask to form a protective layer from the insulating film;
With
The protective layer has an opening exposing a metal layer on the top surface of the semiconductor ridge;
The resist film includes a first portion, a second portion, and a third portion,
The first portion, the second portion, and the third portion of the resist film are disposed in this order on the nitride semiconductor region,
The second portion of the resist film is located on an upper surface of the semiconductor ridge;
The first portion and the third portion of the resist film are provided apart from the semiconductor ridge,
The thickness of the second portion of the resist film is thinner than the thickness of the first portion and the third portion of the resist film,
The nitride according to any one of claims 1 to 5, wherein, in the step of forming the resist mask from the resist film, the resist of the resist film is removed from the surface of the resist film. A method of manufacturing a semiconductor light emitting device.
前記レジストマスクを前記レジスト膜から形成する前記工程は、
前記絶縁膜の上に第1レジスト膜を形成する工程と、
フォトリソグラフィ法を用いて、前記半導体リッジの上面及び側面の上の前記絶縁膜を露出させる開口を有する第1のマスク層を前記第1レジスト膜から形成する工程と、
前記窒化物半導体領域、前記金属層、前記絶縁膜、及び前記第1のマスク層の上に第2レジスト膜を形成する工程と、
前記半導体リッジの前記上面が露出するように前記第2レジスト膜に開口を形成して第2のマスク層を形成する工程と、
を備え、
前記レジスト膜は、前記第1のマスク層及び前記第2レジスト膜を含み、
前記レジストマスクは前記第1のマスク層及び前記第2のマスク層を含む、請求項6に記載された、窒化物半導体発光素子を作製する方法。
The step of forming the resist mask from the resist film includes:
Forming a first resist film on the insulating film;
Forming a first mask layer from the first resist film having an opening exposing the insulating film on the top and side surfaces of the semiconductor ridge using a photolithography method;
Forming a second resist film on the nitride semiconductor region, the metal layer, the insulating film, and the first mask layer;
Forming an opening in the second resist film to expose the upper surface of the semiconductor ridge and forming a second mask layer;
With
The resist film includes the first mask layer and the second resist film,
The method for producing a nitride semiconductor light emitting device according to claim 6, wherein the resist mask includes the first mask layer and the second mask layer.
前記レジストマスクを前記レジスト膜から形成する前記工程では、前記レジスト膜を現象液にさらして、前記半導体リッジの前記上面の上のレジストを除去して、前記レジストマスクを形成する、請求項6又は請求項7に記載された、窒化物半導体発光素子を作製する方法。   The step of forming the resist mask from the resist film, the resist film is exposed to a phenomenon solution, the resist on the upper surface of the semiconductor ridge is removed, and the resist mask is formed. The method for producing a nitride semiconductor light emitting device according to claim 7. 前記半導体リッジ及び前記金属層はリッジ構造を形成し、
前記半導体リッジの前記上面と前記金属層とは金属−半導体接合を成し、
前記金属−半導体接合のエッジは前記リッジ構造の側面に位置し、
前記保護層は、前記金属−半導体接合の前記エッジを覆う、請求項6〜請求項8のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
The semiconductor ridge and the metal layer form a ridge structure;
The upper surface of the semiconductor ridge and the metal layer form a metal-semiconductor junction;
An edge of the metal-semiconductor junction is located on a side surface of the ridge structure;
The method for producing a nitride semiconductor light-emitting device according to claim 6, wherein the protective layer covers the edge of the metal-semiconductor junction.
前記レジストマスクを除去した後に、前記金属層及び前記絶縁膜の上に電極膜を堆積する工程と、
前記電極膜を加工して、電極を形成する工程と、
を更に備え、
前記電極は、前記保護層の前記開口を介して前記金属層に接触を成し、
前記電極膜の堆積は摂氏300度以下の基板温度で行われる、請求項6〜請求項9のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
Depositing an electrode film on the metal layer and the insulating film after removing the resist mask;
Processing the electrode film to form an electrode;
Further comprising
The electrode is in contact with the metal layer through the opening of the protective layer;
The method for producing a nitride semiconductor light emitting element according to claim 6, wherein the electrode film is deposited at a substrate temperature of 300 degrees Celsius or less.
前記電極膜の堆積は電子ビーム蒸着法で行われる、請求項10に記載された、窒化物半導体発光素子を作製する方法。   The method for producing a nitride semiconductor light emitting device according to claim 10, wherein the electrode film is deposited by an electron beam evaporation method. 前記窒化物半導体領域は、第1溝及び第2溝並びに第1テラス及び第2テラスを含み、
前記第1溝及び第2溝は前記半導体リッジを規定し、
前記半導体リッジと前記第1テラスは、前記第1溝を規定し、
前記半導体リッジと前記第2テラスは、前記第2溝を規定する、請求項1〜請求項11のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
The nitride semiconductor region includes a first groove and a second groove, and a first terrace and a second terrace,
The first groove and the second groove define the semiconductor ridge;
The semiconductor ridge and the first terrace define the first groove;
The method of manufacturing a nitride semiconductor light emitting device according to claim 1, wherein the semiconductor ridge and the second terrace define the second groove.
前記金属膜を形成する前記工程は、
MBE法を用いた金属堆積により、前記成膜装置において金属領域を形成する工程と、
前記金属領域をエッチングして、前記半導体積層の前記半極性主面を部分的に露出させると共に前記エピタキシャル基板の前記半極性主面の上に前記金属膜を形成する工程と、
を含む、請求項1〜請求項12のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
The step of forming the metal film includes:
Forming a metal region in the film forming apparatus by metal deposition using an MBE method;
Etching the metal region to partially expose the semipolar main surface of the semiconductor stack and forming the metal film on the semipolar main surface of the epitaxial substrate;
The method of producing the nitride semiconductor light-emitting device as described in any one of Claims 1-12 containing this.
前記マスクを形成する前記工程は、
前記半導体積層及び前記金属層の上に、マスク膜を形成する工程と、
前記マスク膜のエッチングにより前記マスクを形成する工程と、
を含み、
前記エッチングは摂氏300度以下の基板温度で行われる、請求項1〜請求項13のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
The step of forming the mask includes:
Forming a mask film on the semiconductor stack and the metal layer;
Forming the mask by etching the mask film;
Including
The method for producing a nitride semiconductor light emitting device according to claim 1, wherein the etching is performed at a substrate temperature of 300 degrees Celsius or less.
前記マスク膜は、タングステン膜、シリコン酸化物膜及びシリコン窒化物膜の少なくともいずれかを含む、請求項14に記載された、窒化物半導体発光素子を作製する方法。   The method for manufacturing a nitride semiconductor light emitting device according to claim 14, wherein the mask film includes at least one of a tungsten film, a silicon oxide film, and a silicon nitride film. 基板の主面の上に前記半導体積層を成長して、前記エピタキシャル基板を形成する工程を更に備え、
前記基板の前記主面はIII族窒化物半導体からなり、
前記半導体積層は、第1導電型のIII族窒化物半導体層、前記活性層、及び第2導電型のIII族窒化物半導体層を含み、
前記エピタキシャル基板は前記基板を含み、
前記基板の前記主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から10度以上80度以下の範囲の角度で傾斜し、
前記エピタキシャル基板の前記主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から10度以上80度以下の範囲の角度で傾斜し、
前記半導体積層は第1領域、第2領域及び第3領域を含み、
前記第1領域、前記第2領域及び前記第3領域は、前記基板の前記主面に沿って配置されており、
前記第2領域は前記第1領域と前記第3領域との間に位置し、
前記第2領域には前記半導体リッジが形成される、請求項1〜請求項15のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
Further comprising the step of growing the semiconductor stack on the main surface of the substrate to form the epitaxial substrate;
The main surface of the substrate is made of a group III nitride semiconductor,
The semiconductor stack includes a first conductivity type group III nitride semiconductor layer, the active layer, and a second conductivity type group III nitride semiconductor layer,
The epitaxial substrate includes the substrate,
The main surface of the substrate is inclined at an angle in the range of 10 degrees to 80 degrees from a plane orthogonal to a reference axis extending along the c-axis of the group III nitride semiconductor,
The main surface of the epitaxial substrate is inclined at an angle in a range of 10 degrees to 80 degrees from a plane orthogonal to a reference axis extending along the c-axis of the group III nitride semiconductor,
The semiconductor stack includes a first region, a second region, and a third region,
The first region, the second region, and the third region are disposed along the main surface of the substrate;
The second region is located between the first region and the third region;
The method for producing a nitride semiconductor light emitting device according to claim 1, wherein the semiconductor ridge is formed in the second region.
前記エピタキシャル基板の前記半極性主面は、該III族窒化物半導体のc軸に沿って延びる基準軸に直交する面から63度以上80度以下の範囲の角度で傾斜する、請求項1〜請求項16のいずれか一項に記載された窒化物半導体発光素子を作製する方法。   The semipolar main surface of the epitaxial substrate is inclined at an angle in the range of 63 degrees to 80 degrees from a plane orthogonal to a reference axis extending along the c-axis of the group III nitride semiconductor. Item 19. A method for producing the nitride semiconductor light emitting device according to any one of Items 16. 前記半導体リッジは、前記活性層の上に設けられた光ガイド層と、該光ガイド層の上に設けられたクラッド層と、該クラッド層の上に設けられたコンタクト層とを含み、
前記半導体リッジは第1の方向に延在し、
前記光ガイド層、前記クラッド層及び前記コンタクト層は、前記第1の方向に交差する第2の方向に配列されており、
前記窒化物半導体領域は第1領域、第2領域及び第3領域を含み、
前記第1領域、前記第2領域及び前記第3領域は、前記第1の方向及び前記第2の方向の両方に交差する第3の方向に沿って配列され、
前記第2領域は前記第1領域と前記第3領域との間に位置し、
前記第2領域は前記半導体リッジを含み、
前記第1領域及び前記第3領域の表面は前記光ガイド層の表面からなり、
前記保護層は、前記第1領域の前記表面、前記第3領域の前記表面、及び前記半導体リッジの側面を覆う、請求項1〜請求項17のいずれか一項に記載された窒化物半導体発光素子を作製する方法。
The semiconductor ridge includes a light guide layer provided on the active layer, a clad layer provided on the light guide layer, and a contact layer provided on the clad layer,
The semiconductor ridge extends in a first direction;
The light guide layer, the cladding layer, and the contact layer are arranged in a second direction intersecting the first direction,
The nitride semiconductor region includes a first region, a second region, and a third region,
The first region, the second region, and the third region are arranged along a third direction that intersects both the first direction and the second direction;
The second region is located between the first region and the third region;
The second region includes the semiconductor ridge;
The surfaces of the first region and the third region are the surfaces of the light guide layer,
The nitride semiconductor light emitting device according to claim 1, wherein the protective layer covers the surface of the first region, the surface of the third region, and a side surface of the semiconductor ridge. A method for manufacturing an element.
前記活性層は、III族構成元素としてインジウムを含む窒化ガリウム系半導体層を含み、
前記活性層は、500nm以上540nm以下の波長範囲にピーク発光波長を有する、請求項1〜請求項18のいずれか一項に記載された、窒化物半導体発光素子を作製する方法。
The active layer includes a gallium nitride based semiconductor layer containing indium as a group III constituent element,
The method for producing a nitride semiconductor light emitting element according to any one of claims 1 to 18, wherein the active layer has a peak emission wavelength in a wavelength range of 500 nm or more and 540 nm or less.
JP2011198720A 2011-09-12 2011-09-12 Method for fabricating nitride semiconductor light emitting device Expired - Fee Related JP5403023B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011198720A JP5403023B2 (en) 2011-09-12 2011-09-12 Method for fabricating nitride semiconductor light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011198720A JP5403023B2 (en) 2011-09-12 2011-09-12 Method for fabricating nitride semiconductor light emitting device

Publications (2)

Publication Number Publication Date
JP2013062321A true JP2013062321A (en) 2013-04-04
JP5403023B2 JP5403023B2 (en) 2014-01-29

Family

ID=48186759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011198720A Expired - Fee Related JP5403023B2 (en) 2011-09-12 2011-09-12 Method for fabricating nitride semiconductor light emitting device

Country Status (1)

Country Link
JP (1) JP5403023B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062322A (en) * 2011-09-12 2013-04-04 Sumitomo Electric Ind Ltd Nitride semiconductor light-emitting element manufacturing method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335622A (en) * 1992-05-27 1993-12-17 Asahi Chem Ind Co Ltd Semiconductor light emitting device
JP2010114430A (en) * 2008-10-07 2010-05-20 Sanyo Electric Co Ltd Nitride-based semiconductor laser device and method of manufacturing the same
JP2010245109A (en) * 2009-04-01 2010-10-28 Sumitomo Electric Ind Ltd Group III nitride semiconductor device and method for producing electrode
JP2012182203A (en) * 2011-02-28 2012-09-20 Sumitomo Electric Ind Ltd Group-iii nitride semiconductor element, and method of producing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335622A (en) * 1992-05-27 1993-12-17 Asahi Chem Ind Co Ltd Semiconductor light emitting device
JP2010114430A (en) * 2008-10-07 2010-05-20 Sanyo Electric Co Ltd Nitride-based semiconductor laser device and method of manufacturing the same
JP2010245109A (en) * 2009-04-01 2010-10-28 Sumitomo Electric Ind Ltd Group III nitride semiconductor device and method for producing electrode
JP2012182203A (en) * 2011-02-28 2012-09-20 Sumitomo Electric Ind Ltd Group-iii nitride semiconductor element, and method of producing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062322A (en) * 2011-09-12 2013-04-04 Sumitomo Electric Ind Ltd Nitride semiconductor light-emitting element manufacturing method

Also Published As

Publication number Publication date
JP5403023B2 (en) 2014-01-29

Similar Documents

Publication Publication Date Title
US7924898B2 (en) Nitride based semiconductor laser device with oxynitride protective coatings on facets
US7456039B1 (en) Method for manufacturing semiconductor optical device
JP5742325B2 (en) Semiconductor laser device and manufacturing method thereof
US9692208B2 (en) Method of manufacturing semiconductor device
JP4040192B2 (en) Manufacturing method of semiconductor light emitting device
JP4952184B2 (en) Nitride semiconductor laser device and manufacturing method thereof
JP4938267B2 (en) Laser diode manufacturing method
JP2009212386A (en) Method of manufacturing semiconductor light element
JP3605040B2 (en) Semiconductor light emitting device and method of manufacturing the same
JP4390433B2 (en) Nitride semiconductor laser and manufacturing method thereof
JP4889930B2 (en) Manufacturing method of nitride semiconductor laser device
JP2014090090A (en) Group iii nitride semiconductor laser element and group iii nitride semiconductor laser element manufacturing method
JP3604278B2 (en) Nitride semiconductor laser device
JP5403023B2 (en) Method for fabricating nitride semiconductor light emitting device
JP5786548B2 (en) Method for fabricating nitride semiconductor light emitting device
JP5079297B2 (en) Method for fabricating compound semiconductor laser
JP5403024B2 (en) Method for fabricating nitride semiconductor light emitting device
US20040218648A1 (en) Laser diode and method of manufacturing the same using self-align process
JP2004273752A (en) Method for manufacturing semiconductor light emitting device
JP2013062315A (en) Group iii nitride semiconductor laser, laser device and group iii nitride semiconductor laser manufacturing method
JP5223342B2 (en) Nitride semiconductor laser device and manufacturing method thereof
JP5841340B2 (en) Manufacturing method of nitride semiconductor laser device
JP2014049637A (en) Method for manufacturing group iii nitride semiconductor light-emitting element
JP5573856B2 (en) Group III nitride semiconductor laser and method of fabricating group III nitride semiconductor laser
JP5402222B2 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130716

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130917

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131014

LAPS Cancellation because of no payment of annual fees