JP2013051450A

JP2013051450A - 半導体装置及びその配線部品

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Publication number: JP2013051450A
Application number: JP2012270496A
Authority: JP
Inventors: Yutaka Uematsu; 裕植松; Hideki Osaka; 英樹大坂; Yoji Nishio; 洋二西尾; Hidekazu Suzuki; 英一鈴木
Original assignee: Hitachi Ltd; Elpida Memory Inc
Current assignee: Hitachi Ltd; Micron Memory Japan Ltd
Priority date: 2012-12-11
Filing date: 2012-12-11
Publication date: 2013-03-14

Abstract

【課題】半導体装置において、実装密度向上とノイズ低減とを両立することができる技術を提供する。
【解決手段】プリント配線基板１０１上に実装されたＬＳＩ１０２は、プリント配線基板１０１から電源供給を受けるためのグランド用ＢＧＡボール１０５ｂと電源用ＢＧＡボール１０５ａとを有し、グランド用ＢＧＡボール１０５ｂと電源用ＢＧＡボール１０５ａは隣接している。プリント配線基板１０１にはデカップリングコンデンサ１０３が実装され、デカップリングコンデンサ１０３は端子１１３と端子１１４とを有している。グランド用ＢＧＡボール１０５ｂと端子１１３が金属電極平板１１０で接続され、電源用ＢＧＡボール１０５ａと端子１１４が金属電極平板１１１で接続され、金属電極平板１１０と金属電極平板１１１の間には、厚さ１μｍ以下の誘電体膜１１２が挟み込まれている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体装置の電源ノイズ低減と実装部品の高密度実装を両立させるための実装技術に関する。

本発明者が検討した技術として、例えば、半導体装置においては、以下の技術が考えられる。

近年、半導体装置において、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）の動作周波数の向上や消費電流の増加に伴い、電源ノイズが増加傾向にある。一方で、半導体製造プロセスの進化に伴う低電圧化によりノイズマージンが減少しており、電源ノイズ設計は極めて難しい。

電源ノイズを下げる手段は周波数によって異なるが、数百ｋＨｚから数十ＭＨｚまでのいわゆる低周波数帯から中周波数帯は、プリント配線基板上のデカップリングコンデンサによるインピーダンスの低減により対策が施されている。前記の周波数帯の中で、低い周波数（数百ｋＨｚ〜数ＭＨｚ）はデカップリングコンデンサの容量が低インピーダンス化について支配的なパラメータであり、高い周波数（数ＭＨｚ〜数十ＭＨｚ）はデカップリングコンデンサとＬＳＩとを繋ぐインダクタンスの値が支配的なパラメータである。すなわち、大容量のデカップリングコンデンサを低インダクタンスでＬＳＩの電源端子に接続することが、対象の周波数範囲の低インピーダンス化に必須である。そして、系に応じた目標インピーダンス以下になるようにデカップリングコンデンサの種類や個数・実装方法を調整する必要がある。

図９に、デカップリングコンデンサの実装例を示す。図９は、本発明の前提として検討したメモリモジュールの構成例を示す平面図である。図９に示すように、プリント配線基板９０１上にＤＲＡＭ等のＬＳＩ９０２が複数個実装され、各ＬＳＩ９０２の電源端子のすぐ近くにデカップリングコンデンサ９０３が配置・接続され、低インピーダンス化、低インダクタンス化を図っている。

なお、本出願人は、発明した結果に基づき、先行技術調査を行った。その結果、特許文献１及び特許文献２が抽出された。

特許文献１は、全体として、インターポーザ基板にシート状のコンデンサを内蔵することを主題とするものであり、薄膜コンデンサをインターポーザに埋め込み、貫通電極との構成で低ＥＳＬ（等価直列インダクタンス）構造を実現しているが、本発明のようにプリント基板上のチップ部品との接続に薄膜コンデンサを利用したものではない。

また、特許文献２は、全体として、キャパシタ実装配線基板にデカップリング用キャパイシタを内蔵することを主題とするものであり、キャパシタ実装配線基板において、キャパシタに電流を流したときに、その電流の向きと配線層に流れる電流の向きが逆方向となるように実装することにより、低ＥＳＬを実現しようとするものである。特許文献２には、
薄膜コンデンサの記載があるが、薄膜コンデンサを給電経路としたようなものではない。

特開２００６−２１６７５５号公報特開２００５−２９４３８３号公報

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

背景技術で述べた電源技術動向により、目標インピーダンスは年々低下しており、これに対応すべくコンデンサの実装方法が変化してきている。

具体的には、数十ＭＨｚ帯の電源ノイズを十分に抑えるために、ＬＳＩとデカップリングコンデンサ間を低インダクタンスで接続する実装方法が積極的に適用されてきている。低インダクタンス化で重要なのは、実装上のインダクタンスを減らす方法である。

図１０に、ＬＳＩとデカップリングコンデンサの実装例を示す。図１０は、本発明の前提として検討した、ＬＳＩとデカップリングコンデンサの実装・配線例を示す断面図である。図１０に示すように、プリント配線基板９０１上にＤＲＡＭ等のＬＳＩ９０２とデカップリングコンデンサ９０３が実装されている。ＬＳＩ９０２は、ＬＳＩチップ９０２ａとＬＳＩパッケージ９０４から構成される。ＬＳＩチップ９０２ａは、ＬＳＩパッケージ９０４上に搭載され、電源端子を含むＬＳＩチップ９０２ａの各端子はＬＳＩパッケージ９０４裏面のＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）ボール９０５と接続されている。ＢＧＡボール９０５は、プリント配線基板９０１上の各電極と接続されている。プリント配線基板９０１は多層配線構造となっており、ＬＳＩ９０２に電源を供給するための電源層９０６とグランド層９０７が内蔵されている。電源用ＢＧＡボール９０５ａと電源層９０６はＶＩＡ（貫通孔）９０８ａを介して接続されている。同様に、グランド用ＢＧＡボール９０５ｂとグランド層９０７はＶＩＡ９０８ｂを介して接続されている。このような構成において、電源とグランド間の電源ノイズ等交流成分の電流経路９０９を矢印で示す。

図１０に示すように、インダクタンスの起因となる部位は複数有る。そのうち、主要なパラメータは（１）デカップリングコンデンサの実装インダクタンス（電極、電極配線、ＶＩＡ）、（２）ＬＳＩ−デカップリングコンデンサ間の電源プレーン、（３）デカップリングコンデンサのＥＳＬ（ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）の３つが挙げられる。

従来は、（Ａ）デカップリングコンデンサの搭載数を多くして前記（１），（３）を等価的に小さくし、（Ｂ）デカップリングコンデンサをＬＳＩの直近に実装することで前記（２）を小さくしていた。

しかし、この方法では、部品点数の増加や実装密度の観点で問題があった。例えばメモリモジュールの場合、従来は数十個程度であったデカップリングコンデンサの個数が最近の製品では１００個を超えてきており、モジュール基板上に実装するにはデカップリングコンデンサの個数が限界に達しつつある。さらに、ＤＲＡＭ等のＬＳＩの大容量化にともないチップサイズが大きくなると、モジュール基板上においてＬＳＩ近接部にデカップリングコンデンサを置く十分なスペースを確保することができなくなってきている。

これらの問題点を解決する方法としては、薄膜コンデンサやチップコンデンサをＬＳＩ直下の基板内層に内蔵する方法がある（例えば、特許文献１及び特許文献２）。

しかし、薄膜コンデンサの場合、容量密度やＶＩＡの存在により十分な容量を稼げないことが問題である。また、チップコンデンサ内蔵の場合、基板厚の増加や実装インダクタンスのうち、電極部やＶＩＡに相当するインダクタンスを減らす効果が無いこと、内蔵できる個数が限られることが問題であり、十分なインダクタンス低減効果が期待できない。両者とも、ノイズ低減効果の観点で不十分であった。

そこで、本発明の１つの目的は、半導体装置において、実装密度向上とノイズ低減とを両立することができる技術を提供することにある。

また、本発明の他の目的は、半導体装置において、実装部品点数を削減することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、半導体集積回路と、前記半導体集積回路が実装されたプリント配線基板とを備えたものである。そして、前記半導体集積回路は、前記プリント配線基板から電源供給を受けるための第１の電極と第２の電極とを有し、前記第１の電極と前記第２の電極は隣接している。前記プリント配線基板にはデカップリングコンデンサが実装され、前記デカップリングコンデンサは第１の端子と第２の端子とを有している。前記第１の電極と前記第１の端子が第１の金属電極平板で接続され、前記第２の電極と前記第２の端子が第２の金属電極平板で接続され、前記第１の金属電極平板と前記第２の金属電極平板の間には、厚さ１μｍ以下の誘電体膜が挟み込まれている。

また、本発明による配線部品は、半導体集積回路が搭載されるプリント配線基板に実装されるものであって、前記半導体集積回路の電源電極とデカップリングコンデンサとを接続するための外付け配線部品である。そして、前記配線部品は、デカップリングコンデンサの第１の端子に接続するための第１のコンデンサ用端子と、前記半導体集積回路の第１の電源電極に接続するための第１の集積回路用端子とを有する第１の金属電極平板と、前記デカップリングコンデンサの第２の端子に接続するための第２のコンデンサ用端子と、前記半導体集積回路の第２の電源電極に接続するための第２の集積回路用端子とを有する第２の金属電極平板とを備えている。前記第１の金属電極平板と前記第２の金属電極平板の間には、厚さ１μｍ以下の誘電体膜が挟み込まれて、薄膜コンデンサが形成されている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）低インダクタンス実装により、電源ノイズが低減する。

（２）コンデンサ部品のレイアウト自由度の増加により、高密度実装が可能となる。

（３）部品点数削減により、基板サイズが縮小し、低コスト化が図れる。

本発明の実施の形態１による半導体装置の構成を示す断面図である。本発明の実施の形態１の半導体装置において、ＬＳＩとデカップリングコンデンサの実装例を示す平面図である。本発明の実施の形態２による配線部品の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。本発明の実施の形態３による配線部品の構成を示す平面図である。本発明の実施の形態４による半導体装置の構成を示す断面図である。本発明の実施の形態５による半導体装置の構成を示す断面図である。本発明の実施の形態６による半導体装置の構成を示す断面図である。本発明の実施の形態７による半導体装置の構成を示す断面図である。本発明の前提として検討したメモリモジュールの構成例を示す平面図である。本発明の前提として検討した、ＬＳＩとデカップリングコンデンサの実装例を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は本発明の実施の形態１による半導体装置の構成を示す断面図、図２は本実施の形態１の半導体装置において、ＬＳＩとデカップリングコンデンサの実装例を示す平面図である。

まず、図１により、本実施の形態１による半導体装置の構成の一例を説明する。本実施の形態１の半導体装置は、例えば、ＤＲＡＭ等のＬＳＩがプリント配線基板上に実装されたメモリモジュールである。図１に示すように、本実施の形態１の半導体装置は、プリント配線基板１０１上に、ＤＲＡＭ等のＬＳＩ１０２とデカップリングコンデンサ１０３と薄膜コンデンサ１０９などが実装されている。ＬＳＩ１０２は、ＬＳＩチップ１０２ａとＬＳＩパッケージ１０４から構成される。ＬＳＩチップ１０２ａは、ＬＳＩパッケージ１０４上に搭載され、電源端子を含むＬＳＩチップ１０２ａの各端子はＬＳＩパッケージ１０４裏面のＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）ボール１０５と接続されている。ＢＧＡボール１０５は、プリント配線基板１０１上の各電極と接続されている。プリント配線基板１０１は多層配線構造となっており、ＬＳＩ１０２に電源を供給するための電源層１０６とグランド層１０７が内蔵されている。グランド用ＢＧＡボール１０５ｂとグランド層１０７はＶＩＡ（貫通孔）１０８を介して接続されている。同様に、電源用ＢＧＡボール１０５ａと電源層１０６はＶＩＡ（図示せず）を介して接続されている。

ＬＳＩ１０２は、プリント配線基板１０１から電源供給を受けるためのグランド用ＢＧＡボール（第１の電極）１０５ｂと電源用ＢＧＡボール（第２の電極）１０５ａとを有し、グランド用ＢＧＡボール１０５ｂと電源用ＢＧＡボール１０５ａは隣接している。

薄膜コンデンサ１０９は、グランド用ＢＧＡボール１０５ｂ及び電源用ＢＧＡボール１０５ａとデカップリングコンデンサ１０３とを接続するための配線部材であり、金属電極平板１１０（第１の金属電極平板）と金属電極平板１１１（第２の金属電極平板）と誘電体膜１１２などから構成される。誘電体膜１１２は厚さ１μｍ以下の絶縁膜であり、例えばＢａＳｒＴｉＯ_３ナノ粒子等を含有する高誘電材からなる。そして、誘電体膜１１２は、金属電極平板１１０と金属電極平板１１１の間に挟み込まれている。

また、誘電体膜１１２は、金属アルコキシド、金属錯体及び／又は金属カルボン酸塩を主原料とする金属酸化物アモルファス中に、前記金属酸化物アモルファスと組成又は組成比が異なる金属酸化物結晶粒子を含有するものであってもよい。また、誘電体膜１１２は、一般式（Ｂａ_ｘＳｒ_１−ｘ）ＴｉＯ_３（但し、０＜ｘ＜１）で示される常誘電性結晶粒子を含有するものであってもよい。また、前記金属酸化物アモルファスは、一般式Ｐｂ（Ｚｒ_ｙＴｉ_１−ｙ）Ｏ_３（但し、０＜ｙ＜１）で示される金属酸化物であるものであってもよい。

金属電極平板１１０は、第１のエピタキシャル電極膜で構成される。誘電体膜１１２は、金属電極平板１１０（第１のエピタキシャル電極膜）上に積層されたエピタキシャル誘電体膜で構成される。金属電極平板１１１は、誘電体膜１１２上に積層された第２のエピタキシャル電極膜で構成される。誘電体膜１１２（エピタキシャル誘電体膜）の構成材料はペロブスカイト構造を有する。また、誘電体膜１１２は、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＭｇＯ_３、ＰＺＴのいずれかの材料を含む。金属電極平板（第１及び第２のエピタキシャル電極膜）１１０，１１１は、Ｐｔ、Ａｕ、Ｉｒ、Ｐｂ、Ｒｈ、Ｃｕ及びＡｇからなる金属材料群のうち少なくとも１種類以上の材料を含む。

プリント配線基板１０１にはデカップリングコンデンサ１０３が実装され、デカップリングコンデンサ１０３は端子（第１の端子）１１３と端子（第２の端子）１１４とを有し、グランド用ＢＧＡボール１０５ｂと端子１１３が金属電極平板１１０で接続され、電源用ＢＧＡボール１０５ａと端子１１４が金属電極平板１１１で接続されている。

このような構成において、ＬＳＩ１０２の電源とグランド間の電源ノイズ等交流成分の電流経路１１５を矢印で示す。

図２は本実施の形態１において、メモリモジュールの構成例を示す平面図である。図２に示すように、プリント配線基板１０１上に、ＤＲＡＭ等のＬＳＩ１０２とデカップリングコンデンサ１０３が複数個実装されている。そして、図１で示したような構成の薄膜コンデンサ１０９により、ＬＳＩ１０２裏の電源用ＢＧＡボール１０５ａとグランド用ＢＧＡボール１０５ｂがデカップリングコンデンサ１０３に接続されている。このように、金属電極平板で誘電体膜を挟み込んだ薄膜コンデンサを配線部材として使用し、ＬＳＩの電源端子とデカップリングコンデンサとの間を接続することにより、低インダクタンス化が実現できる。

次に、薄膜コンデンサ１０９の製造方法の一例を説明する。

例えば、常誘電性結晶微粒子を金属アルコキシド、金属錯体および／または金属カルボン酸塩を主原料とする金属酸化物アモルファス前駆体中に分散させ、当該前駆体溶液を基板上に塗布し、乾燥，焼成することにより誘電体膜１１２を作製する。

用いる常誘電性結晶微粒子は室温で常誘電性を示し、一般にコンデンサ用誘電体材料として用いられている金属酸化物であればよい。例えば、Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｔｉ，Ｔａ，Ｚｒ，Ｃｕ，Ｆｅ，Ｗ，Ｃｏ，Ｍｇ，Ｚｎ，Ｎｉ，Ｎｂ，Ｐｂ，Ｌｉ，Ｋ，Ｓｎ，Ａｌ，Ｓｍの１種以上を含む酸化物を用いることができる。

その製造方法は、気相法（化学気相析出法（ＣＶＤ），物理気相析出法（ＰＶＤ））、溶液法（金属アルコキシド法，共沈法，逆ミセル法，噴霧法等）等、金属酸化物の微粒子を形成できる方法であればよい。

また、薄膜を得るためには、極力、微粒子間の凝集を防ぐ必要がある。金属アルコキシド、金属錯体および／または金属カルボン酸塩等を用いた溶液中での微粒子形成法が、他の方法に比べ望ましい。この場合、（Ｂａ_ＸＳｒ_１−Ｘ）ＴｉＯ_３（但し、０≦Ｘ≦１）で示される金属酸化物は、ゾル−ゲル法により直接、結晶微粒子が得られることが知られており、この結晶微粒子を用いることができる。

溶液中での前記（Ｂａ_ＸＳｒ_１−Ｘ）ＴｉＯ_３結晶微粒子の合成にはＢａ，Ｓｒ，Ｔｉの金属のアルコキシド，金属錯体または金属カルボン酸塩を用いることができる。

金属アルコキシドとしては、例えばＯＣＨ_３、ＯＣ_２Ｈ_５、ＯＣ_３Ｈ_７、ＯＣ_４Ｈ_９、ＯＣ_２Ｈ_４ＯＣＨ_３などのアルコキシル基からなるアルコキシドを用いることができる。

金属錯体化合物としては前記金属のアセチルアセトン、ベンゾイルアセトン、ベンゾイルトリフルオロアセトン、ベンゾイルジフルオロアセトン、ベンゾイルフルオロアセトンの錯体等が挙げられる。また、金属カルボン酸塩としては、例えば、酢酸，シュウ酸等の金属カルボン酸塩を用いることができる。

用いる常誘電性結晶微粒子の粒径は、膜厚以下であればよい。バルクで強誘電性を示す誘電体結晶の場合、一般に液相法，気相法により作製した強誘電体結晶微粒子は、粒径が小さくなるに伴い強誘電性ではなく常誘電性を示すことが知られている。

例えば、チタン酸バリウムでは、１２０ｎｍ以下の粒径では強誘電性を示す正方晶ではなく、常誘電性の立方晶を示すことが知られている。したがって、バルクで強誘電性を示す誘電体をコンデンサ材料として用いる場合、室温で強誘電性を示さなくなる粒径まで微粒子化する必要がある。

金属酸化物誘電体アモルファスを形成するための前駆体化合物としては、最終的に金属酸化物アモルファスとなる化合物であれば限定されない。金属アルコキシド、金属錯体および金属カルボン酸塩から選ばれる１種以上が好ましい。

特に、一般式Ｐｂ（Ｚｒ_ｙＴｉ_１−ｙ）ＴｉＯ_３（但し、０≦ｙ≦１）で示される金属酸化物アモルファスは高誘電率を示し、比誘電率の高い誘電体薄膜を得たい場合、上記の一般式で示される金属酸化物アモルファスに、金属酸化物微粒子を添加することは効果的である。

金属アルコキシドとしてはＢａ，Ｓｒ，Ｃａ，Ｌａ，Ｔｉ，Ｔａ，Ｚｒ，Ｃｕ，Ｆｅ，Ｗ，Ｃｏ，Ｍｇ，Ｚｎ，Ｎｉ，Ｎｂ，Ｐｂ，Ｌｉ，Ｋ，Ｓｎ，Ａｌ，Ｓｍなどのアルコキシドが挙げられる。例えば、ＯＣＨ_３，ＯＣ_２Ｈ_５，ＯＣ_３Ｈ_７，ＯＣ_４Ｈ_９，ＯＣ_２Ｈ_４ＯＣＨ_３などのアルコキシル基からなる金属アルコキシド等を用いることができる。

金属錯体化合物としては前記金属のアセチルアセトン，ベンゾイルアセトン，ベンゾイルトリフルオロアセトン，ベンゾイルジフルオロアセトン，ベンゾイルフルオロアセトンの錯体等が挙げられる。

金属カルボン酸塩としては、例えば、酢酸塩などが用いられ、具体的には以下のようなものが挙げられる。酢酸バリウム，酢酸銅（ＩＩ），酢酸リチウム，酢酸マグネシウム，酢酸鉛，シュウ酸バリウム，シュウ酸カルシウム，シュウ酸銅（ＩＩ），シュウ酸マグネシウム，シュウ酸スズ（ＩＩ）等を用いることができる。

誘電体膜１１２は、金属酸化物アモルファス中に常誘電性結晶微粒子を任意の割合で含有することにより、比誘電率や誘電損失等の電気特性を変えることができる。

常誘電性結晶微粒子と誘電体アモルファス前駆体の割合は、ペースト状態で塗布できる範囲であれば特に制限はないが、誘電特性の上からは、常誘電性結晶微粒子の添加量が、金属酸化物アモルファスと常誘電性結晶微粒子の和に対して２０ｍｏｌ％以上でないと微粒子添加の効果が低い。また、誘電体薄膜のリーク電流の面からは８０ｍｏｌ％以下であることが好ましい。

塗布方法はバーコート，ディップコート，ロールコート，スピンコートなど、金属酸化物前駆体溶液の性質により各種の方法が可能である。

形成される膜の厚さは、特に限定されるものではないが、一般的に５ｎｍ〜５０μｍであり、１回の塗布で所望の膜厚が得られない場合には、塗布，乾燥の工程を複数回繰り返し行った後、本焼成を行う。ここで、乾燥は５０〜４００℃で３０秒〜１５分、本焼成は２００〜４００℃で３０分〜２時間程度行うことが望ましい。

また、薄膜コンデンサ１０９は、上記した誘電体薄膜の両面に、一対の電極を対向し形成したものである。なお、誘電体薄膜と電極とを交互に積層した積層薄膜コンデンサであってもよいことは勿論である。

薄膜コンデンサ１０９に用いる電極は、電気抵抗の低い導電性材料が好ましい。具体的には金，銅，ニッケル，アルミニウム，プラチナ，タングステン，モリブデン，鉄，ニオブ，チタン，ニッケル／クロム合金，鉄／ニッケル／クロム合金，窒化タンタル等が挙げられる。特に、銅は電気抵抗が小さく好ましい。

薄膜コンデンサ１０９においては、基板を金属酸化物の結晶化温度付近まで加熱することなく、金属酸化物薄膜を形成することができる。この場合、絶縁層や基板材料に高温で変性し易い有機材料を用いることができる。また、電極および配線には、高温焼成下では反応を生じる酸化インジュウムや銅を用いることができる。

したがって、本実施の形態１による半導体装置によれば、薄膜コンデンサをデカップリングコンデンサまでの給電経路として利用することで、実装密度向上とノイズ低減の両立を実現することができる。

薄膜コンデンサを用いることで従来構造に対して、以下のような低インダクタンス化の
メリットがある。

（１）従来構造でＬＳＩ電源端子直近にデカップリングコンデンサを配置した場合と比較して、薄膜コンデンサの場合は、通常の電源・グランドプレーンと同一幅であれば、２００〜３００倍の距離を離しても、ほぼ同一のインダクタンスとなる。また、幅が１／１０であっても２０〜３０倍の距離に離しても良い。この際、薄膜コンデンサの実効インダクタンスＬ_ｅｆｆは次の式で表される。

Ｌ_ｅｆｆ＝μｈ・ｌ／Ｗ
但し、μは透磁率、ｈは電源・グランド電極間距離（誘電体膜１１２の厚さ）、ｌは距離（金属電極平板１１０，１１１の長さ）、Ｗは電極幅（金属電極平板１１０，１１１の幅）である。なお、一般的なプリント配線基板の電源・グランド間距離は１００μｍ、薄膜コンデンサの電極間距離は、０．３〜０．５μｍである。

（２）ＬＳＩとデカップリングコンデンサ間の配線用ＶＩＡが必要でなくなり、ＬＳＩ部品直下の給電ループが最小となるため、デカップリングコンデンサ及びパッケージの実装インダクタンスの極小化が図れる。

以上のメリットにより、コンデンサ実装レイアウトの自由度が高まるため、高密度実装が可能となる。

また、前記（１）、（２）による低インダクタンス化のメリットにより、同じ目標インダクタンスに対して、従来方式より少ないコンデンサ数で目標を実現できるため、部品搭載数の削減の効果も期待でき、これらにより高密度実装が可能になる。

（実施の形態２）
本実施の形態２は、前記実施の形態１で示した薄膜コンデンサ１０９を、汎用性のある外付け配線部品としたものである。

図３は本発明の実施の形態２による配線部品の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。

図３により、本実施の形態２による配線部品の構成の一例を説明する。本実施の形態２の配線部品は、例えば、金属電極平板１１０，１１１と、誘電体膜１１２と、電源用ＢＧＡボール電極３０１と、グランド用ＢＧＡボール電極３０２と、コンデンサ用電極３０３，３０４などから構成される。金属電極平板１１０，１１１と、誘電体膜１１２は、前記実施の形態１と同じ材料で製作されている。また、誘電体膜１１２を挟み込んだ金属電極平板１１０，１１１からなる配線部品は、プリント配線基板１０１とは別の工程で製作され、この配線部品がプリント配線基板１０１にハンダ付けにより固定される。

金属電極平板１１０は、グランド用ＢＧＡボール（第１の電源電極）１０５ｂに接続するためのグランド用ＢＧＡボール電極（第１の集積回路用端子）３０２と、デカップリングコンデンサ１０３の第１の端子に接続するためのコンデンサ用電極（第１のコンデンサ用端子）３０３を有している。金属電極平板１１１は、電源用ＢＧＡボール（第２の電源電極）１０５ａに接続するための電源用ＢＧＡボール電極（第２の集積回路用端子）３０１と、デカップリングコンデンサ１０３の第２の端子に接続するためのコンデンサ用電極（第２のコンデンサ用端子）３０４を有している。なお、デカップリングコンデンサ１０３と、ＬＳＩ１０２の実装が容易となるように、コンデンサ用電極３０３，３０４と、電源用ＢＧＡボール電極３０１と、グランド用ＢＧＡボール電極３０２の上面の高低差は１００μｍ以下となっている。

また、金属電極平板１１０と金属電極平板１１１の間に挟み込まれた誘電体膜１１２の厚さは、前記実施の形態１と同様に１μｍ以下である。また、電源用ＢＧＡボール電極３０１は、貫通ＶＩＡ３０５により、下部の電極と接続され、プリント配線基板１０１の電極と接続できるようになっている。

すなわち、金属電極平板１１０は、さらに、プリント配線基板１０１のグランド電極に接続するための第１の基板用端子を有し、金属電極平板１１１は、さらに、プリント配線基板１０１の電源電極に接続するための第２の基板用端子を有する。そして、グランド用ＢＧＡボール電極３０２と前記第１の基板用端子は、金属電極平板１１０の異なる面に配置され、電源用ＢＧＡボール電極３０１と前記第２の基板用端子は、金属電極平板１１１の異なる面に配置され、グランド用ＢＧＡボール電極３０２と前記第１の基板用端子間を電気的に接続するために誘電体膜１１２を貫通する電極（貫通ＶＩＡ３０５）、又は誘電体膜１１２を介さないで積層された電極が存在し、電源用ＢＧＡボール電極３０１と前記第２の基板用端子間を電気的に接続するために誘電体膜１１２を貫通する電極（貫通ＶＩＡ３０５）、又は誘電体膜１１２を介さないで積層された電極が存在する。

したがって、本実施の形態２の配線部品によれば、前記実施の形態１と同様の効果が得られるとともに、コンデンサ電極パターンやパッケージの電源・グランド電極パターンは汎用的であるので、汎用性のある部品化により、低コスト化が図れる。

（実施の形態３）
本実施の形態３は、前記実施の形態２で示した外付け配線部品に対して、電極の個数を増加させたものである。

図４は本発明の実施の形態３による配線部品の構成を示す平面図である。

図４に示すように、金属電極平板１１０は、グランド用ＢＧＡボール１０５ｂに接続するための複数のグランド用ＢＧＡボール電極３０２ａ，３０２ｂと、デカップリングコンデンサ１０３の第１の端子に接続するための複数のコンデンサ用電極３０３ａ，３０３ｂ，３０３ｃを有している。金属電極平板１１１は、電源用ＢＧＡボール１０５ａに接続するための複数の電源用ＢＧＡボール電極３０１ａ，３０１ｂと、デカップリングコンデンサ１０３の第２の端子に接続するためのコンデンサ用電極３０４ａ，３０４ｂ，３０４ｃを有している。

したがって、本実施の形態３の配線部品によれば、前記実施の形態１及び２と同様の効果が得られるとともに、コンデンサ用電極については、電極形状により、複数のコンデンサや多端子のコンデンサにも対応することができ、ＢＧＡボール電極については、電極形状により、複数の電極に対応することができる。

（実施の形態４）
本実施の形態４は、前記実施の形態１で示した半導体装置に対して、薄膜コンデンサの金属電極平板に薄膜抵抗を直列接続して薄膜コンデンサを介したデカップリングコンデンサまでの給電経路のＱ値を下げたものである。通常、薄膜コンデンサとデカップリングコンデンサは、それぞれが有する容量・寄生インダクタンス・寄生抵抗値が異なるため、異なる共振周波数を有する。この結果、両者の共振周波数のほぼ中間の周波数でインピーダンスの反共振現象によりインピーダンスが極大値を取るため、この反共振周波数における電源ノイズを増長してしまう。この反共振周波数におけるインピーダンス極大値は給電経路のＱ値を下げることで低く抑えることができ、これにより電源ノイズを低く抑えることができる。

図５は本発明の実施の形態４による半導体装置の構成を示す断面図である。

図５に示すように、金属電極平板１１１及び／又は金属電極平板１１０に高抵抗材料の薄膜抵抗５０１を直列接続する。そして、ＬＳＩ１０２内部からみたデカップリングコンデンサ１０３までのループ抵抗値Ｒが次式を満たすように調節する。

Ｒ＝（Ｌｅ／Ｃｔ）^０．５｜Ｃｄ−Ｃｔ｜／Ｃｄ
但し、ＬｅはＬＳＩ１０２内部からみたデカップリングコンデンサ１０３までのループインダクタンス、Ｃｔは金属電極平板１１０と金属電極平板１１１間の容量、Ｃｄはデカップリングコンデンサ１０３の容量である。なお、この式は、インダクタンスＬｅ，抵抗Ｒで接続された２つの並列な容量（Ｃｔ，Ｃｄ）により発生する反共振インピーダンスが極小値を取る場合の抵抗値を、回路計算を解くことで得た式である。

したがって、本実施の形態４による半導体装置によれば、前記実施の形態１と同様の効果が得られるとともに、薄膜抵抗でループ抵抗値Ｒを調節することにより、インピーダンスプロファイルのＱ値すなわちピーク値が下がり、さらなる電源ノイズの低減化が図れる。

（実施の形態５）
本実施の形態５は、前記実施の形態１で示した半導体装置に対して、薄膜コンデンサの誘電体膜に有機材料を用いて、薄膜コンデンサを折り曲げ可能としたものである。

図６は本発明の実施の形態５による半導体装置の構成を示す断面図である。

図６に示すように、薄膜コンデンサ１０９ａの誘電体膜１１２ａとして有機材料（芳香族ポリアミド・ベースのポリマー材料等）を用いる。これにより、薄膜コンデンサ１０９ａが折り曲げ可能となる。

したがって、本実施の形態５による半導体装置によれば、前記実施の形態１と同様の効果が得られるとともに、薄膜コンデンサが折り曲げ可能となるので、実装の自由度がさらに大きくなる。

（実施の形態６）
本実施の形態６は、前記実施の形態１で示した半導体装置に対して、デカップリングコンデンサを、薄膜コンデンサにより多層のコンデンサ構造としたものである。

図７は本発明の実施の形態６による半導体装置の構成を示す断面図である。

図７に示すように、デカップリングコンデンサ１０３ａは、薄膜コンデンサにより多層のコンデンサ構造を構成している。これにより、薄膜コンデンサ１０９と同様の工程でデカップリングコンデンサ１０３ａを製作することが可能となる。

したがって、本実施の形態６による半導体装置によれば、前記実施の形態１と同様の効果が得られるとともに、薄膜コンデンサ１０９と同じ製造プロセスでデカップリングコンデンサ１０３ａを製作することが可能となり、実装部品点数が削減され、低コスト化が図れる。

（実施の形態７）
本実施の形態７は、前記実施の形態１で示した半導体装置に対して、通常のデカップリングコンデンサを薄膜コンデンサに接続するとともに、他のコンデンサにも接続できるように、プリント配線基板の電源層／グランド層と電源用／グランド用ＢＧＡボールの間を接続したものである。

図８は本発明の実施の形態７による半導体装置の構成を示す断面図である。

通常、デカップリングコンデンサ１０３は低周波領域のインピーダンスを下げるために大容量であることが多い。しかし大容量のコンデンサはＥＳＬも大きいので、あまり大容量のコンデンサを付加できないことがある。したがって、低周波数領域では、他のコンデンサの助けも借りてインピーダンスを下げる必要がある場合がある。また、実装のインダクタンスを減らしても、コンデンサのＥＳＬは残るので、高周波数領域においても、他のコンデンサの助けを借りてインピーダンスを下げる必要がある場合がある。

そこで、図８に示すように、電源用ＢＧＡボール１０５ａと電源用ＶＩＡ８０１と電源層１０６を接続し、グランド用ＢＧＡボール１０５ｂとグランド用ＶＩＡ１０８とグランド層１０７を接続することにより、他のコンデンサの接続が可能となる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、ＤＲＡＭ等のＬＳＩを搭載したメモリモジュールについて説明したが、これに限定されるものではなく、他のＬＳＩを搭載したプリント配線基板からなる半導体装置についても適用可能である。

本発明は、メモリモジュール、プリント配線基板、その他高密度実装基板などに有効である。

１０１，９０１プリント配線基板
１０２，９０２ＬＳＩ
１０２ａ，９０２ａＬＳＩチップ
１０３，１０３ａ，９０３デカップリングコンデンサ
１０４，９０４ＬＳＩパッケージ
１０５，９０５ＢＧＡボール
１０５ａ，９０５ａ電源用ＢＧＡボール
１０５ｂ，９０５ｂグランド用ＢＧＡボール
１０６，９０６電源層
１０７，９０７グランド層
１０８，３０５，８０１，９０８ａ，９０８ｂＶＩＡ
１０９，１０９ａ薄膜コンデンサ
１１０，１１１金属電極平板
１１２，１１２ａ誘電体膜
１１３，１１４端子
１１５，９０９電流経路
３０１，３０１ａ，３０１ｂ電源用ＢＧＡボール電極
３０２，３０２ａ，３０２ｂグランド用ＢＧＡボール電極
３０３，３０３ａ，３０３ｂ，３０３ｃ，３０４，３０４ａ，３０４ｂ，３０４ｃコンデンサ用電極
５０１薄膜抵抗

Claims

半導体集積回路と、前記半導体集積回路が実装されたプリント配線基板とを備えた半導体装置であって、
前記半導体集積回路は、前記プリント配線基板から電源供給を受けるための第１の電極と第２の電極とを有し、
前記第１の電極と前記第２の電極は隣接しており、
前記プリント配線基板にはデカップリングコンデンサが実装され、
前記デカップリングコンデンサは第１の端子と第２の端子とを有し、
前記第１の電極と前記第１の端子が第１の金属電極平板で接続され、
前記第２の電極と前記第２の端子が第２の金属電極平板で接続され、
前記第１の金属電極平板と前記第２の金属電極平板の間には、誘電体膜が挟み込まれており、
前記第１の金属電極平板は、前記プリント配線基板の第１の電源電極に接続するための第１の基板用端子を有し、
前記第２の金属電極平板は、前記プリント配線基板の第２の電源電極に接続するための第２の基板用端子を有することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記半導体集積回路の第１の電源電極に接続するための第１の集積回路用端子と前記第１の基板用端子は、前記第１の金属電極平板の異なる面に配置され、
前記半導体集積回路の第２の電源電極に接続するための第２の集積回路用端子と前記第２の基板用端子は、前記第２の金属電極平板の異なる面に配置され、
前記第１の集積回路用端子と前記第１の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在し、
前記第２の集積回路用端子と前記第２の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記誘電体膜は、金属アルコキシドと金属錯体と金属カルボン酸塩のうち少なくとも１つを主原料とする金属酸化物アモルファス中に、前記金属酸化物アモルファスと組成又は組成比が異なる金属酸化物結晶粒子を含有することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記誘電体膜は、一般式（Ｂａ_ｘＳｒ_１−ｘ）ＴｉＯ_３（但し、０＜ｘ＜１）で示される常誘電性結晶粒子を含有することを特徴とする半導体装置。
請求項３記載の半導体装置において、
前記金属酸化物アモルファスは、一般式Ｐｂ（Ｚｒ_ｙＴｉ_１−ｙ）Ｏ_３（但し、０＜ｙ＜１）で示される金属酸化物であることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１の金属電極平板は、第１のエピタキシャル電極膜で構成され、
前記誘電体膜は、前記第１のエピタキシャル電極膜上に積層されたエピタキシャル誘電体膜で構成され、
前記第２の金属電極平板は、前記誘電体膜上に積層された第２のエピタキシャル電極膜で構成され、
前記エピタキシャル誘電体膜の構成材料がペロブスカイト構造を有することを特徴とする半導体装置。
請求項６記載の半導体装置において、
前記エピタキシャル誘電体膜は、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＭｇＯ_３、ＰＺＴのいずれかの材料を含むことを特徴とする半導体装置。
請求項６記載の半導体装置において、
前記第１及び第２のエピタキシャル電極膜は、Ｐｔ、Ａｕ、Ｉｒ、Ｐｂ、Ｒｈ、Ｃｕ及びＡｇからなる金属材料群のうち少なくとも１種類以上の材料を含むことを特徴とする半導体装置。
半導体集積回路が搭載されるプリント配線基板に実装される配線部品であって、
デカップリングコンデンサの第１の端子に接続するための第１のコンデンサ用端子と、前記半導体集積回路の第１の電源電極に接続するための第１の集積回路用端子とを有する第１の金属電極平板と、
前記デカップリングコンデンサの第２の端子に接続するための第２のコンデンサ用端子と、前記半導体集積回路の第２の電源電極に接続するための第２の集積回路用端子とを有する第２の金属電極平板とを備え、
前記第１の金属電極平板と前記第２の金属電極平板の間には、誘電体膜が挟み込まれており、
前記第１の金属電極平板は、さらに、前記プリント配線基板の第１の電源電極に接続するための第１の基板用端子を有し、
前記第２の金属電極平板は、さらに、前記プリント配線基板の第２の電源電極に接続するための第２の基板用端子を有することを特徴とする配線部品。
請求項９記載の配線部品において、
前記第１の集積回路用端子と前記第１の基板用端子は、前記第１の金属電極平板の異なる面に配置され、
前記第２の集積回路用端子と前記第２の基板用端子は、前記第２の金属電極平板の異なる面に配置され、
前記第１の集積回路用端子と前記第１の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在し、
前記第２の集積回路用端子と前記第２の基板用端子間を電気的に接続するために前記誘電体膜を貫通する電極、又は前記誘電体膜を介さないで積層された電極が存在することを特徴とする配線部品。
請求項９記載の配線部品において、
前記第１のコンデンサ用端子と前記第２のコンデンサ用端子と前記第１の集積回路用端子と前記第２の集積回路用端子との高低差が１００μｍ以下であることを特徴とする配線部品。
請求項９記載の配線部品において、
前記第１のコンデンサ用端子と前記第２のコンデンサ用端子と前記第１の集積回路用端子と前記第２の集積回路用端子のうち少なくとも１つがそれぞれ複数あることを特徴とする配線部品。
請求項１記載の半導体装置において、
前記誘電体膜を挟み込んだ前記第１及び第２の金属電極平板は、配線部品として、前記プリント配線基板とは別の工程で製作され、
前記配線部品が前記プリント配線基板にハンダ付けにより固定されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１の金属電極平板と前記第２の金属電極平板の両方、又はいずれか一方の一部に高抵抗材料の薄膜抵抗が含まれ、
前記半導体集積回路内部からみた前記デカップリングコンデンサまでのループ抵抗値がＲ＝（Ｌｅ／Ｃｔ）^０．５｜Ｃｄ−Ｃｔ｜／Ｃｄ（但し、Ｌｅは前記半導体集積回路内部からみた前記デカップリングコンデンサまでのループインダクタンス、Ｃｔは前記第１の金属電極平板と前記第２の金属電極平板間の容量、Ｃｄは前記デカップリングコンデンサの容量）となっていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記誘電体膜は有機材料であり、
前記誘電体膜を挟み込んだ前記第１及び第２の金属電極平板は、折り曲げ可能であることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記デカップリングコンデンサは、薄膜コンデンサにより多層のコンデンサ構造を構成していることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記プリント配線基板は、第１の電源層と第２の電源層とを有し、
前記第１の電極と前記第１の電源層が接続され、
前記第２の電極と前記第２の電源層が接続されていることを特徴とする半導体装置。