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JP2013004936A - Interposer, interposer sheet, determination method of interposer, and mounting method of interposer - Google Patents

Interposer, interposer sheet, determination method of interposer, and mounting method of interposer Download PDF

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JP2013004936A
JP2013004936A JP2011137976A JP2011137976A JP2013004936A JP 2013004936 A JP2013004936 A JP 2013004936A JP 2011137976 A JP2011137976 A JP 2011137976A JP 2011137976 A JP2011137976 A JP 2011137976A JP 2013004936 A JP2013004936 A JP 2013004936A
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Japan
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interposer
identification mark
wiring
solder resist
opening
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Application number
JP2011137976A
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Japanese (ja)
Inventor
Masaaki Katsumata
雅昭 勝又
Yasuyuki Matsuoka
康之 松岡
Koji Kawauchi
晃司 川内
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Panasonic Corp
Original Assignee
Panasonic Corp
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Abstract

【課題】複数個の個片のインターポーザと、捨て桟とからなるインターポーザシートの場合、半導体チップや電子部品等を実装する良品部分と、これらの実装に適さない課題品部分とを区別するために、マーキングペン法が使われていたが、金めっき層の周縁部の散乱光の影響を受けやすく、光学的な自動認識に課題があった。
【解決手段】複数個の個片のインターポーザ11と、捨て桟12とからなるインターポーザシート13の場合、半導体チップや電子部品等を実装する良品部分と、これらの実装に適さない課題品部分とを区別するための識別マーク15を、配線19で形成し、この配線19の周縁部をソルダーレジスト17で覆うことで、周縁部からの散乱光32を低減し、光学的な自動認識性を高める。
【選択図】図1
In the case of an interposer sheet composed of a plurality of individual interposers and throwing bars, in order to distinguish between non-defective parts for mounting semiconductor chips, electronic parts, etc., and unsuitable parts for these mountings The marking pen method was used, but it was easily affected by scattered light at the periphery of the gold plating layer, and there was a problem in optical automatic recognition.
In the case of an interposer sheet 13 composed of a plurality of pieces of interposer 11 and throwing bar 12, a non-defective part for mounting a semiconductor chip, an electronic component, etc., and a problem part not suitable for mounting these parts are provided. An identification mark 15 for discrimination is formed by the wiring 19, and the peripheral portion of the wiring 19 is covered with the solder resist 17, thereby reducing the scattered light 32 from the peripheral portion and improving the optical automatic recognition.
[Selection] Figure 1

Description

本発明は、携帯電話等のマザー基板の上に、半導体等を実装するに当たって、半導体とマザー基板との間に挿入されるインターポーザ、インターポーザシート、インターポーザの判定方法と、インターポーザの実装方法に関する。詳しくは、複数層の絶縁層と、複数層の配線層と、配線層間を接続するめっきや導電ペーストによる層間接続ビアと、レジストパターンと、を有する配線基板を用いたインターポーザの改良に関する。   The present invention relates to an interposer, an interposer sheet, an interposer determination method, and an interposer mounting method that are inserted between a semiconductor and a mother substrate when mounting a semiconductor or the like on a mother substrate such as a mobile phone. Specifically, the present invention relates to an improvement in an interposer using a wiring board having a plurality of insulating layers, a plurality of wiring layers, an interlayer connection via formed by plating or conductive paste for connecting wiring layers, and a resist pattern.

従来、半導体が微細化、高性能化するにつれて、半導体(あるいは半導体パッケージ)を、直接、マザー基板に実装するのではなくて、半導体(特にベアチップ)を、インターポーザと呼ばれる、一種の配線基板の上に実装し、半導体実装体を形成し、この半導体実装体を、マザー基板に実装することが行われている。   Conventionally, as semiconductors have become finer and more sophisticated, semiconductors (or semiconductor packages) are not directly mounted on a mother board, but semiconductors (especially bare chips) are mounted on a kind of wiring board called an interposer. It is mounted to form a semiconductor mounting body, and this semiconductor mounting body is mounted on a mother board.

こうした用途で用いられるインターポーザは、半導体の微細化に伴い、配線の微細化や高密度化、多層化が要望されると共に、低コスト化、実装容易化が求められている。   Interposers used in such applications are required to have finer and higher density wiring and multi-layered wiring along with semiconductor miniaturization, as well as cost reduction and ease of mounting.

こうした課題に対して、インターポーザを半導体実装体として所定の寸法に切断した状態(以下、個片と呼ぶ)で、お客様に提供する場合は、出荷検査時点で、良品、課題品を識別し、良品だけをお客様に提供することができる。   In response to these issues, when providing the customer with the interposer cut to a predetermined size as a semiconductor package (hereinafter referred to as an individual piece), the non-defective product and the problem product are identified at the time of shipping inspection. Can only be provided to customers.

しかしこうした個々に切断済みの小さな個片からなるインターポーザは、小さく取扱いにくく更には取り扱い時に変形しやすいため、お客様からは、複数(例えば、4〜100個程度)の個々のインターポーザがシート状(例えば、数cm角〜30cm角程度の枚葉、あるいはミシン目を介して一体化した切手シート状態)に連結した状態(以下、シートと呼ぶ)で、供給されることが求められている。   However, such an interposer consisting of small pieces that have been cut individually is difficult to handle and easily deforms during handling. Therefore, a plurality of (for example, about 4 to 100) individual interposers are formed into sheets (for example, about 4 to 100 pieces). The sheet is required to be supplied in a state (hereinafter referred to as a sheet) connected to a sheet of about several cm square to 30 cm square, or a stamp sheet integrated through a perforation.

しかし、複数個の個片のインターポーザからなるシートにおいて、全ての個片を良品とすることは、技術的にも困難でありコストアップとなる。そのため多少の課題品が残った状態であっても、お客様にシートを提供し、お客様側でシートの含まれる個片の中で、良品となる個片にのみ半導体チップを実装し、課題品には半導体チップを実装しないようにすることが行われている。   However, in a sheet composed of a plurality of interposers, it is technically difficult to make all the individual pieces non-defective and the cost increases. For this reason, even if some problem products remain, the customer is provided with a sheet, and the customer only mounts the semiconductor chip on the non-defective piece among the pieces contained in the sheet. In order to avoid mounting a semiconductor chip.

従来より、シートにおいて、良品、課題品の区別は大きく分けて、シール法、マーキング法、打抜き法の、3通りで行われていた。   Conventionally, in a sheet, a good product and a problem product are roughly classified into three methods, a sealing method, a marking method, and a punching method.

シール法とは、シート中に課題品が含まれていた場合、この課題品となる個片の上に、シール(シールは、色付きの粘着シールが望ましい)を事前に貼り付けておくことで、お客様側でシール付きの個片には、半導体を実装しないようにするものである。しかし、シールは一定の厚み(例えば、0.1〜1.0mm程度)を有しているため、シールが貼り付けられたシートを、複数枚、積み重ねた場合、シートの厚みによる凹凸が発生し、シート(更には良品の個片)に、シートの厚みによる凹凸、あるいは反りやウネリ等の変形を与えてしまう可能性がある。   With the sealing method, if a problem product is included in the sheet, a sticker (preferably a colored adhesive seal) is pasted on the individual piece that will be the problem product. The customer does not mount the semiconductor on the sealed piece. However, since the seal has a certain thickness (for example, about 0.1 to 1.0 mm), when a plurality of sheets to which the seal is attached are stacked, unevenness due to the thickness of the sheet occurs. In addition, there is a possibility that the sheet (and a good individual piece) may be deformed by unevenness due to the thickness of the sheet, or warping or undulation.

マーキング法とは、シート中に課題品が含まれていた場合、この課題品となる個片の上に、マーキングペン(油性染料を使ったフェルトペンは、油性顔料を用いたペイントマーカー等が文房具用品等として市販されている)等を用いて、マーキング(例えば、×印)を行っておくことで、お客様側でマーキングした個片には、半導体を実装しないようにするものである。しかし、マーキングペンによってマーキングしたシートを、複数枚、積み重ねた場合、マーキングペンのインクが、上下の基板に裏移りしてしまう可能性がある。なおマーキングペンのインキに水性のものを用いた場合、個片に綺麗にマーキングできない場合がある。インキに硬化型(例えば、熱硬化、紫外線硬化等)のものを用いれば、裏移りは解消できるが、新たに硬化反応等が必要となる。   The marking method means that if a problem product is included in the sheet, a marking pen (felt pen using an oil-based dye is used as a stationery for paint pens using an oil-based pigment) By using markings (for example, x marks) that are commercially available as supplies, etc., semiconductors are not mounted on the pieces marked on the customer side. However, when a plurality of sheets marked with the marking pen are stacked, the ink of the marking pen may be transferred to the upper and lower substrates. In addition, when water-based ink is used for the marking pen, it may not be possible to cleanly mark individual pieces. If a curable ink (for example, heat curing, ultraviolet curing, etc.) is used, the set-off can be eliminated, but a new curing reaction or the like is required.

打抜き法とは、シート中に課題品が含まれていた場合、この課題品となる個片を、金型等で打抜き、除去してしまうものである。こうすることで、シートに含まれる個片は、全て良品となるが、打抜いた部分から(特に側面部から)基材の一部が脱落し、この脱落した基材の一部が、良品となる個片の上に付着し、半導体チップの実装性に影響を与える。またこの脱落した基材を除去するために、新たな洗浄工程が必要となる。   In the punching method, when a problem product is included in a sheet, an individual piece that becomes the problem product is punched and removed with a mold or the like. By doing so, all the pieces contained in the sheet become good products, but a part of the base material falls off from the punched part (particularly from the side surface part), and a part of the base material that has fallen off is a good product. It adheres to the individual pieces and affects the mountability of the semiconductor chip. In addition, a new cleaning step is required to remove the dropped base material.

こうした課題に対して、従来より、シート中の個片の、良品、課題品を簡単に識別できる方法が求められていた。例えば、特許文献1では、良品、課題品の識別ではないが、配線パターンと、その上に形成したマーク用のシルク印刷との印刷ズレに関する技術が提案されている。   Conventionally, there has been a demand for a method that can easily identify non-defective products and problem products in a sheet. For example, Patent Document 1 proposes a technique related to printing misalignment between a wiring pattern and a silk print for a mark formed on the wiring pattern, although it is not identification of a non-defective product or a problem product.

特開平4−74489号公報JP-A-4-74489

特許文献1に開示された技術では、シート中の良品や課題品を簡単に識別することができない。これはシート中の良品や課題品はシートとして完成した後の電気的検査等において判断することができないためである。   With the technique disclosed in Patent Document 1, it is not possible to easily identify a non-defective product or a problem product in a sheet. This is because a non-defective product or a problem product in the sheet cannot be determined in an electrical inspection or the like after the sheet is completed.

こうした課題に対して、本発明におけるインターポーザやインターポーザシートにおける判定等は、お客様に商品を提供する前に、完成後の電気検査結果を元に行い、シート中の複数のインターポーザシートの中から個々のインターポーザ個片の良品、課題品をお客様側で簡単かつ確実に識別することができるインターポーザ、インターポーザシート、インターポーザの判定方法とインターポーザの実装方法を提供することを目的とする。   In response to these problems, the interposer or interposer sheet in the present invention is determined based on the electrical inspection results after completion before providing the product to the customer. It is an object to provide an interposer, an interposer sheet, an interposer determination method, and an interposer mounting method that enable a customer to easily and reliably identify a non-defective product or a problem product of an interposer piece.

本発明の一局面であるインターポーザは、絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザであって、前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、前記識別マークの全周縁は、前記ソルダーレジストで覆われ、前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザである。   An interposer according to an aspect of the present invention is an interposer including a circuit board having an insulating layer, a wiring, a solder resist, and an identification mark formed of a part of the wiring, and the identification mark has a diameter of 0. .3 mm or more and 3.0 mm or less of an independent circle or polygon, and the entire periphery of the identification mark is covered with the solder resist, and a gold-plated portion of the wiring is exposed at the approximate center of the identification mark. An interposer with a circular or polygonal opening.

本発明の一局面であるインターポーザシートは、絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザと、このインターポーザを複数個、保持する捨て桟と、からなるインターポーザシートであって、前記識別マークは、前記インターポーザの略同一に設けられ、前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、前記識別マークの全周縁は、前記ソルダーレジストで覆われ、前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザシートである。   An interposer sheet according to an aspect of the present invention holds an interposer including a circuit board having an insulating layer, wiring, solder resist, and an identification mark including a part of the wiring, and a plurality of the interposers. An interposer sheet comprising a throwing bar, wherein the identification mark is provided substantially the same as the interposer, and the identification mark is an independent circle or polygon having a diameter of 0.3 mm to 3.0 mm. The entire periphery of the identification mark is an interposer sheet that is covered with the solder resist and has a circular or polygonal opening at which the gold plating portion of the wiring is exposed at the approximate center of the identification mark.

本発明の一局面である識別方法は、絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザであって、前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、前記識別マークの全周縁は、前記ソルダーレジストで覆われ、前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザの判定方法であって、前記開口部の金めっき部が着色剤で覆われているか、覆われていないかを光学的に判定する判定方法である。   An identification method according to one aspect of the present invention is an interposer including a circuit board having an insulating layer, a wiring, a solder resist, and an identification mark including a part of the wiring, wherein the identification mark has a diameter. It is an independent circle or polygon of 0.3 mm or more and 3.0 mm or less, and the entire periphery of the identification mark is covered with the solder resist, and the gold plating portion of the wiring is displayed in the approximate center of the identification mark. A determination method for an interposer having a circular or polygonal opening, and a method for optically determining whether or not the gold-plated portion of the opening is covered with a colorant. is there.

本発明の一局面である実装方法は、絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと実装部と、を有する回路基板からなるインターポーザであって、前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、前記識別マークの全周縁は、前記ソルダーレジストで覆われ、前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザの実装方法であって、前記開口部の金めっき部が着色剤で覆われているか、覆われていないかを光学的に判定する判定工程と、前記判定工程で得られた判定結果を元に、前記実装部に半導体または電子部品のいずれか一つ以上を実装する実装工程と、を有するインターポーザへの実装方法である。   A mounting method according to one aspect of the present invention is an interposer including a circuit board having an insulating layer, a wiring, a solder resist, an identification mark including a part of the wiring, and a mounting portion, and the identification mark Is an independent circle or polygon having a diameter of not less than 0.3 mm and not more than 3.0 mm, and the entire periphery of the identification mark is covered with the solder resist, and the wiring is plated with gold at the approximate center of the identification mark. A method of mounting an interposer having a circular or polygonal opening where a portion is exposed, and optically determining whether the gold-plated portion of the opening is covered with a colorant An interposer mounting method comprising: a determination step; and a mounting step of mounting at least one of a semiconductor and an electronic component on the mounting portion based on a determination result obtained in the determination step.

本発明の目的、特徴、局面、及び利点は、以下の詳細な説明及び添付する図面により、より明白となる。   The objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description and the accompanying drawings.

本発明によれば、少なくとも、携帯電話等のマザー基板の上に、半導体を実装するに当たって、半導体とマザー基板との間に挿入されるインターポーザにおいて、課題品が混じっていた状態であっても、発塵や変形、異物の付着等の課題の発生を解決し、インターポーザの取扱い性を高められる。   According to the present invention, at least in the interposer inserted between the semiconductor and the mother substrate when mounting the semiconductor on the mother substrate such as a mobile phone, even if the problem product is mixed, Solves problems such as dust generation, deformation, and adhesion of foreign matter, and improves the handling of the interposer.

(A)は、本発明のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、本発明の識別マークの断面図(A) is a perspective view of the interposer and interposer sheet of the present invention, (B) is a cross-sectional view of the identification mark of the present invention along arrow A-A ′. (A)は、本発明のインターポーザ及びインターポーザシートの着色剤を付与した後の斜視図、(B)は、矢印A−A’における、着色剤を付与した後の本発明の識別マークの断面図(A) is a perspective view after applying the colorant of the interposer and interposer sheet of the present invention, (B) is a cross-sectional view of the identification mark of the present invention after applying the colorant in the arrow A-A ′. (A)〜(C)は、共に識別マークを構成する配線の一例を示す上面図(A)-(C) is a top view showing an example of wiring that together constitute an identification mark (A)〜(C)は、共に識別マークを構成する開口部の一例を示す上面図(A)-(C) are top views which show an example of the opening part which comprises an identification mark together. (A)(B)は、共に識別マークを構成するソルダーレジストに着色剤が染み込む様子を示す断面図(A) (B) is sectional drawing which shows a mode that a colorant immerses into the soldering resist which comprises an identification mark together. (A)は、第1比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、第1比較例の識別マークの断面図(A) is a perspective view of the interposer and interposer sheet of the first comparative example, (B) is a cross-sectional view of the identification mark of the first comparative example along arrow A-A ′. (A)は、着色剤を付与した後の第1比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、第1比較例の識別マークの断面図(A) is a perspective view of the interposer and interposer sheet of the first comparative example after applying the colorant, and (B) is a cross-sectional view of the identification mark of the first comparative example at arrow A-A ′. (A)は、第2比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、第2比較例の識別マークの断面図(A) is a perspective view of the interposer and interposer sheet of the second comparative example, (B) is a cross-sectional view of the identification mark of the second comparative example along the arrow A-A ′. (A)は、着色剤を付与した後の第2比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、着色剤を付与した後の第2比較例の識別マークの断面図(A) is a perspective view of the interposer and interposer sheet of the second comparative example after applying the colorant, and (B) is identification of the second comparative example after applying the colorant in the arrow AA ′. Cross section of the mark

[実施の形態1]
図1〜図2を用いて、本発明のインターポーザと、インターポーザシートの一例について説明する。
[Embodiment 1]
An example of the interposer of the present invention and an interposer sheet will be described with reference to FIGS.

図1(A)は、本発明のインターポーザ及びインターポーザシートの斜視図、(B)は矢印A−A’における、本発明の識別マークの断面図である。   FIG. 1A is a perspective view of an interposer and an interposer sheet of the present invention, and FIG. 1B is a cross-sectional view of an identification mark of the present invention along arrow A-A ′.

図1において、11はインターポーザであり、半導体チップや各種電子部品が実装された半導体実装体(図示していない)となった後、必要に応じて所定形状に切断あるいは分割され、マザー基板(図示していない)に実装される、個片状態に相当する。   In FIG. 1, reference numeral 11 denotes an interposer, which becomes a semiconductor mounting body (not shown) on which a semiconductor chip and various electronic components are mounted, and then is cut or divided into a predetermined shape as necessary, and a mother substrate (see FIG. It corresponds to the individual state mounted in (not shown).

12は捨て桟であり、複数のインターポーザの隙間や、その外部に額縁状に形成されたものであり、個々のインターポーザの取扱い性を高め、インターポーザが薄層化した際の変形を防止する。13はインターポーザシートであり、インターポーザシート13は、少なくとも、複数の個々のインターポーザ11と、個々のインターポーザ11を保持する捨て桟12と、を有している。インターポーザシート13は、ガラス繊維にエポキシ樹脂等を含浸してなるガラスエポキシ樹脂を用いた多層配線基板としても良いが、ALIVH(ALIVHはパナソニック株式会社の登録商標)を用いることは有用である。特に、アラミド繊維を用いたALIVH技術を用いて、本発明の個々の(あるいは個片となる)インターポーザ11やインターポーザシート13を作成することは有用である。なおALIVH技術を用いて、本発明のインターポーザ11やインターポーザシート13の作成方法については、ALIVHに関して出願された特許公報(例えば、特許第2603053号公報等)を参考にすることは有用である。   Reference numeral 12 denotes a throw-off bar, which is formed in a frame shape between the gaps of the plurality of interposers and the outside thereof, and improves the handleability of each interposer and prevents deformation when the interposer is thinned. Reference numeral 13 denotes an interposer sheet. The interposer sheet 13 includes at least a plurality of individual interposers 11 and a discard bar 12 that holds the individual interposers 11. The interposer sheet 13 may be a multilayer wiring board using a glass epoxy resin obtained by impregnating glass fiber with an epoxy resin or the like, but it is useful to use ALIVH (ALIVH is a registered trademark of Panasonic Corporation). In particular, it is useful to create individual (or individual) interposer 11 and interposer sheet 13 of the present invention using the ALIVH technology using aramid fibers. It should be noted that it is useful to refer to patent publications (for example, Japanese Patent No. 2603053) filed with respect to ALIVH for the method of creating the interposer 11 and the interposer sheet 13 of the present invention using the ALIVH technology.

14は点線であり、インターポーザシート13の内部における、インターポーザ11を個々の個片に分割するための切断部(あるいは分割部)を示す。   Reference numeral 14 denotes a dotted line, which indicates a cut portion (or a divided portion) for dividing the interposer 11 into individual pieces inside the interposer sheet 13.

15は本発明のインターポーザにおける識別マーク、16は開口部、17はソルダーレジスト、18は矢印、19は配線、20は銅層、21は金めっき層、22は絶縁層、23は配線基板である。なお図1(A)(B)において、インターポーザ11の表面に設けた、半導体チップや各種電子部品の実装用の実装部(あるいは実装用電極)や、実装用電極の一部を覆うソルダーレジスト等は図示してない。なお点線14におけるインターポーザ11の分割は、インターポーザシート13に、半導体チップ等を実装した後に行うことが望ましい。インターポーザシート13の一部を点線14に沿って、切断(あるいは分割)した場合、その切断面から脱落したインターポーザシート13の構成基材が、異物となる可能性がある。   15 is an identification mark in the interposer of the present invention, 16 is an opening, 17 is a solder resist, 18 is an arrow, 19 is a wiring, 20 is a copper layer, 21 is a gold plating layer, 22 is an insulating layer, and 23 is a wiring board. . 1A and 1B, a mounting portion (or mounting electrode) for mounting a semiconductor chip or various electronic components, a solder resist covering a part of the mounting electrode, etc. provided on the surface of the interposer 11 Is not shown. The division of the interposer 11 along the dotted line 14 is desirably performed after mounting a semiconductor chip or the like on the interposer sheet 13. When a part of the interposer sheet 13 is cut (or divided) along the dotted line 14, the constituent substrate of the interposer sheet 13 that has fallen off from the cut surface may become a foreign substance.

図1(B)は、図1(A)における矢印18のA−A’における断面の一部であり、特に識別マーク15付近を拡大して示す断面図である。   FIG. 1B is a part of a cross section taken along the line A-A ′ of the arrow 18 in FIG. 1A, and is an enlarged cross sectional view particularly showing the vicinity of the identification mark 15.

図1(B)に示すように、識別マーク15は、ガラスエポキシ樹脂やアラミド樹脂等からなる絶縁層22の表面に表出するように設けられた、銅層20と、銅層20の上に設けられた金めっき層21とからなる配線19と、少なくとも配線19の周縁部を覆うソルダーレジスト17と、開口部16と、から構成されている。開口部16は、識別マーク15を構成する配線19の、少なくとも全周縁を覆うソルダーレジスト17の一部を、現像等で除去してなる部分である。開口部16の内部には、配線19(特に金めっき層21)が表出している。本発明では、開口部16の内部に見える金めっき層21の光反射の状況を光学的に検出し、良品か課題品かの判定を助ける。開口部16を囲うソルダーレジスト17の厚みを厚くすることは、この開口部16の内部に塗布等で設ける着色剤のメニスカス(メニスカスは、界面張力によって細管中の液体の表面が作る凸状または凹状の曲面を意味する)を形成する上で有用である。   As shown in FIG. 1B, the identification mark 15 is provided on the copper layer 20 and the copper layer 20 provided so as to be exposed on the surface of the insulating layer 22 made of glass epoxy resin, aramid resin, or the like. The wiring 19 is composed of the gold plating layer 21 provided, the solder resist 17 covering at least the peripheral edge of the wiring 19, and the opening 16. The opening 16 is a portion formed by removing a part of the solder resist 17 covering at least the entire periphery of the wiring 19 constituting the identification mark 15 by development or the like. A wiring 19 (in particular, a gold plating layer 21) is exposed inside the opening 16. In the present invention, the state of light reflection of the gold plating layer 21 that can be seen inside the opening 16 is optically detected to help determine whether the product is a good product or a problem product. Increasing the thickness of the solder resist 17 surrounding the opening 16 means that a meniscus of a colorant provided by coating or the like inside the opening 16 (the meniscus is a convex or concave shape created by the surface of the liquid in the capillary tube by interfacial tension). It is useful in forming a curved surface of

銅層20は、インターポーザシート13を構成する配線基板の製造途中に、配線や半導体チップ等の実装部(共に図示していない)の形成と共に、銅箔等で形成すれば良い。また銅層20の表面には、金めっき層21を形成することが望ましい。金めっき層21を形成することで、配線19への、半導体チップ等の実装性を高める。また配線19の酸化防止(特に変色防止)が可能となり、個々のインターポーザ11の光学的自動識別が容易となる。   The copper layer 20 may be formed of copper foil or the like along with the formation of mounting portions (both not shown) such as wiring and semiconductor chips during the production of the wiring board constituting the interposer sheet 13. Further, it is desirable to form a gold plating layer 21 on the surface of the copper layer 20. By forming the gold plating layer 21, the mountability of the semiconductor chip or the like on the wiring 19 is improved. Further, the wiring 19 can be prevented from being oxidized (particularly, discoloration can be prevented), and the optical automatic identification of each interposer 11 is facilitated.

まず図1(A)に示すインターポーザシート13の電気検査等を行い、良品、課題品を識別する。そして課題品が見つかった場合、課題品となるインターポーザ11の識別マーク15の、開口部16に、フェルトペン等を用いて着色剤を注入し、図2(A)(B)の状態とする。   First, an electrical inspection or the like of the interposer sheet 13 shown in FIG. When a problem product is found, a colorant is injected into the opening 16 of the identification mark 15 of the interposer 11 to be the problem product using a felt pen or the like, and the states shown in FIGS. 2A and 2B are obtained.

図2(A)本発明のインターポーザ及びインターポーザシートの斜視図、(B)矢印A−A’における、本発明の識別マークの断面図であって、共に課題品となるインターポーザ11の識別マーク15に、着色剤を付着している。   FIG. 2A is a perspective view of the interposer and the interposer sheet of the present invention, and FIG. 2B is a cross-sectional view of the identification mark of the present invention at arrow AA ′, both on the identification mark 15 of the interposer 11 which is a problem product Adhering colorant.

図2(A)(B)において、24は着色剤である。着色剤24としては、市販のフェルトペン(油性染料や油性顔料を用いたもの)を用いることが有用である。特に油性染料を有機溶剤に溶解してなる着色剤24は、金めっき層21やソルダーレジスト17に対する濡れ性が良く、乾燥(あるいはソルダーレジスト17への浸透)が早い。   2A and 2B, reference numeral 24 denotes a colorant. As the colorant 24, it is useful to use a commercially available felt pen (using an oil dye or oil pigment). In particular, the colorant 24 obtained by dissolving an oily dye in an organic solvent has good wettability with respect to the gold plating layer 21 and the solder resist 17 and is fast to dry (or penetrate into the solder resist 17).

また図2(B)に示すように、着色剤24の表面張力を活かし(更には親油性のソルダーレジスト17との濡れ性を活かし)、開口部16の縁の部分(あるいはソルダーレジスト17と接する部分)を、開口部16の略中央付近に比べ、厚くすることができる。   Further, as shown in FIG. 2B, the surface tension of the colorant 24 is utilized (and the wettability with the oleophilic solder resist 17 is utilized), and the edge portion of the opening 16 (or the solder resist 17 is contacted). The portion) can be made thicker than the vicinity of the approximate center of the opening 16.

図3(A)〜(C)は、共に識別マークを構成する配線の一例を示す上面図である。図3に示すように、識別マーク15を構成する配線19は、半導体チップや各種電子部品との接続配線に影響を与えない、電気的に独立した独立パターンとすることが望ましい。   3A to 3C are top views showing examples of wirings that together form an identification mark. As shown in FIG. 3, it is desirable that the wiring 19 constituting the identification mark 15 be an electrically independent independent pattern that does not affect the connection wiring with a semiconductor chip or various electronic components.

図3(A)に示すように、識別マーク15を構成する配線19は、直径0.3mm以上3.0mm以下の円とすることが望ましい。なお楕円も円の一種である。直径0.3mm未満の場合は、光学的認識性に影響を与える場合がある。また直径3.0mmを超えた場合、半導体チップ等の実装性に影響を与える可能性がある。   As shown in FIG. 3A, the wiring 19 constituting the identification mark 15 is preferably a circle having a diameter of 0.3 mm to 3.0 mm. An ellipse is a kind of circle. If the diameter is less than 0.3 mm, optical recognition may be affected. Moreover, when the diameter exceeds 3.0 mm, there is a possibility of affecting the mountability of a semiconductor chip or the like.

図3(B)に示すように、識別マーク15を構成する配線19は、外形(すなわちその多角形が入る円の直径)が0.3mm以上3.0mm以下の多角形(3角形以上、特に6角形以上が望ましい)とすることが望ましい。外形0.3mm未満の場合は、光学的認識性に影響を与える場合がある。また外形3.0mmを超えた場合、半導体チップ等の実装性に影響を与える可能性がある。   As shown in FIG. 3 (B), the wiring 19 constituting the identification mark 15 is a polygon (triangle or more, particularly, the outer shape (that is, the diameter of the circle in which the polygon enters) is 0.3 mm or more and 3.0 mm or less. A hexagon or more is desirable. If the outer shape is less than 0.3 mm, the optical recognition may be affected. In addition, when the outer diameter exceeds 3.0 mm, there is a possibility of affecting the mountability of a semiconductor chip or the like.

図3(C)は、他の識別マーク15の一例を示すものである。これ以外に、円や多角形を互いに複数個組み合わせた形状としても良い。   FIG. 3C shows an example of another identification mark 15. In addition to this, a shape in which a plurality of circles and polygons are combined with each other may be used.

これは本発明が、従来課題となった識別マーク15を構成する配線19の周縁部の、光の乱反射を抑えられるためである。そのため識別マーク15を構成する配線19の周縁部の長さが長くなっても(長くなる分、光が乱反射する可能性が高くなる)、本発明では対処可能となる。   This is because the present invention can suppress irregular reflection of light at the peripheral portion of the wiring 19 constituting the identification mark 15 which has been a conventional problem. Therefore, even if the length of the peripheral edge portion of the wiring 19 constituting the identification mark 15 is increased (the possibility that the light is irregularly reflected increases), the present invention can cope with it.

図4(A)〜(C)は、共に識別マークを構成する開口部の一例を示す上面図である。図4において、点線14は、ソルダーレジスト17に覆われた配線19(あるいは金めっき層21)の周縁部を示す。図4に示すように、識別マーク15を構成する配線19は、開口部16より大きいことが望ましい。   4A to 4C are top views showing an example of an opening that constitutes an identification mark. In FIG. 4, a dotted line 14 indicates a peripheral edge portion of the wiring 19 (or the gold plating layer 21) covered with the solder resist 17. As shown in FIG. 4, the wiring 19 constituting the identification mark 15 is preferably larger than the opening 16.

図4(A)に示すように、開口部16は、直径0.2mm以上2.7mm以下の円とすることが望ましい。なお楕円も円の一種である。直径0.2mm未満の場合は、光学的認識性に影響を与える場合がある。また直径2.7mmを超えた場合、半導体チップ等の実装性に影響を与える可能性がある。   As shown in FIG. 4A, the opening 16 is preferably a circle having a diameter of 0.2 mm or more and 2.7 mm or less. An ellipse is a kind of circle. If the diameter is less than 0.2 mm, optical recognition may be affected. In addition, when the diameter exceeds 2.7 mm, the mountability of a semiconductor chip or the like may be affected.

図4(B)に示すように、開口部16は、外形(すなわちその多角形が入る円の直径)が0.2mm以上2.7mm以下の多角形(3角形以上、特に6角形以上が望ましい)とすることが望ましい。外形0.2mm未満の場合は、光学的認識性に影響を与える場合がある。また外形2.7mmを超えた場合、半導体チップ等の実装性に影響を与える可能性がある。   As shown in FIG. 4B, the opening 16 is preferably a polygon (triangle or more, particularly hexagon or more) having an outer shape (that is, a diameter of a circle in which the polygon is inserted) of 0.2 mm or more and 2.7 mm or less. ) Is desirable. If the outer diameter is less than 0.2 mm, optical recognition may be affected. Moreover, when the outer diameter exceeds 2.7 mm, there is a possibility of affecting the mountability of a semiconductor chip or the like.

図4(C)は、他の開口部16の一例を示すものである。これ以外に、円や多角形を互いに複数個組み合わせた形状としても良い。   FIG. 4C shows an example of another opening 16. In addition to this, a shape in which a plurality of circles and polygons are combined with each other may be used.

図5(A)(B)は、共に識別マークを構成するソルダーレジストに着色剤が染み込む(あるいは乾燥する)様子を示す断面図である。図5(A)に示すように、着色剤24をフェルトペンやインクジェット装置、筆等を用いて塗布する。塗布された着色剤24の一部は、ソルダーレジスト17に浸透し(あるいは乾燥し)、次第に膜厚を低減し、図5(B)の状態となり、最後に図2(A)の状態となる。   FIGS. 5A and 5B are cross-sectional views showing a state in which a colorant soaks (or dries) into a solder resist that constitutes an identification mark. As shown in FIG. 5A, the colorant 24 is applied using a felt pen, an inkjet device, a brush, or the like. Part of the applied colorant 24 penetrates (or dries) the solder resist 17, gradually reduces the film thickness, and the state shown in FIG. 5B is reached, and finally the state shown in FIG. 2A. .

前述の図2(B)に示すように、金めっき層21に対する着色剤24の付着強度が低い場合であっても、開口部16内部の着色剤24は、互いに積み重ねた場合でもはがれにくく、裏移りもしにくい。これはその周囲を厚みのあるソルダーレジスト17で保護しているためである。また開口部16付近のソルダーレジスト17の表面も、着色剤24の一部で覆うことは有用である。またソルダーレジスト17に染み込みやすい、油性の着色剤24を用いることも有用である。   As shown in FIG. 2B described above, even when the adhesion strength of the colorant 24 to the gold plating layer 21 is low, the colorant 24 inside the opening 16 is difficult to peel off even when stacked on each other. It is hard to move. This is because the periphery is protected by a thick solder resist 17. It is also useful to cover the surface of the solder resist 17 near the opening 16 with a part of the colorant 24. It is also useful to use an oil-based colorant 24 that easily penetrates into the solder resist 17.

なお、銅層20を、銅箔から形成する場合、銅層20の厚みは18μm、更には12μmと、薄くすることは有用である。   In addition, when forming the copper layer 20 from copper foil, it is useful to make the thickness of the copper layer 20 as thin as 18 μm and further 12 μm.

またソルダーレジスト17の厚みは銅層20の厚みより厚くすることは有用であるが、銅箔の厚みの3倍以下(更には2倍以下)とすることが望ましい。例えば、ソルダーレジスト17の厚みを20〜25μmとすることは有用である。   Although it is useful to make the solder resist 17 thicker than the copper layer 20, it is desirable to make it 3 times or less (more preferably 2 times or less) the thickness of the copper foil. For example, it is useful to set the thickness of the solder resist 17 to 20 to 25 μm.

銅層20の厚みより、ソルダーレジスト17の厚みを厚くすることで、開口部16の形成が容易となる。また開口部16の中に設けた着色剤24の外部(特に、半導体チップ等の実装部)への流れ出しを防止できる。また図2(B)に示すように、着色剤24に液状のもの(液状であって、乾燥して皮膜を形成するもの)を用いた場合、開口部16の、ソルダーレジスト17と接するに、メニスカスを形成することができる。   By forming the solder resist 17 thicker than the copper layer 20, the opening 16 can be easily formed. Further, it is possible to prevent the colorant 24 provided in the opening 16 from flowing out to the outside (in particular, a mounting portion such as a semiconductor chip). Further, as shown in FIG. 2B, when the colorant 24 is a liquid (a liquid that is dried to form a film), the opening 16 is in contact with the solder resist 17. A meniscus can be formed.

なお着色剤24としては、油溶性(いわゆる有機溶剤系の、あるいは親油性)インキを用いることは有用である。これはソルダーレジスト17が親油性を有しているためである。またソルダーレジストの表面に付着した着色剤であっても、着色剤の下地となるソルダーレジスト17に着色剤24中の油成分(あるいは有機溶剤等)が染み込むため、乾燥時間が早くなり、複数のインターポーザシートを積層した場合であっても、裏移りしにくい。またソルダーレジスト17に着色剤24が染み込むことで、着色剤24の膜厚が薄くなり、他の部材へ裏移りしにくくなる。   As the colorant 24, it is useful to use oil-soluble (so-called organic solvent-based or oleophilic) ink. This is because the solder resist 17 has lipophilicity. In addition, even if the colorant adheres to the surface of the solder resist, the oil component (or organic solvent, etc.) in the colorant 24 soaks into the solder resist 17 that is the base of the colorant, so that the drying time is accelerated, and a plurality of Even when interposer sheets are laminated, they are difficult to set off. Further, since the colorant 24 soaks into the solder resist 17, the film thickness of the colorant 24 becomes thin, and it is difficult to transfer to another member.

[実施の形態2]
実施の形態2を用いて、本発明の作用効果について説明する。
[Embodiment 2]
The effects of the present invention will be described using the second embodiment.

まず、第1の実施の形態で説明した本発明のインターポーザと、比較するために作成した比較例について、図面を用いて説明する。   First, a comparative example created for comparison with the interposer of the present invention described in the first embodiment will be described with reference to the drawings.

図6(A)は、第1比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、第1比較例の識別マークの断面図である。   FIG. 6A is a perspective view of the interposer and the interposer sheet of the first comparative example, and FIG. 6B is a cross-sectional view of the identification mark of the first comparative example along the arrow A-A ′.

図6(A)(B)において、30は第1比較例となるインターポーザシートである。31は第1比較例識別マークである。図6(B)に示すように、第1比較例識別マーク31の周縁部は、ソルダーレジストで覆われていない。   6A and 6B, reference numeral 30 denotes an interposer sheet serving as a first comparative example. Reference numeral 31 denotes a first comparative example identification mark. As shown in FIG. 6B, the peripheral edge portion of the first comparative example identification mark 31 is not covered with the solder resist.

図7(A)は、着色剤を付与した後の第1比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、第1比較例の識別マークの断面図である。   FIG. 7A is a perspective view of the interposer and interposer sheet of the first comparative example after applying the colorant, and FIG. 7B is a cross-sectional view of the identification mark of the first comparative example along arrow AA ′. is there.

図7(B)において、30は第1比較例、31は第1比較例識別マーク、32は散乱光を示す。図7(B)に示すように、第1比較例30の第1比較例識別マーク31に示すように配線19の周縁部が露出している場合、この周縁部から散乱光32が発生し、配線19の上に塗布した着色剤24の有無の認識に影響を与える。特に配線19の表層を金めっき層21とした場合、その周縁部で着色剤24の厚みが薄くなってしまう(原因は、液状の着色剤24の表面張力によるメニスカスが作用するためと思われる)ことも、散乱光32の影響を大きくしてしまう大きな要因となる。   In FIG. 7B, 30 indicates a first comparative example, 31 indicates a first comparative example identification mark, and 32 indicates scattered light. As shown in FIG. 7B, when the peripheral portion of the wiring 19 is exposed as shown in the first comparative example identification mark 31 of the first comparative example 30, scattered light 32 is generated from the peripheral portion, This affects the recognition of the presence or absence of the colorant 24 applied on the wiring 19. In particular, when the surface layer of the wiring 19 is the gold plating layer 21, the thickness of the colorant 24 becomes thin at the peripheral portion (the cause seems to be a meniscus due to the surface tension of the liquid colorant 24). This is also a major factor that increases the influence of the scattered light 32.

図8(A)は、第2比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、第2比較例の識別マークの断面図である。   FIG. 8A is a perspective view of the interposer and the interposer sheet of the second comparative example, and FIG. 8B is a cross-sectional view of the identification mark of the second comparative example along the arrow A-A ′.

図8(A)(B)において、40は第2比較例となるインターポーザシートである。41は第2比較例識別マークである。図8(B)に示すように、第2比較例40の第2比較例識別マーク41の周縁部は、ソルダーレジスト17で覆われていない。第2比較例識別マーク41の周縁部と、ソルダーレジスト17との間には、互いが重ならないように隙間となるクリアランス部42を設けている。   8A and 8B, reference numeral 40 denotes an interposer sheet serving as a second comparative example. Reference numeral 41 denotes a second comparative example identification mark. As shown in FIG. 8B, the peripheral edge portion of the second comparative example identification mark 41 of the second comparative example 40 is not covered with the solder resist 17. A clearance portion 42 is provided between the peripheral portion of the second comparative example identification mark 41 and the solder resist 17 so as to be a gap so as not to overlap each other.

図9(A)は、着色剤を付与した後の第2比較例のインターポーザ及びインターポーザシートの斜視図、(B)は、矢印A−A’における、着色剤を付与した後の第2比較例の識別マークの断面図を示す。   FIG. 9A is a perspective view of the interposer and interposer sheet of the second comparative example after applying the colorant, and FIG. 9B is a second comparative example after applying the colorant in the arrow AA ′. Sectional drawing of this identification mark is shown.

図9(B)に示すように、配線19の周縁部が露出している場合、この周縁部から散乱光32が発生し、配線19の上に塗布した着色剤24の有無の認識に影響を与える。特に配線19の表層を金めっき層21とした場合、その周縁部で着色剤24の厚みが薄くなってしまうことも、散乱光32の影響を大きくしてしまう。また周囲に形成したソルダーレジスト17による散乱光32の低減効果は限定的である。   As shown in FIG. 9B, when the peripheral portion of the wiring 19 is exposed, scattered light 32 is generated from the peripheral portion, which affects the recognition of the presence or absence of the colorant 24 applied on the wiring 19. give. In particular, when the surface layer of the wiring 19 is the gold plating layer 21, the thickness of the colorant 24 is reduced at the peripheral edge, which also increases the influence of the scattered light 32. Further, the effect of reducing the scattered light 32 by the solder resist 17 formed in the periphery is limited.

これの結果を、以下の[表1]にまとめる。   The results are summarized in the following [Table 1].

[表1]において、本発明品とは、図1、図2で説明したものである。第1比較例品とは図6、図7で説明したものである。第2比較例品とは図8、図9で説明したものである。シール法品とは、市販のシール材を用いたものである。打抜き法品とは、課題品となるインターポーザを金型やレーザーで個別に打抜き等で除去したものである。これらは、共に社内の評価用のインターポーザシート13(数cm角に、数個の個片状のインターポーザ11が捨て桟12で連結されたもの)の試作結果である。   In [Table 1], the products of the present invention are those described with reference to FIGS. The first comparative example product is the one described with reference to FIGS. The second comparative example product is the one described with reference to FIGS. A sealing method product uses a commercially available sealing material. The punching method product is a product obtained by removing an interposer as a problem product by punching or the like individually with a mold or a laser. These are both prototype results of an in-house evaluation interposer sheet 13 (several pieces of interposer 11 connected to each other by a throwing bar 12 in several cm square).

自動認識性とは、部品実装機に取り付けてある画像処理装置による自動認識結果(二値化時の閾値は、各認識マークを照射する光源装置の位置や強度で最適化した。シート変形とは、インターポーザシートを自動的に取扱う際に変形する可能性があるかどうかについて調べたものである。基材の脱落とは、切断部等からの異物発生の可能性の有無を評価したものである。裏移りとは、市販の油性マーカーを着色剤24とし、識別マーク15上に塗布した後、一定時間保持し、互いに厚み方向に積み重ねた場合の裏移り性について評価したものである。判断とは、これらの評価結果を元に、総合的に実用性について判断したものである。また表中の○は課題が発生しなかった場合を、×は課題が発生した場合を示す。△は一部に課題が発生した場合を示す。また()内には特徴的な事象を記載した。   Automatic recognition is the result of automatic recognition by an image processing device attached to a component mounting machine (the threshold value in binarization is optimized by the position and intensity of the light source device that irradiates each recognition mark. What is sheet deformation? In order to determine whether there is a possibility of deformation when the interposer sheet is handled automatically, the removal of the base material is an evaluation of the possibility of occurrence of foreign matter from a cut portion or the like. “Set-off” is an evaluation of the set-off property when a commercially available oily marker is used as the colorant 24, applied onto the identification mark 15, held for a certain time, and stacked in the thickness direction. Is a comprehensive judgment on practicality based on these evaluation results, and ○ in the table indicates that no problem occurred, x indicates a problem occurred, and Δ represents one. A problem occurred in the department To indicate a slip. The () in describing the characteristic events.

Figure 2013004936
Figure 2013004936

[表1]の結果より、本発明品は、各比較例品や従来品に比べ、全ての評価項目において優れた効果を示すことが判る。     From the results of [Table 1], it can be seen that the products of the present invention show superior effects in all evaluation items as compared with the comparative products and the conventional products.

なお識別マーク15を構成する配線19(あるいは銅層20、あるいは金めっき層21)の全周縁は、ソルダーレジスト17で覆われることが望ましい。ソルダーレジスト17は、緑色や赤色、黒色等の着色されたもの(透明を除く)を用いることが望ましい。また着色剤24にも、緑色や赤色、黒色等の着色されたもの(透明を除く)を用いることが望ましい。   It is desirable that the entire periphery of the wiring 19 (or the copper layer 20 or the gold plating layer 21) constituting the identification mark 15 is covered with the solder resist 17. As the solder resist 17, it is desirable to use a colored one (excluding transparent) such as green, red, and black. Further, it is desirable to use a colored material (excluding transparent) such as green, red, and black as the coloring agent 24.

着色剤24の厚みは、開口部16の略中央部より、開口部16の周縁部(すなわちソルダーレジスト17に接する側)がより厚くすることは有用である。また着色剤24の一部がソルダーレジスト17の上に重ねる(はみ出させる)ことで、開口部16への塗布時の位置ずれを防止する。   As for the thickness of the colorant 24, it is useful that the peripheral edge portion (that is, the side in contact with the solder resist 17) of the opening portion 16 is thicker than the substantially central portion of the opening portion 16. Further, a part of the colorant 24 is overlapped (extruded) on the solder resist 17, thereby preventing a position shift during application to the opening 16.

また開口部16の金めっき層21が、着色剤24で覆われているか、覆われていないかを、光学的に自動認識することは有用である。光学的な自動認識には、TVカメラからの画像を二値化し、その結果を元に識別することは有用である。そしてその光学的な認識(あるいは識別)結果を元に、インターポーザ11、あるいはインターポーザシート13に所定の半導体(半導体ベアチップを含む)や電子部品(チップ部品等を含む)のいずれか一つ以上を実装することで、インターポーザへの部品実装の生産性を高める。   It is useful to automatically recognize automatically whether the gold plating layer 21 of the opening 16 is covered with the colorant 24 or not. For optical automatic recognition, it is useful to binarize an image from a TV camera and identify based on the result. Based on the optical recognition (or identification) result, one or more of predetermined semiconductors (including semiconductor bare chips) and electronic components (including chip components) are mounted on the interposer 11 or the interposer sheet 13. This increases the productivity of component mounting on the interposer.

本発明によれば、携帯電話等のマザー基板の上に、半導体を実装するに当たって、半導体とマザー基板との間に挿入されるインターポーザを、お客様側により良い利便性を有した状態で提供できるため、携帯電話等の電子機器の低コスト化、小型化、高機能化、高信頼性化が実現できる。   According to the present invention, when a semiconductor is mounted on a mother board such as a mobile phone, an interposer inserted between the semiconductor and the mother board can be provided with better convenience on the customer side. In addition, cost reduction, downsizing, high functionality, and high reliability of electronic devices such as mobile phones can be realized.

11 インターポーザ
12 捨て桟
13 インターポーザシート
14 点線
15 識別マーク
16 開口部
17 ソルダーレジスト
18 矢印
19 配線
20 銅層
21 金めっき層
22 絶縁層
23 配線基板
24 着色剤
30 第1比較例
31 第1比較例識別マーク
32 散乱光
40 第2比較例
41 第2比較例識別マーク
42 クリアランス部
DESCRIPTION OF SYMBOLS 11 Interposer 12 Throwing bar 13 Interposer sheet 14 Dotted line 15 Identification mark 16 Opening part 17 Solder resist 18 Arrow 19 Wiring 20 Copper layer 21 Gold plating layer 22 Insulating layer 23 Wiring board 24 Colorant 30 1st comparative example 31 1st comparative example identification Mark 32 Scattered light 40 Second comparative example 41 Second comparative example identification mark 42 Clearance portion

Claims (7)

絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザであって、
前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、
前記識別マークの全周縁は、前記ソルダーレジストで覆われ、
前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザ。
An interposer comprising a circuit board having an insulating layer, a wiring, a solder resist, and an identification mark comprising a part of the wiring;
The identification mark is an independent circle or polygon having a diameter of 0.3 mm to 3.0 mm,
The entire periphery of the identification mark is covered with the solder resist,
An interposer provided with a circular or polygonal opening in which the gold-plated portion of the wiring is exposed at substantially the center of the identification mark.
絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザと、
このインターポーザを複数個、保持する捨て桟と、からなるインターポーザシートであって、
前記識別マークは、前記インターポーザの略同一に設けられ、
前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、
前記識別マークの全周縁は、前記ソルダーレジストで覆われ、
前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザシート。
An interposer made of a circuit board having an insulating layer, wiring, solder resist, and an identification mark made of a part of the wiring;
An interposer sheet comprising a plurality of interposers for holding a plurality of interposers,
The identification mark is provided substantially the same as the interposer,
The identification mark is an independent circle or polygon having a diameter of 0.3 mm to 3.0 mm,
The entire periphery of the identification mark is covered with the solder resist,
An interposer sheet provided with a circular or polygonal opening in which the gold-plated portion of the wiring is exposed at substantially the center of the identification mark.
絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザであって、
前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、
前記識別マークの全周縁は、前記ソルダーレジストで覆われ、
前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備え、
前記開口部に表出した金めっき部は、着色剤で覆われているインターポーザ。
An interposer comprising a circuit board having an insulating layer, a wiring, a solder resist, and an identification mark comprising a part of the wiring;
The identification mark is an independent circle or polygon having a diameter of 0.3 mm to 3.0 mm,
The entire periphery of the identification mark is covered with the solder resist,
In the approximate center of the identification mark, provided with a circular or polygonal opening that exposes the gold-plated portion of the wiring,
The gold plating part exposed to the opening is an interposer covered with a colorant.
前記着色剤の厚みは、前記開口部の略中央部より、前記開口部の周縁部の方が厚いことを特徴とする請求項3に記載のインターポーザ。 4. The interposer according to claim 3, wherein a thickness of the colorant is thicker in a peripheral portion of the opening than in a substantially central portion of the opening. 着色剤は、前記開口部を構成する前記ソルダーレジストの一部も覆っている請求項3に記載のインターポーザ。 The interposer according to claim 3, wherein the colorant also covers a part of the solder resist constituting the opening. 絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと、を有する回路基板からなるインターポーザであり、
前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、
前記識別マークの全周縁は、前記ソルダーレジストで覆われ、
前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザの判定方法であって、
前記開口部の金めっき部が着色剤で覆われているか、覆われていないかを光学的に判定する判定方法。
An interposer comprising a circuit board having an insulating layer, a wiring, a solder resist, and an identification mark comprising a part of the wiring;
The identification mark is an independent circle or polygon having a diameter of 0.3 mm to 3.0 mm,
The entire periphery of the identification mark is covered with the solder resist,
In the determination method of the interposer provided with a circle or polygonal opening that the gold-plated portion of the wiring is exposed in the approximate center of the identification mark,
A determination method for optically determining whether or not the gold-plated portion of the opening is covered with a colorant.
絶縁層と、配線と、ソルダーレジストと、前記配線の一部からなる識別マークと実装部と、を有する回路基板からなるインターポーザであり、
前記識別マークは、直径0.3mm以上3.0mm以下の、独立した円または多角形であり、
前記識別マークの全周縁は、前記ソルダーレジストで覆われ、
前記識別マークの略中央に、前記配線の金めっき部が表出する円または多角形の開口部を備えたインターポーザの実装方法であって、
前記開口部の金めっき部が着色剤で覆われているか、覆われていないかを光学的に判定する判定工程と、
前記判定工程で得られた判定結果を元に、前記実装部に半導体または電子部品のいずれか一つ以上を実装する実装工程と、
を有するインターポーザへの実装方法。
An interposer comprising a circuit board having an insulating layer, wiring, solder resist, an identification mark comprising a part of the wiring, and a mounting portion,
The identification mark is an independent circle or polygon having a diameter of 0.3 mm to 3.0 mm,
The entire periphery of the identification mark is covered with the solder resist,
A mounting method of an interposer provided with a circle or a polygonal opening in which the gold plating portion of the wiring is exposed in the approximate center of the identification mark,
A determination step for optically determining whether the gold-plated portion of the opening is covered with a colorant or not, and
Based on the determination result obtained in the determination step, a mounting step of mounting any one or more of semiconductors or electronic components on the mounting portion;
Implementation method for interposer having
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