JP2012252762A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、メモリセル及びセンスアンプを含む半導体装置に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を初めとした半導体装置は、メモリセルを配列したメモリセルアレイにおいて書き込みデータの保持を行っている。また、メモリセルから読み出したデータをデジタル信号として扱えるレベルに増幅するセンスアンプを備えている。

半導体装置には、チップサイズの削減といった要求が恒常的に存在する。

ここで、特許文献１において、電源配線の配線幅の増加や内部電源回路の追加によるチップサイズの増加を生じることなく、高速データ転送可能な多バンク構成のＤＲＡＭが開示されている。特許文献１には、信号の伝達を担う信号配線と比較すると、電源配線の幅は広い必要があり、電源配線の幅の広さから、電源配線の本数を削減することがチップサイズの削減に強い影響を持つことが開示されている。

さらに、特許文献２においては、センスアンプの目標電位をアレイ電圧ＶＡＲＹとし、アレイ電圧ＶＡＲＹよりも高い電圧（オーバードライブ電圧、ＶＯＤ）を使用して、センス動作を加速させる技術が、開示されている。

図２は、センスアンプにおいて用いられるオーバードライブ回路の一例を示す図である。図２に示すＶＤＤＳＡ及びＶＳＳＳＡが、センスアンプがメモリセルからのデータを増幅する際に使用する電源であり、ＶＯＤ／ＶＡＲＹはその電源ＶＤＤＳＡに供給する電圧である。図２の各制御信号（ＶＯＤ＿ＡＣＴ、ＶＡＲＹ＿ＡＣＴ、ＶＳＳ＿ＡＴＣ）を適宜制御することで、チャージ期間の初期において、電圧ＶＡＲＹよりも高電圧である電圧ＶＯＤを電源ＶＤＤＳＡに供給する。その結果、プリチャージレベルから電圧ＶＡＲＹまでのチャージ時間を短縮できる。

特開２０００−１９５２５２号公報 特開２００８−１５９１８８号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。

半導体装置には、複数のメモリセルが存在し、各メモリセルに対応して、センスアンプも複数存在する。センスアンプとセンスアンプ用の電源回路はアレイ領域と呼ばれる領域に配置される。さらに、センスアンプ電源回路に供給する電圧を生成する回路は、アンプ領域と呼ばれる領域に配置される。このアンプ領域に配置された電圧生成回路に供給する電圧を生成する回路は、半導体装置の外周に配置されることが多い。

図３は、これらの電源生成回路についての関係の一例を示す図である。図３に示すように、半導体装置の内部（アレイ領域）に点在するセンスアンプに電源を供給するための配線は、半導体装置の外周からアンプ領域を経由し、センスアンプ電源回路まで延在している。このように、アンプ領域には、半導体装置の外周からの配線と、各センスアンプ電源回路に向かう配線と、が存在することになる。なお、半導体装置のレイアウト及びアンプ領域についての詳細は後述する。

上述のような理由から、アンプ領域は、回路素子のサイズよりも各種の配線のための領域の方が広い状態となっている。アンプ領域の面積が増加してしまうと、半導体装置のチップサイズが増加してしまう。特に、アンプ領域が複数段積まれると、１つのアンプ領域の面積は、その段数に比例してチップサイズに影響を及ぼすことになる。

以上のとおり、センスアンプを含んだ半導体装置には解決すべき問題点が存在する。そのため、チップサイズの削減を実現する半導体装置が、望まれる。

本発明の第１の視点によれば、其々に対応するデータを保持する複数のメモリセル、及び、前記複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、前記第１の電圧を第２の電圧に基づいて生成する第１の電源生成回路を含み、前記第１の領域の一辺に沿って設けられた第２の領域と、を備える半導体装置であって、前記第２の電圧は、前記第１の領域上を、前記第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して前記第１の電源生成回路に供給される半導体装置が提供される。

本発明の第２の視点によれば、其々に対応するデータを保持する複数のメモリセルと、前記複数のメモリセルのデータをアレイ電圧及びオーバードライブ電圧に基づいて其々増幅する複数のセンスアンプと、複数のサブワードドライバと、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と前記複数のサブワードドライバ其々に割り当てられる複数のサブワードドライバ領域に其々囲まれる複数の交差領域に設けられ、前記複数のセンスアンプに電源を供給する複数のセンスアンプ電源回路と、を含むメモリセルアレイ領域と、前記アレイ電圧を第１の周辺電圧に基づいて生成するアレイ電圧生成回路と、前記オーバードライブ電圧を第２の周辺電圧に基づいて生成するオーバードライブ電圧生成回路と、を含み、前記メモリセルアレイ領域の一辺に沿って設けられたアンプ領域と、を備える半導体装置であって、前記第１の周辺電圧は、前記メモリセルアレイ上を、前記メモリセルアレイ領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して前記アレイ電圧生成回路に供給されると共に、前記第２の周辺電圧は、前記メモリセルアレイ上を、前記第１の方向に延在する第２の電源配線を経由して前記オーバードライブ電圧生成回路に供給され、さらに、前記アレイ電圧生成回路は、少なくとも１以上のアレイ電圧制御部と、前記アレイ電圧制御部により活性状態及び非活性状態が定まる複数のアレイ電圧出力部と、を含み、前記オーバードライブ電圧生成回路は、少なくとも１以上のオーバードライブ電圧制御部と、前記オーバードライブ電圧制御部により活性状態及び非活性状態が定まる複数のオーバードライブ電圧出力部と、を含み、前記アレイ電圧及びオーバードライブ電圧は、前記交差領域から前記第１の方向と直交する第２の方向に延在するアレイ電源配線及びオーバードライブ電源配線を経由して前記センスアンプ電源回路に供給される半導体装置が提供される。

本発明の各視点によれば、チップサイズの削減を実現する半導体装置が、提供される。

本発明の一実施形態の概要を説明するための図である。 センスアンプにおいて用いられるオーバードライブ回路の一例を示す図である。 センスアンプに電源を供給するための電源生成回路についての関係の一例を示す図である。 半導体装置の全体構成の一例を示す図である。 図４に示す半導体装置のレイアウトの一例を示す図である。 図５に示すアレイ領域の一部を拡大した際の一例を示す図である。 本発明の第１の実施形態に係る半導体装置のアレイ領域の一部を拡大した際の一例を示す図である。 図７に示すＶＯＤ電圧制御部の内部構成の一例を示す図である。 図７に示すＶＯＤ電圧出力部の回路構成の一例を示す図である。 図７に示すＶＡＲＹ電圧制御部の内部構成の一例を示す図である。 図７に示すＶＡＲＹ電圧出力部の回路構成の一例を示す図である。 図６に示すアンプ領域の水平方向の配線を模式化した際の一例を示す図である。 第１の実施形態に係る半導体装置のアンプ領域の水平方向の配線を模式化した際の一例を示す図である。 本発明の第２の実施形態に係る半導体装置のアレイ領域の一部を拡大した際の一例を示す図である。 本発明の第３の実施形態に係る半導体装置のアレイ領域の一部を拡大した際の一例を示す図である。 本発明の第４の実施形態に係る半導体装置のアレイ領域の一部を拡大した際の一例を示す図である。 本発明の第５の実施形態に係る半導体装置のアレイ領域の一部を拡大した際の一例を示す図である。 本発明の第６の実施形態に係る半導体装置のアレイ領域の一部を拡大した際の一例を示す図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

上述のように、半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。

そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。

図１に示すように、第１の電源生成回路に対して第２の電圧を供給する際に必要な第１の電源配線を、第２の領域（例えば、アンプ領域）ではなく、第１の領域（例えば、メモリセルアレイ領域）で延在させる。その結果、第２の領域における配線の占める割合が低下し、第２の領域（アンプ領域）を縮小化できる。従って、半導体装置のチップサイズの削減が実現できる。

次に、半導体装置のレイアウト及びアンプ領域の詳細について説明する。初めに、半導体装置の概略について説明する。

図４は、半導体装置１の全体構成の一例を示す図である。半導体装置１は、コマンド端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ）と、リセット端子（／ＲＳＴ）と、アドレス端子ＡＤＤと、電源端子（ＶＤＤ、ＶＳＳ）と、クロック端子（ＣＫ、／ＣＫ）と、データ端子ＤＱ等の端子を備えている。

図４に示す半導体装置１は、内部電源生成回路１０と、クロック入力回路１１と、ＤＬＬ回路１２と、タイミングジェネレータ１３と、コマンド入力回路１４と、コマンドデコード回路１５と、モードレジスタ１６と、リフレッシュ制御回路１７と、アドレス入力回路１８と、アドレスラッチ回路１９と、ＦＩＦＯ回路２０と、入出力バッファ２１と、アレイ領域２００から構成されている。

内部電源生成回路１０は、半導体装置１の内部において使用する電圧（ＶＯＤＰＰ、ＶＰＥＲＩＡ、ＶＰＥＲＩ）を生成する。電圧ＶＯＤＰＰは、オーバードライブ電圧ＶＯＤを生成するために使用する電圧であり、電圧ＶＰＥＲＩＡは、アレイ電圧ＶＡＲＹを生成するための電圧である。電圧ＶＯＤ、又は、電圧ＶＡＲＹが上述の第１の電圧に相当し、電圧ＶＯＤＰＰ、又は、電圧ＶＰＥＲＩＡが第２の電圧に相当する。

なお、電圧ＶＰＥＲＩＡは、電圧ＶＡＲＹの生成に限らず、周辺回路の動作にも使用する電圧である。電圧ＶＰＥＲＩは電圧ＶＰＥＲＩＡと同様に、周辺回路の動作に使用される電圧である。

クロック入力回路１１は、内部から入力される差動クロック（ＣＫ、／ＣＫ）を受け付け、単相クロックＣＬＫＩＮを出力する。

ＤＬＬ回路１２は、単相クロックＣＬＫＩＮを遅延させることで、内部クロックＬＣＬＫを生成する。

タイミングジェネレータ１３は、半導体装置１の内部で使用する制御信号の同期を取るための信号を生成する。

半導体装置１に対するコマンドは、コマンド端子を介して、コマンド入力回路１４により受け付けられる。具体的には、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路１５によってデコードされ、デコード結果は、モードレジスタ１６、アレイ領域２００に出力される。

モードレジスタ１６は、外部から発行されるモードレジスタセット（ＭＲＳ）コマンドで定まる半導体装置１の動作モードを保持する。

リフレッシュ制御回路１７は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。

外部から発行されたアドレス信号は、アドレス入力回路１８により受け付けられ、アドレスラッチ回路１９においてラッチされる。アドレス信号は、モードレジスタ１６及びアレイ領域２００内のカラムデコーダ及びロウデコーダに供給される。

アレイ領域２００については、半導体装置１のレイアウトと共に後述する。

データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータはＦＩＦＯ回路２０及び入出力バッファ２１を介して、データ端子ＤＱから出力される。データの書き込み動作時においては、データ端子ＤＱに入力されたライトデータは入出力バッファ２１及びＦＩＦＯ回路２０を介して、選択されたメモリセルに書き込まれる。

次に、半導体装置１のレイアウトについて説明する。

図５は、半導体装置１のレイアウトの一例を示す図である。半導体装置１には、アドレス端子ＡＤＤ等が接続されるアドレス側周辺領域１００、メモリセルアレイ、カラムデコーダ等から構成されるアレイ領域２００、データ端子ＤＱ等が接続されるデータ側周辺領域３００、センター周辺領域４００、の各領域がレイアウトされている。

アドレス側周辺領域１００には、アドレス端子ＡＤＤ等と接続するためのパッド１０３が複数存在する。さらに、アドレス側周辺領域１００には、ＶＯＤＰＰ電圧生成回路１０１と、ＶＰＥＲＩＡ電圧生成回路１０２と、が複数存在する。

ＶＯＤＰＰ電圧生成回路１０１及びＶＰＥＲＩＡ電圧生成回路１０２は、内部電源生成回路１０の一部を構成する回路である。ＶＯＤＰＰ電圧生成回路１０１が生成する電圧ＶＯＤＰＰは、上述の電圧ＶＯＤを生成する回路に供給される。

ＶＰＥＲＩＡ電圧生成回路１０２が生成する電圧ＶＰＥＲＩＡは、電圧ＶＡＲＹを生成する回路に供給される。なお、上述のように、電圧ＶＰＥＲＩＡは周辺回路の動作にも使用される電圧である。従って、周辺回路が配置されるセンター周辺領域４００の近辺にも、ＶＰＥＲＩＡ電圧生成回路１０２を配置する必要がある。

また、データ側周辺領域３００にも、アドレス側周辺領域１００と同様に、ＶＯＤＰＰ電圧生成回路１０１と、ＶＰＥＲＩＡ電圧生成回路１０２と、パッド１０３と、が複数存在する。

図６は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図６に示すように、アレイ領域２００は、メモリセルアレイ領域２０１と、カラムデコーダ領域２０２と、ロウデコーダ領域２０３と、アンプ領域２０４を含んで構成されている。

メモリセルアレイ領域２０１には、複数のメモリセルアレイＭＡＴと、メモリセルアレイＭＡＴに対応したセンスアンプＳＡと、メモリセルアレイＭＡＴに対応したサブワードドライバＳＷＤと、が含まれている。

アンプ領域２０４には、複数のリードライトアンプＲＷＡＭＰと、ＶＯＤ／ＶＡＲＹ電圧生成回路２１０が含まれている。

ＶＯＤ／ＶＡＲＹ電圧生成回路２１０は、アドレス側周辺領域１００又はデータ側周辺領域３００に配置されたＶＯＤＰＰ電圧生成回路１０１及びＶＰＥＲＩＡ電圧生成回路１０２が出力する電圧ＶＯＤＰＰと電圧ＶＰＥＲＩＡを受け付ける。ＶＯＤ／ＶＡＲＹ電圧生成回路２１０は、ＶＯＤ制御信号ＶＯＤ＿ＥＮ１及びＶＯＤ＿ＥＮ２の活性化に基づき、電圧ＶＯＤを出力する。同様に、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ１及びＶＡＲＹ＿ＥＮ２の活性化に基づき、電圧ＶＡＲＹを出力する。

電圧ＶＯＤと電圧ＶＡＲＹは、センスアンプＳＡ用の電源回路に供給される。センスアンプＳＡ用の電源回路は、サブワードドライバＳＷＤが配置される領域とセンスアンプＳＡが配置される領域が交差する領域（以下、交差領域と呼ぶ）に配置される。図６では、交差領域は灰色の領域として示している。

ここで、メモリセルアレイ領域２０１の各所に存在するセンスアンプＳＡ用の電源回路に、電圧ＶＯＤと電圧ＶＡＲＹを供給するために必要な配線を考える。上述のように、ＶＯＤ／ＶＡＲＹ電圧生成回路２１０は、ＶＯＤＰＰ電圧生成回路１０１とＶＰＥＲＩＡ電圧生成回路１０２と接続されている必要がある。そのため、両回路を接続する配線が必要になる。

ＶＯＤ／ＶＡＲＹ電圧生成回路２１０とＶＯＤＰＰ電圧生成回路１０１と、を接続する配線をＬ１とする。ＶＯＤ／ＶＡＲＹ電圧生成回路２１０とＶＰＥＲＩＡ電圧生成回路１０２と、を接続する配線をＬ２とする。図６では、配線Ｌ１及びＬ２が、ＶＯＤ／ＶＡＲＹ電圧生成回路２１０までアンプ領域２０４を延在している。なお、図６を含めて図面に配線名を記す際には、電圧又は信号の直後の括弧の中に配線名を記載することとする。

次に、ＶＯＤ／ＶＡＲＹ電圧生成回路２１０と各センスアンプＳＡ用の電源回路を接続する配線を考える。ＶＯＤ／ＶＡＲＹ電圧生成回路２１０が出力する電圧ＶＯＤを各センスアンプＳＡ用の電源回路に供給する配線を配線Ｌ７、ＶＯＤ／ＶＡＲＹ電圧生成回路２１０が出力する電圧ＶＡＲＹを各センスアンプＳＡ用の電源回路に供給する配線を配線Ｌ８とする。配線Ｌ７及びＬ８は、アンプ領域２０４を水平方向に延在し、各交差領域の直下から垂直方向にメモリセルアレイ領域２０１を延在する。

このようにして、各交差領域内にあるセンスアンプＳＡ用の電源回路に電圧ＶＯＤ及び電圧ＶＡＲＹを供給する。

また、センスアンプＳＡ用の電源回路に電圧を供給するためには、ＶＯＤ制御信号ＶＯＤ＿ＥＮ１用の配線（Ｌ３）、ＶＯＤ制御信号ＶＯＤ＿ＥＮ２用の配線（Ｌ４）、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ１用の配線（Ｌ５）、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ２用の配線（Ｌ６）といった各制御信号用の配線も必要になる。

さらに、アンプ領域２０４には、上記以外の配線以外にも各リードライトアンプＲＷＡＭＰと接続される読み出し、又は、書き込み用の信号等が配線される。

このように、アンプ領域２０４の水平方向には、多数の配線が延在している。そのため、アンプ領域２０４は、回路素子のサイズよりも各種の配線のための領域が広い状態にある。アンプ領域２０４の面積が増加すると、半導体装置のチップサイズが増加してしまう。特に、図５に示すように、アンプ領域２０４が複数段（図５では、３段）積まれると、１つのアンプ領域２０４の大きさは、その段数に比例してチップサイズに影響を及ぼすことになる。

［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。本発明の第１の実施形態に係る半導体装置２の全体構成及びレイアウトは、半導体装置１の全体構成及びレイアウトと同一とする。そのため、半導体装置２について、図４及び図５に相当する説明は省略する。

図７は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図７は、半導体装置１の図６に相当する図面である。図７において、図６と同一の構成要素には同一の符号を付し、説明を省略する。

図７と図６の相違点は、メモリセルアレイ領域２０１における配線のレイアウト、及び、アンプ領域２０４の内部構成である。なお、図７のアンプ領域２０４にも複数のリードライトアンプＲＷＡＭＰが含まれるが、図面作成上の都合から省略している（図７以降の図面において同じ）。

図７のアンプ領域２０４には、ＶＯＤ電圧制御部３０と、ＶＡＲＹ電圧制御部４０と、複数のＶＯＤ電圧出力部３１と、複数のＶＡＲＹ電圧出力部４１が含まれている。

図８は、ＶＯＤ電圧制御部３０の内部構成の一例を示す図である。ＶＯＤ電圧制御部３０は、レベルシフト部３０１とレベル比較部３０２から構成されている。

ＶＯＤ制御信号ＶＯＤ＿ＥＮ１及びＶＯＤ＿ＥＮ２の電圧レベルは、電圧ＶＰＥＲＩと同じレベルである。電圧ＶＰＥＲＩのレベルは、電圧ＶＯＤＰＰよりも低いレベルであるので、レベルシフト部３０１において、両信号を電圧ＶＯＤＰＰレベルにレベルシフトする。同時に、レベルシフト部３０１では、ＶＯＤ制御信号ＶＯＤ＿ＥＮ１及びＶＯＤ＿ＥＮ２が活性化状態であれば、レベル比較部３０２にバイアス電圧を供給することで、レベル比較部３０２を動作（活性化）させる。

レベル比較部３０２は、電圧ＶＯＤのリファレンス電圧ＲＶＯＤのレベルと、実際の電圧ＶＯＤのレベルを比較する。比較した結果、リファレンス電圧ＲＶＯＤのレベルが電圧ＶＯＤのレベルよりも低ければ（ＲＶＯＤ＜ＶＯＤ）、ＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴを活性化する。リファレンス電圧ＲＶＯＤのレベルが電圧ＶＯＤのレベル以上であれば（ＲＶＯＤ≧ＶＯＤ）、ＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴを非活性化する。

図９は、ＶＯＤ電圧出力部３１の回路構成の一例を示す図である。ＶＯＤ電圧出力部３１は、Ｐチャンネル型ＭＯＳトランジスタによって構成されている。Ｐチャンネル型ＭＯＳトランジスタのソース端子は、電圧ＶＯＤＰＰに接続されており、ゲート端子によりＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴを受け付ける。さらに、ドレイン電圧を電圧ＶＯＤとして出力する。

図１０は、ＶＡＲＹ電圧制御部４０の内部構成の一例を示す図である。ＶＡＲＹ電圧制御部４０は、レベル比較部４０１から構成されている。

レベル比較部４０１は、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ１及びＶＡＲＹ＿ＥＮ２によって活性化され、電圧ＶＡＲＹのリファレンス電圧ＲＶＡＲＹのレベルと、実際の電圧ＶＡＲＹのレベルを比較する。比較した結果、リファレンス電圧ＲＶＡＲＹのレベルが電圧ＶＡＲＹのレベルよりも低ければ（ＲＶＡＲＹ＜ＶＡＲＹ）、ＶＡＲＹ出力制御信号ＶＡＲＹ＿ＣＮＴを活性化する。リファレンス電圧ＲＶＡＲＹのレベルが電圧ＶＡＲＹのレベル以上であれば（ＲＶＡＲＹ≧ＶＡＲＹ）、ＶＡＲＹ出力制御信号ＶＡＲＹ＿ＣＮＴを非活性化する。

ここで、ＶＯＤ電圧制御部３０とは異なり、ＶＡＲＹ電圧制御部４０においてレベルシフト部が不要なのは、電圧ＶＰＥＲＩは電圧ＶＡＲＹより高い電圧のためである。なお、本実施形態における各電圧の高低は、ＶＡＲＹ＜ＶＰＥＲＩＡ＝ＶＰＥＲＩ＜ＶＯＤ＜ＶＯＤＰＰといった関係にある。

図１１は、ＶＡＲＹ電圧出力部４１の回路構成の一例を示す図である。ＶＡＲＹ電圧出力部４１は、ＶＯＤ電圧出力部３１と同様にＰチャンネル型ＭＯＳトランジスタにより構成されている。ＶＡＲＹ電圧出力部４１は、ＶＡＲＹ出力制御信号ＶＡＲＹ＿ＣＮＴを受け付け、電圧ＶＡＲＹを出力する。

次に、図７を参照しつつ、メモリセルアレイ領域２０１及びアンプ領域２０４における配線のレイアウトについて説明する。

初めに、メモリセルアレイ領域２０１のレイアウトについて説明する。

メモリセルアレイ領域２０１では、水平方向から電圧ＶＯＤＰＰ及び電圧ＶＰＥＲＩＡの配線（Ｌ１及びＬ２）が、メモリセルアレイ領域２０１を横切るように延在している。さらに、配線Ｌ１及びＬ２は、アンプ領域２０４に向かって垂直方向に延在している。配線Ｌ１及びＬ２は、最終的に、各ＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１に接続される。また、ＶＯＤ電圧出力部３１からメモリセルアレイ領域２０１に向かって、電圧ＶＯＤの配線Ｌ７が延在している。配線Ｌ７は、各交差領域内のセンスアンプＳＡ用の電源回路と接続される。同様に、ＶＡＲＹ電圧出力部４１からメモリセルアレイ領域２０１に向かって、電圧ＶＡＲＹの配線Ｌ８が延在している。配線Ｌ８も、交差領域内のセンスアンプＳＡの電源回路と接続される。

さらに、電圧ＶＯＤＰＰの配線Ｌ１、電圧ＶＰＥＲＩＡの配線Ｌ２、電圧ＶＯＤの配線Ｌ７、電圧ＶＡＲＹの配線Ｌ８、の各配線はマトリクス状に接続されている。各配線をマトリクス状に接続することで、各配線は並列化され、抵抗値が低下する。即ち、各配線をマトリクス状にすることで、メモリセルアレイ領域２０１内の電源配線を強化している。

また、図７において、メモリセルアレイ領域２０１を水平方向に延在する配線Ｌ１及びＬ２として、２系統示しているが、これに限定する趣旨ではない。水平方向を延在する配線Ｌ１及びＬ２は、少なくても１系統存在すれば良い。但し、上述のように、メモリセルアレイ領域２０１を延在する配線Ｌ１及びＬ２の本数を増やし、マトリクス状に接続することで電源配線を強化できる。

続いて、アンプ領域２０４の配線レイアウトについて説明する。

図７のアンプ領域２０４では、図６と同様に、ＶＯＤ制御信号ＶＯＤ＿ＥＮ１用の配線（Ｌ３）、ＶＯＤ制御信号ＶＯＤ＿ＥＮ２用の配線（Ｌ４）、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ１用の配線（Ｌ５）、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ２用の配線（Ｌ６）が配線される。

これらの配線（Ｌ３〜Ｌ６）は、ＶＯＤ電圧制御部３０及びＶＡＲＹ電圧制御部４０までアンプ領域２０４の水平方向を延在している。さらに、ＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴ用の配線（Ｌ９）とＶＡＲＹ出力制御信号ＶＡＲＹ＿ＣＮＴ用の配線（Ｌ１０）が、其々アンプ領域２０４を水平方向に延在している。

次に、図７を参照して、半導体装置１の動作について説明する。

上述のように、ＶＯＤ制御信号ＶＯＤ＿ＥＮ１及びＶＯＤ＿ＥＮ２が活性化した際に、リファレンス電圧ＲＶＯＤがＶＯＤ電圧よりも低い場合には、ＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴがＶＯＤ電圧制御部３０から出力される。すると、アンプ領域２０４に存在する各ＶＯＤ電圧出力部３１から電圧ＶＯＤが出力される。電圧ＶＯＤは、交差領域内にあるセンスアンプＳＡ用の電源回路に供給され、センスアンプＳＡの動作を可能にする。

電圧ＶＡＲＹも同様に、ＶＡＲＹ制御信号ＶＡＲＹ＿ＥＮ１及びＶＡＲＹ＿ＥＮ２が活性化することで、交差領域内にあるセンスアンプＳＡ用の電源回路に電圧ＶＡＲＹが供給される。

なお、図７では、ＶＯＤ電圧制御部３０及びＶＡＲＹ電圧制御部４０は近接して配置されているものとして図示しているが、ＶＯＤ電圧制御部３０及びＶＡＲＹ電圧制御部４０は分離して配置しても良い。

以上のように、電圧ＶＯＤを生成する回路をＶＯＤ電圧制御部３０と複数のＶＯＤ電圧出力部３１に分離し、さらに、各ＶＯＤ電圧出力部３１をアンプ領域２０４内で分散させて配置する。このＶＯＤ電圧出力部３１に供給すべき電圧ＶＯＤＰＰの配線Ｌ１は、アンプ領域２０４の水平方向には延在しておらず、メモリセルアレイ領域２０１の水平方向及び垂直方向で延在する。その結果、アンプ領域２０４の水平方向を延在する電圧ＶＯＤＰＰの配線Ｌ１は不要になる。即ち、電圧ＶＯＤＰＰ及び電圧ＶＰＥＲＩＡは、アンプ領域２０４において局所的に使用される（図６のＶＯＤ／ＶＡＲＹ電圧生成回路２１０において使用）のみであり、これらの電圧を供給するために必要な配線をアンプ領域２０４からメモリセルアレイ領域２０１に移動させている。

同様に、電圧ＶＡＲＹを生成する回路をＶＡＲＹ電圧制御部４０と複数のＶＡＲＹ電圧出力部４１に分離し、各ＶＡＲＹ電圧出力部４１をアンプ領域２０４内で分散させることで、アンプ領域２０４の水平方向を延在する電圧ＶＰＥＲＩＡの配線Ｌ２は不要になる。

図１２は、図６に示すアンプ領域２０４の水平方向の配線を模式化した際の一例を示す図である。図１３は、本実施形態に係る半導体装置２のアンプ領域２０４の水平方向の配線を模式化した際の一例を示す図である。

図１２及び図１３を比較すると、半導体装置２のアンプ領域２０４において、電圧ＶＯＤＰＰ、電圧ＶＰＥＲＩＡ、電圧ＶＯＤ及び電圧ＶＡＲＹ、に関する配線（Ｌ１、Ｌ２、Ｌ７、Ｌ８）が不要になることが分かる。但し、半導体装置２のアンプ領域２０４の水平方向には、ＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴ用の配線（Ｌ９）とＶＡＲＹ出力制御信号ＶＡＲＹ＿ＣＮＴ用の配線（Ｌ１０）が追加されている。

ここで、半導体装置には、信号伝達用の信号配線と電源電圧を供給するための電源配線が存在する。信号配線と電源配線の幅を比較すると、電源配線の方が圧倒的に広い。電源配線の方が広い理由は、電源配線の抵抗を低くするためである。電源配線が低抵抗であるならば、ノイズに対する耐性の向上、電圧降下による回路誤動作防止、配置する場所に依存する回路特性のばらつきの抑制、等の効果が期待できるためである。より具体的には、電源配線は、信号配線よりも数倍〜数十倍広いことが多い。

従って、制御信号用の配線（信号配線）が２本増えたとしても、電源配線が４本減少すれば、アンプ領域において配線が占める割合を大幅に減少させることができる。その結果、アンプ領域の面積が減少し、半導体装置のチップサイズを削減することができる。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。本発明の第２の実施形態に係る半導体装置３の全体構成及びレイアウトは、半導体装置１の全体構成及びレイアウトと同一とする。そのため、半導体装置３について、図４及び図５に相当する説明は省略する。

図１４は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図１４は、第１の実施形態に係る半導体装置２の説明に用いた図７に相当する図面である。図１４において、図７と同一の構成要素には同一の符号を付し、説明を省略する。

半導体装置２と半導体装置３の相違点は、アンプ領域２０４に複数のＶＯＤ電圧制御部３０とＶＡＲＹ電圧制御部４０を備える点である。

ＶＯＤ電圧制御部３０とＶＡＲＹ電圧制御部４０を複数の制御部に分離することで、制御部１つあたりのサイズを小さくすることができる。

アンプ領域は、各列にリードライトアンプＲＷＡＭＰが必要になること等から同じ機能ブロックが繰り返しレイアウトされる。同じ機能ブロックが繰り返しレイアウトされている中に、大きな制御部（ＶＯＤ電圧制御部３０及びＶＡＲＹ電圧制御部４０）を配置すると、アンプ領域２０４全体のバランスが崩れてしまう場合がある。

しかし、本実施形態に係る半導体装置３のように、制御部を分離して配置することで１つあたりの制御部のサイズは小さくなる。その結果、アンプ領域２０４におけるレイアウトのバランスを崩すことがない。同時に、設計自由度も向上する。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。本発明の第３の実施形態に係る半導体装置４の全体構成及びレイアウトは、半導体装置１の全体構成及びレイアウトと同一とする。そのため、半導体装置４について、図４及び図５に相当する説明は省略する。

図１５は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図１５は、第１の実施形態に係る半導体装置２の説明に用いた図７に相当する図面である。図１５において、図７と同一の構成要素には同一の符号を付し、説明を省略する。

半導体装置２と半導体装置４の相違点は、メモリセルアレイ領域２０１を水平方向に延在していた電圧ＶＯＤＰＰの配線Ｌ１及び電圧ＶＰＥＲＩＡの配線Ｌ２を、カラムデコーダ領域２０２の水平方向に延在させている点である。

カラムデコーダ領域２０２に存在する他の電源配線を細くする必要がなく（他の電源配線を高抵抗化する必要がなく）、配線Ｌ１及びＬ２を延在させる余地がカラムデコーダ領域２０２に存在すれば、カラムデコーダ領域２０２とアンプ領域２０４は近接しているため、配線Ｌ１及びＬ２を低抵抗化することができる。

［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。本発明の第４の実施形態に係る半導体装置５の全体構成及びレイアウトは、半導体装置１の全体構成及びレイアウトと同一とする。そのため、半導体装置５について、図４及び図５に相当する説明は省略する。

図１６は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図１６は、第１の実施形態に係る半導体装置２の説明に用いた図７に相当する図面である。図１６において、図７と同一の構成要素には同一の符号を付し、説明を省略する。

半導体装置２と半導体装置５の相違点は、ＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１の配置が異なる点である。

半導体装置２（図７）では、各センスアンプ列にＶＯＤ電圧出力部３１とＶＡＲＹ電圧出力部４１を其々配置していたが、半導体装置５（図１６）では、ＶＯＤ電圧出力部３１とＶＡＲＹ電圧出力部４１を其々交互に配置している。図１６に示す配置では、メモリセルアレイ領域２０１の垂直方向を延在する電圧ＶＯＤＰＰの配線Ｌ１及び電圧ＶＰＥＲＩＡの配線Ｌ２についても、交互に配線すれば良く、配線Ｌ１及びＬ２の幅を広げることができる。

その結果、アドレス側周辺領域１００（又は、データ側周辺領域３００）に配置されているＶＯＤＰＰ電圧生成回路１０１からＶＯＤ電圧出力部３１までの配線Ｌ１を低抵抗化することができる。ＶＰＥＲＩＡ電圧生成回路１０２からＶＡＲＹ電圧出力部４１までの配線Ｌ２についても同様に低抵抗化できる。配線Ｌ１及びＬ２が低抵抗となるため、各電源生成回路からの電源供給が安定し、半導体装置５の特性が向上する。

なお、本実施形態に係る半導体装置５のように、必ずしも各センスアンプ列に対してＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１が配置していなくても良い理由は、メモリセルアレイ領域２０１において、電圧ＶＯＤの配線Ｌ７と電圧ＶＡＲＹの配線Ｌ８が互いに接続されているためである。

［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。本発明の第５の実施形態に係る半導体装置６の全体構成及びレイアウトは、半導体装置１の全体構成及びレイアウトと同一とする。そのため、半導体装置６について、図４及び図５に相当する説明は省略する。

図１７は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図１７は、第１の実施形態に係る半導体装置２の説明に用いた図７に相当する図面である。図１７において、図７と同一の構成要素には同一の符号を付し、説明を省略する。

半導体装置２と半導体装置６の相違点は、ＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１の配置が異なる点である。

半導体装置２（図７）では、各センスアンプ列にＶＯＤ電圧出力部３１とＶＡＲＹ電圧出力部４１を配置していたが、半導体装置６（図１７）では、ＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１を配置しない列が存在する。そのため、アンプ領域２０４で必要とする素子数を減らすことができ、アンプ領域２０４のさらなる小面積化、又は、他の素子を配置すること、が可能になる。

［第６の実施形態］
続いて、第６の実施形態について図面を参照して詳細に説明する。本発明の第６の実施形態に係る半導体装置７の全体構成及びレイアウトは、半導体装置１の全体構成及びレイアウトと同一とする。そのため、半導体装置７について、図４及び図５に相当する説明は省略する。

図１８は、図５におけるアレイ領域２００の一部（点線で囲まれた部分）を拡大した際の一例を示す図である。図１８は、第１の実施形態に係る半導体装置２の説明に用いた図７に相当する図面である。図１８において、図７と同一の構成要素には同一の符号を付し、説明を省略する。

半導体装置２と半導体装置７の相違点は、アンプ領域２０４に存在するＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１を構成する素子を、メモリセルアレイ領域２０１内の交差領域に分散させている点である。そのため、ＶＯＤ出力制御信号ＶＯＤ＿ＣＮＴとＶＡＲＹ出力制御信号ＶＡＲＹ＿ＣＮＴの配線Ｌ９及びＬ１０は、メモリセルアレイ領域２０１の垂直方向を延在し、各交差領域と接続される。また、電圧ＶＯＤＰＰの配線Ｌ１と電圧ＶＰＥＲＩＡの配線Ｌ２も、各交差領域と接続される。

このように、ＶＯＤ電圧出力部３１とＶＡＲＹ電圧出力部４１を交差領域内に分散することで、電圧ＶＯＤの生成回路（電圧ＶＡＲＹの生成回路）と、電圧ＶＯＤ（電圧ＶＡＲＹ）を消費する回路を近づけることができるため、電圧ＶＯＤの配線Ｌ７と電圧ＶＡＲＹの配線Ｌ８の幅をより狭くすることができる。

その結果、各交差領域内において、ＶＯＤ電圧出力部３１及びＶＡＲＹ電圧出力部４１の構成素子（トランジスタ）を配置する余地があれば、さらなる電源配線の低抵抗化が実現できる。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、各実施形態の説明において、半導体装置のレイアウトは所謂エッジパッド型のレイアウトとして説明したが、チップの中央にパッド列が存在するセンターパッド型のレイアウトであっても良い。

１〜７ 半導体装置
１０ 内部電源生成回路
１１ クロック入力回路
１２ ＤＬＬ回路
１３ タイミングジェネレータ
１４ コマンド入力回路
１５ コマンドデコード回路
１６ モードレジスタ
１７ リフレッシュ制御回路
１８ アドレス入力回路
１９ アドレスラッチ回路
２０ ＦＩＦＯ回路
２１ 入出力バッファ
３０ ＶＯＤ電圧制御部
３１ ＶＯＤ電圧出力部
４０ ＶＡＲＹ電圧制御部
４１ ＶＡＲＹ電圧出力部
１００ アドレス側周辺領域
１０１ ＶＯＤＰＰ電圧生成回路
１０２ ＶＰＥＲＩＡ電圧生成回路
１０３ パッド
２００ アレイ領域
２０１ メモリセルアレイ領域
２０２ カラムデコーダ領域
２０３ ロウデコーダ領域
２０４ アンプ領域
２１０ ＶＯＤ／ＶＡＲＹ電圧生成回路
３００ データ側周辺領域
３０１ レベルシフト部
３０２、４０１ レベル比較部
４００ センター周辺領域

Claims (12)

1. 其々に対応するデータを保持する複数のメモリセル、及び、前記複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、
   前記第１の電圧を第２の電圧に基づいて生成する第１の電源生成回路を含み、前記第１の領域の一辺に沿って設けられた第２の領域と、
   を備える半導体装置であって、
   前記第２の電圧は、前記第１の領域上を、前記第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して前記第１の電源生成回路に供給されることを特徴とする半導体装置。
2. 前記第２の領域上には、前記第２の電圧を前記第１の電源生成回路に供給するための電源配線であって、前記第１の電源配線と平行な電源配線は延在していない請求項１に記載の半導体装置。
3. 前記第１及び第２の領域の間に配置されるカラムデコーダと、前記第１の領域の一辺に垂直な他の一辺に沿って配置されるロウデコーダと、を更に備える請求項１又は２に記載の半導体装置。
4. 前記第２の領域は、さらに、前記複数のセンスアンプの増幅に用いられる第３の電圧を第４の電圧に基づいて生成する第２の電源生成回路を含み、
   前記第４の電圧は、前記第１の領域上を、前記第１の方向に延在する第２の電源配線を経由して前記第２の電源生成回路に供給される請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１の電源生成回路は、少なくとも１以上の第１の電圧制御部と、前記第１の電圧制御部により活性状態及び非活性状態が定まる複数の第１の電圧出力部と、を含み、
   前記第２の電源生成回路は、少なくとも１以上の第２の電圧制御部と、前記第２の電圧制御部により活性状態及び非活性状態が定まる複数の第２の電圧出力部と、を含む請求項４に記載の半導体装置。
6. 前記第１の電源生成回路は、前記第１の電圧制御部を複数含み、前記第２の電源生成回路は、前記第２の電圧制御部を複数含む請求項４又は５に記載の半導体装置。
7. 前記第１の電源配線は、前記カラムデコーダが形成される領域上を前記第１の方向に延在する請求項３乃至６のいずれか一項に記載の半導体装置。
8. 前記第１の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、
   前記第１及び第３の電圧は、前記交差領域から前記第１の方向と直交する第２の方向に延在する第２及び第３の電源配線を経由して前記センスアンプ電源回路に供給される請求項４乃至７のいずれか一項に記載の半導体装置。
9. 前記第１の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、
   前記第１の電圧は、前記交差領域から前記第１の方向と直交する第２の方向に延在する第２の電源配線を経由して前記センスアンプ電源回路に供給されると共に、
   前記第３の電圧は、前記第２の方向に延在する第３の電源配線を経由して前記センスアンプ電源回路に供給され、
   前記第２の電源配線は、前記第２の方向の第１のセンスアンプ列に対して延在し、前記第３の電源配線は、前記第１のセンスアンプ列と隣接する第２のセンスアンプ列に対して延在する請求項４乃至７のいずれか一項に記載の半導体装置。
10. 前記第１の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、
    前記第１及び第３の電圧は、前記交差領域から前記第１の方向と直交する第２の方向に延在する第２及び第３の電源配線を経由して前記センスアンプ電源回路に供給され、
    前記第２及び第３の電源配線は、前記第２の方向のセンスアンプ列であって、少なくても１列以上の前記センスアンプ列に対して延在する請求項４乃至７のいずれか一項に記載の半導体装置。
11. 前記第１の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、
    前記複数の第１及び第２の電圧出力部は、前記第２の領域に代えて、前記複数の交差領域に配置される請求項５乃至７のいずれか一項に記載の半導体装置。
12. 其々に対応するデータを保持する複数のメモリセルと、前記複数のメモリセルのデータをアレイ電圧及びオーバードライブ電圧に基づいて其々増幅する複数のセンスアンプと、複数のサブワードドライバと、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と前記複数のサブワードドライバ其々に割り当てられる複数のサブワードドライバ領域に其々囲まれる複数の交差領域に設けられ、前記複数のセンスアンプに電源を供給する複数のセンスアンプ電源回路と、を含むメモリセルアレイ領域と、
    前記アレイ電圧を第１の周辺電圧に基づいて生成するアレイ電圧生成回路と、前記オーバードライブ電圧を第２の周辺電圧に基づいて生成するオーバードライブ電圧生成回路と、を含み、前記メモリセルアレイ領域の一辺に沿って設けられたアンプ領域と、
    を備える半導体装置であって、
    前記第１の周辺電圧は、前記メモリセルアレイ上を、前記メモリセルアレイ領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して前記アレイ電圧生成回路に供給されると共に、
    前記第２の周辺電圧は、前記メモリセルアレイ上を、前記第１の方向に延在する第２の電源配線を経由して前記オーバードライブ電圧生成回路に供給され、
    さらに、前記アレイ電圧生成回路は、少なくとも１以上のアレイ電圧制御部と、前記アレイ電圧制御部により活性状態及び非活性状態が定まる複数のアレイ電圧出力部と、を含み、
    前記オーバードライブ電圧生成回路は、少なくとも１以上のオーバードライブ電圧制御部と、前記オーバードライブ電圧制御部により活性状態及び非活性状態が定まる複数のオーバードライブ電圧出力部と、を含み、
    前記アレイ電圧及びオーバードライブ電圧は、前記交差領域から前記第１の方向と直交する第２の方向に延在するアレイ電源配線及びオーバードライブ電源配線を経由して前記センスアンプ電源回路に供給されることを特徴とする半導体装置。

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