JP2012242818A - Gate driver and liquid crystal display including the same - Google Patents
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Abstract
【課題】スリムベ−ゼルが適用でき、放電タイミングを調節することができ、ゲ−トオンタイミングを調節することができ、立体映像表示装置に適用できる。
【解決手段】
ゲ−ト駆動部は、二つ以上の走査開始信号（ｓｃａｎｎｉｎｇ ｓｔａｒ ｔｉｎｇ ｓｉｇｎａｌ）の入力を受け、一つの走査開始信号に対応する二つ以上のクロック制御信号（ｃｌｏｃｋ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）の入力を受け、そして複数のゲ−トオン電圧（ｇａｔｅ−ｏｎ ｖｏｌｔａｇｅ）を出力するゲ−ト集積回路チップ（ｇａｔｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｃｈｉｐ）を含む。前記二つ以上の走査開始信号のタイミング（ｔｉｍｉｎｇ）は互いに独立的であり得、前記二つ以上のクロック制御信号のタイミングは互いに独立的であり得る。
【選択図】図２A slim bezel can be applied, the discharge timing can be adjusted, the gate-on timing can be adjusted, and the invention can be applied to a stereoscopic image display device.
[Solution]
The gate driver receives two or more scanning start signals, receives two or more clock control signals corresponding to one scan start signal, In addition, a gate integrated circuit chip that outputs a plurality of gate-on voltages is included. The timings of the two or more scan start signals may be independent of each other, and the timings of the two or more clock control signals may be independent of each other.
[Selection] Figure 2
Description
ゲ−ト駆動部及びこれを含む液晶表示装置が提供される。 A gate driving unit and a liquid crystal display device including the same are provided.
表示装置は、複数対の電界生成電極と、その間に挿入されている電気光学（ｅｌｅｃｔｒｏ−ｏｐｔｉｃａｌ）活性層を含む。例えば、表示装置は、液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ｄｉｓｐｌａｙ、ＯＬＥＤ ｄｉｓｐｌａｙ）及び電気泳動表示装置（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ）などがある。液晶表示装置は電気光学活性層として液晶層を含み、有機発光表示装置は電気光学活性層として有機発光層を含む。一対を構成する電界生成電極のうちの一つは、通常、スイッチング素子に接続されて電気信号の印加を受け、電気光学活性層はこのような電気信号を光学信号に変換することによって映像を表示する。 The display device includes a plurality of pairs of electric field generating electrodes and an electro-optical active layer interposed therebetween. For example, the display device includes a liquid crystal display (LCD), an organic light emitting display (OLED display), and an electrophoretic display (electrophoretic display). The liquid crystal display device includes a liquid crystal layer as an electro-optically active layer, and the organic light-emitting display device includes an organic light-emitting layer as an electro-optically active layer. One of the pair of electric field generating electrodes is usually connected to a switching element and applied with an electrical signal, and the electro-optic active layer displays an image by converting such an electrical signal into an optical signal. To do.
一般に、表示装置はゲ−ト駆動部及びデ−タ駆動部を含む。ゲ−ト駆動部は画素をオン又はオフするゲ−ト信号をゲ−ト線に印加し、デ−タ駆動部は映像デ−タをデ−タ電圧に変換した後、これをデ−タ線に印加する。 In general, a display device includes a gate driver and a data driver. The gate driving unit applies a gate signal for turning on or off the pixel to the gate line, and the data driving unit converts the video data into a data voltage and then converts the data to the data voltage. Apply to the wire.
本発明による一実施形態は、スリムベ−ゼル（ｓｌｉｍ ｂｅｚｅｌ）を適用できるゲ−ト駆動部を提供する。
また、本発明による一実施形態は、ゲ−トオンタイミング（ｇａｔｅ−ｏｎ ｔｉｍｉｎｇ）を調節できるゲ−ト駆動部を提供する。
また、本発明による一実施形態は、放電タイミング（ｄｉｓｃｈａｒｇｉｎｇ ｔｉｍｉｎｇ）を調節できるゲ−ト駆動部を提供する。
さらに、本発明による一実施形態は、立体映像表示装置に適用できるゲ−ト駆動部を提供する。
上記記課題以外にも、具体的に言及されていない他の課題を達成するために用いることができる。
An embodiment of the present invention provides a gate driving unit to which a slim bezel can be applied.
In addition, an embodiment of the present invention provides a gate driver that can adjust gate-on timing.
In addition, an embodiment of the present invention provides a gate driver that can adjust a discharge timing.
Furthermore, an embodiment of the present invention provides a gate driving unit that can be applied to a stereoscopic image display device.
In addition to the above problems, the present invention can be used to achieve other problems not specifically mentioned.
本発明に係るゲ−ト駆動部は、二つ以上の走査開始信号（ｓｃａｎｎｉｎｇ ｓｔａｒｔｉｎｇ ｓｉｇｎａｌ）の入力を受け、前記走査開始信号の各々に対応する二つ以上のクロック制御信号（ｃｌｏｃｋ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）の入力を受け、そして複数のゲ−トオン電圧（ｇａｔｅ−ｏｎ ｖｏｌｔａｇｅ）を出力するゲ−ト集積回路チップ（ｇａｔｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｃｈｉｐ）を含む。
前記二つ以上の走査開始信号のタイミングは互いに独立的であり、前記二つ以上のクロック制御信号のタイミングは互いに独立的である。
The gate driver according to the present invention receives two or more scanning start signals and receives two or more clock control signals corresponding to each of the scan start signals. It includes a gate integrated circuit chip that receives input and outputs a plurality of gate-on voltages.
The timings of the two or more scanning start signals are independent of each other, and the timings of the two or more clock control signals are independent of each other.
前記走査開始信号がハイレベルである区間内に前記クロック制御信号が上昇タイミングを有することができる。
前記複数のゲ−トオン電圧は、前記クロック制御信号に同期化されていることができる。
前記複数のゲ−トオン電圧は互いに重畳することができる。
The clock control signal may have a rising timing within a period in which the scan start signal is at a high level.
The plurality of gate-on voltages may be synchronized with the clock control signal.
The plurality of gate-on voltages can be superimposed on each other.
前記ゲ−ト集積回路チップは、第１走査開始信号及び第１クロック制御信号が入力される第１シフトレジスタ、第１走査開始信号及び第２クロック制御信号が入力される第２シフトレジスタ、第２走査開始信号及び第３クロック制御信号が入力される第３シフトレジスタ、そして第２走査開始信号及び第４クロック制御信号が入力される第４シフトレジスタを含むことができる。
前記第１走査開始信号に対応して前記第１クロック制御信号と前記第２クロック制御信号が発生でき、前記第２走査開始信号に対応して前記第３クロック制御信号と前記第４クロック制御信号が発生できる。
前記第１走査開始信号がハイレベルである区間内に前記第１クロック制御信号と前記第２クロック制御信号が上昇タイミングを有することができ、前記第２走査開始信号がハイレベルである区間内に前記第３クロック制御信号と前記第４クロック制御信号が上昇タイミングを有することができる。
前記ゲ−ト集積回路チップは、順次に位置する第１ゲ−ト線、第２ゲ−ト線、第３ゲ−ト線、及び第４ゲ−ト線に各々入力される第１ゲ−トオン電圧、第２ゲ−トオン電圧、第３ゲ−トオン電圧、及び第４ゲ−トオン電圧を出力することができる。前記第１ゲ−トオン電圧は前記第１クロック制御信号に同期化されていることができ、前記第２ゲ−トオン電圧は前記第３クロック制御信号に同期化されていることができ、前記第３ゲ−トオン電圧は前記第２クロック制御信号に同期化されていることができ、前記第４ゲ−トオン電圧は前記第４クロック制御信号に同期化されていることができる。
The gate integrated circuit chip includes a first shift register to which a first scan start signal and a first clock control signal are input, a second shift register to which a first scan start signal and a second clock control signal are input, A third shift register to which the second scan start signal and the third clock control signal are input and a fourth shift register to which the second scan start signal and the fourth clock control signal are input can be included.
The first clock control signal and the second clock control signal can be generated corresponding to the first scan start signal, and the third clock control signal and the fourth clock control signal can be generated corresponding to the second scan start signal. Can occur.
The first clock control signal and the second clock control signal may have a rising timing within a period in which the first scan start signal is at a high level, and within a period in which the second scan start signal is at a high level. The third clock control signal and the fourth clock control signal may have a rising timing.
The gate integrated circuit chip has a first gate input to a first gate line, a second gate line, a third gate line, and a fourth gate line which are sequentially positioned. A to-on voltage, a second gate-on voltage, a third gate-on voltage, and a fourth gate-on voltage can be output. The first gate-on voltage may be synchronized with the first clock control signal, the second gate-on voltage may be synchronized with the third clock control signal, and the first gate-on voltage may be synchronized with the third clock control signal. The three gate-on voltage may be synchronized with the second clock control signal, and the fourth gate-on voltage may be synchronized with the fourth clock control signal.
前記ゲ−ト集積回路チップは、前記走査開始信号及び前記クロック制御信号が入力されるシフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、レベルシフタ（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）、及び前記ゲ−トオン電圧を出力するバッファ（ｂｕｆｆｅｒ）を含むことができる。
前記ゲ−ト集積回路チップは論理積素子（ＡＮＤ ｇａｔｅ）をさらに含むことができる。
The gate integrated circuit chip includes a shift register to which the scan start signal and the clock control signal are input, a level shifter, and a buffer for outputting the gate-on voltage. be able to.
The gate integrated circuit chip may further include an AND element.
液晶表示装置は、第１ゲ−ト線及び第１デ−タ線に接続される第１スイッチング素子、前記第１ゲ−ト線及び前記第１デ−タ線に接続される第２スイッチング素子、前記第１スイッチング素子に接続される第１副画素電極、前記第２スイッチング素子に接続される第２副画素電極、前記第２副画素電極と第１電荷共有線（ｃｈａｒｇｅ ｓｈａｒｉｎｇ ｌ ｉｎｅ）に接続される第３スイッチング素子、前記第３スイッチング素子に接続される変換キャパシタ、及び二つ以上の走査開始信号の入力を受け、前記走査開始信号の各々に対応する二つ以上のクロック制御信号の入力を受け、そして複数のゲ−トオン電圧を出力するゲ−ト集積回路チップを含む。
前記二つ以上の走査開始信号のタイミングは互いに独立的であり、前記二つ以上のクロック制御信号のタイミングは互いに独立的である。
The liquid crystal display device includes a first switching element connected to the first gate line and the first data line, and a second switching element connected to the first gate line and the first data line. , A first subpixel electrode connected to the first switching element, a second subpixel electrode connected to the second switching element, a second subpixel electrode and a first charge sharing line. The third switching element to be connected, the conversion capacitor connected to the third switching element, and two or more scan start signals are input, and two or more clock control signals corresponding to each of the scan start signals are received. It includes a gate integrated circuit chip that receives input and outputs a plurality of gate-on voltages.
The timings of the two or more scanning start signals are independent of each other, and the timings of the two or more clock control signals are independent of each other.
前記第１ゲ−ト線に印加される第１ゲ−トオン電圧は第１クロック制御信号に同期化されていることができ、前記第１電荷共有線に印加される第２ゲ−トオン電圧は第２クロック制御信号に同期化されていることができる。 The first gate-on voltage applied to the first gate line may be synchronized with a first clock control signal, and the second gate-on voltage applied to the first charge sharing line may be It can be synchronized to the second clock control signal.
前記第１クロック制御信号の上昇タイミングは第１走査開始信号がハイレベルである区間内に発生でき、前記第２クロック制御信号の上昇タイミングは第２走査開始信号がハイレベルである区間内に発生できる。
前記第１ゲ−ト線に隣接して位置する第２ゲ−ト線に印加される第３ゲ−トオン電圧と、前記第１ゲ−トオン電圧の上昇タイミングとは互いに異なることができ、前記第１電荷共有線に隣接して位置する第２電荷共有線に印加される第４ゲ−トオン電圧と、前記第２ゲ−トオン電圧の上昇タイミングとは互いに異なることができる。
前記第１デ−タ線に隣接して位置する第２デ−タ線と前記第２デ−タ線に隣接して位置する第３デ−タ線との間には、副画素電極が位置しないことがある。
前記第１ゲ−ト線に隣接して位置する第２ゲ−ト線に印加される第３ゲ−トオン電圧と前記第１ゲ−トオン電圧は同時に印加でき、前記第１電荷共有線に隣接して位置する第２電荷共有線に印加される第４ゲ−トオン電圧と前記第２ゲ−トオン電圧は同時に印加できる。
The rising timing of the first clock control signal can be generated in a section in which the first scanning start signal is at a high level, and the rising timing of the second clock control signal is generated in a section in which the second scanning start signal is at a high level. it can.
The third gate-on voltage applied to the second gate line located adjacent to the first gate line may be different from the rising timing of the first gate-on voltage, The fourth gate-on voltage applied to the second charge-sharing line located adjacent to the first charge-sharing line may be different from the rising timing of the second gate-on voltage.
A sub-pixel electrode is located between a second data line located adjacent to the first data line and a third data line located adjacent to the second data line. There are things that do not.
The third gate-on voltage and the first gate-on voltage applied to the second gate line located adjacent to the first gate line can be applied simultaneously, and are adjacent to the first charge sharing line. The fourth gate-on voltage applied to the second charge sharing line positioned at the same time and the second gate-on voltage can be applied simultaneously.
前記第１ゲ−ト線に印加される第１ゲ−トオン電圧と、前記第１ゲ−ト線に隣接して位置する第２ゲ−ト線に印加される第３ゲ−トオン電圧とは、互いに重畳することができる。
液晶表示装置は１０ｍｍ以下の幅を有するベ−ゼル（ｂｅｚｅｌ）をさらに含むことができる。
液晶表示装置は、左眼映像（ｌｅｆｔ ｅｙｅ ｉｍａｇｅ）及び右眼映像（ｒｉｇｈｔｅｙｅ ｉｍａｇｅ）を含む３Ｄ映像を出力することができる。
The first gate-on voltage applied to the first gate line and the third gate-on voltage applied to the second gate line located adjacent to the first gate line are: Can be superimposed on each other.
The liquid crystal display device may further include a bezel having a width of 10 mm or less.
The liquid crystal display device can output a 3D image including a left eye image and a right eye image.
前記第１ゲ−ト線に印加される第１ゲ−トオン電圧は第１クロック制御信号に同期化されていることができ、前記第１電荷共有線に印加される第２ゲ−トオン電圧は第２クロック制御信号に同期化されていることができる。
前記第１ゲ−ト線に隣接して位置する第２ゲ−ト線に印加される第３ゲ−トオン電圧と前記第１ゲ−トオン電圧は同時に印加でき、前記第１電荷共有線に隣接して位置する第２電荷共有線に印加される第４ゲ−トオン電圧と前記第２ゲ−トオン電圧は同時に印加できる。
The first gate-on voltage applied to the first gate line may be synchronized with a first clock control signal, and the second gate-on voltage applied to the first charge sharing line may be It can be synchronized to the second clock control signal.
The third gate-on voltage and the first gate-on voltage applied to the second gate line located adjacent to the first gate line can be applied simultaneously, and are adjacent to the first charge sharing line. The fourth gate-on voltage applied to the second charge sharing line positioned at the same time and the second gate-on voltage can be applied simultaneously.
本発明によれば、スリムベ−ゼルが適用でき、放電タイミングを調節することができ、ゲ−トオンタイミングを調節することができ、立体映像表示装置に適用可能である、ゲ−ト駆動部及びこれを含む液晶表示装置が提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the gate drive part which can apply a slim bezel, can adjust discharge timing, can adjust gate on timing, and is applicable to a three-dimensional-video display apparatus, and this Can be provided.
添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。本発明は種々の異なる形態に実現でき、ここで説明する実施形態に限られない。図面において、本発明を明確に説明するために説明上不必要な部分は省略し、明細書の全体にわたって同一又は類似する構成要素に対しては同一の図面符号が付けた。また、広く知られている公知技術の場合、その具体的な説明は省略する。 DETAILED DESCRIPTION Exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily implement the embodiments. The invention can be implemented in a variety of different forms and is not limited to the embodiments described herein. In the drawings, parts unnecessary for the description are omitted in order to clearly describe the present invention, and the same or similar components are denoted by the same reference numerals throughout the specification. Further, in the case of a publicly known technique, a specific description thereof is omitted.
図面において種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の「すぐ上」にあるという時には、中間に他の部分がないことを意味する。 In the drawings, the thickness is shown enlarged to clearly show the various layers and regions. Similar parts throughout the specification have been given the same reference numerals. When a layer, membrane, region, plate, etc. is “on top” of another part, this is not only when it is “immediately above” another part, but also when there is another part in the middle Including. On the other hand, when a certain part is “just above” another part, it means that there is no other part in the middle.
図１は、本発明の一実施形態による表示装置のブロック図であり、図２は、本発明の一実施形態によるゲ−ト駆動部のブロック図であり、図３は、本発明の一実施形態によるゲ−ト駆動部の信号波形を示す図面であり、図４は、本発明の一実施形態によるゲ−ト駆動部の信号波形を示す図面である。 FIG. 1 is a block diagram of a display device according to an embodiment of the present invention, FIG. 2 is a block diagram of a gate driving unit according to an embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. FIG. 4 is a diagram illustrating a signal waveform of a gate driving unit according to an embodiment, and FIG. 4 is a diagram illustrating a signal waveform of a gate driving unit according to an embodiment of the present invention.
図１を参照すると、表示装置は、表示板組立体（ｄｉｓｐｌａｙ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００及びこれと接続されたゲ−ト駆動部４００とデ−タ駆動部５００、デ−タ駆動部５００に接続された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。
Referring to FIG. 1, the display device is connected to a
表示板組立体３００としては、液晶表示板組立体、有機発光表示板組立体、プラズマ表示板組立体、又は、その他の多様な種類の表示装置が適用できる。以下、表示板組立体３００が液晶表示板組立体と仮定して説明するが、特にこれに限られない。
As the
表示装置の上部のゲ−ト線から下部のゲ−ト線まで順次にゲ−トオン信号（Ｖｇ）が印加される。例えば、表示装置は映像を下記のように表示することができる。順次にゲ−ト線にゲ−トオン電圧（Ｖｏｎ）を印加して、当該ゲ−ト線に接続されているスイッチング素子を通じて画素電極にデ−タ電圧（Ｖｄ）を印加する。この時、印加されるデ−タ電圧（Ｖｄ）は映像を表現するためのデ−タ電圧であり、印加されたデ−タ電圧（Ｖｄ）はストレ−ジキャパシタによって或る一定時間維持される。一方、ゲ−ト線にゲ−トオフ電圧（Ｖｏｆｆ）を印加して当該ゲ−ト線に接続されているスイッチング素子をオフできる。 A gate-on signal (Vg) is sequentially applied from the upper gate line to the lower gate line of the display device. For example, the display device can display an image as follows. A gate-on voltage (Von) is sequentially applied to the gate line, and a data voltage (Vd) is applied to the pixel electrode through a switching element connected to the gate line. At this time, the applied data voltage (Vd) is a data voltage for expressing an image, and the applied data voltage (Vd) is maintained for a certain period of time by the storage capacitor. . On the other hand, a switching element connected to the gate line can be turned off by applying a gate-off voltage (Voff) to the gate line.
表示板組立体３００は、等価回路として見れば、複数の信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）と、これに接続されている複数の画素（ＰＸ）を含む。
When viewed as an equivalent circuit, the
信号線（Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ）は、ゲ−ト信号を伝達する複数のゲ−ト線（Ｇ１〜Ｇｎ）と、デ−タ信号を伝達する複数のデ−タ線（Ｄ１〜Ｄｍ）を含む。 The signal lines (G1 to Gn, D1 to Dm) are a plurality of gate lines (G1 to Gn) for transmitting gate signals and a plurality of data lines (D1 to Dm) for transmitting data signals. )including.
各画素（ＰＸ）、例えば、ｉ番目（ｉ＝１、２、．．．、ｎ）のゲ−ト線（Ｇｉ）と、ｊ番目（ｊ＝１、２、．．．、ｍ）のデ−タ線（Ｄｊ）に接続されている画素（ＰＸ）は、信号線（Ｇｉ、Ｄｊ）に接続されているスイッチング素子と、これに接続された液晶キャパシタを含む。また、画素（ＰＸ）はストレ−ジキャパシタを選択的に含む。さらに各画素（ＰＸ）は複数の副画素を選択的に含む。スイッチング素子は三端子素子であって、その制御端子はゲ−ト線（Ｇｉ）と接続されており、入力端子はデ−タ線（Ｄｊ）と接続されており、出力端子は液晶キャパシタ及びストレ−ジキャパシタと接続されている。
画素（ＰＸ）、信号線（Ｇｉ、Ｄｊ）、スイッチング素子の接続関係は、上述のように、一つの画素が一つのデ−タ線と一つのデ−タ線に接続される方式の外、二つの画素が一つのゲ−ト線を共有する方式、二つの画素が一つのデ−タ線を共有する方式など、多様な変形が可能である。
Each pixel (PX), for example, the i-th (i = 1, 2,..., N) gate line (Gi) and j-th (j = 1, 2,..., M) The pixel (PX) connected to the data line (Dj) includes a switching element connected to the signal line (Gi, Dj) and a liquid crystal capacitor connected to the switching element. Further, the pixel (PX) selectively includes a storage capacitor. Further, each pixel (PX) selectively includes a plurality of subpixels. The switching element is a three-terminal element, its control terminal is connected to a gate line (Gi), its input terminal is connected to a data line (Dj), and its output terminal is a liquid crystal capacitor and a strainer. -It is connected to a dicapacitor.
As described above, the connection relationship between the pixel (PX), the signal line (Gi, Dj), and the switching element is other than the method in which one pixel is connected to one data line and one data line. Various modifications such as a method in which two pixels share one gate line and a method in which two pixels share one data line are possible.
液晶キャパシタは、画素電極（図示せず）と共通電極（図示せず）を二つの端子とし、液晶層（図示せず）は誘電体として機能する。 The liquid crystal capacitor has a pixel electrode (not shown) and a common electrode (not shown) as two terminals, and a liquid crystal layer (not shown) functions as a dielectric.
液晶キャパシタの補助的な役割を果たすストレ−ジキャパシタは、ゲ−ト線とデ−タ線以外に、別個の信号線（図示せず）と画素電極が絶縁体を介在して重畳して形成され、この別個の信号線には共通電圧などの定められた電圧が印加される。しかしストレ−ジキャパシタは、画素電極が絶縁体を媒介としてすぐ上部のゲ−ト線、即ち、前段ゲ−ト線と重畳して形成することができる。 A storage capacitor serving as an auxiliary function of a liquid crystal capacitor is formed by overlapping a separate signal line (not shown) and a pixel electrode with an insulator in addition to a gate line and a data line. A predetermined voltage such as a common voltage is applied to the separate signal lines. However, the storage capacitor can be formed so that the pixel electrode overlaps with the gate line immediately above, that is, the previous gate line through an insulator.
一方、色表示を実現するためには、各画素（ＰＸ）が三原色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固定的に表示するか（空間分割）、又は、各画素（ＰＸ）が三原色のうちの一つを時間により交互に表示して（時間分割）、これら三原色の空間的、又は時間的な合成によって所望の色が認識される。三原色の例としては赤色、緑色、青色の組が挙げられる。 On the other hand, in order to realize color display, each pixel (PX) displays one of the three primary colors (primary color) in a fixed manner (space division), or each pixel (PX) has one of the three primary colors. One of these colors is alternately displayed by time (time division), and a desired color is recognized by combining these three primary colors spatially or temporally. Examples of the three primary colors include red, green, and blue.
信号制御部６００は、外部のグラフィックス制御器（図示せず）から入力映像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号、例えば、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、デ−タイネ−ブル信号（ＤＥ）などの提供を受ける。
The
入力映像信号（Ｒ、Ｇ、Ｂ）は２Ｄ映像、又は３Ｄ映像である。ここで２Ｄ映像とは、観察者が表示装置から出力される映像について立体感を認知できない、通常のソ−スデ−タ（ｎｏｒｍａｌ ｓｏｕｒｃｅ ｄａｔａ）を意味する。３Ｄ映像とは、観察者が表示装置から出力される映像について立体感を認知できるソ−スデ−タを意味し、例えば、左眼映像（ｌｅｆｔ ｅｙｅ ｉｍａｇｅ）と右眼映像（ｒｉｇｈｔ ｅｙｅ ｉｍａｇｅ）がある。 The input video signal (R, G, B) is 2D video or 3D video. Here, the 2D video means normal source data (normal source data) in which the observer cannot perceive the stereoscopic effect of the video output from the display device. The 3D image means source data that allows the observer to recognize the stereoscopic effect of the image output from the display device. For example, the left eye image and the right eye image There is.
信号制御部６００は、例えば入力映像信号（Ｒ、Ｇ、Ｂ）と入力制御信号に基づいて映像信号（Ｒ、Ｇ、Ｂ）を表示板組立体３００の動作条件に合うように適切に処理して得られる映像デ−タ（ＤＡＴ）と、デ−タ制御信号（ＣＯＮＴ２）と、をデ−タ駆動部５００に提供する。ここで映像信号（Ｒ、Ｇ、Ｂ）の処理は、表示板組立体３００の画素配列に合わせて映像デ−タ（Ｒ、Ｇ、Ｂ）を再配列する動作を含む。
For example, the
また、信号制御部６００は少なくとも一つのゲ−ト制御信号（ＣＯＮＴ１）をゲ−ト駆動部４００に提供する。例えば、ゲ−ト制御信号（ＣＯＮＴ１）は、走査開始を指示する少なくとも一つの走査開始信号（ＳＴＶ１、ＳＴＶ２）、ゲ−トオン電圧（Ｖｏｎ）の出力時間を制御する少なくとも一つのクロック制御信号（ＣＰＶ１〜ＣＰＶ４）を含む。
その他にも、ゲ−ト制御信号（ＣＯＮＴ１）は、ゲ−トオン電圧（Ｖｏｎ）の持続時間を限定する少なくとも一つのクロックイネ−ブル信号、及び少なくとも一つのクロック信号などを含むことができる。
In addition, the
In addition, the gate control signal CONT1 may include at least one clock enable signal that limits the duration of the gate-on voltage Von, and at least one clock signal.
デ−タ制御信号（ＣＯＮＴ２）は、一群の画素に対するデ−タの伝送の開始を報知する水平同期開始信号と、デ−タ線（Ｄ１〜Ｄｍ）に当該デ−タ電圧の印加を指示するロ−ド信号及びデ−タクロック信号を含む。デ−タ制御信号（ＣＯＮＴ２）は、また、共通電圧に対するデ−タ電圧の極性（以下、共通電圧に対するデ−タ電圧の極性を略してデ−タ電圧の極性という）を反転させる反転信号を含むことができる。
デ−タ制御信号（ＣＯＮＴ２）により、デ−タ駆動部５００は一行の画素に対する映像デ−タ（ＤＡＴ）集合を受信し、階調電圧生成部８００からの階調電圧のうちの各映像デ−タ（ＤＡＴ）に対応する階調電圧を選択することができる。デ−タ駆動部５００は映像デ−タ（ＤＡＴ）を当該デ−タ電圧に変換した後、これを当該デ−タ線（Ｄ１〜Ｄｍ）に印加することができる。
The data control signal (CONT2) instructs the application of the data voltage to the data line (D1 to Dm) and the horizontal synchronization start signal for informing the start of data transmission to a group of pixels. Includes a load signal and a data clock signal. The data control signal (CONT2) is an inverted signal that inverts the polarity of the data voltage with respect to the common voltage (hereinafter, the polarity of the data voltage with respect to the common voltage is abbreviated as the polarity of the data voltage). Can be included.
In response to the data control signal (CONT2), the
ゲ−ト駆動部４００は信号制御部６００によってゲ−ト電圧（Ｖｇ）を印加し、ゲ−ト電圧（Ｖｇ）は、ゲ−トオン電圧（Ｖｏｎ）又はゲ−トオフ電圧（Ｖｏｆｆ）の２値をとる。ゲ−トオン電圧（Ｖｏｎ）がゲ−ト線（Ｇ１〜Ｇｎ）に印加されると、ゲ−ト線（Ｇ１〜Ｇｎ）に接続されたスイッチング素子が導通し、デ−タ線（Ｄ１〜Ｄｍ）に印加されたデ−タ電圧（Ｖｄ）が導通したスイッチング素子を通じて当該画素に印加される。
The
画素に印加されたデ−タ電圧（Ｖｄ）と共通電圧との差は画素電圧として現れる。例えば、液晶表示装置の場合、液晶分子は画素電圧の大きさによってその配列を異ならせ、これによって液晶層を通過する光の偏光が変化する。このような偏光の変化は表示板に付着した偏光子によって光の透過率の変化として現れる。 The difference between the data voltage (Vd) applied to the pixel and the common voltage appears as a pixel voltage. For example, in the case of a liquid crystal display device, the arrangement of liquid crystal molecules varies depending on the magnitude of the pixel voltage, thereby changing the polarization of light passing through the liquid crystal layer. Such a change in polarization appears as a change in light transmittance by the polarizer attached to the display panel.
このようなゲ−ト駆動部４００、デ−タ駆動部５００、信号制御部６００、及び階調電圧生成部８００の各々は、少なくとも一つの集積回路チップの形態で表示板組立体３００の上に直接装着されるか、フレキシブル印刷回路フィルム（図示せず）の上に装着されて、ＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で表示板組立体３００に付着されるか、別途の印刷回路基板（図示せず）の上に装着される。
また、ゲ−ト駆動部４００、デ−タ駆動部５００、信号制御部６００、及び階調電圧生成部８００は単一チップに集積でき、この場合、これらのうちの少なくとも一つ又はこれらを構成する少なくとも一つの回路素子が単一チップの外側にあり得る。
Each of the
In addition, the
図２を参照すると、ゲ−ト駆動部４００は、少なくとも一つのシフトレジスタ４１０、少なくとも一つの論理積素子（ＡＮＤゲ−ト）４２０、少なくとも一つのレベルシフタ４３０、及び少なくとも一つのバッファ４４０を含む。ここでシフトレジスタ４１０は論理積素子４２０を含む場合もある。ゲ−ト駆動部４００は種々の回路素子が具現されている少なくとも一つの集積回路チップを含み、このようなゲ−ト集積回路チップは、ゲ−ト駆動部の種々の回路素子が表示板組立体に個別に集積されている場合と比較してゲ−ト駆動部のサイズが小さいので、小さい幅を有するスリムベ−ゼル（ｓｌｉｍ ｂｅｚｅｌ）を有する表示装置に適用できる。例えば、ゲ−ト集積回路チップを含む表示装置のスリムベ−ゼルの幅は１０ｍｍ以下にできるのに対して、表示板組立体にゲ−ト駆動部の種々の回路素子が個別に集積されている表示装置のベ−ゼルの幅は通常、１０ｍｍ以上である。ここでベ−ゼルとは、表示板組立体を囲んで固定する枠、即ち、上部及び下部シャ−シ（ｃｈａｓｓｉｓ）を意味する。
Referring to FIG. 2, the
シフトレジスタ４１０は信号制御部６００からの走査開始信号（ＳＴＶ１、ＳＴＶ２）及びクロック制御信号（ＣＰＶ１〜ＣＰＶ４）に基づいてタ−ンオンし、パルス幅などの特性が適切に制御されたパルス信号を出力する。
The
複数のシフトレジスタ４１０は、二つの走査開始信号のいずれかに基づいて互いに独立的に駆動され、さらに、各々の走査開始信号に対応して互いに独立的に発生する二つのクロック制御信号のいずれかにより駆動される。例えば、（２ｎ−１）番目シフトレジスタ（ＳＲ１、ＳＲ３、ＳＲ５、ＳＲ７）は第１走査開始信号（ＳＴＶ１）に基づいて駆動され、（２ｎ）番目シフトレジスタ（ＳＲ２、ＳＲ４、ＳＲ６、ＳＲ８）は第２走査開始信号（ＳＴＶ２）に基づいて駆動される（ｎは自然数）。
二つの走査開始信号のタイミングは互いに独立的であり得（例えば、後述の図３参照）、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが適切に調節でき、ゲ−トオン電圧（Ｖｏｎ）の最適のタイミングが設計できる。さらに、一つの走査開始信号に対応する二つのクロック制御信号のタイミングは互いに独立的であり得、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが重畳して設計でき（例えば、後述の図４参照）、充電時間の確保によって表示装置の画質が改善される。
その他にも、複数のシフトレジスタ４１０は互いに独立的に駆動される走査開始信号を三つ以上含むことができ（例えば、後述の図１０参照）、一つの走査開始信号に対応して独立的に発生するクロック制御信号は三つ以上であり得る。シフトレジスタ４１０は走査開始信号に対する入力端子と出力端子を二対以上含むことができる。
The plurality of
The timings of the two scanning start signals can be independent of each other (see, for example, FIG. 3 described later), and thereby the timing of the gate-on voltage (Von) can be adjusted appropriately, and the optimum gate-on voltage (Von) can be adjusted. The timing can be designed. Furthermore, the timings of the two clock control signals corresponding to one scanning start signal can be independent of each other, so that the timing of the gate-on voltage (Von) can be designed to overlap (for example, see FIG. 4 described later). ), Ensuring the charging time improves the image quality of the display device.
In addition, the plurality of
クロック制御信号（ＣＰＶ１〜ＣＰＶ４）とシフトレジスタ４１０からの出力信号（Ｏ）は論理積素子４２０に入力される。
The clock control signals (CPV1 to CPV4) and the output signal (O) from the
論理積素子４２０からの出力信号はレベルシフタ４３０に入力される。レベルシフタ４３０は入力信号を、スイッチング素子をオン又はオフできる電圧レベルを有する信号に変換する。
An output signal from the AND
レベルシフタ４３０からの出力信号はバッファ４４０に入力される。バッファ４４０はゲ−ト線（Ｇ１〜Ｇｎ）を適切に駆動するように入力信号をバッファリング（ｂｕｆｆｅｒｉｎｇ）する。
An output signal from the
バッファ４４０からの出力信号はゲ−ト線（Ｇ１〜Ｇｎ）に入力される。
An output signal from the
図３を参照すると、第１走査開始信号（ＳＴＶ１）がハイレベルである区間内のいずれかのタイミングで、第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）がハイレベルになる。第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）のタイミングは互いに独立的であり得る。例えば、第１クロック制御信号（ＣＰＶ１）の上昇タイミングと第２クロック制御信号（ＣＰＶ２）の上昇タイミングとの間隔及び順序は、第１走査開始信号（ＳＴＶ１）がハイレベルである区間内で適切に調節可能である。 Referring to FIG. 3, the first clock control signal (CPV1) and the second clock control signal (CPV2) become high level at any timing within a period in which the first scanning start signal (STV1) is high level. . The timings of the first clock control signal (CPV1) and the second clock control signal (CPV2) may be independent of each other. For example, the interval and order of the rising timing of the first clock control signal (CPV1) and the rising timing of the second clock control signal (CPV2) are appropriately set within the interval in which the first scanning start signal (STV1) is at a high level. Adjustable.
（４ｎ−３）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第１クロック制御信号（ＣＰＶ１）に同期化されており、（４ｎ−１）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第２クロック制御信号（ＣＰＶ２）に同期化されている（ｎは自然数）。例えば、第１ゲ−ト線（Ｇ１）のゲ−トオン電圧（Ｖｏｎ）は第１クロック制御信号（ＣＰＶ１）の一番目のパルスに同期されており、第３ゲ−ト線（Ｇ３）のゲ−トオン電圧（Ｖｏｎ）は第２クロック制御信号（ＣＰＶ２）の一番目のパルスに同期化されている。 The gate-on voltage (Von) of the (4n-3) th gate line is synchronized with the first clock control signal (CPV1), and the gate-on voltage (4n-1) th gate line ( Von) is synchronized with the second clock control signal (CPV2) (n is a natural number). For example, the gate-on voltage (Von) of the first gate line (G1) is synchronized with the first pulse of the first clock control signal (CPV1), and the gate of the third gate line (G3). The toon voltage (Von) is synchronized with the first pulse of the second clock control signal (CPV2).
第２走査開始信号（ＳＴＶ２）がハイレベルである区間内のいずれかのタイミングで、第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）がハイレベルになる。第２走査開始信号（ＳＴＶ２）のタイミングは第１走査開始信号（ＳＴＶ１）のタイミングと独立的であり得る。第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）のタイミングは互いに独立的であり得る。例えば、第３クロック制御信号（ＣＰＶ３）の上昇タイミングと第４クロック制御信号（ＣＰＶ４）の上昇タイミングとの間隔及び順序は第２走査開始信号（ＳＴＶ２）がハイレベルである区間内で適切に調節可能である。 The third clock control signal (CPV3) and the fourth clock control signal (CPV4) become high level at any timing within the interval in which the second scanning start signal (STV2) is high level. The timing of the second scan start signal (STV2) may be independent of the timing of the first scan start signal (STV1). The timings of the third clock control signal (CPV3) and the fourth clock control signal (CPV4) may be independent of each other. For example, the interval and order of the rising timing of the third clock control signal (CPV3) and the rising timing of the fourth clock control signal (CPV4) are appropriately adjusted within the interval in which the second scanning start signal (STV2) is at a high level. Is possible.
（４ｎ−２）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第３クロック制御信号（ＣＰＶ３）に同期化されており、（４ｎ）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第４クロック制御信号（ＣＰＶ４）に同期化されている（ｎは自然数）。例えば、第２ゲ−ト線（Ｇ２の）ゲ−トオン電圧（Ｖｏｎ）は第３クロック制御信号（ＣＰＶ３）の三番目パルスに同期化されており、第４ゲ−ト線（Ｇ４）のゲ−トオン電圧（Ｖｏｎ）は第４クロック制御信号（ＣＰＶ４）の三番目パルスに同期化されている。 The gate-on voltage (Von) of the (4n-2) th gate line is synchronized with the third clock control signal (CPV3), and the gate-on voltage (Von) of the (4n) th gate line. Is synchronized with the fourth clock control signal (CPV4) (n is a natural number). For example, the gate-on voltage (Von) of the second gate line (G2) is synchronized with the third pulse of the third clock control signal (CPV3), and the gate of the fourth gate line (G4). The toon voltage (Von) is synchronized with the third pulse of the fourth clock control signal (CPV4).
図４を参照すると、二つのゲ−ト線、例えば、Ｇ１（第（４ｎ−３）番目ゲ−ト線）とＧ３（第（４ｎ−１）番目ゲ−ト線）、のゲ−トオン電圧が互いに重畳し、このようなゲ−トオン電圧の重畳は２４０Ｈｚ又は４８０Ｈｚのような高い駆動周波数を有する表示装置の充電時間を増加させることによって、表示装置の画質を改善できる。図３での信号波形図とは異なって、図４では第１走査開始信号（ＳＴＶ１）ハイレベルである区間内に発生した第１クロック制御信号（ＣＰＶ１）の一番目のパルスと第２クロック制御信号（ＣＰＶ２）の一番目のパルスとが重畳し、これによって（４ｎ−３）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）と（４ｎ−１）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）とが重畳する（ｎは自然数）。
また、第２走査開始信号（ＳＴＶ２）がハイレベルである区間内に発生した第３クロック制御信号（ＣＰＶ３）の三番目パルスと第４クロック制御信号（ＣＰＶ４）の三番目パルスとが重畳し、これによって（４ｎ−２）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）と（４ｎ）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）とが重畳する（ｎは自然数）。例えば、第一ゲ−ト線（Ｇ１）に印加されるゲ−トオン電圧（Ｖｏｎ）と第３ゲ−ト線（Ｇ３）に印加されるゲ−トオン電圧（Ｖｏｎ）とが重畳し、第３ゲ−ト線（Ｇ３）に印加されるゲ−トオン電圧（Ｖｏｎ）と第５ゲ−ト線（Ｇ５）に印加されるゲ−トオン電圧（Ｖｏｎ）とが重畳し、第５ゲ−ト線（Ｇ５）に印加されるゲ−トオン電圧（Ｖｏｎ）と第７ゲ−ト線（Ｇ７）に印加されるゲ−トオン電圧（Ｖｏｎ）とが重畳する。
また、第２ゲ−ト線（Ｇ２）に印加されるゲ−トオン電圧（Ｖｏｎ）と第４ゲ−ト線（Ｇ４）に印加されるゲ−トオン電圧（Ｖｏｎ）とが重畳し、第４ゲ−ト線（Ｇ４）に印加されるゲ−トオン電圧（Ｖｏｎ）と第６ゲ−ト線（Ｇ６）に印加されるゲ−トオン電圧（Ｖｏｎ）とが重畳し、第６ゲ−ト線（Ｇ６）に印加されるゲ−トオン電圧（Ｖｏｎ）と第８ゲ−ト線（Ｇ８）に印加されるゲ−トオン電圧（Ｖｏｎ）とが重畳する。
Referring to FIG. 4, the gate-on voltages of two gate lines, for example, G1 ((4n-3) th gate line) and G3 ((4n-1) th gate line). Are superimposed on each other, and such gate-on voltage superposition can improve the image quality of the display device by increasing the charging time of the display device having a high driving frequency such as 240 Hz or 480 Hz. Unlike the signal waveform diagram in FIG. 3, in FIG. 4, the first pulse and the second clock control of the first clock control signal (CPV1) generated in the section where the first scan start signal (STV1) is at the high level. The first pulse of the signal (CPV2) is superimposed, whereby the gate-on voltage (Von) of the (4n-3) th gate line and the gate-on voltage of the (4n-1) th gate line. (Von) overlaps (n is a natural number).
Also, the third pulse of the third clock control signal (CPV3) and the third pulse of the fourth clock control signal (CPV4) generated in the section where the second scanning start signal (STV2) is at the high level are superimposed, As a result, the gate-on voltage (Von) of the (4n-2) th gate line and the gate-on voltage (Von) of the (4n) th gate line are superimposed (n is a natural number). For example, the gate-on voltage (Von) applied to the first gate line (G1) and the gate-on voltage (Von) applied to the third gate line (G3) are overlapped, and the third The gate-on voltage (Von) applied to the gate line (G3) and the gate-on voltage (Von) applied to the fifth gate line (G5) are superposed to form a fifth gate line. The gate-on voltage (Von) applied to (G5) and the gate-on voltage (Von) applied to the seventh gate line (G7) are superimposed.
In addition, the gate-on voltage (Von) applied to the second gate line (G2) and the gate-on voltage (Von) applied to the fourth gate line (G4) are superimposed, and the fourth The gate-on voltage (Von) applied to the gate line (G4) and the gate-on voltage (Von) applied to the sixth gate line (G6) are overlapped to form the sixth gate line. The gate-on voltage (Von) applied to (G6) and the gate-on voltage (Von) applied to the eighth gate line (G8) are superimposed.
図５は、本発明の一実施形態による液晶表示装置と、これに適用されるゲ−ト駆動部の信号波形を示す図面である。 FIG. 5 is a diagram illustrating a signal waveform of a liquid crystal display device according to an embodiment of the present invention and a gate driving unit applied thereto.
図５を参照すると、液晶表示装置は、ゲ−ト線（Ｇ１〜Ｇｎ）、電荷共有線（ｃｈａｒｇｅ ｓｈａｒｉｎｇ ｌｉｎｅ）（ＣＳ１〜ＣＳｎ）、及びデ−タ線（Ｄ１〜Ｄｍ）を含む信号線と、これに接続されている複数の画素（ＰＸ）を含む。複数の画素（ＰＸ）は第１副画素電極（ＰＸａ）と第２副画素電極（ＰＸｂ）を含む。 Referring to FIG. 5, the liquid crystal display device includes a signal line including a gate line (G1 to Gn), a charge sharing line (CS1 to CSn), and a data line (D1 to Dm). , Including a plurality of pixels (PX) connected thereto. The plurality of pixels (PX) includes a first subpixel electrode (PXa) and a second subpixel electrode (PXb).
画素（ＰＸ）は、第１スイッチング素子（Ｑａ）、第２スイッチング素子（Ｑｂ）、第３スイッチング素子（Ｑｃ）、及び変換キャパシタ（Ｃｓｔｄ、ｔｒａｎｓｆｏｒｍａｔｉｏｎ＿ｃａｐａｃｉｔｏｒ）を含む。
第１スイッチング素子（Ｑａ）、第２スイッチング素子（Ｑｂ）、及び第３スイッチング素子（Ｑｃ）は、薄膜トランジスタのような三端子素子である。第１スイッチング素子（Ｑａ）は、ゲ−ト線（Ｇ１〜Ｇｎ）に接続されている制御端子、デ−タ線（Ｄ１〜Ｄｍ）に接続されている入力端子、そして第１副画素電極（ＰＸａ）に接続されている出力端子を含む。第２スイッチング素子（Ｑｂ）は、ゲ−ト線（Ｇ１〜Ｇｎ）に接続されている制御端子、デ−タ線（Ｄ１〜Ｄｍ）に接続されている入力端子、そして第２副画素電極（ＰＸｂ）に接続されている出力端子を含む。第１スイッチング素子（Ｑａ）の制御端子と第２スイッチング素子（Ｑｂ）の制御端子とは同一のゲ−ト線に接続されており、第１スイッチング素子（Ｑａ）の入力端子と第２スイッチング素子（Ｑｂ）の入力端子とは同一のデ−タ線に接続されている。第３スイッチング素子（Ｑｃ）は、電荷共有線（ＣＳ１〜ＣＳｎ）に接続されている制御端子、第２副画素電極（ＰＸｂ）に接続されている入力端子、そして変換キャパシタ（Ｃｓｔｄ）に接続されている出力端子を含む。
The pixel (PX) includes a first switching element (Qa), a second switching element (Qb), a third switching element (Qc), and a conversion capacitor (Cstd, transformation_capacitor).
The first switching element (Qa), the second switching element (Qb), and the third switching element (Qc) are three-terminal elements such as thin film transistors. The first switching element (Qa) includes a control terminal connected to the gate lines (G1 to Gn), an input terminal connected to the data lines (D1 to Dm), and a first subpixel electrode ( Including an output terminal connected to PXa). The second switching element (Qb) includes a control terminal connected to the gate lines (G1 to Gn), an input terminal connected to the data lines (D1 to Dm), and a second subpixel electrode ( Including an output terminal connected to PXb). The control terminal of the first switching element (Qa) and the control terminal of the second switching element (Qb) are connected to the same gate line, and the input terminal of the first switching element (Qa) and the second switching element The input terminal of (Qb) is connected to the same data line. The third switching element (Qc) is connected to a control terminal connected to the charge sharing lines (CS1 to CSn), an input terminal connected to the second subpixel electrode (PXb), and a conversion capacitor (Cstd). Output terminal.
変換キャパシタ（Ｃｓｔｄ）の両端子は各々第３スイッチング素子（Ｑｃ）の出力端子と共通電圧Ｖｃｏｍに接続されている。第１液晶キャパシタの両端子は第１副画素電極（ＰＸａ）と共通電圧（Ｖｃｏｍ）に接続されており、第２液晶キャパシタの両端子は第２副画素電極（ＰＸｂ）と共通電圧（Ｖｃｏｍ）に接続されている。 Both terminals of the conversion capacitor (Cstd) are connected to the output terminal of the third switching element (Qc) and the common voltage Vcom. Both terminals of the first liquid crystal capacitor are connected to the first subpixel electrode (PXa) and the common voltage (Vcom), and both terminals of the second liquid crystal capacitor are connected to the second subpixel electrode (PXb) and the common voltage (Vcom). It is connected to the.
ゲ−ト線（Ｇ１〜Ｇｎ）にゲ−トオン電圧（Ｖｏｎ）が印加されると、ゲ−ト線（Ｇ１〜Ｇｎ）に接続されている第１スイッチング素子（Ｑａ）及び第２スイッチング素子（Ｑｂ）が導通する。そのために、導通した第１スイッチング素子（Ｑａ）及び第２スイッチング素子（Ｑｂ）を通じて、同一のデ−タ電圧（Ｖｄ）が第１副画素電極（ＰＸａ）及び第２副画素電極（ＰＸｂ）に印加されるので、第１液晶キャパシタに充電される電圧と第２液晶キャパシタに充電される電圧とは互いに同一である。ゲ−ト線（Ｇ１〜Ｇｎ）にゲ−トオン電圧（Ｖｏｎ）が印加される時、電荷共有線（ＣＳ１〜ＣＳｎ））にはゲ−トオフ電圧（Ｖｏｆｆ）が印加される。 When a gate-on voltage (Von) is applied to the gate lines (G1 to Gn), a first switching element (Qa) and a second switching element (Qa) connected to the gate lines (G1 to Gn) ( Qb) conducts. Therefore, the same data voltage (Vd) is applied to the first subpixel electrode (PXa) and the second subpixel electrode (PXb) through the conductive first switching element (Qa) and second switching element (Qb). Since the voltage is applied, the voltage charged in the first liquid crystal capacitor and the voltage charged in the second liquid crystal capacitor are the same. When the gate-on voltage (Von) is applied to the gate lines (G1 to Gn), the gate-off voltage (Voff) is applied to the charge sharing lines (CS1 to CSn).
ゲ−ト線（Ｇ１〜Ｇｎ）にゲ−トオフ電圧（Ｖｏｆｆ）が印加され、電荷共有線（ＣＳ１〜ＣＳｎ）にゲ−トオン電圧（Ｖｏｎ）が印加されると、ゲ−ト線（Ｇ１〜Ｇｎ）に接続されている第１スイッチング素子（Ｑａ）と第２スイッチング素子（Ｑｂ）は遮断され、第３スイッチング素子（Ｑｃ）は導通する。従ってその場合、第２スイッチング素子（Ｑｂ）を通じて、第２副画素電極（Ｑｂ）に充電されている電荷の一部が変換キャパシタ（Ｃｓｔｄ）に移動し、第２液晶キャパシタに充電されている電圧は下降する。このように第１キャパシタの充電電圧と第２液晶キャパシタの充電電圧とを互いに異なるようにすることによって、液晶表示装置の側面視認性が改善できる。 When the gate-off voltage (Voff) is applied to the gate lines (G1 to Gn) and the gate-on voltage (Von) is applied to the charge sharing lines (CS1 to CSn), the gate lines (G1 to G1) are applied. The first switching element (Qa) and the second switching element (Qb) connected to Gn) are cut off, and the third switching element (Qc) is conducted. Therefore, in this case, a part of the charge charged in the second subpixel electrode (Qb) moves to the conversion capacitor (Cstd) through the second switching element (Qb), and the voltage charged in the second liquid crystal capacitor. Descends. Thus, the side visibility of the liquid crystal display device can be improved by making the charging voltage of the first capacitor and the charging voltage of the second liquid crystal capacitor different from each other.
図５の液晶表示装置に適用されるゲ−ト駆動部４００は、図２に示すような種々の回路素子が具現されている少なくとも一つの集積回路チップを含み、このようなゲ−ト集積回路チップは、ゲ−ト駆動部の種々の回路素子が表示板組立体に集積されている場合よりゲ−ト駆動部のサイズが小さいので、小さい幅を有するスリムベ−ゼルを有する表示装置に適用できる。例えば、ゲ−ト集積回路チップを含む表示装置のスリムベ−ゼルの幅は１０ｍｍ以下とすることができるが、表示板組立体にゲ−ト駆動部の種々の回路素子が個別に集積されている表示装置のベ−ゼルの幅は１０ｍｍ以下とするのは一般的に困難である。
A
図６は、本発明の一実施形態によるゲ−ト駆動部の信号波形を示す図面である。 FIG. 6 is a diagram illustrating signal waveforms of the gate driver according to an exemplary embodiment of the present invention.
図６の信号波形図は１２０Ｈｚ又は２４０Ｈｚのようなフレ−ム周波数（ｆｒａｍｅ＿ｆｒｅｑｕｅｎｃｙ）を有する図５の液晶表示装置に適用でき、図２のゲ−ト駆動部にも適用できる。図６を参照すると、第１走査開始信号（ＳＴＶ１）と第２走査開始信号（ＳＴＶ２）のタイミングは互いに独立的であり、そのためにゲ−ト線（Ｇ１〜Ｇｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）のタイミングと電荷共有線（ＣＳ１〜ＣＳｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）のタイミングが適切に調節でき、ゲ−トオン電圧（Ｖｏｎ）の最適のタイミングが設計できる。ここで電荷共有線（ＣＳ１〜ＣＳｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）のタイミングは放電タイミング（ｄｉｓｃｈａｒｇｉｎｇ ｔｉｍｉｎｇ）を意味する。
また、一つの走査開始信号に対応する二つのクロック制御信号のタイミングは互いに独立的であり得、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが重畳して設計でき、充電時間の確保によって表示装置の画質が改善できる。第１走査開始信号（ＳＴＶ１）に対応して第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）が発生し、第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）は互いに独立的にゲ−ト線（Ｇ１〜Ｇｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）を制御する。第２走査開始信号（ＳＴＶ２）に対応して第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）が発生し、第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）は各々電荷共有線（ＣＳ１〜ＣＳｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）を制御する。
The signal waveform diagram of FIG. 6 can be applied to the liquid crystal display device of FIG. 5 having a frame frequency (frame_frequency) such as 120 Hz or 240 Hz, and can also be applied to the gate driving unit of FIG. Referring to FIG. 6, the timings of the first scanning start signal (STV1) and the second scanning start signal (STV2) are independent of each other, and therefore, the gate on applied to the gate lines (G1 to Gn). The timing of the voltage (Von) and the timing of the gate-on voltage (Von) applied to the charge sharing lines (CS1 to CSn) can be appropriately adjusted, and the optimum timing of the gate-on voltage (Von) can be designed. Here, the timing of the gate-on voltage (Von) applied to the charge sharing lines (CS1 to CSn) means the discharge timing.
In addition, the timings of the two clock control signals corresponding to one scanning start signal can be independent of each other, whereby the timing of the gate-on voltage (Von) can be designed to be superimposed and the display device can be secured by securing the charging time. Can improve image quality. A first clock control signal (CPV1) and a second clock control signal (CPV2) are generated in response to the first scanning start signal (STV1), and the first clock control signal (CPV1) and the second clock control signal (CPV2). Controls the gate-on voltage (Von) applied to the gate lines (G1 to Gn) independently of each other. A third clock control signal (CPV3) and a fourth clock control signal (CPV4) are generated in response to the second scanning start signal (STV2), and a third clock control signal (CPV3) and a fourth clock control signal (CPV4) are generated. Controls the gate-on voltage (Von) applied to the charge sharing lines (CS1 to CSn).
図７は、本発明の一実施形態による液晶表示装置と、これに適用されるゲ−ト駆動部の信号波形を示す図面である。 FIG. 7 is a diagram showing signal waveforms of a liquid crystal display device according to an embodiment of the present invention and a gate driving unit applied thereto.
図７に示されている液晶表示装置における一つの画素（ＰＸ）に対する等価回路は、図５に示されている液晶表示装置における一つの画素（ＰＸ）に対する等価回路と同一である。例えば、図７に示されている液晶表示装置において、第１副画素電極（ＰＸａ）、第２副画素電極（ＰＸｂ）、第１スイッチング素子（Ｑａ）、第２スイッチング素子（Ｑｂ）、第３スイッチング素子（Ｑｃ）、変換キャパシタ（Ｃｓｔｄ）、第１液晶キャパシタ、及び第２液晶キャパシタの接続関係は、図５に示されている回路素子の接続関係と同一である。
しかし、図７に示されている液晶表示装置と図５に示されている液晶表示装置は、デ−タ線の個数が互いに異なり、そのために隣接した画素列とデ−タ線の接続関係が互いに異なる。例えば、図７に示されている液晶表示装置のデ−タ線の個数は、図５に示されている液晶表示装置のデ−タ線の個数の２倍である。また、第２行の第１列に位置した画素（ＰＸ）と、第１行の第２列に位置した画素とは、図５では同一のデ−タ線（Ｄ２）に接続されているが、図７では互いに異なるデ−タ線（Ｄ２、Ｄ３）に接続されている。
The equivalent circuit for one pixel (PX) in the liquid crystal display device shown in FIG. 7 is the same as the equivalent circuit for one pixel (PX) in the liquid crystal display device shown in FIG. For example, in the liquid crystal display device shown in FIG. 7, the first subpixel electrode (PXa), the second subpixel electrode (PXb), the first switching element (Qa), the second switching element (Qb), the third The connection relationship of the switching element (Qc), the conversion capacitor (Cstd), the first liquid crystal capacitor, and the second liquid crystal capacitor is the same as the connection relationship of the circuit elements shown in FIG.
However, the liquid crystal display device shown in FIG. 7 and the liquid crystal display device shown in FIG. 5 have different numbers of data lines, and therefore, the connection relationship between adjacent pixel columns and data lines is different. Different from each other. For example, the number of data lines in the liquid crystal display device shown in FIG. 7 is twice the number of data lines in the liquid crystal display device shown in FIG. The pixel (PX) located in the first column of the second row and the pixel located in the second column of the first row are connected to the same data line (D2) in FIG. In FIG. 7, they are connected to different data lines (D2, D3).
ゲ−トオン電圧（Ｖｏｎ）は（２ｎ−１）番目ゲ−ト線と（２ｎ）番目ゲ−ト線に同時に印加され、（２ｎ−１）番目ゲ−ト線に接続されている第１スイッチング素子（Ｑａ）と第２スイッチング素子（Ｑｂ）、そして（２ｎ）番目ゲ−ト線に接続されている第１スイッチング素子（Ｑａ）と第２スイッチング素子（Ｑｂ）が全て同時に導通する（ｎは自然数）。
これによって、（２ｎ−１）番目デ−タ線と（２ｎ）番目デ−タ線に各々第１デ−タ電圧と第２デ−タ電圧が同時に印加されるので、（２ｎ−１）番目ゲ−ト線に接続されている第１スイッチング素子（Ｑａ）と第２スイッチング素子（Ｑｂ）を通じて第１デ−タ電圧が（２ｎ−１）番目列の第１副画素電極（ＰＸａ）と第２副画素電極（ＰＸｂ）に印加される時点と、（２ｎ）番目ゲ−ト線に接続されている第１スイッチング素子（Ｑａ）と第２スイッチング素子（Ｑｂ）を通じて第２デ−タ電圧が（２ｎ）番目列の第１副画素電極（ＰＸａ）と第２副画素電極（ＰＸｂ）に印加される時点とが、全て同一である（ｎは自然数）。
また、第１副画素電極（ＰＸａ）と第２副画素電極（ＰＸｂ）には同一のデ−タ電圧が印加されるので、第１液晶キャパシタに充電される電圧と第２液晶キャパシタに充電される電圧は互いに同一である。ゲ−ト線（Ｇ１〜Ｇｎ）にゲ−トオン電圧（Ｖｏｎ）が印加される時、電荷共有線（ＣＳ１〜ＣＳｎ）にはゲ−トオフ電圧（Ｖｏｆｆ）が印加される。
The gate switching voltage (Von) is applied simultaneously to the (2n-1) th gate line and the (2n) th gate line, and is connected to the (2n-1) th gate line. The element (Qa) and the second switching element (Qb), and the first switching element (Qa) and the second switching element (Qb) connected to the (2n) th gate line all conduct simultaneously (n is Natural number).
As a result, the first data voltage and the second data voltage are simultaneously applied to the (2n-1) th data line and the (2n) th data line, respectively. The first data voltage is connected to the first subpixel electrode (PXa) of the (2n-1) th column through the first switching element (Qa) and the second switching element (Qb) connected to the gate line. The second data voltage is applied through the first switching element (Qa) and the second switching element (Qb) connected to the second subpixel electrode (PXb) and the (2n) th gate line. (2n) The time points at which the first subpixel electrode (PXa) and the second subpixel electrode (PXb) in the second column are applied are all the same (n is a natural number).
Further, since the same data voltage is applied to the first subpixel electrode (PXa) and the second subpixel electrode (PXb), the voltage charged to the first liquid crystal capacitor and the second liquid crystal capacitor are charged. Are equal to each other. When the gate-on voltage (Von) is applied to the gate lines (G1 to Gn), the gate-off voltage (Voff) is applied to the charge sharing lines (CS1 to CSn).
ゲ−ト線（Ｇ１〜Ｇｎ）にゲ−トオフ電圧（Ｖｏｆｆ）が印加され、電荷共有線（ＣＳ１〜ＣＳｎ）にゲ−トオン電圧（Ｖｏｎ）が印加されると、ゲ−ト線（Ｇ１〜Ｇｎ）に接続されている第１スイッチング素子（Ｑａ）と第２スイッチング素子（Ｑｂ）は遮断され、第３スイッチング素子（Ｑｃ）は導通する。これによって、第２スイッチング素子（Ｑｂ）を通じて、第２副画素電極（Ｑｂ）に充電されている電荷の一部が変換キャパシタ（Ｃｓｔｄ）に移動し、第２液晶キャパシタに充電されている電圧は下降する。ここで、（２ｎ−１）番目電荷共有線と（２ｎ）番目電荷共有線にはゲ−トオン電圧（Ｖｏｎ）が同時に印加され、（２ｎ−１）番目列の第２キャパシタと（２ｎ）番目列の第２キャパシタは同時に充電されている電圧が下降する（ｎは自然数）。このように第１キャパシタの充電電圧と第２液晶キャパシタの充電電圧を互いに異なるようにすることによって、液晶表示装置の側面視認性が改善できる。 When the gate-off voltage (Voff) is applied to the gate lines (G1 to Gn) and the gate-on voltage (Von) is applied to the charge sharing lines (CS1 to CSn), the gate lines (G1 to G1) are applied. The first switching element (Qa) and the second switching element (Qb) connected to Gn) are cut off, and the third switching element (Qc) is conducted. Accordingly, a part of the electric charge charged in the second subpixel electrode (Qb) moves to the conversion capacitor (Cstd) through the second switching element (Qb), and the voltage charged in the second liquid crystal capacitor is Descend. Here, the gate-on voltage (Von) is simultaneously applied to the (2n-1) th charge sharing line and the (2n) th charge sharing line, and the (2n-1) th column second capacitor and the (2n) th charge sharing line are applied. The voltage charged simultaneously in the second capacitor in the column drops (n is a natural number). Thus, the side visibility of the liquid crystal display device can be improved by making the charging voltage of the first capacitor and the charging voltage of the second liquid crystal capacitor different from each other.
図７の液晶表示装置に適用されるゲ−ト駆動部４００は、図２に示すような種々の回路素子が具現されている少なくとも一つの集積回路チップを含み、このようなゲ−ト集積回路チップはゲ−ト駆動部の種々の回路素子が表示板組立体に個別に集積されている場合よりゲ−ト駆動部のサイズが小さいので、小さい幅を有するスリムベ−ゼルを有する表示装置に適用できる。例えば、ゲ−ト集積回路チップを含む表示装置のスリムベ−ゼルの幅は１０ｍｍ以下にできるのに対して、表示板組立体にゲ−ト駆動部の種々の回路素子が個別に集積されている表示装置のベ−ゼルの幅は通常、１０ｍｍ以下とするのが困難である。
The
図８は、本発明の一実施形態によるゲ−ト駆動部の信号波形を示す図面である。 FIG. 8 is a diagram illustrating signal waveforms of the gate driver according to an exemplary embodiment of the present invention.
図８の信号波形図は２４０Ｈｚ又は４８０Ｈｚのようなフレ−ム周波数を有する図７の液晶表示装置に適用でき、図２のゲ−ト駆動部にも適用できる。図８を参照すると、第１走査開始信号（ＳＴＶ１）と第２走査開始信号（ＳＴＶ２）のタイミングは互いに独立的であり、これによってゲ−ト線（Ｇ１〜Ｇｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）のタイミングと電荷共有線（ＣＳ１〜ＣＳｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）のタイミングが適切に調節でき、ゲ−トオン電圧（Ｖｏｎ）の最適のタイミングが設計できる。ここで、電荷共有線（ＣＳ１〜ＣＳｎ）に印加されるゲ−トオン電圧（Ｖｏｎ）のタイミングは放電タイミングを意味する。
第１走査開始信号（ＳＴＶ１）に対応して第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）が同時に発生し、（２ｎ−１）番目ゲ−ト線と（２ｎ）番目ゲ−ト線にゲ−トオン電圧（Ｖｏｎ）が同時に印加される（ｎは自然数）。第２走査開始信号（ＳＴＶ２）に対応して第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）が同時に発生し、（２ｎ−１）番目電荷共有線と（２ｎ）番目電荷共有線にゲ−トオン電圧（Ｖｏｎ）が同時に印加される（ｎは自然数）。
The signal waveform diagram of FIG. 8 can be applied to the liquid crystal display device of FIG. 7 having a frame frequency such as 240 Hz or 480 Hz, and can also be applied to the gate driving unit of FIG. Referring to FIG. 8, the timings of the first scan start signal (STV1) and the second scan start signal (STV2) are independent of each other, and thereby the gate on applied to the gate lines (G1 to Gn). The timing of the voltage (Von) and the timing of the gate-on voltage (Von) applied to the charge sharing lines (CS1 to CSn) can be appropriately adjusted, and the optimum timing of the gate-on voltage (Von) can be designed. Here, the timing of the gate-on voltage (Von) applied to the charge sharing lines (CS1 to CSn) means the discharge timing.
A first clock control signal (CPV1) and a second clock control signal (CPV2) are generated simultaneously in response to the first scanning start signal (STV1), and the (2n-1) th gate line and the (2n) th gate. A gate-on voltage (Von) is simultaneously applied to the gate line (n is a natural number). The third clock control signal (CPV3) and the fourth clock control signal (CPV4) are simultaneously generated in response to the second scanning start signal (STV2), and the (2n-1) th charge sharing line and the (2n) th charge sharing are generated. A gate-on voltage (Von) is simultaneously applied to the lines (n is a natural number).
図９は、本発明の一実施形態による液晶表示装置と、これに適用されるゲ−ト駆動部の信号波形を示す図面である。 FIG. 9 is a diagram illustrating a signal waveform of a liquid crystal display device according to an embodiment of the present invention and a gate driving unit applied thereto.
図９に示されている液晶表示装置は図５に示されている液晶表示装置と同一である。例えば、図９に示されている液晶表示装置において、第１副画素電極（ＰＸａ）、第２副画素電極（ＰＸｂ）、第１スイッチング素子（Ｑａ）、第２スイッチング素子（Ｑｂ）、第３スイッチング素子（Ｑｃ）、変換キャパシタ（Ｃｓｔｄ）、第１液晶キャパシタ、第２液晶キャパシタ、ゲ−ト線（Ｇ１〜Ｇｎ）、デ−タ線（Ｄ１〜Ｄｍ）、及び電荷共有線（ＣＳ１〜ＣＳ２）の接続関係は、図５に示されている回路素子の接続関係と同一である。しかし、図９に示されているゲ−ト駆動部の信号波形は、図７に示されているゲ−ト駆動部の信号波形と同一であるので、図８の信号波形図が図９の液晶表示装置に適用できる。
例えば、（２ｎ−１）番目ゲ−ト線と（２ｎ）番目ゲ−ト線にゲ−トオン電圧（Ｖｏｎ）が同時に印加されるので、（２ｎ−１）番目副画素電極（ＰＸａ、ＰＸｂ）に印加されるデ−タ電圧と（２ｎ）番目副画素電極（ＰＸａ、ＰＸｂ）に印加されるデ−タ電圧は同一である。また、図９の液晶表示装置には図２のゲ−ト駆動部が適用できる。図９の液晶表示装置とゲ−ト駆動部の信号波形は、３Ｄ映像の駆動に適用できる。例えば、図９の液晶表示装置が図２のゲ−ト駆動部を含み、１２０Ｈｚのフレ−ム周波数を有する２Ｄ映像又は３Ｄ映像を出力する時、３Ｄ映像の出力のために図９のゲ−ト駆動部の信号波形が適用され、一般的な２Ｄ映像の出力のために図５のゲ−ト駆動部の信号波形が適用される。これによって、図２のゲ−ト駆動部に入力される走査開始信号とクロック制御信号のタイミング及びパルスの幅を適切に調節することによって、自由に２Ｄ映像と３Ｄ映像の駆動が変換可能である。
The liquid crystal display device shown in FIG. 9 is the same as the liquid crystal display device shown in FIG. For example, in the liquid crystal display device shown in FIG. 9, the first subpixel electrode (PXa), the second subpixel electrode (PXb), the first switching element (Qa), the second switching element (Qb), the third Switching element (Qc), conversion capacitor (Cstd), first liquid crystal capacitor, second liquid crystal capacitor, gate lines (G1 to Gn), data lines (D1 to Dm), and charge sharing lines (CS1 to CS2) ) Is the same as that of the circuit elements shown in FIG. However, since the signal waveform of the gate driving unit shown in FIG. 9 is the same as the signal waveform of the gate driving unit shown in FIG. 7, the signal waveform diagram of FIG. It can be applied to a liquid crystal display device.
For example, since the gate-on voltage (Von) is simultaneously applied to the (2n-1) th gate line and the (2n) th gate line, the (2n-1) th subpixel electrode (PXa, PXb) The data voltage applied to the (2n) th subpixel electrode (PXa, PXb) is the same. 9 can be applied to the liquid crystal display device shown in FIG. The signal waveforms of the liquid crystal display device and the gate driving unit shown in FIG. 9 can be applied to 3D video driving. For example, when the liquid crystal display device of FIG. 9 includes the gate driving unit of FIG. 2 and outputs a 2D image or a 3D image having a frame frequency of 120 Hz, the gate of FIG. The signal waveform of the gate drive unit is applied, and the signal waveform of the gate drive unit of FIG. 5 is applied for outputting a general 2D video. Accordingly, by appropriately adjusting the timing and pulse width of the scanning start signal and the clock control signal input to the gate driving unit in FIG. 2, the driving of 2D video and 3D video can be freely converted. .
図１０は、本発明の一実施形態によるゲ−ト駆動部のブロック図であり、図１１は、本発明の一実施形態によるゲ−ト駆動部の信号波形を示す図面である。
図１０のゲ−ト駆動部のシフトレジスタ４１０、論理積素子４２０、レベルシフタ４３０、及びバッファ４４０は図２のゲ−ト駆動部の素子と同一であるが、図１０のゲ−ト駆動部の素子の接続関係は図２のゲ−ト駆動部の素子の接続関係とは互いに異なる。
FIG. 10 is a block diagram of a gate driving unit according to an embodiment of the present invention, and FIG. 11 is a diagram illustrating signal waveforms of the gate driving unit according to an embodiment of the present invention.
The
図１０のゲ−ト駆動部において、複数のシフトレジスタ４１０は三つの走査開始信号のいずれかに基づいて独立的に駆動され、さらに、各々の走査開始信号に対応して互いに独立的に発生する二つのクロック制御信号のいずれかにより駆動される。例えば、（３ｎ−１）番目シフトレジスタ（ＳＲ１、ＳＲ４）は第１走査開始信号（ＳＴＶ１）に基づいて駆動され、（３ｎ−１）番目シフトレジスタ（ＳＲ２、ＳＲ５）は第２走査開始信号（ＳＴＶ２）に基づいて駆動され、（３ｎ）番目シフトレジスタ（ＳＲ３、ＳＲ６）は第３走査開始信号（ＳＴＶ３）に基づいて駆動される（ｎは自然数）。
三つの走査開始信号のタイミングは互いに独立的であり得（例えば、後述の図１１参照）、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが適切に調節でき、ゲ−トオン電圧（Ｖｏｎ）の最適のタイミングが設計できる。また、一つの走査開始信号に対応する二つのクロック制御信号のタイミングは互いに独立的であり得、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが重畳して設計でき、充電時間の確保によって表示装置の画質が改善できる。その他にも、一つの走査開始信号に対応して独立的に発生するクロック制御信号は三つ以上であり得る。
In the gate drive unit of FIG. 10, the plurality of
The timings of the three scanning start signals can be independent from each other (see, for example, FIG. 11 described later), whereby the timing of the gate-on voltage (Von) can be adjusted appropriately, and the optimum gate-on voltage (Von) can be adjusted. The timing can be designed. In addition, the timings of the two clock control signals corresponding to one scanning start signal can be independent of each other, whereby the timing of the gate-on voltage (Von) can be designed to be superimposed and the display device can be secured by securing the charging time. Can improve image quality. In addition, there may be three or more clock control signals generated independently in response to one scanning start signal.
図１１を参照すると、第１走査開始信号（ＳＴＶ１）がハイレベルである区間内に、第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）がハイレベルになる。第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）のタイミングは互いに独立的である。例えば、第１クロック制御信号（ＣＰＶ１）の上昇タイミングと第２クロック制御信号（ＣＰＶ２）の上昇タイミングとの間隔及び順序は、第１走査開始信号（ＳＴＶ１）がハイレベルである区間内で適切に調節可能である。 Referring to FIG. 11, the first clock control signal (CPV1) and the second clock control signal (CPV2) are at a high level during a period in which the first scan start signal (STV1) is at a high level. The timings of the first clock control signal (CPV1) and the second clock control signal (CPV2) are independent of each other. For example, the interval and order of the rising timing of the first clock control signal (CPV1) and the rising timing of the second clock control signal (CPV2) are appropriately set within the interval in which the first scanning start signal (STV1) is at a high level. Adjustable.
（６ｎ−５）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第１クロック制御信号（ＣＰＶ１）に同期化されており、（６ｎ−４）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第２クロック制御信号（ＣＰＶ２）に同期化されている（ｎは自然数）。 The gate-on voltage (Von) of the (6n-5) th gate line is synchronized with the first clock control signal (CPV1), and the gate-on voltage (6n-4) th gate line ( Von) is synchronized with the second clock control signal (CPV2) (n is a natural number).
第２走査開始信号（ＳＴＶ２）がハイレベルである区間内に、第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）がハイレベルになる。第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）のタイミングは互いに独立的であり得る。例えば、第３クロック制御信号（ＣＰＶ３）の上昇タイミングと第４クロック制御信号（ＣＰＶ４）の上昇タイミングとの間隔及び順序は、第２走査開始信号（ＳＴＶ２）がハイレベルである区間内で適切に調節可能である。 The third clock control signal (CPV3) and the fourth clock control signal (CPV4) are at a high level within a period in which the second scanning start signal (STV2) is at a high level. The timings of the third clock control signal (CPV3) and the fourth clock control signal (CPV4) may be independent of each other. For example, the interval and order of the rising timing of the third clock control signal (CPV3) and the rising timing of the fourth clock control signal (CPV4) are appropriately set within the interval in which the second scanning start signal (STV2) is at a high level. Adjustable.
（６ｎ−３）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第３クロック制御信号（ＣＰＶ３）に同期化されており、（６ｎ−２）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第４クロック制御信号（ＣＰＶ４）に同期化されている（ｎは自然数）。 The gate-on voltage (Von) of the (6n-3) th gate line is synchronized with the third clock control signal (CPV3), and the gate-on voltage (6n-2) th gate line ( Von) is synchronized with the fourth clock control signal (CPV4) (n is a natural number).
第３走査開始信号（ＳＴＶ３）がハイレベルである区間内に、第５クロック制御信号（ＣＰＶ５）と第６クロック制御信号（ＣＰＶ６）がハイレベルになる。第５クロック制御信号（ＣＰＶ５）と第６クロック制御信号（ＣＰＶ６）のタイミングは互いに独立的であり得る。例えば、第５クロック制御信号（ＣＰＶ５）の上昇タイミングと第６クロック制御信号（ＣＰＶ６）の上昇タイミングとの間隔及び順序は、第３走査開始信号（ＳＴＶ３）がハイレベルである区間内で適切に調節可能である。
（６ｎ−１）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第５クロック制御信号（ＣＰＶ５）に同期化されており、（６ｎ）番目ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第６クロック制御信号（ＣＰＶ６）に同期化されている（ｎは自然数）。
The fifth clock control signal (CPV5) and the sixth clock control signal (CPV6) are at a high level within a period in which the third scan start signal (STV3) is at a high level. The timings of the fifth clock control signal (CPV5) and the sixth clock control signal (CPV6) may be independent of each other. For example, the interval and order of the rising timing of the fifth clock control signal (CPV5) and the rising timing of the sixth clock control signal (CPV6) are appropriately set within the interval in which the third scanning start signal (STV3) is at the high level. It is adjustable.
The gate-on voltage (Von) of the (6n-1) th gate line is synchronized with the fifth clock control signal (CPV5), and the gate-on voltage (Von) of the (6n) th gate line. Is synchronized with the sixth clock control signal (CPV6) (n is a natural number).
図１２は、本発明の一実施形態によるゲ−ト駆動部のブロック図であり、図１３は本発明の一実施形態によるゲ−ト駆動部の信号波形を示す図面である。
図１２のゲ−ト駆動部のシフトレジスタ４１０、論理積素子４２０、レベルシフタ４３０、及びバッファ４４０は、図２のゲ−ト駆動部の素子と同一であるが、図１２のゲ−ト駆動部の素子の接続関係は、図２のゲ−ト駆動部の素子の接続関係とは互いに異なる。
FIG. 12 is a block diagram of a gate driver according to an embodiment of the present invention, and FIG. 13 is a diagram illustrating signal waveforms of the gate driver according to an embodiment of the present invention.
The
図１２のゲ−ト駆動部において、複数のシフトレジスタ４１０は二つの走査開始信号のいずれかに基づいて独立的に駆動され、一つの走査開始信号に対応して二つのクロック制御信号が独立的に発生する。しかし、第１走査開始信号（ＳＴＶ１）に基づいて駆動されるシフトレジスタ４１０は、最初のシフトレジスタ（ＳＲ１）から（ｎ／２−１）番目シフトレジスタ（ＳＲ（ｎ／２−１））であり、第２走査開始信号（ＳＴＶ２）に基づいて、駆動されるシフトレジスタ４１０は（ｎ／２）番目シフトレジスタ（ＳＲ（ｎ／２））から（ｎ）番目シフトレジスタ（ＳＲｎ）である（ｎは偶数）。
その他にも、複数のシフトレジスタ４１０は三つ以上の走査開始信号に基づいて独立的に駆動でき、この場合、シフトレジスタは三つ以上のシフトレジスタ群に分離されて、独立的に駆動できる。
In the gate drive unit of FIG. 12, the plurality of
In addition, the plurality of
二つの走査開始信号のタイミングは互いに独立的であり得、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが適切に調節でき、ゲ−トオン電圧（Ｖｏｎ）の最適のタイミングが設計できる。また、一つの走査開始信号に対応する二つのクロック制御信号のタイミングは互いに独立的であり得、これによってゲ−トオン電圧（Ｖｏｎ）のタイミングが重畳して設計でき、充電時間の確保によって表示装置の画質が改善できる。 The timings of the two scanning start signals can be independent of each other, whereby the timing of the gate-on voltage (Von) can be appropriately adjusted, and the optimum timing of the gate-on voltage (Von) can be designed. In addition, the timings of the two clock control signals corresponding to one scanning start signal can be independent of each other, whereby the timing of the gate-on voltage (Von) can be designed to be superimposed and the display device can be secured by securing the charging time. Can improve image quality.
図１３を参照すると、第１走査開始信号（ＳＴＶ１）がハイレベルである区間内に、第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）がハイレベルになる。第１クロック制御信号（ＣＰＶ１）と第２クロック制御信号（ＣＰＶ２）のタイミングは互いに独立的であり得る。例えば、第１クロック制御信号（ＣＰＶ１）の上昇タイミングと第２クロック制御信号（ＣＰＶ２）の上昇タイミングとの間隔及び順序は、第１走査開始信号（ＳＴＶ１）がハイレベルである区間内で適切に調節可能である。 Referring to FIG. 13, the first clock control signal (CPV1) and the second clock control signal (CPV2) are at a high level in a section where the first scan start signal (STV1) is at a high level. The timings of the first clock control signal (CPV1) and the second clock control signal (CPV2) may be independent of each other. For example, the interval and order of the rising timing of the first clock control signal (CPV1) and the rising timing of the second clock control signal (CPV2) are appropriately set within the interval in which the first scanning start signal (STV1) is at a high level. Adjustable.
第１ゲ−ト線（Ｇ１）から（ｎ／２−１）番目ゲ−ト線（Ｇ（ｎ／２−１））までのゲ−ト線中、奇数ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第１クロック制御信号（ＣＰＶ１）に同期化されており、偶数ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第２クロック制御信号（ＣＰＶ２）に同期化されている（ｎは偶数）。 Of the gate lines from the first gate line (G1) to the (n / 2-1) th gate line (G (n / 2-1)), the gate-on voltage of the odd-numbered gate line (Von) is synchronized with the first clock control signal (CPV1), and the gate-on voltage (Von) of the even gate line is synchronized with the second clock control signal (CPV2) (n is Even).
第２走査開始信号（ＳＴＶ２）がハイレベルである区間内に、第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）がハイレベルになる。第３クロック制御信号（ＣＰＶ３）と第４クロック制御信号（ＣＰＶ４）のタイミングは互いに独立的であり得る。例えば、第３クロック制御信号（ＣＰＶ３）の上昇タイミングと第４クロック制御信号（ＣＰＶ４）の上昇タイミングとの間隔及び順序は、第２走査開始信号（ＳＴＶ２）がハイレベルである区間内で適切に調節可能である。 The third clock control signal (CPV3) and the fourth clock control signal (CPV4) are at a high level within a period in which the second scanning start signal (STV2) is at a high level. The timings of the third clock control signal (CPV3) and the fourth clock control signal (CPV4) may be independent of each other. For example, the interval and order of the rising timing of the third clock control signal (CPV3) and the rising timing of the fourth clock control signal (CPV4) are appropriately set within the interval in which the second scanning start signal (STV2) is at a high level. Adjustable.
（ｎ／２）番目ゲ−ト線（Ｇ（ｎ／２））からｎ番目ゲ−ト線（Ｇｎ）までのゲ−ト線中、奇数ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第１クロック制御信号（ＣＰＶ１）に同期化されており、偶数ゲ−ト線のゲ−トオン電圧（Ｖｏｎ）は第２クロック制御信号（ＣＰＶ２）に同期化されている（ｎは偶数）。 Of the gate lines from the (n / 2) th gate line (G (n / 2)) to the nth gate line (Gn), the gate on voltage (Von) of the odd gate line is It is synchronized with the first clock control signal (CPV1), and the gate-on voltage (Von) of the even gate line is synchronized with the second clock control signal (CPV2) (n is an even number).
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、次の請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。 The preferred embodiments of the present invention have been described in detail above, but the scope of the present invention is not limited thereto, and various modifications of those skilled in the art using the basic concept of the present invention defined in the following claims. In addition, improvements are also within the scope of the present invention.
３００ 表示板組立体
４００ ゲ−ト駆動部
４１０ シフトレジスタ
４２０ 論理積素子
４３０ レベルシフタ
４４０ バッファ
５００ デ−タ駆動部
６００ 信号制御部
８００ 階調電圧生成部
300
Claims (10)
前記二つ以上の走査開始信号のタイミングは互いに独立的であり、前記二つ以上のクロック制御信号のタイミングは互いに独立的である、ことを特徴とするゲ−ト駆動部。 A gate that receives two or more scan start signals, receives two or more clock control signals corresponding to each of the scan start signals, and outputs a plurality of gate-on voltages. -Including integrated circuit chips,
The gate driver, wherein the timings of the two or more scanning start signals are independent of each other, and the timings of the two or more clock control signals are independent of each other.
前記第１ゲ−ト線及び前記第１デ−タ線に接続される第２スイッチング素子、
前記第１スイッチング素子に接続される第１副画素電極、
前記第２スイッチング素子に接続される第２副画素電極、
前記第２副画素電極と第１電荷共有線に接続される第３スイッチング素子、
前記第３スイッチング素子に接続される変換キャパシタ、及び
二つ以上の走査開始信号の入力を受け、前記走査開始信号の各々に対応する二つ以上のクロック制御信号の入力を受け、そして複数のゲ−トオン電圧を出力するゲ−ト集積回路チップ、
を含み、
前記二つ以上の走査開始信号のタイミングは互いに独立的であり、前記二つ以上のクロック制御信号のタイミングは互いに独立的である、ことを特徴とする液晶表示装置。 A first switching element connected to the first gate line and the first data line;
A second switching element connected to the first gate line and the first data line;
A first subpixel electrode connected to the first switching element;
A second subpixel electrode connected to the second switching element;
A third switching element connected to the second subpixel electrode and the first charge sharing line;
A conversion capacitor connected to the third switching element and two or more scan start signals are input, two or more clock control signals corresponding to each of the scan start signals are input, and a plurality of gains are received. A gate integrated circuit chip that outputs a toon voltage;
Including
The liquid crystal display device, wherein timings of the two or more scanning start signals are independent from each other, and timings of the two or more clock control signals are independent from each other.
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