JP2012156310A - 固体撮像素子、固体撮像素子の製造方法、および電子機器 - Google Patents

Abstract

【課題】光電変換部とは反対側の面に配線を設けた構成においてノイズの発生を防止して画像品質の向上を図ることが可能な固体撮像素子を提供する。
【解決手段】配線層２１と、配線層２１上に設けられた半導体層３１からなる電荷蓄積部３５と、半導体層３１上に設けられた光電変換膜４１とを備え、電荷蓄積部３５における光電変換膜４１との界面には、電荷蓄積部３５とは逆導電型の第２ピニング層Ｐ２が一部を開口して設けられた固体撮像素子１ａ。
【選択図】図２

Description

本発明は、光電変換部と配線層とを積層させた固体撮像素子とこの固体撮像素子の製造方法、およびこの固体撮像素子を有する電子機器に関する。

複数の光電変換部を配列してなる固体撮像素子においては、受光感度の向上および画素の高密度化を達成するための構造の一つとして、例えば裏面照射型の構造が提案されている。裏面照射型の固体撮像素子では、半導体基板において回路や配線などが設けられた表面とは反対側の裏面に光電変換部を設けることにより、裏面側から入射する光を光電変換部で受光する。このような裏面照射型の固体撮像素子においては、入射する光を遮光または反射する回路や配線などが、光の入射側に設けられていないため、感度を向上させることができる（例えば下記特許文献１参照）。

また、上述した裏面照射型の固体撮像素子においては、光電変換部における受光面とは反対側の面にコントロールゲート電極を設け、電圧を光電変換部に印加してポテンシャルを制御し、信号電荷を効率良く転送させることが提案されている（例えば下記特許文献２参照）。

特開２００８−１８２１４２号公報 特開２００７−２５８６８４号公報

しかしながら裏面照射型の固体撮像素子においては、半導体基板における光電変換部とは反対側の面に設けられた電荷蓄積部や読出し回路に対して、当該光電変換部から信号電荷を読み出す必要がある。このため半導体基板が薄膜化され、半導体基板における光電変換部側の面から入射した光が、当該光電変換部を通過して電荷蓄積部や読出し回路に入射し易い。このような光の入射により、ノイズが発生して撮像した画像の品質が低下する不具合が発生する場合がある。

そこで本発明は、光電変換部と配線層とを積層させた構成においてノイズの発生を防止して画像品質の向上を図ることが可能な固体撮像素子、およびこの製造方法、さらにはこの固体撮像素子を用いた電子機器を提供することを目的とする。

このような目的を達成するための本発明の固体撮像素子は、配線層と、前記配線層上に設けられた半導体層からなる電荷蓄積部と、前記半導体層上に設けられた光電変換膜とを備えている。そして特に、前記電荷蓄積部における前記光電変換膜との界面には、当該電荷蓄積部とは逆導電型のピニング層が一部を開口して設けられたことを特徴としている。

このような構成の固体撮像素子では、電荷蓄積部を構成する半導体層上に光電変換膜を設けた構成であるため、光電変換膜として光吸収性の良好な膜を用いることにより、光電変換膜側から入射した光の半導体層側への透過が抑制される。これにより、半導体層からなる電荷蓄積部への光照射によるノイズの発生が防止される。しかも、電荷蓄積部における光電変換膜との界面に、当該電荷蓄積部とは逆導電型のピニング層を設けたことにより、半導体層からなる電荷蓄積部における光電変換膜側の界面における欠陥準位が補償される。これにより、欠陥準位に起因するノイズの発生が防止される。光電変換膜で生成された信号電荷は、ピニング層に設けた開口を介して接合された電荷蓄積部に移動して蓄積される。

また本発明は、このような構成の固体撮像素子の製造方法であって、次の工程を順に行う。先ず半導体基板の表面側に電荷蓄積部を形成する。次に半導体基板において前記電荷蓄積部が形成された表面上に配線層を形成する。次いで、記電荷蓄積部が露出するまで前記半導体基板を裏面側から薄膜化して半導体層とする。その後、半導体層の露出面上に光電変換膜を成膜する。特に本発明においては、以上の手順において、光電変換膜を成膜する工程の前に、前記電荷蓄積部における前記光電変換膜との界面となる部分に、一部を開口した形状で当該電荷蓄積部とは逆導電型のピニング層を形成する工程を行うことを特徴としている。

このような製造方法により、上述した構成の固体撮像素子が得られる。

以上説明したように本発明によれば、光電変換部と配線層とを電荷蓄積部を介して積層させた構成において、半導体層からなる電荷蓄積部への光照射によるノイズの発生および半導体層からなる電荷蓄積部界面の欠陥準位に起因するノイズの発生を防止することができる。これにより、受光感度の向上および画素の高密度化が達成される構成の固体撮像素子およびこれを用いた電子機器において、画像品質の向上を図ることが可能になる。

本発明が適用される固体撮像素子の概略構成図である。 第１実施形態の固体撮像素子の構成を示す要部断面図である。 第１実施形態の構成に適用した製造方法の第１例を示す断面工程図（その１）である。 第１実施形態の構成に適用した製造方法の第１例を示す断面工程図（その２）である。 第１実施形態の構成に適用した製造方法の第２例を示す断面工程図（その１）である。 第１実施形態の構成に適用した製造方法の第２例を示す断面工程図（その２）である。 第２実施形態の固体撮像素子の構成を示す概略断面図である。 第２実施形態の固体撮像素子におけるピニング開口と転送ゲートとの重なりを示す要部平面図である。 第３実施形態の固体撮像素子の構成を示す概略断面図である。 第３実施形態の固体撮像素子におけるピニング開口の位置を示す要部平面図である。 電子機器の構成図である。

以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．実施形態の固体撮像素子の概略構成例
２．第１実施形態の固体撮像素子の構成
３．第１実施形態に対応させた固体撮像素子の製造方法の第１例
４．第１実施形態に対応させた固体撮像素子の製造方法の第２例
５．第２実施形態の固体撮像素子の構成（ピニング開口と転送ゲートとが重なる例）
６．第３実施形態の固体撮像素子の構成（ピニング開口を画素中央に設けた例）
７．電子機器の実施形態
尚、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。

≪１．実施形態の固体撮像素子の概略構成例≫
図１に、本発明の各実施形態の製造方法を適用して作製される固体撮像素子の一例として、ＭＯＳ型の固体撮像素子の概略構成を示す。

この図に示す固体撮像素子１は、支持基板３の一面上に光電変換部を含む複数の画素が規則的に２次元的に配列された画素領域５を有している。画素領域５に配列された各画素には、光電変換部と、電荷蓄積部と、複数のトランジスタ（いわゆるＭＯＳトランジスタ）および容量素子等で構成された画素回路とが設けられている。尚、複数の画素で画素回路の一部を共有している場合もある。

以上のような画素領域５の周辺部分には、垂直駆動回路６、カラム信号処理回路７、水平駆動回路８、およびシステム制御回路９などの周辺回路が設けられている。

垂直駆動回路６は、例えばシフトレジスタによって構成され、画素駆動線１１を選択し、選択された画素駆動線１１に画素を駆動するためのパルスを供給し、画素領域５に配列された画素を行単位で駆動する。すなわち、垂直駆動回路６は、画素領域５に配列された各画素を行単位で順次垂直方向に選択走査する。そして、画素駆動線１１に対して垂直に配線された垂直信号線１３を通して、各画素において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路７に供給する。

カラム信号処理回路７は、画素の例えば列ごとに配置されており、１行分の画素から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路７は、画素固有の固定パターンノイズを除去するための相関二重サンプリング（ＣＤＳ：Correlated Double sampling）や、信号増幅、アナログ／デジタル変換（ＡＤ：Analog/Digital Conversion）等の信号処理を行う。

水平駆動回路８は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路７の各々を順番に選択し、カラム信号処理回路７の各々から画素信号を出力させる。

システム制御回路９は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、システム制御回路９では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路６、カラム信号処理回路７、および水平駆動回路８などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路６、カラム信号処理回路、および水平駆動回路８等に入力する。

以上のような各周辺回路６〜９と、画素領域５に設けられた画素回路とで、各画素を駆動する駆動回路が構成されている。尚、周辺回路６〜９は、画素領域５に積層される位置に配置されていても良い。

≪２．第１実施形態の固体撮像素子の構成≫
図２は、第１実施形態の固体撮像素子の構成を示す要部断面図であり、図１における画素領域５の３画素分の断面図である。この図１に示す固体撮像素子１ａは、支持基板３上に、配線層２１、半導体層３１、光電変換膜４１、保護膜５１、カラーフィルタ層５３、およびオンチップレンズ５５をこの順に積層してなる。以下、下層側から順に構成を説明する。

［支持基板３］
支持基板３は、固体撮像素子の支持基板であり、ガラス基板、半導体基板、プラスチック基板など、適宜の材質のものが用いられる。

［配線層２１］
配線層２１は、例えば多層配線構造で構成されている。この配線層２１は、半導体層３１側の界面にゲート絶縁膜２３を介して設けられた転送ゲートＴＧを有している。転送ゲートＴＧは、画素毎に設けられており、層間絶縁膜２５で覆われている。配線層２１は、この層間絶縁膜２５によって絶縁性が確保された配線２７を多層にわたって有している。また、層間絶縁膜２５およびゲート絶縁膜２３の一部には、半導体層３１に達する接続孔２５ａが設けられ、この接続孔２５ａを介して配線２７と半導体層３１とが接続されている。

［半導体層３１］
半導体層３１は、単結晶構造を有する薄膜状の層であり、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層３１は、深さ方向に渡って設けられた素子分離３３によって、複数の電荷蓄積部３５に分離されている。各電荷蓄積部３５は、例えばｎ＋型不純物層またはｐ＋型不純物層からなり、画素毎に対応して配置されている。一例として、電荷蓄積部３５はｎ＋型不純物層からなることとして以下の説明を行う。この場合、素子分離３３は、ｐ＋型不純物層からなるか、または溝型素子分離（shallow trench isolation：ＳＴＩ）であっても良い。

また半導体層３１には、配線層２１との界面側の一部に、ｐ型不純物層からなるチャネル領域Ｃｈによって電荷蓄積部３５に対して仕切られたｎ型不純物層からなるフローティングディフュージョンＦＤが設けられている。フローティングディフュージョンＦＤは、複数の電荷蓄積部３５で１つのフローティングディフュージョンＦＤを共有する状態で設けられており、ここでは隣接する２画素の電荷蓄積部３５で１つのフローティングディフュージョンＦＤを共有した状態を図示している。これにより、上述した素子分離３３の一部は、チャネル領域Ｃｈに当接して設けられていることになる。

またフローティングディフュージョンＦＤに対して、配線層２１に設けられた配線２７の一部が接続された状態となっている。さらに、配線層２１に設けられた転送ゲートＴＧは、フローティングディフュージョンＦＤと電荷蓄積部３５との間のチャネル領域Ｃｈ上に対応して配置されている。

またさらに半導体層３１における配線層２１との界面側には、電荷蓄積部３５を覆う状態で第１ピニング層Ｐ１が設けられえている。この第１ピニング層Ｐ１は、電荷蓄積部３５とは逆導電型（ここではｐ型）の不純物層からなり、薄い膜厚で構成される。

一方、半導体層３１における光電変換膜４１との界面側には、本第１実施形態に特徴的な第２ピニング層Ｐ２が設けられている。この第２ピニング層Ｐ２は、電荷蓄積部３５とは逆導電型の不純物層からなり、ここでは例えばホウ素濃度１０^１９個／ｃｍ^３程度のｐ＋不純物層からなる、このような第２ピニング層Ｐ２は、極薄い膜厚で構成されていることとする。

特に第２ピニング層Ｐ２は、一部を開口して電荷蓄積部３５を覆う形状で設けられているところが特徴的であり、この開口Ｈにおいて半導体層３１で構成された電荷蓄積部３５が光電変換膜３１と直接接している。第２ピニング層Ｐ２の開口Ｈは、例えば素子を支持基板３側から平面視的に見た場合に、フローティングディフュージョンＦＤと重ならない位置に配置されることとする。

以上により、半導体層３１における配線層２１との界面および光電変換膜４１との界面は、光電変換膜４１側の開口Ｈ、フローティングディフュージョンＦＤ、及びチャネル領域Ｃｈを除いて、ｐ＋不純物層からなる第１ピニング層Ｐ１、第２ピニング層Ｐ２、または素子分離３３で覆われた状態となっている。

尚ここでの図示は省略したが、以上の半導体層３１と配線層２１との界面には、不純物層、ゲート絶縁膜、および転送ゲートと同一層からなる電極を用いたトランジスタＴｒや容量素子が設けられている。また、配線層２１にはこれらの素子を接続する配線が設けられていて、上述した画素回路や周辺回路を構成している。特に本実施形態の固体撮像素子１ａには、グローバルシャッタ回路が好適に用いられる。ここで用いられるグローバルシャッタ回路の構成が限定されることはなく、様々な構成のグローバルシャッタ回路を適用することが可能である。

［光電変換膜４１］
光電変換膜４１は、半導体層３１上に成膜された層である。この光電変換膜４１は、深さ方向に渡って設けられた素子分離４３によって、複数の光電変換部４５に分離されている。各光電変換部４５は、画素毎に対応して配置されており、１つの光電変換部４５が、１つの電荷蓄積部３５における第２ピニング層Ｐ２の開口Ｈと１：１で接合していることが重要である。尚、素子分離４３は、光電変換部４５と逆導電型の不純物層からなるか、または溝型素子分離（shallow trench isolation：ＳＴＩ）であっても良い。

また光電変換膜４１は、半導体層３１よりも可視光線の光吸収係数が高い材料で構成されていることが重要であり、吸収係数が高いほど好ましい。また光電変換膜４１は、半導体層３１に対して格子整合させた状態で設けられていることが好ましい。これにより、光電変換効率に優れた結晶性の高い光電変換膜４１とすることができ、また光電変換膜４１と半導体層３１における電荷蓄積部３５との間の界面準位が低く抑えられる。このように、半導体層３１に対して格子整合させた光電変換膜４１としては、半導体層３１上にエピタキシャル成長させた層が好ましく用いられる。

以上のような光電変換膜４１は、例えば（１）化合物半導体材料、（２）シリサイド系材料、および（３）有機材料の中から適宜選択して用いられる。一例として、半導体層３１が単結晶シリコンからなる場合、光電変換膜４１を構成する（１）〜（３）の材料として、次の各材料が例示される。

（１）化合物半導体材料としては、特にカルコパイライト構造の化合物半導体材料が用いられる。カルコパイライト構造の化合物半導体材料は、高い光吸収係数と、広い波長域に渡る高い感度が得られる材料であり、光電変換膜４１として好ましく用いられる。このようなカルコパイライト構造の半導体材料は、Ｃｕ、Ａｌ、Ｇａ、Ｉｎ、Ｚｎ、Ｓ、Ｓｅなど、IV族元素の周囲の元素を用いて構成され、ＣｕＩｎＳｅ系混晶、ＣｕＧａＩｎＳ系混晶、ＣｕＡｌＧａＩｎＳ系混晶、ＣｕＡｌＧａＩｎＳＳｅ系混晶、およびＣｕＡｌＧａＩｎＺｎＳＳｅ系混晶等が例示される。これらの化合物半導体材料からなる光電変換膜４１は、単結晶のほか、多結晶、非晶質の何れの結晶構造であっても良い。

以上の化合物半導体材料のうち、光吸収係数の観点からは、ＣｕＩｎＳｅ_２が好適に用いられる。ＣｕＩｎＳｅ_２は、光吸収係数が他の材料よりも高く、特に、単結晶シリコンと比較して約２桁高い光吸収係数を有する。このため、ＣｕＩｎＳｅ_２からなる光電変換膜４１であれば、可視光線を遮光する機能を有する光電変換膜４１として好適に機能する。

また以上の化合物半導体材料のうち、半導体層３１に対する格子整合の観点からは、半導体層３１が単結晶シリコンからなる場合に以下の組成が好ましく用いられる。
Ｃｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２
Ｃｕ（Ａｌ_0.24Ｇａ_0.23Ｉｎ_0.53）Ｓ_２
Ｃｕ（Ａｌ_0.36Ｇａ_0.64）（Ｓ_1.28Ｓｅ_0.72）

（２）シリサイド系材料としては、ＣｏＳｉ，ＣｒＳｉ，ＨｆＳｉ，ＩｒＳｉ，ＭｏＳｉ，ＮｉＳｉ，ＰｄＳｉ，ＲｅＳｉ，ＴａＳｉ，ＴｉＳｉ，ＷＳｉ，ＺｒＳｉ，β−鉄シリサイド材料（β−ＦｅＳｉ_２）、バリウムシリサイド系材料（ＢａＳｉ_２，ＢａＳｒＳｉ）が例示される。

以上のシリサイド系材料のうち、光吸収係数の観点からは、β−鉄シリサイド材料（β−ＦｅＳｉ_２）、バリウムシリサイド系材料（ＢａＳｉ_２，ＢａＳｒＳｉ）が好適に用いられる。これらの材料は、単結晶シリコンと比較して約２桁高い光吸収係数を有するため、可視光線を遮光する機能を有する光電変換膜４１を構成する材料として好適である。

（３）有機材料としては、キナクドリン系、クマリン系の有機材料が好適に用いられる。これらの有機材料は、単結晶シリコンと比較して約２桁高い光吸収係数を有するため、可視光線を遮光する機能を有する光電変換膜４１を構成する材料として好適である。

また光電変換膜４１は、各光電変換部４５で発生した電荷が、第２ピニング層Ｐ２の開口Ｈを介して半導体層３１で構成された電荷蓄積部３５に容易に移動するように、半導体層３１側に向かって深さ方向にバンドが傾斜するように形成することが好ましい。例えば電荷蓄積部３５がｎ型不純物層からなる場合であれば、光電変換部４５で発生させた電子が電荷蓄積部３５に移動し易いように、電荷蓄積部３５における深さ方向の不純物濃度や組成が調整されている。このような光電変換膜４１は、上記の条件を備えていれば、ｐ型，ｉ型、ｎ型の何れであっても良い。

具体的な一例として、光電変換膜４１がカルコパイライト構造のＣｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２を用いて構成されている場合を例示する。この場合、半導体層３１で構成されるｎ型の電荷蓄積部３５に対して、Ｃｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２を用いた光電変換膜４１で構成される光電変換部４５はｐ型になる。そこで、光電変換膜４１（光電変換部４５）は、Ｃｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２に対して、半導体層３１に近い部分ほどｎ型不純物であるＺｎの濃度が高くなるように、深さ方向に濃度勾配を有してＺｎを含有する。光電変換膜４１の膜厚が３００ｎｍ程度であれば、ｎ型不純物であるＺｎの濃度は、１０^１４〜１０^１６個／ｃｍ^３程度である。これにより、ｐ型の光電変換部４５からｎ型の電荷蓄積部３５に向かって電子が移動し易いようにバンドが傾斜した構成となる。

以上のように、カルコパイライト構造の材料を用いて光電変換膜４１を構成する場合であれば、光電変換膜４１におけるIV族元素の周囲の元素を、深さ方向に濃度勾配をつけて含有させることにより、深さ方向にバンドを傾斜させることができる。

［保護膜５１］
保護膜５１は、パッシベーション性を有する材料膜の他、光電変換膜４１が結晶構造である場合に、その欠陥準位を補償するための固定電荷を有する材料膜が用いられる。

パッシベーション性を有する材料膜としては、通常の酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜などが用いられる。

一方、固定電荷を有する材料膜としては、例えば光電変換膜４１がｎ型であれば、負の固定電荷を有する材料膜が成膜され、光電変換膜４１がｐ型であれば、正の固定電荷を有する材料膜が用いられる。

一例として、負の固定電荷を有する材料膜としては、金属酸化膜やシリコン系材膜が用いられる。金属酸化膜であれば、その材料自体が負の固定電荷を有する材料であることが好ましく、例えば遷移金属酸化膜が用いられる。具体的には、酸化ハフニウム（ＨｆＯ₂）、酸化ジルコニウム（ＺｒＯ₂）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化チタン（ＴｉＯ₂）、または酸化タンタル（Ｔａ₂Ｏ₅）が好ましく用いられる。シリコン系材料膜であれば、その材料自体が負の固定電荷を有する材料であることが好ましく、ホウ素や燐などの不純物を含有する酸化シリコン膜が好ましく用いられる。具体的には、ホウ素を含有する酸化シリコン（ＢＳＧ）、燐を含有する酸化シリコン（ＰＳＧ）、ホウ素とリンを含有する酸化シリコンＢＰＳＧである。

以上のような負の固定電荷を有する材料膜は、有機金属や有機シランガスを用いた成膜を行うことにより、炭素を含有する膜として形成することが好ましく、これによってさらに膜中における負の固定電荷を増加させることができる（特開２０１０−６７７３６参照）。

以上の他、負の固定電荷を有する材料膜としては、例えば透明電極材料膜が用いられる。光電変換膜４１がn型であれば、透明電極材料膜からなる保護膜５１に負の電圧を印加することより、当該保護膜５１を負の固定電荷を有する膜として用いることが可能になる。

また正の固定電荷を有する材料膜としては、例えば透明電極材料膜が用いられる。光電変換膜４１がp型であれば、透明電極材料膜からなる保護膜５１に正の電圧を印加することより、当該保護膜５１を正の固定電荷を有する膜として用いることが可能になる。

尚、上述した保護膜５１は、単層構造であっても積層構造であっても良い。積層構造である場合には、固定電荷を有する材料膜の上部にパッシベーション性を有する材料膜を積層させた積層構造として形成しても良い。

［カラーフィルタ層５３］
カラーフィルタ層５３は、各光電変換部４５に対応して１：１で設けられた各色のカラーフィルタで構成されている。各色のカラーフィルタの配列が限定されることはない。

［オンチップレンズ５５］
オンチップレンズ５５は、各光電変換部４５およびカラーフィルタ層５３を構成する各色のカラーフィルタに対応して１：１で設けられ、各光電変換部４５に入射光が集光されるように構成されている。

以上のように構成された固体撮像素子１ａでは、電荷蓄積部３５を構成する半導体層３１上に光電変換膜４１を設けている。このため、光電変換膜４１として光吸収性の良好な膜を用いることにより、光電変換膜４１側から入射した光の半導体層３１側への透過が抑制される。これにより、半導体層３１からなる電荷蓄積部３５への光照射によるノイズの発生を防止できる。

しかも、電荷蓄積部３５における光電変換膜４１との界面に、電荷蓄積部３５とは逆導電型の第２ピニング層Ｐ２を設けたことで、界面を固定電位、例えば０Ｖや負電位にすることができ、いわゆるバーチャルゲートとしてのピニング効果が得られる。これにより、半導体層３１からなる電荷蓄積部３５において、光電変換膜４１側の界面の欠陥準位が補償される。また図２中に矢印で示したように、光電変換膜４１で生成された信号電荷は、第２ピニング層Ｐ２に設けた開口Ｈを介して接合された電荷蓄積部３５に移動して蓄積される。したがって、光電変換膜４１における光電変換部４５から電荷蓄積部３５への電荷の移動を妨げることなく、界面の欠陥準位に起因する暗電流の発生や、これによる白傷の発生を防止できる。

以上の結果、光電変換部４５と配線層２１とを積層させたことで受光感度の向上および画素の高密度化が達成される構成の固体撮像素子１ａにおいて、ノイズの発生を防止して画像品質の向上を図ることが可能になる。

特に、グローバルシャッタ回路を備えてグローバルシャッタ方式での撮像を行う固体撮像素子１ａにおいては、各光電変換部４５が設けられた全画素において同時に露光が実施されて、各電荷蓄積部３５に一旦信号電荷が蓄積される。このため、電荷蓄積部３５に光が入射した場合のノイズの発生が顕著になるが、本第１実施形態の適用によってこのようなノイズの発生を確実に防止可能である。したがって、本第１実施形態の構成は、グローバルシャッタ方式での撮像を行う固体撮像素子１ａにおいて顕著な画像品質向上の効果を得ることが可能である。

≪３．第１実施形態に対応させた固体撮像素子の製造方法の第１例≫
図３および図４は、第１実施形態に対応させた固体撮像素子の製造方法の第１例を説明するための断面工程図である。以下、これらの図に基づいて第１実施形態の固体撮像素子の製造方法の第１例を説明する。

［図３（Ａ）］
先ず、図３（Ａ）に示すように、半導体基板３１ａとして、例えばｎ型の単結晶シリコン基板を用意する。

この半導体基板３１ａの表面層に、先に説明したｐ＋型不純物層からなる素子分離３３、第１ピニング層Ｐ１、および第２ピニング層Ｐ２を形成し、さらにｐ型不純物層からなるチャネル領域Ｃｈを形成する。またｎ＋型不純物層からなるフローティングディフュージョンＦＤおよび電荷蓄積部３５を形成する。

これらの各ｐ＋型不純物層、ｐ型不純物層、およびｎ＋型不純物層の形成は、半導体基板３１ａの表面側からの不純物導入によって行われ、例えばマスク上からのイオン注入と、その後の活性化熱処理とによって行う。ｐ＋型不純物層およびｐ型不純物層であれば、ホウ素（Ｂ）のようなｐ型不純物のイオン注入を行う。一方、ｎ＋型不純物層であれば、ヒ素（Ａｓ）のようなｎ型の不純物のイオン注入を行う。イオン注入は、それぞれの不純物層の深さに合わせて注入エネルギーを適宜に設定して行う。

例えば、一部に開口Ｈを有する第２ピニング層Ｐ２の形成においては、開口Ｈに対応する部分を覆うマスクを半導体基板３１ａの表面上に形成し、このマスク上からのイオン注入を行う。また第１ピニング層Ｐ１よりも深い位置に形成される第２ピニング層Ｐ２は、第１ピニング層Ｐ１の形成よりも注入エネルギーを高く設定したイオン注入を適用する。これにより、例えばホウ素濃度１０^１９個／ｃｍ^３程度のｐ＋不純物層からなる第２ピニング層Ｐ２を形成する。

次に、半導体基板３１ａにおいて電荷蓄積部３５が形成された表面上に、酸化シリコン膜や窒化シリコン膜を用いたゲート絶縁膜２３を成膜し、さらにこの上部にポリシリコンからなる転送ゲートＴＧを形成する。

以上までの工程は、特に工程手順が限定されることはなく、適宜の手順で行うことができる。例えば、ゲート絶縁膜２３上に転送ゲートＴＧを形成した後、転送ゲートＴＧをマスクに用いてフローティングディフュージョンＦＤや第１ピニング層Ｐ１を形成するためのイオン注入を行っても良い。また、素子分離３３は、不純物層からなるものに限定されず、溝型素子分離として形成しても良い。

［図３（Ｂ）］
次に図３（Ｂ）に示すように、半導体基板３１ａ上に、転送ゲートＴＧを覆う状態で層間絶縁膜２５を形成し、さらにフローティングディフュージョンＦＤに達する接続孔２５ａを層間絶縁膜２５およびゲート絶縁膜２３に形成する。

次に接続孔２５ａを介してフローティングディフュージョンＦＤに接続された配線２７の形成、層間絶縁膜２５の形成、配線２７の形成、および層間絶縁膜２５の形成を繰り返し行う。配線２７は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。また最上層の層間絶縁膜２５は、埋め込み特性の良好な膜で構成し、表面平坦に形成されることとする。

これにより、ゲート絶縁膜２３、転送ゲートＴＧ、および層間絶縁膜２５で絶縁された多層構造の配線２７を有する配線層２１を形成する。

また以上の工程により、半導体基板３１ａおよび配線層２１には、画素回路や周辺回路を構成するトランジスタＴｒ、容量素子、および配線を形成する。

尚、配線層２１の形成工程は、通常の半導体プロセスにしたがって行えば良く、工程手順が限定されることはない。例えば、配線２７の形成にはいわゆるダマシン工程を適用しても良く、この場合、銅（Ｃｕ）等のエッチング加工に不向きな金属材料を用いて配線２７を形成することができる。

［図３（Ｃ）］
その後、図３（Ｃ）に示すように、配線層２１における層間絶縁膜２５の上部に支持基板３を張り合わせる。支持基板３の張り合わせは、ここでの図示を省略した接着剤を介して行うか、また接着剤を使用しない直接接合で行なってもよい。

［図４（Ａ）］
次に、図４（Ａ）に示すように、半導体基板３１ａを裏面側から薄膜化して半導体層３１とする。ここでは、第２ピニング層Ｐ２と共に電荷蓄積部３５が露出するまで、支持基板３と反対側の面から半導体基板３１ａを薄膜化して半導体層３１とする。この際、第２ピニング層Ｐ２をエッチングストッパとした研磨やエッチングを行うことにより、半導体基板３１ａを薄膜化する。

［図４（Ｂ）］
その後、図４（Ｂ）に示すように、半導体層３１の露出面上に、光電変換膜４１を成膜する。光電変換膜４１の成膜は、光電変換部４１を構成する上述した各材料によって適宜の成膜方法を適用して行われる。

例えば、カルコパイライト構造の化合物半導体からなる光電変換膜４１を、半導体層３１に対して格子整合させて形成する場合ではれば、半導体層３１に対して光電変換膜４１をエピタキシャル成長させる。これにより、単結晶シリコンからなる半導体層３１に対して格子整合した状態で、予め結晶構造を有する光電変換膜４１が成膜される。このような光電変換膜４１のエピタキシャル成長による成膜は、光電変換膜４１を構成する各元素を含有する成膜ガスを用いた化学的気相成長（Chemical Vapor deposition：ＣＶＤ）法や、分子線エピタキシャル成長（Molecular Beam Epitaxy：ＭＢＥ）法によって行われる。

例えば、カルコパイライト構造のＣｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２を用いた光電変化膜４１を成膜する場合であれば、ｐ型のＣｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２に対してｎ型不純物であるＺｎを添加した成膜を行う。この際、Ｚｎの濃度が結晶成長と共に低下するように、Ｚｎを含有する成膜ガスの供給量を調整した成膜を行う。これにより、ｐ型の光電変換膜４１からｎ型の電荷蓄積部３５に向かって電子が移動し易いようにバンドが傾斜した構成とする。

［図４Ｃ］
次に、図４Ｃに示すように、光電変換膜４１に素子分離４３を形成し、光電変換膜４１を各画素毎に分離してなる光電変換部４５を形成する。ここでは、例えばリソグラフィー法によって光電変換膜４１上にマスクパターンを形成し、このマスクパターン上からのイオン注入とその後の活性化熱処理とによって、第２体薄層４１の深さ方向にわたる不純物層を形成してこれを素子分離４３とする。この際、光電変換膜４１がｐ型であればｎ型の不純物をイオン注入によって導入し、光電変換膜４１がｎ型であればｐ型の不純物をイオン注入によって導入する。

尚、素子分離４３の形成は、溝内を絶縁膜で埋め込んでも良い。この場合、光電変換膜４１の導電型によらずに溝型素子分離（shallow trench isolation：ＳＴＩ）が形成される。素子分離４３を溝型素子分離として形成することにより、素子分離４３の形成に不純物の活性化熱処理を行う必要がないため好ましい。

［図２］
以上の後、先の図２に示したように、光電変換部４５を構成する光電変換膜４１上に、保護膜５１を成膜する。この保護膜５１は、上述したように、パッシベーション性を有する材料膜の他、光電変換膜４１表面の欠陥準位を補償するための固定電荷を有する材料膜が用いられる。

次で、保護膜５１上に、各光電変換部４５に対応させて、各色フィルタをパターン形成してなるカラーフィルタ層５３を形成し、さらにオンチップレンズ５５を形成する。以上により、固体撮像素子１ａが得られる。

以上説明した第１例の製造方法により、図２を用いて説明したように、半導体層３１からなる電荷蓄積部３５において、光電変換膜４１からなる光電変換部４５との界面側の部分に、第２ピニング層Ｐ２を設けた第１実施形態の固体撮像素子を得ることができる。特に本第１例の手順によれば、図３（Ａ）を用いて説明したように、半導体層３１を構成する半導体基板３１ａに電荷蓄積部３５等の不純物層を形成した後に、図３（Ｂ）を用いて説明したように半導体基板３１ａ上に配線２７を形成する工程を行う。このため、不純物層を形成するための高温での活性化熱処理の影響が配線２７に及ぶことがなく、配線２７の品質を維持することが可能である。また、光電変換膜４１に形成する素子分離４３を溝型素子分離として形成することにより、素子分離４３の形成に不純物の活性化熱処理を行う必要がないため、配線２７への熱処理の影響を抑えることができ、配線２７の品質を維持することが可能である。

≪４．第１実施形態に対応させた固体撮像素子の製造方法の第２例≫
図５および図６は、第１実施形態に対応させた固体撮像素子の製造方法の第２例を説明するための断面工程図である。本第２例が、先に説明した第１例と異なるところは、全体の工程中において第２ピニング層Ｐ２を形成するタイミングであって、他の手順は同様である。以下、図５，６に基づいて第１実施形態の固体撮像素子の製造方法の第２例を説明する。尚、第１例と重複する工程の詳細な説明は省略する。

［図５（Ａ）］
先ず、図５（Ａ）に示すように、半導体基板３１ａとして、例えばｎ型の単結晶シリコン基板を用意する。

この半導体基板３１ａの表面層に、第２ピニング層Ｐ２以外の不純物層を形成する。すなわち、ｐ＋型不純物層からなる素子分離３３および第１ピニング層Ｐ１を形成し、さらにｐ型不純物層からなるチャネル領域Ｃｈを形成する。またｎ＋型不純物層からなるフローティングディフュージョンＦＤおよび電荷蓄積部３５を形成する。尚ここでは、チャネル領域Ｃｈで囲まれた半導体基板３１ａの表面層が電荷蓄積部３５となる。

これらの各ｐ＋型不純物層、ｐ型不純物層、およびｎ＋型不純物層の形成は、マスク上からのイオン注入と、その後の活性化熱処理とによって行い、特にイオン注入は、それぞれの不純物層の深さに合わせて注入エネルギーを適宜に設定して行う。

次に、半導体基板３１ａにおいて電荷蓄積部３５が形成された表面上に、酸化シリコン膜や窒化シリコン膜を用いたゲート絶縁膜２３を成膜し、さらにこの上部にポリシリコンからなる転送ゲートＴＧを形成する。

［図５（Ｂ）］
次に図５（Ｂ）に示すように、半導体基板３１ａ上に、層間絶縁膜２５、フローティングディフュージョンＦＤに達する接続孔２５ａ、および接続孔２５ａを介してフローティングディフュージョンＦＤに接続された配線２７を有する配線層２１を形成する。これにより、半導体基板３１ａおよび配線層２１には、画素回路や周辺回路を構成するトランジスタＴｒ、容量素子、および配線を形成する。

［図５（Ｃ）］
その後、図５（Ｃ）に示すように、配線層２１における層間絶縁膜２５の上部に支持基板３を張り合わせる。支持基板３の張り合わせは、ここでの図示を省略した接着剤を介して行う。

［図６（Ａ）］
次に、図６（Ａ）に示すように、電荷蓄積部３５を残し記半導体基板３１ａを裏面側から薄膜化して半導体層３１とする。ここでは、電荷蓄積部３５として必要な膜厚となるように半導体基板３１ａを薄膜化する。

［図６（Ｂ）］
その後、図６（Ｂ）に示すように、単結晶シリコンからなる半導体層３１の露出表面層、すなわちｎ＋型不純物層からなる電荷蓄積部３５の露出表面層に、ｐ＋型不純物層からなる第２ピニング層Ｐ２を形成する。第２ピニング層Ｐ２の形成は、半導体層３１の露出表面側からの不純物導入によって行われ、例えば開口Ｈに対応する部分を覆うマスク上からのイオン注入と、その後の活性化熱処理とによって行う。このイオン注入は、注入エネルギーを低く保つことにより、半導体層３１の極表面層のみに第２ピニング層Ｐ２が形成されるように行う。

尚、第２ピニング層Ｐ２を形成するための不純物の活性加熱処理は、レーザーアニールによって行うことができる。

［図６（Ｃ）］
以上の後、図６（Ｃ）に示すように、半導体層３１の露出面上に光電変換膜４１を成膜する。例えば、カルコパイライト構造の化合物半導体からなる光電変換膜４１を、半導体層３１に対して格子整合させて形成する場合であれば、半導体層３１に対して光電変換膜４１をエピタキシャル成長させる。

ここでは上述した第１例と同様に、例えば、カルコパイライト構造のＣｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２を用いた光電変化膜４１を成膜する場合であれば、ｐ型のＣｕ（Ｇａ_0.52Ｉｎ_0.48）Ｓ_２に対してｎ型不純物であるＺｎを添加した成膜を行う。この際、Ｚｎの濃度が結晶成長と共に低下するように、Ｚｎを含有する成膜ガスの供給量を調整した成膜を行う。これにより、ｐ型の光電変換膜４１からｎ型の電荷蓄積部３５に向かって電子が移動し易いようにバンドが傾斜した構成とする。

その後、光電変換膜４１に素子分離４３を形成し、光電変換膜４１を各画素毎に分離してなる光電変換部４５を形成する。尚、素子分離４３の形成は、溝内を絶縁膜で埋め込んでも良い。この場合、光電変換膜４１の導電型によらずに溝型素子分離（shallow trench isolation：ＳＴＩ）が形成される。素子分離４３を溝型素子分離として形成することにより、素子分離４３の形成に不純物の活性化熱処理を行う必要がないため好ましい。

［図２］
以上の後、先の図２に示したように、光電変換部４５を構成する光電変換膜４１上に、保護膜５１を成膜する。この保護膜５１は、上述したように、パッシベーション性を有する材料膜の他、光電変換膜４１表面の欠陥準位を補償するための固定電荷を有する材料膜が用いられる。

次で、保護膜５１上に、各光電変換部４５に対応させて、各色フィルタをパターン形成してなるカラーフィルタ層５３を形成し、さらにオンチップレンズ５５を形成する。以上により、固体撮像素子１ａが得られる。

以上説明した第２例の製造方法により、図２を用いて説明したように、半導体層３１からなる電荷蓄積部３５において、光電変換膜４１からなる光電変換部４５との界面側の部分に、第２ピニング層Ｐ２を設けた第１実施形態の固体撮像素子を得ることができる。特に本第２例の手順によれば、図６（Ｂ）を用いて説明したように、半導体基板３１ａを薄膜化した半導体層３１の露出表面層への不純物導入によって第２ピニング層Ｐ２を形成する。このため、第２ピニング層Ｐ２を形成するための不純物の深さプロファイルの広がりを抑えることができ、半導体層３１の露出表面層に極薄い第２ピニング層Ｐ２を形成することができる。したがって、青感度の向上と飽和電荷量の向上が見込まれる。

また、第２ピニング層Ｐ２を形成するための不純物の活性加熱処理をレーザーアニールによって行うことができるため、配線層２１よりも後に行われる第２ピニング層Ｐ２の高温での活性化を最表面だけで行うことができる。これにより、不純物層を形成するための高温での活性化熱処理の影響が配線２７に及ぶことが抑えられ、配線２７の品質を維持することが可能である。また、光電変換膜４１に形成する素子分離４３を溝型素子分離として形成することにより、素子分離４３の形成に不純物の活性化熱処理を行う必要がないため、配線２７への熱処理の影響を抑えることができ、配線２７の品質を維持することが可能である。

≪５．第２実施形態の固体撮像素子の構成≫（ピニング開口と転送ゲートとが重なる例）
図７は、第２実施形態の固体撮像素子の構成を示す要部断面図であり、図１における画素領域５の３画素分の断面図である。図７に示す第２実施形態の固体撮像素子１ｂが、図２を用いて説明した第１実施形態の固体撮像素子と異なるところは、第２ピニング層Ｐ２に設けた開口Ｈの平面視的な位置にあり、他の構成は第１実施形態と同様であることとする。

すなわち、第２ピニング層Ｐ２の開口Ｈは、配線層２７に設けられた転送ゲートＴＧと平面視的に重なる位置に配置されている。図８（Ａ）、図８（Ｂ）には、第２ピニング層Ｐ２側からの平面図を示す。これらの図に示すように、第２ピニング層Ｐ２の開口Ｈと転送ゲートＴＧとの重なり方が限定されることはなく、一部が重なっていれば良い。

以上のような第２実施形態の固体撮像素子１ｂでは、第２ピニング層Ｐ２の開口Ｈと転送ゲートＴＧとが重ねて配置されたことにより、開口Ｈから転送ゲートＴＧまでの距離が最短化される。これにより、図７中に矢印で示したように、光電変換膜４１で生成された信号電荷は、転送ゲートＴＧの駆動によって直ちに第２ピニング層Ｐ２に設けた開口ＨからフローティングディフュージョンＦＤに読み出される。したがって、第１実施形態で説明したように、受光感度の向上および画素の高密度化が達成される構成においてノイズの発生を防止して画像品質の向上を図る効果に加え、光電変換部４５からの電荷の読み出しが容易で応答特性の向上を図る効果を得ることができる。

≪６．第３実施形態の固体撮像素子の構成≫（ピニング開口を画素中央に設けた例）
図９は、第３実施形態の固体撮像素子の構成を示す要部断面図であり、図１における画素領域５の３画素分の断面図である。図９に示す第３実施形態の固体撮像素子１ｃが、先に説明した第１実施形態および第２実施形態の固体撮像素子と異なるところは、第２ピニング層Ｐ２に設けた開口Ｈの平面視的な位置にあり、他の構成は第１実施形態および第２実施形態と同様であることとする。

すなわち、第２ピニング層Ｐ２の開口Ｈは、平面視的に光電変換部４５の中央に配置されている。ここでは、光電変換部４５は、電荷蓄積部３５とほぼ一致した状態で積層されていることとする。この場合、第２ピニング層Ｐ２の開口Ｈは、光電変換部４５および電荷蓄積部３５の中央であって、画素の中央に配置された状態となる。図１０（Ａ）、図１０（Ｂ）には、第２ピニング層Ｐ２側からの平面図を示す。これらの図に示すように、第２ピニング層Ｐ２の開口Ｈの形状は、四角形であっても円形であっても他の形状であっても良く、加工が容易な形状であれば好ましい。また第２実施形態で説明したように、第２ピニング層Ｐ２の開口Ｈは、転送ゲートＴＧと重なっていても良い。

以上のような第３実施形態の固体撮像素子１ｃでは、平面視的に見て光電変換部４５の中央に第２ピニング層Ｐ２の開口Ｈを配置した構成である。これにより、転送ゲートＴＧの駆動による電界の影響が、第２ピニング層Ｐ２を介して光電変換部４５の全域に対して均一に及ぶようになり、ポテンシャル設計が容易になる。このため、光電変換部４５の全域から電荷蓄積部３５に対して効率的に信号電荷を読み出すことが可能になる。したがって、第１実施形態で説明したように、受光感度の向上および画素の高密度化が達成される構成においてノイズの発生を防止して画像品質の向上を図る効果に加え、光電変換部４５からの電荷の読み出しを効率的に行う効果を得ることができる。

≪７．電子機器の実施形態≫
上述の各実施形態で説明した本発明に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。

図１１は、本発明に係る電子機器の一例として、固体撮像素子を用いたカメラの構成図を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ９１は、固体撮像素子１と、固体撮像素子１の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像素子１を駆動する駆動回路９５と、固体撮像素子１の出力信号を処理する信号処理回路９６とを有する。

固体撮像素子１は、上述した各実施形態および各変形例で説明した構成の固体撮像素子（１ａ，１ｂ，１ｃ）が適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像素子１の撮像面上に結像させる。これにより、固体撮像素子１内に、一定期間信号電荷が蓄積される。光学系９３は、複数の光学レンズから構成された光学レンズ系としても良い。シャッタ装置９４は、固体撮像素子１への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像素子１の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像素子１の信号転送を行う。信号処理回路９６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。

以上説明した本実施形態に係る電子機器によれば、高密度でありながらも受光感度および画像品質の向上を図ることが可能な各実施形態の固体撮像素子１を用いたことにより、小型化および撮像画像の高品質化を達成することが可能になる。

１，１ａ，１ｂ，１ｃ…固体撮像素子、２１…配線層、２３…ゲート絶縁膜、３１…半導体層、３１ａ…半導体基板、３５…電荷蓄積部、４１…光電変換膜、４５…光電変換部、９１…電子機器、９３…光学系、９６…信号処理回路、ＦＤ…フローティングディフュージョン、Ｈ…開口、Ｐ１…第１ピニング層、Ｐ２…第２ピニング層、ＴＧ…転送ゲート

Claims (13)

1. 配線層と、
   前記配線層上に設けられた半導体層からなる電荷蓄積部と、
   前記半導体層上に設けられた光電変換膜とを備え、
   前記電荷蓄積部における前記光電変換膜との界面には、当該電荷蓄積部とは逆導電型のピニング層が一部を開口して設けられた
   固体撮像素子。
2. 前記半導体層における前記配線層との界面側には、フローティングディフュージョンが設けられ、
   前記配線層における前記半導体層との界面側には、ゲート絶縁膜を介して前記電荷蓄積部と前記フローティングディフュージョンとの間に位置する転送ゲートが設けられている
   請求項１記載の固体撮像素子。
3. 前記開口と前記転送ゲートとは、平面視的に重なって配置されている
   請求項２記載の固体撮像素子。
4. 前記開口と前記転送ゲートとは、平面視的に重ならずに配置されている
   請求項２記載の固体撮像素子。
5. 前記光電変換膜は、前記電荷蓄積部に対応する各光電変換部に素子分離されており、
   前記ピニング層に設けられた開口は、平面視的に前記各光電変換部の中央に配置されている
   請求項１〜４の何れかに記載の固体撮像素子。
6. 前記光電変換膜は、前記半導体層よりも可視光線の吸収係数が高い材料からなる
   請求項１〜５の何れかに記載の固体撮像素子。
7. 前記半導体層は単結晶シリコンからなり、
   前記光電変換膜は、前記半導体層に対して格子整合させて設けられている
   請求項１〜６の何れかに記載の固体撮像素子。
8. 前記電荷蓄積部における前記配線層との界面側には、当該電荷蓄積部とは逆導電型のピニング層が設けられた
   請求項１〜７の何れかに記載の固体撮像素子。
9. 半導体基板の表面側に電荷蓄積部を形成する工程と、
   前記半導体基板において前記電荷蓄積部が形成された表面上に配線層を形成する工程と、
   前記電荷蓄積部が露出するまで前記半導体基板を裏面側から薄膜化して半導体層とする工程と、
   前記半導体層の露出面上に光電変換膜を成膜する工程とを行うと共に、
   前記光電変換膜を成膜する工程の前に、前記電荷蓄積部における前記光電変換膜との界面となる部分に、一部を開口した形状で当該電荷蓄積部とは逆導電型のピニング層を形成する工程を行う
   固体撮像素子の製造方法。
10. 前記ピニング層を形成する工程は、前記配線層を形成する工程の前に、前記半導体基板の表面側から不純物を導入することによって行われ、
    前記半導体基板を裏面側から薄膜化して半導体層とする工程では、前記ピニング層と共に当該ピニング層の開口から前記電荷蓄積部が露出するまで当該半導体基板を薄膜化する
    請求項９記載の固体撮像素子の製造方法。
11. 前記ピニング層を形成する工程は、前記半導体基板を薄膜化して半導体層とする工程を行った後に、当該半導体層の露出表面層に不純物を導入することによって行われる
    請求項９記載の固体撮像素子の製造方法。
12. 前記半導体層は単結晶シリコンからなり、
    前記光電変換膜を成膜する工程では、前記半導体層上に当該光電変換膜をエピタキシャル成長させる
    請求項９〜１１の何れかに記載の固体撮像素子の製造方法。
13. 固体撮像素子と、
    前記固体撮像素子の画素領域に入射光を導く光学系と、
    前記固体撮像素子の出力信号を処理する信号処理回路とを備え、
    前記固体撮像素子は、
    配線層と、
    前記配線層上に設けられた半導体層からなる電荷蓄積部と、
    前記半導体層上に設けられた光電変換膜とを備え、
    前記電荷蓄積部における前記光電変換膜との界面には、当該電荷蓄積部とは逆導電型のピニング層が一部を開口して設けられた
    電子機器。

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