JP2012155300A

JP2012155300A - Display device driving circuit and display device driving method

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Publication number: JP2012155300A
Application number: JP2011016951A
Authority: JP
Inventors: Tadao Minami; 忠生南
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-01-28
Filing date: 2011-01-28
Publication date: 2012-08-16

Abstract

【課題】ＥＭＩ発生の抑制。
【解決手段】タイミング信号ＳＴＢに基づいて、第１〜第３の出力タイミングにおいて出力するための第１〜第３の出力制御信号Ｃ１〜Ｃ３を生成するアンプ出力制御回路１０１と、第１の出力制御信号Ｃ１に基づいて、階調電圧を出力する第１のアンプ回路ＡＣ１１〜ＡＣ１ｎと、第２の出力制御信号Ｃ２に基づいて、階調電圧を出力する第２のアンプ回路ＡＣ２１〜ＡＣ２ｎと、第３の出力制御信号Ｃ３に基づいて、階調電圧を出力する第３のアンプ回路ＡＣ３１〜ＡＣ３ｎと、を備える表示装置駆動回路。連続する第１及び第２の出力タイミングの時間間隔を第１の間隔ＴＩ１、連続する第２及び第３の出力タイミングの時間間隔ＴＩ２を第２の間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、第１の間隔ＴＩ１と第２の間隔ＴＩ２との最大公約数が、周期Ｔの最小値よりも小さい。
【選択図】図１To suppress the generation of EMI.
An amplifier output control circuit 101 that generates first to third output control signals C1 to C3 to be output at first to third output timings based on a timing signal STB, and a first output First amplifier circuits AC11 to AC1n that output gradation voltages based on the control signal C1, second amplifier circuits AC21 to AC2n that output gradation voltages based on the second output control signal C2, and A display device drive circuit comprising: third amplifier circuits AC31 to AC3n that output gradation voltages based on the third output control signal C3. The time interval between successive first and second output timings is the first interval TI1, the time interval TI2 between successive second and third output timings is the second interval, and the frequency subject to EMI regulation in the EMC standard. Is the period T, the greatest common divisor of the first interval TI1 and the second interval TI2 is smaller than the minimum value of the period T.
[Selection] Figure 1

Description

本発明は、表示装置駆動回路及び表示装置駆動方法に関する。 The present invention relates to a display device driving circuit and a display device driving method.

近年、テレビやパソコン用ディスプレイに使用される液晶表示装置の大画面化・高精細化に伴い、画像データに基づく階調信号を各画素に出力するための増幅器の数も増加している。そのため、ソースドライバには、消費電力を抑えつつ、より多くの増幅器をより高速に駆動することが要求されている。さらに、周辺機器に悪影響を及ぼすＥＭＩ（Electro Magnetic Interference）を抑制する必要もある。ＥＭＩを抑制するために、増幅器駆動時のピーク電源電流を低減する手法が知られている。 In recent years, the number of amplifiers for outputting a gradation signal based on image data to each pixel has been increased with the increase in the screen size and the definition of a liquid crystal display device used in a display for a television or a personal computer. Therefore, the source driver is required to drive more amplifiers at higher speed while suppressing power consumption. Furthermore, it is necessary to suppress EMI (Electro Magnetic Interference) that adversely affects peripheral devices. In order to suppress EMI, a technique for reducing the peak power supply current when the amplifier is driven is known.

特許文献１では、１つのソースドライバ内における各アンプ回路の出力タイミングをずらすことによって、アンプ回路駆動による電源電流のピーク位置をずらしている。つまり、アンプ回路駆動によるピーク電流を分散することにより、ＥＭＩを抑制している。 In Patent Document 1, the peak position of the power source current by driving the amplifier circuit is shifted by shifting the output timing of each amplifier circuit in one source driver. That is, EMI is suppressed by dispersing the peak current due to the amplifier circuit drive.

図７は、特許文献１の図７である。図７には、ソースドライバ内のＮ個のアンプ回路３６−１〜３６−Ｎ及びアンプ回路駆動部３８が示されている。アンプ回路駆動部３８は、制御回路４０、遅延部４１、４３、遅延回路４２を備えている。さらに、遅延部４１は、（Ｎ／２）−１個の遅延回路４１−１、４１−２、・・・４１−（（Ｎ／２）−１）を備えている。また、遅延部４３は、（Ｎ／２）−１個の遅延回路４３−１、４３−２、・・・４３−（（Ｎ／２）−１）を備えている。 FIG. 7 is FIG. 7 of Patent Document 1. In FIG. FIG. 7 shows N amplifier circuits 36-1 to 36 -N and an amplifier circuit driver 38 in the source driver. The amplifier circuit drive unit 38 includes a control circuit 40, delay units 41 and 43, and a delay circuit 42. Further, the delay unit 41 includes (N / 2) -1 delay circuits 41-1, 41-2, ... 41-((N / 2) -1). The delay unit 43 includes (N / 2) -1 delay circuits 43-1, 43-2,... 43-((N / 2) -1).

ここで、遅延回路４１−１、４１−２、・・・４１−（（Ｎ／２）−１）及び遅延回路４３−１、４３−２、・・・４３−（（Ｎ／２）−１）の遅延時間は、全て同じ第１遅延時間である。また、遅延回路４２の遅延時間は、第１遅延時間の半分の第２遅延時間である。このような構成により、各アンプ回路３６−１〜３６−Ｎの駆動タイミングの時間間隔は第２遅延時間に等しくなる。 Here, the delay circuits 41-1, 41-2, ... 41-((N / 2) -1) and the delay circuits 43-1, 43-2, ... 43-((N / 2)- The delay times 1) are all the same first delay time. The delay time of the delay circuit 42 is a second delay time that is half of the first delay time. With such a configuration, the time interval of the drive timing of each amplifier circuit 36-1 to 36 -N becomes equal to the second delay time.

また、特許文献２では、タイミングコントローラから各ソースドライバへ信号を出力するタイミングをずらしている。この信号には、ソースドライバからの出力タイミングを制御する制御信号も含まれる。その結果、ソースドライバからの出力もソースドライバ毎に異なる時刻になる。従って、ソースドライバ毎に増幅器駆動による電源電流のピーク位置もずれ、ＥＭＩが抑制される。 Moreover, in patent document 2, the timing which outputs a signal from a timing controller to each source driver is shifted. This signal also includes a control signal for controlling the output timing from the source driver. As a result, the output from the source driver also has a different time for each source driver. Therefore, the peak position of the power supply current due to amplifier driving is shifted for each source driver, and EMI is suppressed.

ここで、特許文献２のタイミングコントローラから各ソースドライバへの出力タイミングのずれは、例えばＦＩＦＯを使用することにより、タイミングコントローラ内の特定クロック（例えば、シリアルデータ伝送の転送クロック）の周期の整数倍（正の整数倍、つまり自然数倍）とすることにより生成される。つまり、ソースドライバの出力タイミングの時間間隔も、特定クロックの周期の整数倍となる。 Here, the deviation of the output timing from the timing controller to each source driver in Patent Document 2 is an integer multiple of the period of a specific clock (for example, transfer clock for serial data transmission) in the timing controller by using, for example, a FIFO. (A positive integer multiple, that is, a natural number multiple). That is, the time interval of the output timing of the source driver is also an integral multiple of the period of the specific clock.

特開２０１０−１７６０８３号公報JP 2010-176083 A 特開２００９−１５２０３号公報JP 2009-15203 A

発明者は以下の課題を見出した。
ＥＭＩの発生量は、ＥＭＣ（Electro-magnetic Compatibility）規格により規制されている。ＥＭＣ規格の国際基準は、国際電気標準会議（ＩＥＣ：International Electrotechnical Commission：）の国際無線障害特別委員会（ＣＩＳＰＲ：International Special Committee on Radio Interference）により規定されたＣＩＳＰＲ２２である。日本では、このＣＩＳＰＲ２２を受け、情報処理装置等電波障害自主規制協議会（ＶＣＣＩ：Voluntary Control Council for Information Technology Equipment）により、ＶＣＣＩ規格として規定されている。ここで、ＣＩＳＰＲ２２及びＶＣＣＩ規格のいずれにおいても、ＥＭＩの規制対象となる最大周波数は現状１０００［ＭＨｚ］＝１［ＧＨｚ］である。 The inventor has found the following problems.
The amount of EMI generated is regulated by EMC (Electro-magnetic Compatibility) standards. The international standard of the EMC standard is CISPR22 defined by the International Special Committee on Radio Interference (CISPR) of the International Electrotechnical Commission (IEC). In Japan, in response to this CISPR 22, it is defined as a VCCI standard by the Voluntary Control Council for Information Technology Equipment (VCCI) such as information processing equipment. Here, in both the CISPR22 and the VCCI standards, the maximum frequency subject to EMI regulation is currently 1000 [MHz] = 1 [GHz].

特許文献１において、例えば、図７のアンプ回路３６−１〜３６−Ｎの駆動タイミングの時間間隔ｔｄ＝２［ｎｓ］であるとすると、２［ｎｓ］周期で電源電流ピークが発生する。この電流ピークの発生による電源電流波形の周波数ｆは、ｆ＝１／ｔｄ＝１／２［ｎｓ］＝５００［ＭＨｚ］となる。即ち、ＥＭＣ規格による規制対象となる。 In Patent Document 1, for example, if the time interval td = 2 [ns] of the drive timing of the amplifier circuits 36-1 to 36 -N in FIG. 7, a power supply current peak occurs at a cycle of 2 [ns]. The frequency f of the power supply current waveform due to the occurrence of this current peak is f = 1 / td = 1/2 [ns] = 500 [MHz]. That is, it is subject to regulation according to the EMC standard.

より詳細には、この周波数ｆの電源電流波形が、ライン毎に繰り返されることになる。ここで、この周波数ｆの電源電流波形が、ライン毎に打ち消しあえば、ＥＭＩは発生しない。しかしながら、この周波数ｆの電源電流波形が、ライン毎に共振する場合、ＥＭＣ規格の規制対象となるＥＭＩを発生してしまうおそれがあった。 More specifically, the power supply current waveform having the frequency f is repeated for each line. Here, if the power supply current waveform of the frequency f cancels for each line, EMI does not occur. However, when the power supply current waveform of the frequency f resonates for each line, there is a possibility that EMI, which is subject to EMC standard regulation, may be generated.

また、特許文献２では、上述の通り、各ドライバの駆動タイミングの時間間隔ｔｄ＝（特定クロック周期）×ｎ（ｎは自然数）の値を取り得る。従って、時間間隔ｔｄは特許文献１のように一定になるとは限らない。しかしながら、時間間隔ｔｄが一定でなくても、時間間隔ｔｄの最大公約数を周期とするＥＭＩが発生し得る。この場合、この時間間隔ｔｄの最大公約数も、特定クロック周期×ｍ（ｍは自然数）となる。そのため、特定クロック周期の１／ｍの周波数を有するＥＭＩが発生し得ることになる。つまり、少なくとも特定クロックの周波数が１［ＧＨｚ］以下であれば、発生するＥＭＩの周波数はＥＭＣ規格の規制対象となる。そのため、特許文献１と同様に、ＥＭＣ規格の規制対象となるＥＭＩを発生してしまうおそれがあった。 Further, in Patent Document 2, as described above, the value of the time interval td = (specific clock cycle) × n (n is a natural number) of the drive timing of each driver can be taken. Therefore, the time interval td is not always constant as in Patent Document 1. However, even if the time interval td is not constant, EMI having the period of the greatest common divisor of the time interval td can occur. In this case, the greatest common divisor of the time interval td is also a specific clock period × m (m is a natural number). Therefore, EMI having a frequency of 1 / m of the specific clock cycle can be generated. That is, at least if the frequency of the specific clock is 1 [GHz] or less, the frequency of the generated EMI is subject to EMC standard regulation. Therefore, as in Patent Document 1, there is a possibility that EMI, which is subject to EMC standard regulation, may be generated.

本発明に係る表示装置駆動回路は、
入力されたタイミング信号に基づいて、連続する第１〜第３の出力タイミングにおいて出力するための第１〜第３の出力制御信号を生成するアンプ出力制御回路と、
前記第１の出力制御信号に基づいて、階調電圧を出力する第１のアンプ回路と、
前記第２の出力制御信号に基づいて、階調電圧を出力する第２のアンプ回路と、
前記第３の出力制御信号に基づいて、階調電圧を出力する第３のアンプ回路と、を備え、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
前記第１間隔と前記第２間隔との最大公約数が、前記周期Ｔの最小値よりも小さいものである。 The display device driving circuit according to the present invention includes:
An amplifier output control circuit that generates first to third output control signals to be output at successive first to third output timings based on the input timing signal;
A first amplifier circuit that outputs a gradation voltage based on the first output control signal;
A second amplifier circuit that outputs a gradation voltage based on the second output control signal;
A third amplifier circuit that outputs a gradation voltage based on the third output control signal;
The time interval between the continuous first and second output timings is the first interval, the time interval between the continuous second and third output timings is the second interval, and the reciprocal of the frequency subject to EMI regulation in the EMC standard. Is a period T,
The greatest common divisor of the first interval and the second interval is smaller than the minimum value of the period T.

本発明に係る表示装置駆動方法は、
第１のアンプ回路を第１の出力タイミングにおいて駆動し、
第２のアンプ回路を前記第１の出力タイミングと連続した第２の出力タイミングにおいて駆動し、
第３のアンプ回路を前記第２の出力タイミングと連続した第３の出力タイミングにおいて駆動し、
連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、
前記第１間隔と前記第２間隔との最大公約数を、前記周期Ｔの最小値よりも小さくするものである。 A display device driving method according to the present invention includes:
Driving the first amplifier circuit at the first output timing;
Driving the second amplifier circuit at a second output timing continuous with the first output timing;
Driving a third amplifier circuit at a third output timing that is continuous with the second output timing;
The time interval between the continuous first and second output timings is the first interval, the time interval between the continuous second and third output timings is the second interval, and the reciprocal of the frequency subject to EMI regulation in the EMC standard. Is a period T,
The greatest common divisor of the first interval and the second interval is made smaller than the minimum value of the period T.

本発明では、連続する前記第１及び第２の出力タイミングの時間間隔を第１間隔、連続する前記第２及び第３の出力タイミングの時間間隔を第２間隔、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数の逆数を周期Ｔとすると、前記第１間隔と前記第２間隔との最大公約数が、前記周期Ｔの最小値よりも小さい。そのため、ＥＭＩの発生が抑制された表示装置駆動回路を提供することができる。 In the present invention, the time interval between the continuous first and second output timings is the first interval, the time interval between the continuous second and third output timings is the second interval, and is subject to EMI regulation in the EMC standard. Assuming that the reciprocal of the frequency is a period T, the greatest common divisor of the first interval and the second interval is smaller than the minimum value of the period T. Therefore, a display device driving circuit in which generation of EMI is suppressed can be provided.

本発明によれば、ＥＭＩの発生が抑制された表示装置駆動回路を提供することができる。 According to the present invention, it is possible to provide a display device driving circuit in which generation of EMI is suppressed.

実施の形態１に係る表示装置駆動回路を用いた表示装置のブロック図である。1 is a block diagram of a display device using a display device drive circuit according to Embodiment 1. FIG. 実施の形態１に係る表示装置駆動回路による駆動タイミングを示すタイミングチャート及び電源電流波形である。4 is a timing chart and power supply current waveforms showing drive timings by the display device drive circuit according to the first embodiment. 実施の形態２に係る表示装置駆動回路を示した回路図である。FIG. 6 is a circuit diagram showing a display device driving circuit according to a second embodiment. アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。3 is a circuit diagram of a delay circuit DC1 that constitutes an amplifier output control circuit 101. FIG. アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。3 is a circuit diagram of a delay circuit DC1 that constitutes an amplifier output control circuit 101. FIG. アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。3 is a circuit diagram of a delay circuit DC1 that constitutes an amplifier output control circuit 101. FIG. 特許文献１の図７である。FIG. 7 of Patent Document 1.

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. However, the present invention is not limited to the following embodiment. In addition, for clarity of explanation, the following description and drawings are simplified as appropriate.

（実施の形態１）
図１を参照して本発明の第１の実施の形態に係る表示装置駆動回路について説明する。図１は、実施の形態１に係る表示装置駆動回路を用いた表示装置のブロック図である。 (Embodiment 1)
A display device driving circuit according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram of a display device using the display device driving circuit according to the first embodiment.

図１に示すように、この表示装置は、実施の形態１に係る表示装置駆動回路であるソースドライバ（Source Driver）１００、タイミングコントローラ（Timing Controller）２００、ゲートドライバ（Gate Driver）３００、表示部４００、４ｎ本のソースラインＳＬ１１〜ＳＬ４ｎ、ｍ本のゲートラインＧＬ１〜ＧＬｍを備えている。 As shown in FIG. 1, the display device includes a source driver 100, a timing controller 200, a gate driver 300, and a display unit which are display device driving circuits according to the first embodiment. 400, 4n source lines SL11 to SL4n and m gate lines GL1 to GLm are provided.

ここで、ソースドライバ１００は、アンプ出力制御回路（Amplifier Output Controller）１０１、４つのアンプ群ＡＧ１〜ＡＧ４を備えている。さらに、アンプ群ＡＧ１は、ｎ個のアンプ回路ＡＣ１１〜ＡＣ１ｎを備えている。アンプ群ＡＧ２は、ｎ個のアンプ回路ＡＣ２１〜ＡＣ２ｎを備えている。アンプ群ＡＧ３は、ｎ個のアンプ回路ＡＣ３１〜ＡＣ３ｎを備えている。アンプ群ＡＧ４は、ｎ個のアンプ回路ＡＣ４１〜ＡＣ４ｎを備えている。なお、アンプ群ＡＧの個数は４つに限定されるものではなく、３つ以上であればよい。また、各アンプ群ＡＧ１〜ＡＧ４に含まれるアンプ回路の個数は１つ以上であればよい。さらに、本実施の形態では、各アンプ群ＡＧ１〜ＡＧ４に含まれるアンプ回路の個数は、ｎ個ずつであり等しいが、これに限定されることはない。 Here, the source driver 100 includes an amplifier output control circuit (Amplifier Output Controller) 101 and four amplifier groups AG1 to AG4. Further, the amplifier group AG1 includes n amplifier circuits AC11 to AC1n. The amplifier group AG2 includes n amplifier circuits AC21 to AC2n. The amplifier group AG3 includes n amplifier circuits AC31 to AC3n. The amplifier group AG4 includes n amplifier circuits AC41 to AC4n. The number of amplifier groups AG is not limited to four, but may be three or more. The number of amplifier circuits included in each amplifier group AG1 to AG4 may be one or more. Furthermore, in the present embodiment, the number of amplifier circuits included in each amplifier group AG1 to AG4 is n and equal, but the present invention is not limited to this.

また、表示部４００は、４ｎ本のソースラインＳＬ１１〜ＳＬ４ｎと、ｍ本のゲートラインＧＬ１〜ＧＬｍとの交差部に、４ｎ×ｍ個の画素ＰＥを有している。図示されていないが、画素ＰＥは、スイッチング素子であるＴＦＴと画素容量とを備えている。ＴＦＴのゲート端子はゲートラインＧＬに、ソース端子はソースラインＳＬに、ドレイン端子は画素容量に接続されている。また、例えば、液晶表示装置の場合、画素容量はＴＦＴのドレイン電極に接続された画素電極と、共通電極と、両電極間に挟まれた液晶層と、を備えている。 In addition, the display unit 400 includes 4n × m pixels PE at intersections of 4n source lines SL11 to SL4n and m gate lines GL1 to GLm. Although not shown, the pixel PE includes a TFT that is a switching element and a pixel capacitor. The gate terminal of the TFT is connected to the gate line GL, the source terminal is connected to the source line SL, and the drain terminal is connected to the pixel capacitor. For example, in the case of a liquid crystal display device, the pixel capacitor includes a pixel electrode connected to the drain electrode of the TFT, a common electrode, and a liquid crystal layer sandwiched between the two electrodes.

タイミングコントローラ（Timing Controller）２００は、ソースドライバ１００に対し、ソースドライバ制御信号ＳＤＣ、タイミング信号であるストローブ信号ＳＴＢ、画像データＤＡＴＡを送信する。また、タイミングコントローラ（Timing Controller）２００は、ゲートドライバ３００に対し、ゲートドライバ制御信号ＧＤＣを送信する。なお、ストローブ信号ＳＴＢは、画像制御信号である水平同期信号（Ｈｓｙｎｃ、不図示）に同期してタイミングコントローラ２００内で生成される信号であり、１ライン分の画像データＤ１１〜Ｄ４ｎ全てがアンプ回路ＡＣ１１〜ＡＣ４ｎの入力端子に設定されるタイミングを示す信号である。 The timing controller 200 transmits a source driver control signal SDC, a strobe signal STB that is a timing signal, and image data DATA to the source driver 100. The timing controller 200 transmits a gate driver control signal GDC to the gate driver 300. The strobe signal STB is a signal generated in the timing controller 200 in synchronization with a horizontal synchronization signal (Hsync, not shown) that is an image control signal, and all the image data D11 to D4n for one line is an amplifier circuit. It is a signal indicating the timing set at the input terminals of AC11 to AC4n.

ソースドライバ１００は、ソースドライバ制御信号ＳＤＣに基づいて、画像データＤＡＴＡから４ｎ個のアンプ回路ＡＣ１１〜ＡＣ４ｎに入力する階調電圧Ｄ１１〜Ｄ４ｎを生成する。また、ソースドライバ１００内のアンプ出力制御回路１０１は、ストローブ信号ＳＴＢに基づいて、出力制御信号Ｃ１〜Ｃ４を生成し、４つのアンプ群ＡＧ１〜ＡＧ４のそれぞれに出力する。より詳細には、アンプ群ＡＧ１のアンプ回路ＡＣ１１〜ＡＣ１ｎのそれぞれに、出力制御信号Ｃ１が入力される。アンプ群ＡＧ２のアンプ回路ＡＣ２１〜ＡＣ２ｎのそれぞれに、出力制御信号Ｃ２が入力される。アンプ群ＡＧ３のアンプ回路ＡＣ３１〜ＡＣ３ｎのそれぞれに、出力制御信号Ｃ３が入力される。アンプ群ＡＧ４のアンプ回路ＡＣ４１〜ＡＣ４ｎのそれぞれに、出力制御信号Ｃ４が入力される。 Based on the source driver control signal SDC, the source driver 100 generates gradation voltages D11 to D4n to be input to 4n amplifier circuits AC11 to AC4n from the image data DATA. The amplifier output control circuit 101 in the source driver 100 generates output control signals C1 to C4 based on the strobe signal STB, and outputs them to each of the four amplifier groups AG1 to AG4. More specifically, the output control signal C1 is input to each of the amplifier circuits AC11 to AC1n of the amplifier group AG1. The output control signal C2 is input to each of the amplifier circuits AC21 to AC2n of the amplifier group AG2. The output control signal C3 is input to each of the amplifier circuits AC31 to AC3n of the amplifier group AG3. The output control signal C4 is input to each of the amplifier circuits AC41 to AC4n of the amplifier group AG4.

アンプ回路ＡＣ１１は、入力された階調電圧Ｄ１１を増幅する。そして、入力された出力制御信号Ｃ１に応じたタイミングにおいて、増幅した階調電圧をソースラインＳＬ１１に対して出力する。同様に、アンプ群ＡＧ１に属するアンプ回路ＡＣ１ｎは、出力制御信号Ｃ１に応じたタイミングにおいて、入力された階調電圧Ｄ１ｎを増幅した階調電圧をソースラインＳＬ１ｎに対して出力する。つまり、アンプ群ＡＧ１に属するアンプ回路ＡＣ１１〜ＡＣ１ｎは、ソースラインＳＬ１１〜ＳＬ１ｎに対して同時に出力する。 The amplifier circuit AC11 amplifies the input gradation voltage D11. Then, the amplified gradation voltage is output to the source line SL11 at a timing according to the input output control signal C1. Similarly, the amplifier circuit AC1n belonging to the amplifier group AG1 outputs a gradation voltage obtained by amplifying the inputted gradation voltage D1n to the source line SL1n at a timing according to the output control signal C1. That is, the amplifier circuits AC11 to AC1n belonging to the amplifier group AG1 output simultaneously to the source lines SL11 to SL1n.

同様に、アンプ群ＡＧ２に属するアンプ回路ＡＣ２１〜ＡＣ２ｎは、入力された階調電圧Ｄ２１〜Ｄ２ｎを増幅した階調電圧を、ソースラインＳＬ２１〜ＳＬ２ｎに対して、入力された出力制御信号Ｃ２に応じたタイミングにおいて同時に出力する。アンプ群ＡＧ３に属するアンプ回路ＡＣ３１〜ＡＣ３ｎは、入力された階調電圧Ｄ３１〜Ｄ３ｎを増幅した階調電圧を、ソースラインＳＬ３１〜ＳＬ３ｎに対して、入力された出力制御信号Ｃ３に応じたタイミングにおいて同時に出力する。アンプ群ＡＧ４に属するアンプ回路ＡＣ４１〜ＡＣ４ｎは、入力された階調電圧Ｄ４１〜Ｄ４ｎを増幅した階調電圧を、ソースラインＳＬ４１〜ＳＬ４ｎに対して、入力された出力制御信号Ｃ４に応じたタイミングにおいて同時に出力する。 Similarly, the amplifier circuits AC21 to AC2n belonging to the amplifier group AG2 use the gradation voltages obtained by amplifying the input gradation voltages D21 to D2n in accordance with the output control signal C2 input to the source lines SL21 to SL2n. At the same time. The amplifier circuits AC31 to AC3n belonging to the amplifier group AG3 apply the gradation voltages obtained by amplifying the input gradation voltages D31 to D3n to the source lines SL31 to SL3n at a timing according to the input output control signal C3. Output simultaneously. The amplifier circuits AC41 to AC4n belonging to the amplifier group AG4 apply the gradation voltages obtained by amplifying the input gradation voltages D41 to D4n to the source lines SL41 to SL4n at a timing according to the input output control signal C4. Output simultaneously.

ゲートドライバ３００は、ゲートドライバ制御信号ＧＤＣに基づいて、ゲートラインＧＬ１〜ＧＬｍを順に選択する。具体的には、ゲートラインＧＬ１が選択されると、ゲートラインＧＬ１に接続された表示部４００の４ｎ個の画素ＰＥのＴＦＴがオンする。この状態で、アンプ群ＡＧ１〜ＡＧ４からソースラインＳＬ１１〜ＳＬ４ｎに対し、異なるタイミングで１回ずつ階調電圧が出力される。これにより、ゲートラインＧＬ１に接続された各画素ＰＥの液晶層に対して階調電圧が印加される。次に、ゲートラインＧＬ２が選択され、同様に、ゲートラインＧＬ２に接続された各画素ＰＥの液晶層に対して階調電圧が印加される。これが、最終のゲートラインＧＬｍまで繰り返され、１フレーム分の画像が描画される。 The gate driver 300 sequentially selects the gate lines GL1 to GLm based on the gate driver control signal GDC. Specifically, when the gate line GL1 is selected, the TFTs of the 4n pixels PE of the display unit 400 connected to the gate line GL1 are turned on. In this state, the gradation voltage is output once from the amplifier groups AG1 to AG4 to the source lines SL11 to SL4n at different timings. Thereby, a gradation voltage is applied to the liquid crystal layer of each pixel PE connected to the gate line GL1. Next, the gate line GL2 is selected, and similarly, a gradation voltage is applied to the liquid crystal layer of each pixel PE connected to the gate line GL2. This is repeated until the final gate line GLm, and an image for one frame is drawn.

次に、図２を用いて、実施の形態１に係るソースドライバ１００の駆動タイミング及び電源電流波形について説明する。図２は、実施の形態１に係る表示装置駆動回路による駆動タイミングを示すタイミングチャート（ａ）及び電源電流波形（ｂ）である。 Next, the drive timing and power supply current waveform of the source driver 100 according to Embodiment 1 will be described with reference to FIG. FIG. 2 is a timing chart (a) and a power supply current waveform (b) showing driving timings by the display device driving circuit according to the first embodiment.

まず、図２（ａ）を用いて、ソースドライバ１００の駆動タイミングについて説明する。図２（ａ）に示すように、アンプ出力制御回路１０１に入力されるストローブ信号ＳＴＢは、時刻ｔ１でＬ（Ｌｏｗ）からＨ（Ｈｉｇｈ）へ切り換わる。アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ１は、本実施の形態ではストローブ信号ＳＴＢと同じ時刻ｔ１に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ１が入力されるアンプ群ＡＧ１に属するアンプ回路ＡＣ１１〜ＡＣ１ｎがオフからオンに切り換わり、ソースラインＳＬ１１〜ＳＬ１ｎに対し、階調電圧が出力される。 First, the drive timing of the source driver 100 will be described with reference to FIG. As shown in FIG. 2A, the strobe signal STB input to the amplifier output control circuit 101 is switched from L (Low) to H (High) at time t1. The output control signal C1 generated from the strobe signal STB by the amplifier output control circuit 101 is switched from L to H at the same time t1 as the strobe signal STB in this embodiment. As a result, the amplifier circuits AC11 to AC1n belonging to the amplifier group AG1 to which the output control signal C1 is input are switched from off to on, and a gradation voltage is output to the source lines SL11 to SL1n.

次に、アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ２は、時刻ｔ２に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ２が入力されるアンプ群ＡＧ２に属するアンプ回路ＡＣ２１〜ＡＣ２ｎがオフからオンに切り換わり、ソースラインＳＬ２１〜ＳＬ２ｎに対し、階調電圧が出力される。 Next, the amplifier output control circuit 101 switches the output control signal C2 generated from the strobe signal STB from L to H at time t2. As a result, the amplifier circuits AC21 to AC2n belonging to the amplifier group AG2 to which the output control signal C2 is input are switched from off to on, and a gradation voltage is output to the source lines SL21 to SL2n.

次に、アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ３は、時刻ｔ３に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ３が入力されるアンプ群ＡＧ３に属するアンプ回路ＡＣ３１〜ＡＣ３ｎがオフからオンに切り換わり、ソースラインＳＬ３１〜ＳＬ３ｎに対し、階調電圧が出力される。 Next, the output control signal C3 generated from the strobe signal STB by the amplifier output control circuit 101 is switched from L to H at time t3. As a result, the amplifier circuits AC31 to AC3n belonging to the amplifier group AG3 to which the output control signal C3 is input are switched from off to on, and a gradation voltage is output to the source lines SL31 to SL3n.

最後に、アンプ出力制御回路１０１により、ストローブ信号ＳＴＢから生成される出力制御信号Ｃ４は、時刻ｔ４に、ＬからＨへ切り換わる。これにより、出力制御信号Ｃ４が入力されるアンプ群ＡＧ４に属するアンプ回路ＡＣ４１〜ＡＣ４ｎがオフからオンに切り換わり、ソースラインＳＬ４１〜ＳＬ４ｎに対し、階調電圧が出力される。なお、図２の例では、アンプ群ＡＧ１〜ＡＧ４がこの順番で駆動されるが、駆動する順番は、これに限定されることはない。 Finally, the output control signal C4 generated from the strobe signal STB by the amplifier output control circuit 101 is switched from L to H at time t4. As a result, the amplifier circuits AC41 to AC4n belonging to the amplifier group AG4 to which the output control signal C4 is input are switched from off to on, and a gradation voltage is output to the source lines SL41 to SL4n. In the example of FIG. 2, the amplifier groups AG1 to AG4 are driven in this order, but the driving order is not limited to this.

次に、図２（ｂ）を用いて、電源電流波形について説明する。時刻ｔ１でアンプ回路ＡＣ１１〜ＡＣ１ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ１が発生する。この電源電流Ｉ１は、時刻ｔ１から急激に立ち上がってピークを示した後、充電が進むにつれて減少する。同様に、時刻ｔ２でアンプ回路ＡＣ２１〜ＡＣ２ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ２が発生する。電源電流Ｉ２も電源電流Ｉ１と同様に推移する。同様に、時刻ｔ３でアンプ回路ＡＣ３１〜ＡＣ３ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ３が発生する。電源電流Ｉ３も電源電流Ｉ１と同様に推移する。同様に、時刻ｔ４でアンプ回路ＡＣ４１〜ＡＣ４ｎがオフからオンに切り換わることにより、破線で示した電源電流Ｉ４が発生する。電源電流Ｉ４も電源電流Ｉ１と同様に推移する。 Next, the power supply current waveform will be described with reference to FIG. When the amplifier circuits AC11 to AC1n are switched from OFF to ON at time t1, a power supply current I1 indicated by a broken line is generated. This power supply current I1 rises sharply from time t1 and shows a peak, and then decreases as charging proceeds. Similarly, when the amplifier circuits AC21 to AC2n are switched from OFF to ON at time t2, a power supply current I2 indicated by a broken line is generated. The power supply current I2 changes in the same manner as the power supply current I1. Similarly, when the amplifier circuits AC31 to AC3n are switched from OFF to ON at time t3, a power supply current I3 indicated by a broken line is generated. The power supply current I3 also changes in the same manner as the power supply current I1. Similarly, when the amplifier circuits AC41 to AC4n are switched from OFF to ON at time t4, a power supply current I4 indicated by a broken line is generated. The power supply current I4 changes in the same manner as the power supply current I1.

実際の電源電流波形は、電源電流Ｉ１〜Ｉ４を合成したものであり、図２（ｂ）において実線で示されている。この合成された電源電流波形のピークの間隔は、出力タイミングの間隔と同じになっている。 The actual power supply current waveform is a combination of the power supply currents I1 to I4 and is shown by a solid line in FIG. The interval between the peaks of the synthesized power supply current waveform is the same as the interval between output timings.

ここで、出力制御信号Ｃ１によるアンプ群ＡＧ１の出力タイミング（時刻ｔ１）と出力制御信号Ｃ２によるアンプ群ＡＧ２の出力タイミング（時刻ｔ２）との時間間隔（ｔ２−ｔ１）をＴＩ１とする。アンプ群ＡＧ２の出力タイミング（時刻ｔ２）と出力制御信号Ｃ３によるアンプ群ＡＧ３の出力タイミング（時刻ｔ３）との時間間隔（ｔ３−ｔ２）をＴＩ２とする。アンプ群ＡＧ３の出力タイミング（時刻ｔ３）と出力制御信号Ｃ４によるアンプ群ＡＧ４の出力タイミング（時刻ｔ４）との時間間隔（ｔ４−ｔ３）をＴＩ３とする。本実施の形態においては、時間間隔ＴＩ１≠ＴＩ２≠ＴＩ３が成立する。これに対し、特許文献１のように出力タイミングの間隔が一定値ＴＩであると、周波数ｆ＝１／ＴＩのＥＭＩが発生するおそれがある。しかしながら、本実施の形態では、少なくともＴＩ１≠ＴＩ２であるため、このようなＥＭＩが発生するおそれがない。なお、本実施の形態では、時間間隔ＴＩ１〜ＴＩ３が全て異なっているが、少なくとも２つの時間間隔が異なればよい。 Here, the time interval (t2-t1) between the output timing (time t1) of the amplifier group AG1 based on the output control signal C1 and the output timing (time t2) of the amplifier group AG2 based on the output control signal C2 is TI1. The time interval (t3-t2) between the output timing (time t2) of the amplifier group AG2 and the output timing (time t3) of the amplifier group AG3 based on the output control signal C3 is defined as TI2. The time interval (t4-t3) between the output timing (time t3) of the amplifier group AG3 and the output timing (time t4) of the amplifier group AG4 based on the output control signal C4 is TI3. In the present embodiment, the time interval TI1 ≠ TI2 ≠ TI3 is established. On the other hand, if the output timing interval is a constant value TI as in Patent Document 1, EMI with a frequency f = 1 / TI may occur. However, in the present embodiment, since at least TI1 ≠ TI2, there is no possibility of such EMI occurring. In the present embodiment, the time intervals TI1 to TI3 are all different, but it is sufficient that at least two time intervals are different.

また、本実施の形態では、時間間隔ＴＩ１〜ＴＩ３は特定クロック周期の整数倍（正の整数倍、つまり自然数倍）ではない。上述の通り、時間間隔が一定でなくても、時間間隔の最大公約数を周期とするＥＭＩが発生し得る。特許文献２のように、特定クロックの周期の整数倍の時間間隔であると、時間間隔の最大公約数も、特定クロック周期の整数倍となる。そのため、当該特定クロックの周波数又はそれ以下の周波数を有するＥＭＩが発生するおそれがある。しかしながら、本実施の形態では、時間間隔ＴＩ１〜ＴＩ３が特定クロック周期の整数倍ではないため、このようなＥＭＩが発生するおそれがない。 In the present embodiment, the time intervals TI1 to TI3 are not integer multiples of the specific clock period (positive integer multiples, that is, natural number multiples). As described above, even if the time interval is not constant, EMI having the period of the greatest common divisor of the time interval can occur. As in Patent Document 2, when the time interval is an integral multiple of the specific clock cycle, the greatest common divisor of the time interval is also an integral multiple of the specific clock cycle. Therefore, EMI having a frequency of the specific clock or a frequency lower than that may occur. However, in this embodiment, since the time intervals TI1 to TI3 are not an integral multiple of the specific clock period, there is no possibility that such EMI will occur.

ここで、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数をｆｅｍｉ［Ｈｚ］とし、その逆数である周期をＴｅｍｉ（＝１／ｆｅｍｉ［ｓ］）とする。一般化すると、全ての時間間隔ＴＩ１〜ＴＩ３が、ある上記周期Ｔｅｍｉの整数倍となると、規制対象のＥＭＩが発生し得る。換言すると、全ての時間間隔ＴＩ１〜ＴＩ３の最大公約数が、上記周期Ｔｅｍｉの範囲に含まれれば、規制対象のＥＭＩが発生し得る。逆に、任意の上記周期Ｔｅｍｉに対して、時間間隔ＴＩ１〜ＴＩ３の少なくともいずれか１つが、当該周期Ｔｅｍｉの整数倍とならなければ、規制対象となるＥＭＩの発生を防止することができる。換言すると、全ての時間間隔ＴＩ１〜ＴＩ３の最大公約数が、上記周期Ｔｅｍｉの範囲外であれば、規制対象となるＥＭＩの発生を防止することができる。 Here, the frequency subject to EMI regulation in the EMC standard is femi [Hz], and the reciprocal period is Temi (= 1 / femi [s]). Generally speaking, when all the time intervals TI1 to TI3 are an integral multiple of a certain period Temi, EMI to be regulated can occur. In other words, if the greatest common divisor of all the time intervals TI 1 to TI 3 is included in the range of the period Temi, EMI to be regulated can occur. On the other hand, if at least one of the time intervals TI1 to TI3 is not an integral multiple of the period Temi with respect to an arbitrary period Temi, it is possible to prevent the generation of EMI to be regulated. In other words, if the greatest common divisor of all the time intervals TI 1 to TI 3 is out of the range of the period Temi, it is possible to prevent the occurrence of EMI to be regulated.

本実施の形態では、時間間隔ＴＩ１〜ＴＩ３の最大公約数を、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数ｆｅｍｉ［Ｈｚ］の逆数である周期Ｔｅｍｉの最小値よりも小さくなるようにする。これにより、規制対象のＥＭＩの発生を防止することができる。例えば、上述の通り、ＣＩＳＰＲ２２及びＶＣＣＩ規格のいずれにおいても、ＥＭＩの規制対象となる最大周波数ｆｅｍｉ（ｍａｘ）は現状１［ＧＨｚ］である。この場合、時間間隔ＴＩ１〜ＴＩ３の最大公約数を１／１［ＧＨｚ］＝１［ｎｓ］より小さくすればよい。例えば、時間間隔ＴＩ１〜ＴＩ３のいずれか２つの差の絶対値を１［ｎｓ］よりも小さくすれば、自ずと時間間隔ＴＩ１〜ＴＩ３の最大公約数は１［ｎｓ］以下となる。これにより、発生するおそれがあるＥＭＩの周波数を規制対象外とすることができる。ＥＭＣ規格が改定された場合であっても、同様の思想により時間間隔の最大公約数を、ＥＭＣ規格におけるＥＭＩの規制対象となる周波数ｆｅｍｉ［Ｈｚ］の逆数である周期Ｔｅｍｉの最小値よりも小さくすればよい。 In the present embodiment, the greatest common divisor of the time intervals TI 1 to TI 3 is set to be smaller than the minimum value of the cycle Temi that is the reciprocal of the frequency femi [Hz] subject to EMI regulation in the EMC standard. Thereby, generation | occurrence | production of EMI to be regulated can be prevented. For example, as described above, in both the CISPR22 and the VCCI standards, the maximum frequency femi (max) subject to EMI regulation is currently 1 [GHz]. In this case, the greatest common divisor of the time intervals TI1 to TI3 may be made smaller than 1/1 [GHz] = 1 [ns]. For example, if the absolute value of the difference between any two of the time intervals TI1 to TI3 is made smaller than 1 [ns], the greatest common divisor of the time intervals TI1 to TI3 is naturally 1 [ns] or less. Thereby, the frequency of EMI that may be generated can be excluded from the restriction target. Even when the EMC standard is revised, the greatest common divisor of the time interval is smaller than the minimum value of the cycle Temi, which is the reciprocal of the frequency femi [Hz] subject to EMI regulation in the EMC standard, by the same idea. do it.

より分かり易く説明するため、具体例を考える。まず、比較例として、時間間隔ＴＩ１＝ＴＩ２＝ＴＩ３＝２．０［ｎｓ］とすると、時間間隔ＴＩ１〜ＴＩ３の最大公約数も２．０であるから、１／２．０［ｎｓ］＝５００［ＭＨｚ］のＥＭＩが発生するおそれがある。これに対し、本実施の形態の一実施例として、時間間隔ＴＩ１＝２．０［ｎｓ］を基準として、ＴＩ２＝ＴＩ１＋０．１［ｎｓ］、ＴＩ３＝ＴＩ１＋０．３［ｎｓ］とする。つまり、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．３［ｎｓ］とする。 In order to explain more clearly, a specific example is considered. First, as a comparative example, when the time interval TI1 = TI2 = TI3 = 2.0 [ns], the greatest common divisor of the time intervals TI1 to TI3 is also 2.0, so that 1 / 2.0 [ns] = 500 [MHz] EMI may occur. On the other hand, as an example of the present embodiment, TI2 = TI1 + 0.1 [ns] and TI3 = TI1 + 0.3 [ns] are set based on the time interval TI1 = 2.0 [ns]. That is, the time interval TI1 = 2.0 [ns], TI2 = 2.1 [ns], and TI3 = 2.3 [ns].

ここで、時間間隔ＴＩ１〜ＴＩ３の最大公約数を求める。最大公約数は、整数の概念であるが、時間間隔ＴＩ１〜ＴＩ３を０．１［ｎｓ］により規格化することにより、容易に求めることができる。これにより、時間間隔ＴＩ１〜ＴＩ３がＴＩ１／０．１＝２０、ＴＩ２／０．１＝２１、ＴＩ３／０．１＝２３と整数化される。これら３つの整数の最大公約数は１であるから、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．３［ｎｓ］の最大公約数は１×０．１＝０．１［ｎｓ］となる。そのため、発生するおそれのあるＥＭＩの周波数ｆはｆ＝１／０．１［ｎｓ］＝１０ＧＨｚとなり、ＥＭＣ規格におけるＥＭＩの規制対象外となる。 Here, the greatest common divisor of the time intervals TI1 to TI3 is obtained. The greatest common divisor is an integer concept, but can be easily obtained by normalizing the time intervals TI1 to TI3 by 0.1 [ns]. Thereby, the time intervals TI1 to TI3 are converted into integers as TI1 / 0.1 = 20, TI2 / 0.1 = 21, and TI3 / 0.1 = 23. Since the greatest common divisor of these three integers is 1, the greatest common divisor of the time intervals TI1 = 2.0 [ns], TI2 = 2.1 [ns], and TI3 = 2.3 [ns] is 1 × 0. .1 = 0.1 [ns]. Therefore, the frequency f of EMI that may occur is f = 1 / 0.1 [ns] = 10 GHz, and is not subject to EMI regulation in the EMC standard.

現実的にも、電源線には随所にフィルターとしてバイパスコンデンサがあり、また寄生誘導及び寄生容量によるフィルター回路が形成されている。そのため、この周波数の電源電流が長い距離を伝搬することはない。従って、ＥＭＣ規格をクリアすれば、現実的にもＥＭＩによる悪影響は生じない。 Practically, there are bypass capacitors as filters in the power supply line everywhere, and a filter circuit with parasitic induction and parasitic capacitance is formed. Therefore, the power source current of this frequency does not propagate over a long distance. Therefore, if the EMC standard is cleared, there will be no adverse effects due to EMI in practice.

さらに、いくつか具体例を考える。
２例目として、時間間隔ＴＩ１＝２．０［ｎｓ］を基準として、ＴＩ２＝ＴＩ１＋０．１［ｎｓ］、ＴＩ３＝ＴＩ１＋０．０５［ｎｓ］とする。つまり、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．０５［ｎｓ］とする。ここで、時間間隔ＴＩ１〜ＴＩ３の最大公約数を求める。上記と同様に、０．０１［ｎｓ］により規格化して時間間隔ＴＩ１〜ＴＩ３を整数化すると、ＴＩ１／０．０１＝２００、ＴＩ２'＝２１０、ＴＩ３'＝２０５となる。この最大公約数は５であるから、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝２．１［ｎｓ］、ＴＩ３＝２．０５［ｎｓ］の最大公約数は５×０．０１＝０．０５［ｎｓ］となる。そのため、発生するおそれのあるＥＭＩの周波数ｆはｆ＝１／０．０５［ｎｓ］＝２０ＧＨｚとなり、ＥＭＣ規格におけるＥＭＩの規制対象外となる。 In addition, consider some specific examples.
As a second example, TI2 = TI1 + 0.1 [ns] and TI3 = TI1 + 0.05 [ns] based on the time interval TI1 = 2.0 [ns]. That is, the time interval TI1 = 2.0 [ns], TI2 = 2.1 [ns], and TI3 = 2.05 [ns]. Here, the greatest common divisor of the time intervals TI1 to TI3 is obtained. Similarly to the above, when the time intervals TI1 to TI3 are normalized by 0.01 [ns] and converted to integers, TI1 / 0.01 = 200, TI2 ′ = 210, and TI3 ′ = 205. Since the greatest common divisor is 5, the greatest common divisor for the time intervals TI1 = 2.0 [ns], TI2 = 2.1 [ns], and TI3 = 2.05 [ns] is 5 × 0.01 = 0. .05 [ns]. Therefore, the frequency f of EMI that may occur is f = 1 / 0.05 [ns] = 20 GHz, and is not subject to EMI regulation in the EMC standard.

３例目として、時間間隔ＴＩ１＝２．０［ｎｓ］を基準として、ＴＩ２＝ＴＩ１×２−０．２［ｎｓ］、ＴＩ３＝ＴＩ１＋０．２［ｎｓ］（Ｎ：正の整数）とする。つまり、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝３．８［ｎｓ］、ＴＩ３＝２．２［ｎｓ］とする。ここで、時間間隔ＴＩ１〜ＴＩ３の最大公約数を求める。０．１［ｎｓ］により規格化して時間間隔ＴＩ１〜ＴＩ３を整数化すると、ＴＩ１／０．１＝２０、ＴＩ２／０．１＝３８、ＴＩ３／０．１＝２２となる。この最大公約数は２であるから、時間間隔ＴＩ１＝２．０［ｎｓ］、ＴＩ２＝３．８［ｎｓ］、ＴＩ３＝２．２［ｎｓ］の最大公約数は２×０．１＝０．２［ｎｓ］となる。そのため、発生するおそれのあるＥＭＩの周波数ｆはｆ＝１／０．２［ｎｓ］＝５ＧＨｚとなり、ＥＭＣ規格におけるＥＭＩの規制対象外となる。 As a third example, TI2 = TI1 × 2−0.2 [ns] and TI3 = TI1 + 0.2 [ns] (N: positive integer) with reference to the time interval TI1 = 2.0 [ns]. That is, the time interval TI1 = 2.0 [ns], TI2 = 3.8 [ns], and TI3 = 2.2 [ns]. Here, the greatest common divisor of the time intervals TI1 to TI3 is obtained. When the time intervals TI1 to TI3 are normalized by 0.1 [ns] and converted to integers, TI1 / 0.1 = 20, TI2 / 0.1 = 38, and TI3 / 0.1 = 22. Since the greatest common divisor is 2, the greatest common divisor for the time intervals TI1 = 2.0 [ns], TI2 = 3.8 [ns], and TI3 = 2.2 [ns] is 2 × 0.1 = 0. .2 [ns]. Therefore, the frequency f of EMI that may occur is f = 1 / 0.2 [ns] = 5 GHz, and is not subject to EMI regulation in the EMC standard.

（実施の形態２）
次に、本発明の第２の実施の形態に係る表示装置駆動回路について説明する。図３は、本発明の第２の実施の形態に係る表示装置駆動回路の構成図である。本実施の形態に係る表示装置駆動回路であるソースドライバ１００は、実施の形態１に係るソースドライバ１００のより具体的な構成例である。 (Embodiment 2)
Next, a display device driving circuit according to a second embodiment of the present invention will be described. FIG. 3 is a configuration diagram of a display device driving circuit according to the second embodiment of the present invention. The source driver 100 which is the display device driving circuit according to the present embodiment is a more specific configuration example of the source driver 100 according to the first embodiment.

本実施の形態に係るアンプ出力制御回路１０１は、３つの遅延回路ＤＣ１〜ＤＣ３を備えている。ここで、遅延回路ＤＣ１は、カスケード接続された遅延インバータＤ−ＩＮＶ１とインバータＩＮＶ１とから構成されている。遅延回路ＤＣ２は、カスケード接続された遅延インバータＤ−ＩＮＶ２とインバータＩＮＶ２とから構成されている。遅延回路ＤＣ３は、カスケード接続された遅延インバータＤ−ＩＮＶ３とインバータＩＮＶ３とから構成されている。インバータＩＮＶ１〜ＩＮＶ３はいずれも同一の遅延量を有している。一方、遅延インバータＤ−ＩＮＶ１〜Ｄ−ＩＮＶ３は互いに異なる遅延量を有している。 The amplifier output control circuit 101 according to the present embodiment includes three delay circuits DC1 to DC3. Here, the delay circuit DC1 includes a delay inverter D-INV1 and an inverter INV1 connected in cascade. The delay circuit DC2 includes a cascaded delay inverter D-INV2 and an inverter INV2. The delay circuit DC3 includes a delay inverter D-INV3 and an inverter INV3 connected in cascade. The inverters INV1 to INV3 all have the same delay amount. On the other hand, the delay inverters D-INV1 to D-INV3 have different delay amounts.

図２に示した時間間隔ＴＩ１が遅延回路ＤＣ１の遅延量に相当する。同様に、時間間隔ＴＩ２が遅延回路ＤＣ２の遅延量に相当する。時間間隔ＴＩ３が遅延回路ＤＣ３の遅延量に相当する。 The time interval TI1 shown in FIG. 2 corresponds to the delay amount of the delay circuit DC1. Similarly, the time interval TI2 corresponds to the delay amount of the delay circuit DC2. The time interval TI3 corresponds to the delay amount of the delay circuit DC3.

また、本実施の形態では、アンプ回路ＡＣ１１が、差動増幅器Ａ１１とスイッチＳＷ１１を備えている。差動増幅器Ａ１１の非反転入力端子には、階調電圧Ｄ１１が入力され、反転入力端子には差動増幅器Ａ１１の出力がフィードバックされている。また、差動増幅器Ａ１１の出力には、スイッチＳＷ１１の一端が接続されている。そして、スイッチＳＷ１１の他端が、ソースラインＳＬ１１に接続されている。従って、出力制御信号Ｃ１がＬからＨに切り換わるとスイッチＳＷ１１がオフからオンへ切り換わり、差動増幅器Ａ１１からの出力信号がソースラインＳＬ１１へ出力される。他のアンプ回路ＡＣについても同様である。なお、スイッチＳＷ１１の具体的構成は特に限定されないが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのソースとドレイン及びドレインとソースをそれぞれ接続し、それぞれのゲートに逆の値の信号を印加してオンとオフとを制御するＣＭＯＳトランファゲートを用いることが好ましい。 In the present embodiment, the amplifier circuit AC11 includes a differential amplifier A11 and a switch SW11. The gradation voltage D11 is input to the non-inverting input terminal of the differential amplifier A11, and the output of the differential amplifier A11 is fed back to the inverting input terminal. One end of the switch SW11 is connected to the output of the differential amplifier A11. The other end of the switch SW11 is connected to the source line SL11. Therefore, when the output control signal C1 is switched from L to H, the switch SW11 is switched from OFF to ON, and the output signal from the differential amplifier A11 is output to the source line SL11. The same applies to other amplifier circuits AC. The specific configuration of the switch SW11 is not particularly limited, but the source and drain of the NMOS transistor and the PMOS transistor, the drain and the source are connected to each other, and signals of opposite values are applied to the respective gates to turn on and off. It is preferable to use a CMOS transfer gate for controlling the above.

次に、図４を用いて、遅延回路ＤＣ１の構成について説明する。遅延回路ＤＣ２、ＤＣ３についても同様の構成とすることができる。図４は、アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。遅延インバータＤ−ＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。ＰＭＯＳトランジスタＰ１のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは接地されている（つまり、グランドＧＮＤに接続されている）。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートには出力制御信号Ｃ１が共通に入力される。そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレイン同士が接続されたノードから遅延インバータＤ−ＩＮＶ１の出力信号が出力される。 Next, the configuration of the delay circuit DC1 will be described with reference to FIG. The delay circuits DC2 and DC3 can have the same configuration. FIG. 4 is a circuit diagram of the delay circuit DC1 constituting the amplifier output control circuit 101. The delay inverter D-INV1 includes a PMOS transistor P1 and an NMOS transistor N1. The source of the PMOS transistor P1 is connected to the power supply VDD, and the drain is connected to the drain of the NMOS transistor N1. The source of the NMOS transistor N1 is grounded (that is, connected to the ground GND). An output control signal C1 is commonly input to the gates of the PMOS transistor P1 and the NMOS transistor N1. Then, the output signal of the delay inverter D-INV1 is output from the node where the drains of the PMOS transistor P1 and the NMOS transistor N1 are connected to each other.

インバータＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。ＰＭＯＳトランジスタＰ２のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地されている。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートには遅延インバータＤ−ＩＮＶ１の出力信号が共通に入力される。そして、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のドレイン同士が接続されたノードから出力制御信号Ｃ２が出力される。 The inverter INV1 includes a PMOS transistor P1 and an NMOS transistor N1. The source of the PMOS transistor P2 is connected to the power supply VDD, and the drain is connected to the drain of the NMOS transistor N2. The source of the NMOS transistor N2 is grounded. The output signal of the delay inverter D-INV1 is commonly input to the gates of the PMOS transistor P2 and the NMOS transistor N2. An output control signal C2 is output from a node where the drains of the PMOS transistor P2 and the NMOS transistor N2 are connected to each other.

遅延インバータＤ−ＩＮＶ１の遅延量を大きくするには、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のチャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）の少なくともいずれか一方を小さくする。例えば、遅延インバータＤ−ＩＮＶ１のＰＭＯＳトランジスタＰ１についてＷ／Ｌ＝２［μｍ］／５．０［μｍ］、ＮＭＯＳトランジスタＮ１についてＷ／Ｌ＝１［μｍ］／５．０［μｍ］とする。また、遅延インバータＤ−ＩＮＶ２のＰＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝２［μｍ］／５．２［μｍ］、ＮＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝１［μｍ］／５．２［μｍ］とする。そして、遅延インバータＤ−ＩＮＶ３のＰＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝２［μｍ］／５．３［μｍ］、ＮＭＯＳトランジスタ（不図示）についてＷ／Ｌ＝１［μｍ］／５．３［μｍ］とする。これにより、遅延回路ＤＣ１〜ＤＣ３の遅延量を互いに異なるものとすることができる In order to increase the delay amount of the delay inverter D-INV1, at least one of the ratio (W / L) between the channel width W and the channel length L of the PMOS transistor P1 and the NMOS transistor N1 is decreased. For example, W / L = 2 [μm] /5.0 [μm] for the PMOS transistor P1 of the delay inverter D-INV1 and W / L = 1 [μm] /5.0 [μm] for the NMOS transistor N1. Also, W / L = 2 [μm] /5.2 [μm] for the PMOS transistor (not shown) of the delay inverter D-INV2, and W / L = 1 [μm] /5.2 for the NMOS transistor (not shown). [Μm]. Then, W / L = 2 [μm] /5.3 [μm] for the PMOS transistor (not shown) of the delay inverter D-INV3, and W / L = 1 [μm] /5.3 for the NMOS transistor (not shown). [Μm]. Thereby, the delay amounts of the delay circuits DC1 to DC3 can be made different from each other.

次に、図５を用いて、遅延回路ＤＣ１の他の構成について説明する。遅延回路ＤＣ２、ＤＣ３についても同様の構成とすることができる。図５は、アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。遅延インバータＤ−ＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１に加え、抵抗Ｒ、容量Ｃとを備えている。図４と同様に、ＰＭＯＳトランジスタＰ１のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは接地されている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートには出力制御信号Ｃ１が共通に入力される。そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレイン同士が接続されたノードには抵抗Ｒの一端が接続されている。抵抗Ｒの他端には容量Ｃの一端が接続されている。容量Ｃの他端は接地されている。抵抗Ｒと容量Ｃとが接続されたノードから遅延インバータＤ−ＩＮＶ１の出力信号が出力される。ここで、ＲＣ時定数を変えることにより、遅延インバータＤ−ＩＮＶ１の遅延量を変えることができる。 Next, another configuration of the delay circuit DC1 will be described with reference to FIG. The delay circuits DC2 and DC3 can have the same configuration. FIG. 5 is a circuit diagram of the delay circuit DC1 constituting the amplifier output control circuit 101. The delay inverter D-INV1 includes a resistor R and a capacitor C in addition to the PMOS transistor P1 and the NMOS transistor N1. As in FIG. 4, the source of the PMOS transistor P1 is connected to the power supply VDD, and the drain is connected to the drain of the NMOS transistor N1. The source of the NMOS transistor N1 is grounded. An output control signal C1 is commonly input to the gates of the PMOS transistor P1 and the NMOS transistor N1. One end of the resistor R is connected to the node where the drains of the PMOS transistor P1 and NMOS transistor N1 are connected. One end of a capacitor C is connected to the other end of the resistor R. The other end of the capacitor C is grounded. The output signal of the delay inverter D-INV1 is output from the node where the resistor R and the capacitor C are connected. Here, the delay amount of the delay inverter D-INV1 can be changed by changing the RC time constant.

なお、抵抗Ｒは必須ではなく、容量Ｃのみを接続してもよい。この場合、ＰＭＯＳトランジスタＰ１またはＮＭＯＳトランジスタＮ１のオンになっている方のオン抵抗と容量Ｃとの時定数で遅延時間が制御できる。逆に、容量Ｃも必須ではなく、抵抗Ｒのみを接続してもよい。この場合、抵抗ＲとＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲート容量との時定数で遅延時間が制御できる。 Note that the resistor R is not essential, and only the capacitor C may be connected. In this case, the delay time can be controlled by the time constant between the on-resistance and the capacitance C of the PMOS transistor P1 or NMOS transistor N1 that is turned on. Conversely, the capacitor C is not essential, and only the resistor R may be connected. In this case, the delay time can be controlled by the time constant between the resistor R and the gate capacitances of the PMOS transistor P2 and the NMOS transistor N2.

次に、図６を用いて、遅延回路ＤＣ１の他の構成について説明する。遅延回路ＤＣ２、ＤＣ３についても同様の構成とすることができる。図６は、アンプ出力制御回路１０１を構成する遅延回路ＤＣ１の回路図である。遅延インバータＤ−ＩＮＶ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１に加え、抵抗Ｒ１、Ｒ２とを備える。ＰＭＯＳトランジスタＰ１のソースは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端が電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端が接地されている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートには出力制御信号Ｃ１が共通に入力される。そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインが接続されたノードから遅延インバータＤ−ＩＮＶ１の出力信号が出力される。抵抗Ｒ１、Ｒ２の値を変化させることにより、遅延インバータＤ−ＩＮＶ１の遅延量を変えることができる。 Next, another configuration of the delay circuit DC1 will be described with reference to FIG. The delay circuits DC2 and DC3 can have the same configuration. FIG. 6 is a circuit diagram of the delay circuit DC1 constituting the amplifier output control circuit 101. The delay inverter D-INV1 includes resistors R1 and R2 in addition to the PMOS transistor P1 and the NMOS transistor N1. The source of the PMOS transistor P1 is connected to one end of the resistor R1, and the other end of the resistor R1 is connected to the power supply VDD. The drain of the PMOS transistor P1 is connected to the drain of the NMOS transistor N1. The source of the NMOS transistor N1 is connected to one end of the resistor R2, and the other end of the resistor R2 is grounded. An output control signal C1 is commonly input to the gates of the PMOS transistor P1 and the NMOS transistor N1. Then, an output signal of the delay inverter D-INV1 is output from a node to which the drains of the PMOS transistor P1 and the NMOS transistor N1 are connected. By changing the values of the resistors R1 and R2, the delay amount of the delay inverter D-INV1 can be changed.

ここで、抵抗Ｒ１及び抵抗Ｒ２は受動素子の抵抗に限らず、一定のバイアス値を与えたＭＯＳトランジスタで構成してもよい。この場合、バイアス値を適当に制御することにより遅延値を制御することができる。あるいは、一定のバイアス値に代えて、出力制御信号Ｃ１をゲートに印加したＭＯＳトランジスタでもよい。 Here, the resistors R1 and R2 are not limited to the resistances of the passive elements, and may be configured by MOS transistors to which a constant bias value is given. In this case, the delay value can be controlled by appropriately controlling the bias value. Alternatively, a MOS transistor in which the output control signal C1 is applied to the gate may be used instead of the constant bias value.

また、図４〜図６を用いて説明した遅延量の変更方法は組み合わせて用いることができる。 Further, the delay amount changing methods described with reference to FIGS. 4 to 6 can be used in combination.

実施の形態１及び実施の形態２では、ソースドライバ１００を構成するＩＣチップの概念を示さなかった。もちろん、１つのソースドライバチップが実施の形態のソースドライバ１００である場合がある。しかし、表示装置には複数のＩＣチップでソースドライバを構成するものがある。この場合、実施の形態のソースドライバ１００と同一の構成を持つ１つのソースドライバＩＣチップを複数実装し、共通にストローブ信号ＳＴＢを入力しても実施の形態と同様の効果は十分に得ることができる。 In the first and second embodiments, the concept of the IC chip constituting the source driver 100 is not shown. Of course, one source driver chip may be the source driver 100 of the embodiment. However, some display devices form a source driver with a plurality of IC chips. In this case, even if a plurality of one source driver IC chip having the same configuration as the source driver 100 of the embodiment is mounted and the strobe signal STB is input in common, the same effect as the embodiment can be obtained sufficiently. it can.

また、実施の形態のソースドライバ１００における１つ以上のアンプ群を１つのソースドライバＩＣチップとして複数のソースドライバＩＣチップを実装してもよい。各ソースドライバＩＣチップに、ソースドライバＩＣチップ外部のアンプ出力制御回路からのアンプ出力制御信号を入力しても同様に効果がある。 A plurality of source driver IC chips may be mounted with one or more amplifier groups in the source driver 100 of the embodiment as one source driver IC chip. The same effect can be obtained by inputting an amplifier output control signal from an amplifier output control circuit outside the source driver IC chip to each source driver IC chip.

さらに、１つのソースドライバＩＣチップを実施の形態のソースドライバ１００と同様の構成にして複数のソースドライバＩＣチップを実装し、ソースドライバＩＣの外部にさらにアンプ出力制御回路を備える構成としてもよい。各ソースドライバＩＣチップに入力するストローブ信号ＳＴＢｎ（ｎはソースドライバの数以下の自然数）を各ソースドライバＩＣチップのストローブ信号として入力するように階層構造にするとさらに効果がある。 Further, a single source driver IC chip may be configured similarly to the source driver 100 of the embodiment, a plurality of source driver IC chips may be mounted, and an amplifier output control circuit may be further provided outside the source driver IC. There is a further effect when the strobe signal STBn (n is a natural number equal to or less than the number of source drivers) input to each source driver IC chip is input as a strobe signal of each source driver IC chip.

これらの場合も、表示部のソースラインに信号を出力するタイミングが、上記実施の形態において説明した条件を満たすようにすることが重要である。 In these cases as well, it is important that the timing of outputting a signal to the source line of the display unit satisfies the conditions described in the above embodiments.

以上説明したとおり、本実施の形態に係る表示装置駆動回路では、出力タイミングの時間間隔の最大公約数を、ＥＭＣ規格におけるＥＭＩの規制対象となる最大周波数に対応する周期よりも小さくする。これにより、ＥＭＣ規格の規制対象となるＥＭＩを発生することがない。つまり、ＥＭＩの発生が抑制された表示装置駆動回路を提供することができる。 As described above, in the display device drive circuit according to the present embodiment, the greatest common divisor of the time interval of the output timing is made smaller than the period corresponding to the maximum frequency that is subject to EMI regulation in the EMC standard. As a result, EMI that is subject to the EMC standard is not generated. That is, a display device driver circuit in which generation of EMI is suppressed can be provided.

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to the exemplary embodiments, the present invention is not limited to the above. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the invention.

Ａ１１差動増幅器
ＡＣ１１−ＡＣ４ｎアンプ回路
ＡＧ１−ＡＧ４アンプ群
Ｃ容量
Ｃ１−Ｃ４出力制御信号
Ｄ−ＩＮＶ１−Ｄ−ＩＮＶ３遅延インバータ
Ｄ１１−Ｄ４ｎ階調電圧
ＤＡＴＡ画像データ
ＤＣ１−ＤＣ３遅延回路
ＧＬ１−ＧＬｍゲートライン
ＩＮＶ１−ＩＮＶ３インバータ
Ｎ１、Ｎ２ＮＭＯＳトランジスタ
Ｐ１、Ｐ２ＰＭＯＳトランジスタ
ＰＥ画素
Ｒ、Ｒ１、Ｒ２抵抗
ＳＤＣソースドライバ制御信号
ＳＬ１１-ＳＬ４ｎソースライン
ＳＴＢストローブ信号
ＳＷ１１スイッチ
１００ソースドライバ
１０１アンプ出力制御回路
３００ゲートドライバ
４００表示部 A11 Differential amplifier AC11-AC4n Amplifier circuit AG1-AG4 Amplifier group C Capacitance C1-C4 Output control signal D-INV1-D-INV3 Delay inverter D11-D4n Gradation voltage DATA Image data DC1-DC3 Delay circuit GL1-GLm Gate line INV1-INV3 Inverter N1, N2 NMOS transistor P1, P2 PMOS transistor PE Pixel R, R1, R2 Resistor SDC Source driver control signal SL11-SL4n Source line STB Strobe signal SW11 Switch 100 Source driver 101 Amplifier output control circuit 300 Gate driver 400 Display Part

Claims

An amplifier output control circuit that generates first to third output control signals to be output at successive first to third output timings based on the input timing signal;
A first amplifier circuit that outputs a gradation voltage based on the first output control signal;
A second amplifier circuit that outputs a gradation voltage based on the second output control signal;
A third amplifier circuit that outputs a gradation voltage based on the third output control signal;
The time interval between the continuous first and second output timings is the first interval, the time interval between the continuous second and third output timings is the second interval, and the reciprocal of the frequency subject to EMI regulation in the EMC standard. Is a period T,
A display device driving circuit, wherein a greatest common divisor between the first interval and the second interval is smaller than a minimum value of the period T.

An amplifier output control circuit that generates first to third output control signals to be output at successive first to third output timings based on the input timing signal;
A first amplifier circuit that outputs a gradation voltage based on the first output control signal;
A second amplifier circuit that outputs a gradation voltage based on the second output control signal;
A third amplifier circuit that outputs a gradation voltage based on the third output control signal;
The time interval between the continuous first and second output timings is the first interval, the time interval between the continuous second and third output timings is the second interval, and the reciprocal of the frequency subject to EMI regulation in the EMC standard. Is a period T,
A display device driving circuit in which at least one of the first interval and the second interval is not an integral multiple of the period T with respect to the arbitrary period T.

The amplifier output control circuit is
A first delay circuit that receives the first output control signal and outputs the second output control signal;
A second delay circuit that receives the second output control signal and outputs the third output control signal;
3. The display device driving circuit according to claim 1, wherein the first interval is a delay amount of the first delay circuit, and the second interval is a delay amount of the second delay circuit. 4. .

The first delay circuit includes a first delay inverter connected in cascade and a first inverter;
The display device driving circuit according to claim 3, wherein the second delay circuit includes a second delay inverter connected in cascade and a second inverter.

The delay amount of the first inverter and the delay amount of the second inverter are equal,
The display device driving circuit according to claim 4, wherein a delay amount of the first delay inverter is different from a delay amount of the second delay inverter.

The first and second delay inverters each comprise a pair of PMOS and NMOS transistors;
The at least one of the channel dimensions of the PMOS transistor and the NMOS transistor of the first delay inverter is different from at least one of the channel dimensions of the PMOS transistor and the NMOS transistor of the second delay inverter. The display device driving circuit according to 4 or 5.

The first and second delay inverters each comprise a pair of PMOS and NMOS transistors;
7. The display device driving circuit according to claim 4, wherein at least one of the first and second delay inverters further includes a capacitor connected to an output. 8.

The display device driving circuit according to claim 4, wherein at least one of the first and second delay inverters further includes a resistor connected to an output.

The first and second delay inverters each comprise a pair of PMOS and NMOS transistors;
At least one of the first and second delay inverters further includes a first resistor provided between the PMOS transistor and the power supply and a second resistor provided between the NMOS transistor and the ground. The display device driving circuit according to claim 4, wherein the display device driving circuit is a display device driving circuit.

The amplifier circuit is
A differential amplifier, and a switch circuit connected to the output of the differential amplifier,
The display device driving circuit according to claim 1, wherein the gradation voltage is output when the switch circuit is turned on.

The display device driving circuit according to claim 1, further comprising a plurality of the first to third amplifier circuits.

Driving the first amplifier circuit at the first output timing;
Driving the second amplifier circuit at a second output timing continuous with the first output timing;
Driving a third amplifier circuit at a third output timing that is continuous with the second output timing;
The time interval between the continuous first and second output timings is the first interval, the time interval between the continuous second and third output timings is the second interval, and the reciprocal of the frequency subject to EMI regulation in the EMC standard. Is a period T,
A display device driving method in which a greatest common divisor between the first interval and the second interval is smaller than a minimum value of the period T.