JP2012151589A - チップ型電子部品の端子構造 - Google Patents

Abstract

【課題】 実装回路パターンに接続するチップ型電子部品において、２０ＧＨｚ〜３０ＧＨｚに達する超高速差動信号を通過させ易くする。
【解決手段】 電子部品本体１は、信号処理する信号処理回路１７を内部に埋設している。信号入力端子３Ａ、３Ｂは、電子部品本体１の外部側面に形成された側面電極３ＡＳ、３ＢＳと、電子部品本体１の下面に形成され側面電極３ＡＳ、３ＢＳに接続された下面電極３ＡＬ、３ＢＬを有する。信号処理回路１７は、本体１内に形成されたビア１９ＡＶ、１９ＢＶを介し、下面電極３ＡＬ、３ＢＬ又は、側面電極３ＡＳ、３ＢＳの途中に接続される。
【選択図】 図１

Description

本発明はチップ型電子部品の端子構造に係り、特に、チップ部品に内蔵した信号処理回路と外部の実装基板との間で、超高速信号を劣化させることなく入出力させることが可能な端子構造の改良に関する。

近年、電子機器の高速化が著しく、それに搭載される電子部品も高速化実現のための提案が求められている。

一方、最近多用される高速シリアル伝送の分野において、例えばＵＳＢ（universal serial bus）３．０規格では伝送速度が５Ｇｂｐｓであるが、次世代の規格では１０〜２０Ｇｂｐｓ程度の伝送速度が考えられている。

このような伝送速度を確保するため、伝送回路は、電子機器で使用するクロック周波数５〜１０ＧＨｚの３倍の高調波までの信号伝送が求められ、１５〜３０ＧＨｚの通過帯域を必要とする。

さらに、ノイズ対策の観点から、伝送回路として差動信号線路が用いられるから、差動信号線路用のチップ型電子部品が求められている。

この種のチップ型電子部品例えば遅延線ＤＬは、例えば図１１に示すように、遅延線素子を内蔵したチップ型の遅延線本体１の外周に、一方の差動信号を入力する信号入力端子３Ａおよび他方の差動信号を入力する信号入力端子３Ｂを形成するとともに、一方の差動信号を出力する信号出力端子５Ａおよび他方の差動信号を出力する信号出力端子５Ｂを形成して構成されている。

このような遅延線ＤＬは、実装基板７に載置され、この実装基板７に形成された差動信号入力用の信号線路９Ａ、９Ｂおよび差動信号出力用の信号線路１１Ａ、１１Ｂに対し、信号入力端子３Ａ、３Ｂおよび信号出力端子５Ａ、５Ｂを例えばリフロー半田法によって接続して使用される。

なお、遅延線ＤＬには信号入出力端子３Ａ、３Ｂ、５Ａ、５Ｂ以外にグランド端子も形成され、実装基板７にもそれに接続させるグランドパッドが形成される場合が多い。

しかし、差動信号は互いに逆相関係の２つの信号が伝搬するため、遅延線内部のグランド導体で信号が打ち消されてグランド端子へは信号が流れず、グランド端子なしでも正常に動作する。そのため、グランド端子を形成しない差動信号用遅延線も実用化されている。

さらに、本発明は、主に信号入出力端子に関する改善提案であるから、便宜上、グランド端子およびグランドパッドの具体的な図示および説明を省略する（以下同じ。）。

遅延線ＤＬは、図１２に示すように、例えば３枚の誘電体基板１３ａ、１３ｂ、１３ｃを積層して上述した遅延線本体１を形成するとともに、それら誘電体１３ａ、１３ｂ間に内部線路１５ａ、１５ｂを、誘電体１３ｂ、１３ｃ間に内部線路１５ａ、１５ｂと対面するグランド導体１５ｃを形成して信号処理回路としての遅延線素子１７を有している。

しかも、遅延線ＤＬは、遅延線本体１の側面に側面電極３ＡＳ、３ＢＳを、下面には側面電極３ＡＳ、３ＢＳに接続された下面電極３ＡＬ、３ＢＬを、上面には側面電極３ＡＳ、３ＢＳに接続された上面電極３ＡＵ、３ＢＵを形成し、内部線路１５ａ、１５ｂを側面電極３ＡＳ、３ＢＳの途中に接続して構成されており、例えば、下面電極３ＡＬ、３ＢＬが実装基板７の信号線路９Ａ、９Ｂに接続される。

側面電極３ＡＳ、３ＢＳ、下面電極３ＡＬ、３ＢＬおよび上面電極３ＡＵ、３ＢＵによって上述した信号入力端子３Ａ、３Ｂが形成されており、信号出力端子５Ａ、５Ｂについても、図示はしないが同様に形成されている。

ところで、側面電極３ＡＳ〜５ＢＳは、内部線路１５ａ、１５ｂと信号線路９Ａ〜１１Ｂとの電気的な接続のみならず、半田付け時に、半田の濡れ上がりによってフィレットを形成させ、半田付けをより確実なものとするためにも必要である。

このような端子構造を有する遅延線ＤＬの特性を電磁界シミュレーションにより求めると、図１３に示すように、その差動信号通過特性がＳｄｄ２１（Ａ）、差動信号反射特性（リターンロス特性）がＳｄｄ１１（Ａ）のようになる。

すなわち、２２ＧＨｚ以上の大部分の周波数において、差動信号通過特性が−３ｄＢ以下に減衰するとともに、差動信号反射特性も−３ｄＢ以上で全反射に近くなり、２２ＧＨｚ以上の周波数では使用に適さない。

そして、上述した遅延線ＤＬは、電磁界シミュレーションでの電磁界分布から考えて、近似的に図１４の等価回路のように示すことが可能である。

すなわち、破線で囲った遅延線素子１７は、４端子回路として最も単純な差動マイクロストリップ線路の例で示してあり、４つの入出力端子３Ａ、３Ｂ、５Ａ、５Ｂに各々４端子インピーダンス回路Ｚｔが接続されている。４端子インピーダンス回路Ｚｔは、等価インダクタンスＬｔおよび等価キャパシタンスＣｓ、Ｃｔの梯子型回路である。

このような等価回路のマイクロストリップ線路は、遅延時間を８ｐｓ、特性インピーダンスを９５Ω、等価インダクタンスＬｔを０．５ｎＨ、等価キャパシタンスＣｓを０．０６ｐＦ、Ｃｔを０．１ｐＦとすると、その差動信号通過特性Ｓｄｄ２１（Ｂ）および差動反射特性Ｓｄｄ１１（Ｂ）が、図１３で示されるように、電磁界シミュレーションで求めたＳｄｄ２１（Ａ）およびＳｄｄ１１（Ａ）と概略一致する。

この種の従来公報として、例えば特開平６−１６４２１２号公報（特許文献１）の電子部品の端子構造のように、板状の金属端子を樹脂成型で形成したケースに収容した機能部品のアース・インピーダンスを小さくすることにより、周波数特性を改善する提案がある。

さらに、特開平９−２２８３１号公報（特許文献２）のように、機能電子回路を収容したチップ型電子部品の浮遊容量を小さくし、周波数特性を改善する提案もある。

特開平６−１６４２１２号公報 特開平９−２２８３１号公報

しかしながら、上述した従来構成では、その寸法や誘電体基板１３ａ〜１３ｃの誘電率にもよるが、差動信号の周波数が１０〜１５ＧＨｚまでならば、実用可能な通過特性を得ることが可能であるものの、差動信号の周波数が２０ＧＨｚを超えて３０ＧＨｚにも達すると、実用可能な通過特性を得ることが困難であった。

上述した特許文献１、２についても同様のことがいえる。

さらに、図１２に示した電極構造では、内部線路１５ａ、１５ｂと側面電極３ＡＳ、３ＢＳとの接続箇所が伝搬信号にとっての分岐点となるため、信号の一部が上面電極３ＡＵ、３ＢＵ方向へ伝搬し、上面電極３ＡＵ、３ＢＵが開放終端であるためそこで反射する。

すなわち、側面電極３ＡＳ、３ＢＳにおける内部線路１５ａ、１５ｂより上の部分は終端開放線路であり、伝送電路上に枝のように接続された終端開放線路が終端開放スタブと呼ばれ、通過特性を劣化させる要因となる。

しかしながら、現状のセラミック積層部品における側面電極形成は、製造コスト等の理由により、図１２に示すように下面電極３ＡＬ、３ＢＬから上面電極３ＡＵ、３ＢＵまで達する形状に仕上げる手法が主流で、無理して下面電極３ＡＬ、３ＢＬから内部線路１５ａ、１５ｂまでの高さに抑えると量産性が劣り、大幅なコストアップにつながる。

従って、現状では、図１２の構成で、内部線路１５ａ、１５ｂの形成面高さを最適化することが重要であり、内部線路１５ａ、１５ｂの形成面を上面電極３ＡＵ、３ＢＵに近づけると、側面電極３ＡＳ、３ＢＳは終端開放スタブとして機能し難くなる。

一方、下面電極３ＡＬ、３ＢＬから内部線路１５ａ、１５ｂまでの距離が長くなるので、図１４における等価インダクタンスＬｔが増加し、通過特性の劣化を引き起こす。

逆に、内部線路１５ａ、１５ｂの形成面を下面電極３ＡＬ、３ＢＬに近づけると、等価インダクタンスＬｔは減少する一方、側面電極３ＡＳ、３ＢＳが終端開放スタブとして機能し易くなるため、内部線路１５ａ、１５ｂの形成面高さの最適化は容易ではない。

本発明はそのような課題を解決するためになされたもので、実装回路パターンに接続するチップ型電子部品において、２０ＧＨｚ〜３０ＧＨｚまでの超高速差動信号を低損失で通過させ易くしたチップ型電子部品の端子構造の提供を目的とする。

そのような課題を解決するために本発明の請求項１に係るチップ型電子部品の端子構造は、信号を処理する信号処理回路が内部に埋設されたチップ型電子部品本体と、このチップ型電子部品本体の外部側面に形成された側面電極と、このチップ型電子部品本体の下面に形成されその側面電極が接続されるとともに外部の実装基板パターンに接続される下面電極と、そのチップ型電子部品本体の内部に形成されるとともにその下面電極方向へ伸び、その下面電極、又はその下面電極とその信号処理回路の形成面との間における側面電極の途中に接続されるビアとを具備している。

本発明の請求項２に係るチップ型電子部品の端子構造は、上記ビアが、下面電極と信号処理回路の形成面との間において、前記側面電極の途中に１箇所以上接続された構成である。

本発明の請求項３に係るチップ型電子部品の端子構造は、上記信号処理回路の上記下面電極からの高さを、そのチップ型電子部品本体の高さの１／２以下とした構成である。

本発明の請求項４に係るチップ型電子部品の端子構造は、上記ビアが、そのチップ型電子部品本体の上面に形成され側面電極が接続される上面電極方向に延び、その上面電極、又はそれら上面電極と信号処理回路の形成面との間における側面電極の途中に接続された構成である。

本発明の請求項５に係るチップ型電子部品の端子構造は、上記ビアが、上面電極と信号処理回路の形成面との間において、側面電極の途中に１箇所以上接続された構成である。

本発明の請求項６に係るチップ型電子部品の端子構造は、上記ビアが、その下面電極又は上面電極との接続部分以外がこれより大径に形成されてなる構成である。

本発明の請求項７に係るチップ型電子部品の端子構造は、上記ビアが、僅かな間隔をおいて並列形成された複数本のものからなる構成である。

このような本発明の請求項１に係るチップ型電子部品の端子構造では、信号処理回路が内部に埋設されたチップ型電子部品本体の外部側面に側面電極を、このチップ型電子部品本体の下面にはその側面電極が接続されるとともに外部の実装基板パターンに接続される下面電極を形成し、そのチップ型電子部品本体の内部には、その信号処理回路に接続されるとともにその下面電極間方向へ延び、その下面電極、又はその下面電極とその信号処理回路の形成面との間における側面電極の途中に接続されるビアを形成したから、超高速差動信号が上記ビアを経由する最短経路で実装基板パターンと信号処理回路との間を流れ、実装回路パターンとチップ型電子部品との間において、２０ＧＨｚ〜３０ＧＨｚに達する超高速差動信号を低損失で通過させ易い。

本発明の請求項２に係るチップ型電子部品の端子構造では、上記ビアが、上記側面電極の途中に１箇所以上接続された構成であるから、上記ビアと上記側面電極の並列回路を形成することでそれらのインダクタンスを小さく抑えることができ、良好な特性が得られる。

本発明の請求項３に係るチップ型電子部品の端子構造では、上記信号処理回路の上記下面電極からの高さが、そのチップ型電子部品本体の高さの１／２以下となる構成であるから、上記ビアの全長が短くなってインダクタンスを小さく抑えることが可能で、良好な特性が得られる。

本発明の請求項４に係るチップ型電子部品の端子構造では、上記ビアが、側面電極に接続された上面電極方向へも延び、その上面電極、又は上面電極と信号処理回路の形成面との間における側面電極の途中に接続された構成であるから、チップ型電子部品の上面と下面を入れ替えて実装しても特性に差が生じ難く、マーキングやテーピングの方向性を省略して製造コストや実装コストを削減することが可能である。

本発明の請求項５に係るチップ型電子部品の端子構造では、上記ビアが、上面電極と信号処理回路の形成面との間における側面電極の途中に１箇所以上接続された構成であるから、それらビアと側面電極の並列回路を形成することでそれらのインダクタンスを小さく抑えることが容易で、良好な特性が得られる。

本発明の請求項６に係るチップ型電子部品の端子構造では、上記ビアが、その下面電極又は上面電極との接続部分以外がこれより大径に形成されているから、形状の大型化を抑えつつビア部分の導体インダクタンスを小さくすることが可能で、良好な特性の維持が可能である。

本発明の請求項７に係るチップ型電子部品の端子構造では、上記ビアが、僅かな間隔をおいて並列形成された複数本のものからなるから、等価的に大径のビアと同等の特性となり、ビアを加工形成するうえで大径のビア形成が困難な場合でも、所望の特性を得やすい。

本発明に係るチップ型電子部品の端子構造の実施の形態を示す断面図（図２中のＸ−Ｘ’間断面）である。 図１のチップ型電子部品の端子構造に係る分解斜視図である。 図１のチップ型電子部品の端子構造に係る要部斜視図である。 図１に示すチップ型電子部品の差動信号に対する通過特性図である。 本発明に係るチップ型電子部品の端子構造を適用した別の実施の形態を示す要部斜視図である。 本発明に係るチップ型電子部品の端子構造を適用した別の実施の形態を示す断面図である。 図６のチップ型電子部品の端子構造に係る要部斜視図である。 本発明に係るチップ型電子部品の端子構造を適用した別の例の実施の形態を示す断面図である。 図８のチップ型電子部品の端子構造に係る要部斜視図である。 本発明に係るチップ型電子部品の端子構造を適用した別の実施の形態を示す要部斜視図である。 従来のチップ型電子部品とそれを搭載する実装基板との関係を示す分解斜視図である。 従来のチップ型電子部品の内部構成を示す断面図である。 図１２に示すチップ型電子部品および図１４の等価回路が示す差動信号に対する通過特性図および反射特性図である。 図１２に示すチップ型電子部品の信号端子を近似的に表現した等価回路である。

以下、本発明に係るチップ型電子部品の端子構造の実施の形態を図面を参照して説明する。なお、従来例と共通する部分には同一の符号を付す。

図１および図２は本発明に係るチップ型電子部品の端子構造の実施の形態を示す断面図および分解斜視図である。

図１および図２において、遅延線本体１は、例えば４枚の薄い方形の誘電体基板１３ａ、１３ｂ、１３ｃ、１３ｄを積層一体化してチップ型に形成されている。

それら誘電体１３ａ、１３ｂ間には内部線路１５ａ、１５ｂが、誘電体１３ｂ、１３ｃ間には内部線路１５ａ、１５ｂと対面するグランド導体１５ｃが形成され、信号処理回路としての遅延線素子１７が遅延線本体１内に形成されている。内部線路１５ａ、１５ｂおよびグランド線路１５ｃの詳細は後述する。

遅延線本体１の外周には、図１では図示しない実装基板７（図１１参照）に接続される信号入力端子３Ａ、３Ｂおよび信号出力端子５Ａ、５Ｂ（図１では図示せず。）が形成されている。

信号入力端子３Ａ、３Ｂは、側面電極３ＡＳ、３ＢＳ、下面電極３ＡＬ、３ＢＬおよび上面電極３ＡＵ、３ＢＵを有して形成されている（図３参照）。

側面電極３ＡＳ、３ＢＳは、遅延線本体１にあって対向する両側面の一方の端部において、上下（誘電体基板１３ａ〜１３ｄの厚み）方向に延びる一対の帯状に形成されている。

下面電極３ＡＬ、３ＢＬは、遅延線本体１（誘電体基板１３ｄ）の下面において、この縁部に側面電極３ＡＳ、３ＢＳに寄せて形成され、側面電極３ＡＳ、３ＢＳに接続されている。

上面電極３ＡＵ、３ＢＵは、遅延線本体１（誘電体基板１３ａ）の上面において、この縁部に側面電極３ＡＳ、３ＢＳに寄せて形成され、側面電極３ＡＳ、３ＢＳに接続されている。

信号出力端子５Ａ、５Ｂは、図２および図３に示すように、側面電極５ＡＳ、５ＢＳ、下面電極５ＡＬ、５ＢＬおよび上面電極５ＡＵ、５ＢＵを有している。

側面電極５ＡＳ、５ＢＳは、遅延線本体１の対向側面の他方の端部において、上下（誘電体基板１３ａ〜１３ｄの厚み）方向に一対の帯状に形成されている。

下面電極５ＡＬ、５ＢＬは、遅延線本体１（誘電体基板１３ｄ）の下面において、この縁部に側面電極５ＡＳ、５ＢＳに寄せて形成され、側面電極５ＡＳ、５ＢＳに接続されている。

上面電極５ＡＵ、５ＢＵは、遅延線本体１（誘電体基板１３ａ）の上面において、この縁部に側面電極５ＡＳ、５ＢＳに寄せて形成され、側面電極５ＡＳ、５ＢＳに接続されている。

側面電極３ＡＳ、３ＢＳおよび側面電極５ＡＳ、５ＢＳは、誘電体基板１３ａ〜１３ｄの端面に個別に形成され、図３に示すように、それらが連結一体化されており、下面電極３ＡＬ、３ＢＬ、５ＡＬ、５ＢＬが上述した図１１の実装基板７の信号線路９Ａ、９Ｂ、１１Ａ、１１Ｂに接続される。

なお、図２において、下面電極３ＡＬ、３ＢＬ、５ＡＬ、５ＢＬは、便宜上、誘電体基板１３ｄから分離して図示されている。

内部線路１５ａ、１５ｂは、図２に示すように、誘電体１３ｂ上の中央部において後述するビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶ間に、側面電極３ＡＳ（３ＢＳ）と５ＡＳ（５ＢＳ）間方向に延び、互いに僅かな間隔で平行形成されるとともに、各々の両端部が屈曲形成されてビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶに接続されている。

グランド導体１５ｃは、誘電体１３ｃ上の中央部にあってビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶ間にて、内部線路１５ａ、１５ｂと対面するよう幅広形状で、側面電極３ＡＳ（３ＢＳ）と５ＡＳ（５ＢＳ）間方向に形成されている。

図１に戻って、遅延線本体１（誘電体基板１３ａ〜１３ｄ）内には、左右の側面電極３ＡＳ、３ＢＳから僅かな間隔ｇだけ内部に寄った位置に、下面電極３ＡＬ、３ＢＬから内部線路１５ａ、１５ｂの形成面までの高（厚み）で延びる導電性のビア１９ＡＶ、１９ＢＶが、１端子当り１本ずつ側面電極３ＡＳ、３ＢＳと並行に形成されている。

内部線路１５ａ、１５ｂは、誘電体基板１３ｂ上面すなわちその形成面において、ビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶの各々上端に接続されている。

左右の側面電極５ＡＳ、５ＢＳに対しても、図２に示すように、ビア２１ＡＶ、２１ＢＶが並行に形成され、誘電体基板１３ｂ上面すなわちその形成面において、内部線路１５ａ、１５ｂの出力側がビア２１ＡＶ、２１ＢＶの上端にそれぞれ接続されている。

ビア１９ＡＶ、１９ＢＶは、図１および図３に示すように、各々の下部すなわち下面電極３ＡＬ、３ＢＬの近傍では細い小径部１９ＡＶＮ、１９ＢＶＮを有し、下面電極３ＡＬ、３ＢＬからはみ出さないようになっており、その他の大部分が大径に形成されている。

ビア２１ＡＶ、２１ＢＶについても、同様に小径部２１ＡＶＮ、２１ＢＶＮが形成されている。

このような図１に係るチップ型電子部品の端子構造では、外部からの差動信号が、下面電極３ＡＬ（３ＢＬ）からビア１９ＡＶ（１９ＢＶ）を経由して最短距離で内部線路１５ａ、１５ｂに到達する。

信号出力端子５Ａ、５Ｂについても、信号が出力される違いはあるが、動作的には信号入力端子３Ａ、３Ｂと同様である。

本発明者は、このような図１に係るチップ型電子部品の端子構造に関し、次のような実例において電磁界シミュレーションによる解析を行った。

すなわち、上述した図１１と同様に、遅延線ＤＬの外径寸法を長さ２ｍｍ、幅１．２ｍｍ、高さ０．７３ｍｍとし、遅延線本体１の外周には、幅０．３ｍｍ、厚さ０．０２５ｍｍの側面電極３ＡＳ、３ＢＳ、５ＡＳ、５ＢＳを形成した。

さらに、本発明の説明を明確にするため、遅延線ＤＬを単なる伝搬時間２０ｐｓの差動マイクロストリップ線路と考え、誘電体基板１３ａ〜１３ｅの誘電率を４．６、ビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶの径を０．１６ｍｍ、小径部１９ＡＶＮ、１９ＢＶＮ、２１ＡＶＮ、２１ＢＶＮの径および高さをそれぞれ０．０８ｍｍと０．１ｍｍ、間隔ｇを０．０５ｍｍとし、遅延線本体１の高さをｔ、下面電極３ＡＬ、３ＢＬ、５ＡＬ、５ＢＬから内部線路１５Ａ、１５Ｂまでの高さをｈとした構成において、高さｔとｈの比「ｈ／ｔ」が「０．２５」、「０．５」および「０．７５」の３つの場合について解析した。

その解析結果として、図４のＳｄｄ２１ｎｅｗ(１)〜（３）に示す通過特性が得られた。ここで
Ｓｄｄ２１ｎｅｗ(１)：ｈ／ｔ＝０．７５
Ｓｄｄ２１ｎｅｗ(２)：ｈ／ｔ＝０．５
Ｓｄｄ２１ｎｅｗ(３)：ｈ／ｔ＝０．２５
であり、図４のＳｄｄ２１ｏｌｄは、図１１に示した従来構成において高さｔとｈの比「ｈ／ｔ」を「０．５」とした場合に相当する。

従来例の通過特性Ｓｄｄ２１ｏｌｄでは、図４から明らかなように、１５ＧＨｚから特性が下降し始め、３８ＧＨｚで再びピークとなる波状特性を示す。

これに対して、本発明に係る遅延線ＤＬは、従来例と同じｈ／ｔ＝０．５の条件で比較すると、２３ＧＨｚ付近から下降が始まり、次のピークは４０ＧＨｚを超えており、大幅に通過特性が向上している。

このように通過特性が向上した理由は、磁界強度分布を基に考察すれば、高周波信号の大部分の成分が、ビア１９ＡＶ、１９ＢＶを経由した最短経路で下面電極３ＡＬ、３ＢＬから信号線路１５ａ、１５ｂへ流れ、同様にビア２１ＡＶ、２１ＢＶを経由した最短経路で信号線路１５ａ、１５ｂから下面電極５ＡＬ、５ＢＬへ流れることにより、図１４の等価回路における入出力経路の等価端子インダクタンスＬｔが減少したためであることが分かる。

すなわち、信号入力端子３Ａ、３Ｂ側について説明を付け加えると、下面電極３ＡＬ、３ＢＬの近傍には、入力した高周波信号によって形成される磁界が分布する。

その磁界の強度は、下面電極３ＡＬ、３ＢＬから高さ方向に離れるにつれ小さくなり、代わってビア１９ＡＶ、１９ＢＶにあって対面する互いの内側に磁束が多く現れるようになる。

高周波電流（図示せず）は、金属の表面の磁界に覆われた部分に集中して流れるので、下面電極３ＡＬ、３ＢＬに入力された高周波電流は、磁界に覆われた小径部１９ＡＶＮ、１９ＢＶＮの表面を経由してビア１９ＡＶ、１９ＢＶに達し、ビア１９ＡＶ、１９ＢＶ表面をそれらの対向する内側に向かって斜めに流れる。これにより、高周波電流が信号線路１５ａ、１５ｂへ最短距離で流れる。

そして、側面電極３ＡＳ、３ＢＳは、下面電極３ＡＬ、３ＢＬから見て終端開放線路であるが、側面電極３ＡＳ、３ＢＳ表面を覆う磁界が下面電極３ＡＬ、３ＢＬのごく近傍に限定され、側面電極３ＡＳ、３ＢＳを流れる高周波電流が極めて少ないから、これら側面電極３ＡＳ、３ＢＳが終端開放スタブとして機能し難い。

信号出力端子５Ａ，５Ｂ側については説明を省略するが、信号入力端子３Ａ，３Ｂ側と同様である。

一方、上述した図１２の従来例では、高周波電流が側面電極３ＡＳ、３ＢＳを経由するため、図１に比べ伝送経路が長く、側面電極３ＡＳ、３ＢＳのインダクタ成分が大きくなり、図１３に示す４端子インピーダンス回路Ｚｔの遮断周波数を下げ易い。

さらに、図示はしないが、内部線路１５ａと側面電極３ＡＳとの交点および内部線路１５ｂと側面電極３ＢＳとの交点において磁界が強く、しかも、磁界はこれら交点の上下に均等に分布するため、高周波電流がこれら側面電極３ＡＳ、３ＢＳ表面上を内部線路１５ａ、１５ｂより上の領域まで流れる。

しかしながら、側面電極３ＡＳ、３ＢＳの内部線路１５ａ、１５ｂより上の領域は、何も接続されない終端開放線路と等価のため、側面電極３ＡＳ、３ＢＳが終端開放スタブとなり、多重反射や共振を起こして周波数特性を劣化させ易い。

以上のような理由で、図１に示す構成は、図１２の構成に比べ、通過特性Ｓｄｄ２１が改善される。もっとも、図１の構成においても、ｈ／ｔ＝０．７５の場合では、ｈ／ｔが０．２５と、０．５の場合に比べて特性が悪くなる。

その理由は、図３において、ビア１９ＡＶ、１９ＢＶの長さが長くなると、下面電極３ＡＬ、３ＢＬの上部の磁界が、間隔ｇの幅でより高い範囲まで分布するようになり（図示せず）、高周波電流が側面電極３ＡＳ、３ＢＳ表面を上側に向かって流れ、側面電極３ＡＳ、３ＢＳが終端開放スタブとなって特性を劣化させるから、と考えられる。

従って、ｈ／ｔが可能な限り小さくなるよう設計することが望ましい。

もっとも、設計の段階でｈ／ｔ＞０．５となっても、ビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶを、上面電極３ＡＵ、３ＢＵ、５ＡＵ、５ＢＵに接続し直して、上面電極方向にのみ延ばす構成にした後、上面と下面を入れ替えれば、ｈ／ｔ＜０．５の条件を満たすことが可能である。

このようにすれば、ｈ／ｔ＞０．５となるケースは、実質的に起こり難くすることが可能で、良好な特性を得るための条件をｈ／ｔ≦０．５とすることが可能である。

上述した説明では、間隔ｇを０．０５ｍｍとしたが、この値を大きくすると、ビア１９ＡＶ〜２１ＢＶが遅延線本体１内部により配置され、遅延線素子１７の配線領域を狭めることになるので好ましくない。

また、間隔ｇが逆により小さくなる場合は、一般的なセラミック積層部品の製造技術上の制約から、内部ビアは製品端面から一定の距離を保つことが要求される。従って、間隔ｇの値が０．０５ｍｍ程度が現実的である。

要は、ビア１９ＡＶ〜２１ＢＶは、遅延線本体１内部において、側面電極３ＡＳ、３ＢＳと遅延線素子１７の形成領域までの間に形成すればよい。

さらに、本発明に係るチップ型電子部品の端子構造では、ビア１９ＡＶ〜２１ＢＶに対して下面電極３ＡＬ〜５ＢＬおよび上面電極３ＡＵ〜５ＢＵを重ねるように接続しているが、一般的なセラミック積層部品の製造工程では、上面電極および下面電極の寸法は外部電極形成装置の能力で決まってしまい、任意の寸法まで大きくすることは製造コストとの関係で困難な場合が多い。

従って、下面電極３ＡＬ〜５ＢＬは、ビア１９ＡＶ〜２１ＢＶを完全に収容できる程の寸法には設定できない場合が起こり得る。

しかし、下面電極３ＡＬ〜５ＢＬの近傍のみ小径部１９ＡＶＮ〜２１ＢＶＮとすれば、ビア１９ＡＶ〜２１ＢＶの径を小さくすることなく下面電極３ＡＬ〜５ＢＬに接続できるので、下面電極３ＡＬ〜５ＢＬと内部線路１５ａ、１５ｂとの伝送距離を短くするとともに、等価端子インダクタンスＬｔを小さくすることが可能である。

図５は本発明に係るチップ型電子部品の端子構造の別の実施の形態である。

図１に示した実施の形態では、ビア１９ＡＶ〜２１ＢＶが小径部１９ＡＶＮ〜２１ＢＶＮを介して下面電極３ＡＬ〜５ＢＬに接続されていた。

図５に示す構成では、小径部１９ＡＶＮ〜２１ＢＶＮがなく、ビア１９ＡＶ〜１９ＢＶは下面電極３ＡＬ〜３ＢＬ近傍において、図示しない誘電体基板１３ｃ、１３ｄ間に形成された分岐線路２３ＡＩ、２３ＢＩを介して側面電極３ＡＳ、３ＢＳの途中に接続されている。

ビア２１ＡＶ〜２１ＢＶは、下面電極５ＡＬ〜５ＢＬ近傍において、分岐線路２５ＡＩ、２５ＢＩを介して側面電極５ＡＳ、５ＢＳの途中に接続されている。その他の構成は図１と同様である。

このような図５の構成では、入力信号が下面電極３ＡＬ、３ＢＬから側面電極３ＡＳ、３ＢＳを通って分岐線路２３ＡＩ、２３ＢＩまで流れ、さらに分岐線路２３ＡＩ、２３ＢＩを経由してビア１９ＡＶ、１９ＢＶに達し、ビア１９ＡＶ、１９ＢＶ表面をそれらの対向する内側に向かって斜めに流れ、信号線路１５ａ、１５ｂへ最短距離で到達する。

出力信号は、同様に、信号線路１５ａ、１５ｂから分岐線路２５ＡＩ、２５ＢＩへ向かってビア２１ＡＶ、２１ＢＶ表面を最短距離で流れ、分岐線路２５ＡＩ、２５ＢＩから側面電極５ＡＳ，５ＢＳを通って下面電極５ＡＬ、５ＢＬに達する。

この場合、図１の構成に比べ、側面電極３ＡＳ〜５ＢＳを経由する分、信号の電流経路が長くなり、等価信号端子インダクタンスＬｔが大きくなるように考えられるが、分岐線路２３ＡＩ〜２５ＢＩを遅延線本体１の下面から０．１ｍｍの位置に配置しての電磁界シミュレーションでは、殆ど差のない特性が得られる。

この理由としては、図示はしないが、高周波電流の電流密度分布を電磁界シミュレーションで確認すると、図１における小径部１９ＡＶＮ〜２１ＢＶＮを流れる電流が、これら円筒形状の表面を均一に流れず、側面電極３ＡＳ〜５ＢＳと対向する半円部に集中している。

一方、図５の構成では、電流が側面電極３ＡＳ〜５ＢＳ上を分岐線路２３ＡＩ〜２５ＢＩの幅に広がって流れるため、等価信号端子インダクタンスＬｔが上昇することなく、同等となるためであると考えられる。

この構成では、ビア１９ＡＶ〜２１ＢＶが下面電極３ＡＬ、３ＢＬに直接接続されていないから、ビア１９ＡＶ〜２１ＢＶと側面電極３ＡＳ〜５ＢＳとの間隔ｇに対し、下面電極３ＡＬ〜５ＢＬの張り出し寸法を十分に確保でない場合、又は下面電極３ＡＬ〜５ＢＬを形成し難い場合に有用である。

図６および図７は本発明に係るチップ型電子部品の端子構造に関する別の実施の形態である。

この構成では、図１の構成に対し、誘電体基板１３ａ，１３ｂ間および１３ｃ、１３ｄ間に形成された分岐線路２３ＡＩ〜２５ＢＩを追加して、ビア１９ＡＶ〜２１ＢＶの両端を側面電極３ＡＳ〜５ＢＳの途中にも接続している。

このような構成にすることにより、図７に示すように、磁界分布は、側面電極３ＡＳ〜５ＢＳとビア１９ＡＶ〜２１ＢＶとの間には存在しなくなる。

その理由としては、分岐線路２３ＡＩ〜２５ＢＩの追加により、側面電極３ＡＳ〜５ＢＳとビア１９ＡＶ〜２１ＢＶとは並列回路を構成し、これらの並列回路間は等電位で電界が形成されなくなったためであると考えられる。

その結果、側面電極３ＡＳ〜５ＢＳ上を流れる高周波電流も図１の構成以上に減少する。そのため側面電極３ＡＳ〜５ＢＳの終端開放スタブとしての機能がより弱まり、図１の構成に比べてわずかではあるが特性が改善される。

なお、ビア１９ＡＶ〜２１ＢＶは、下面電極３ＡＬ〜５ＢＬと遅延線素子１７の形成面との間において、側面電極３ＡＳ〜５ＢＳの途中に１箇所以上接続されれば、本発明の目的達成が可能である。

図８および図９は本発明に係るチップ型電子部品の端子構造の別の実施の形態である。

この構成は、上述した構成と比較した場合、ビア１９ＡＶ〜２１ＢＶを、遅延線素子１７の形成面と上面電極３ＡＵ〜５ＢＵの間において、上面電極３ＡＵ〜５ＢＵ方向にも伸ばしたものである。

内部線路１５ａ、１５ｂは、それぞれビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶの途中に直接接続されるとともに、分岐線路２３ＡＩ、２３ＢＩ、２５ＡＩ、２５ＢＩを介して側面電極３ＡＳ、３ＢＳ、５ＡＳ、５ＢＳの途中にも接続されている。

さらに、ビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶの上下両端が、分岐線路２３ＡＩ、２３ＢＩ、２５ＡＩ、２５ＢＩを介して上面電極３ＡＵ、３ＢＵ、５ＡＵ、５ＢＵおよび下面電極３ＡＬ、３ＢＬ、５ＡＬ、５ＢＬの近傍において、側面電極３ＡＳ、３ＢＳ、５ＡＳ、５ＢＳの途中に接続されたものである。

この構成においても、下面電極３ＡＬ〜５ＢＬや上面電極３ＡＵ〜５ＢＵの張り出し寸法を十分に確保でない場合、又は下面電極３ＡＬ〜５ＢＬや上面電極３ＡＵ〜５ＢＵを形成し難い場合に有用である。

このような構成では、遅延線本体１の上面と下面を入れ替えて実装しても、高周波電流が側面電極３ＡＳ〜５ＢＳおよびビア１９ＡＶ〜２１ＢＶを流れる点で、経路の条件が上述した構成と同様になり、特に、ｈ／ｔ＝０．５の場合、特性差が極めて小さくなることが期待できる。

これにより、遅延線本体１の上面と下面を区別することなく実装可能となるため、実装コストの削減のみならず、製造時の方向性マーキングやテーピング時の方向性管理を省略でき、製造コストも削減可能となる。

この構成でも、分岐電極２３ＡＩ〜２５ＢＩを遅延線ＤＬの底面から０．１ｍｍ上がった位置と、遅延線ＤＬの上面から０．１ｍｍ下がった位置に形成したとき、電磁界シミュレーションでの差動信号に対する通過特性が、図１、図５および図６の場合と殆ど同等の特性となり、ｈ／ｔ＞０．５の場合で比較すると、むしろ図１の場合よりも若干優れた特性が得られる。

その理由は、図６の構成と同様、側面電極３ＡＳ〜５ＢＳとビア１９ＡＶ〜２１ＢＶとが並列回路を構成し、これらの並列回路間では等電位で電磁界が形成されず、側面電極３ＡＳ〜５ＢＳの終端開放スタブとしての機能が図１の構成より弱まるからであると考えられる。

なお、ビア１９ＡＶ〜２１ＢＶは、上面電極３ＡＵ〜５ＢＵと遅延線素子１７の形成面との間において、側面電極３ＡＳ〜５ＢＳの途中に１箇所以上接続されれば本発明の目的達成が可能であるし、遅延線本体１の上面に形成され側面電極３ＡＳ〜５ＢＳが接続された上面電極３ＡＵ〜５ＢＵに接続する構成も可能である。

図１０は上述した本発明に係るチップ型電子部品の端子構造の考え方を拡張した実施の形態である。

これまでの構成は、上面電極３ＡＵ、３ＢＵ、５ＡＵ、５ＢＵおよび下面電極３ＡＬ、３ＢＬ、５ＡＬ、５ＢＬに対し、各々１本のビア１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶを形成するものであった。

これに対し、図１０の構成は、図９の構成におけるビア１９ＶＡ〜２１ＶＢを、僅かな間隔を平行にして配置した各々２本の小径なビア１９ＡＶａ、１９ＡＶｂ、１９ＢＶａ、１９ＢＶｂ、２１ＡＶａ、２１ＡＶａ、２１ＡＶｂ、２１ＢＶａ、２１ＢＶｂとしたものである。

セラミック積層加工において、ビアの形成にはレーザー加工を使うことが多いため、レーザーのビーム径にもよるが、一般的にはビア径を大きくし難く、更に、他の加工方法でビア径を大きくしても、焼成時に歪みを起こし易いという問題がある。

この点、本構成は、そのような問題を回避するために、製造工程上および品質上現実的な径のビアを複数本並べ、大径のビアと同等の特性を得るものである。

このような構成で、ビア１９ＡＶａ〜２１ＢＶｂの径を０．０８ｍｍ、各入出力端子３Ａ〜５Ｂにおける１端子当たりの隣接するビアどうしの距離を０．１６ｍｍ、側面電極３ＡＳ〜５ＢＳとビア１９ＡＶａ〜２１ＢＶｂとの間隔ｇを０．１ｍｍとし、電磁界シミュレーションを行ったところ、図示はしないが図９の構成とほぼ同等の特性が得られている。

なお、図１０の構成では、ビア１９ＡＶａ〜２１ＢＶｂは、側面電極３ＡＳ〜５ＢＳと平行に２本並べているが、側面電極３ＡＳ〜５ＢＳと垂直に並べることも可能であるし、１端子当たり３本以上にしても良い。

さらに、図９における分岐線路２３ＡＩ〜２５ＢＩは、常に両者を同時に形成する必要はない。例えば、下面電極３ＡＬ〜５ＢＬは、十分な張り出し形成可能であるうえ、ビア１９ＡＶ〜２１ＢＶを接続できる。

しかし、上面電極３ＡＵ〜５ＢＵは、十分な張り出し形成ができない場合、分岐線路２３ＡＩ〜２５ＢＩを上面電極３ＡＵ〜５ＢＵ近傍にのみ形成し、ビア１９ＡＶ〜２１ＢＶを接続すればよい。

これまで、本発明の主な目的である２０ＧＨｚ〜３０ＧＨｚに及ぶ超高速信号を伝送できるチップ型電子部品の信号端子の端子構造の新しい提案について説明してきた。

しかし、本発明の要旨である、信号入出力端子３Ａ、３Ｂ、５Ａ、５Ｂを側面電極３ＡＳ〜５ＢＳとビア１９ＡＶ〜２１ＢＶとの並列回路に分けて形成した構成から得られる効果、すなわち、信号端子の等価インダクタンスを減少させる効果は、信号端子だけに限らない。

具体的なシミュレーションの結果は示さないが、信号入出力端子３Ａ〜５Ｂだけでなく、例えばグランド端子に適用しても効果が期待できる。

さらに、本発明は、単なる回路部品としてのチップ型電子部品、例えばチップキャパシタのようなチップ型電子部品の端子に適用しても、端子の等価インダクタンスを低減できるので、特性の改善が可能となる。

１ 遅延線本体（電子部品本体）
３Ａ、３Ｂ 信号入力端子
３ＡＳ、３ＢＳ、５ＡＳ、５ＢＳ 側面電極
３ＡＬ、３ＢＬ、５ＡＬ、５ＢＬ 下面電極
３ＡＵ、３ＢＵ、５ＡＵ、５ＢＵ 上面電極
５Ａ、５Ｂ 信号出力端子
７ 実装基板
９Ａ、９Ｂ、１１Ａ、１１Ｂ 信号線路
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ 誘電体基板
１５ａ、１５ｂ 内部線路
１５ｃ グランド導体
１７ 遅延線素子（信号処理回路）
１９ＡＶ、１９ＢＶ、２１ＡＶ、２１ＢＶ、１９ＡＶａ、１９ＡＶｂ、１９ＢＶａ、１９ＢＶｂ、２１ＡＶａ、２１ＡＶｂ、２１ＢＶａ、２１ＢＶｂ ビア
１９ＡＶＮ、１９ＢＶＮ、２１ＡＶＮ、２１ＢＶＮ 小径部
２３ＡＩ、２３ＢＩ、２５ＡＩ、２５ＢＩ 分岐線路
ＤＬ 遅延線（電子部品）
ｇ 間隔
Ｚｔ ４端子インピーダンス回路
Ｌｔ 等価インダクタンス
Ｃｓ 等価キャパシタンス
Ｃｔ 等価キャパシタンス

Claims (7)

1. 信号を処理する信号処理回路が内部に埋設されたチップ型電子部品本体と、
   このチップ型電子部品本体の外部側面に形成された側面電極と、
   前記チップ型電子部品本体の下面に形成され前記側面電極が接続されるとともに外部の実装基板パターンに接続される下面電極と、
   前記チップ型電子部品本体の内部に形成され、前記信号処理回路に接続されるとともに前記下面電極方向へ伸び、前記下面電極、又は前記下面電極と前記信号処理回路の形成面との間における前記側面電極の途中に接続されるビアと、
   を具備することを特徴とするチップ型電子部品の端子構造。
2. 前記ビアは、前記下面電極と前記信号処理回路の形成面との間において、前記側面電極の途中に１箇所以上接続された請求項１記載のチップ型電子部品の端子構造。
3. 前記信号処理回路の前記下面電極からの高さが、前記チップ型電子部品本体の高さの１／２以下である請求項１又は２記載のチップ型電子部品の端子構造。
4. 前記ビアは、前記チップ型電子部品本体の上面に形成され前記側面電極が接続される上面電極方向に延び、前記上面電極、又は前記上面電極と前記信号処理回路の形成面との間における前記側面電極の途中に接続された請求項１又は２記載のチップ型電子部品の端子構造。
5. 前記ビアは、前記上面電極と前記信号処理回路の形成面との間において、前記側面電極の途中に１箇所以上接続された請求項４記載のチップ型電子部品の端子構造。
6. 前記ビアは、前記下面電極又は上面電極との接続部分以外がこれより大径に形成されてなる請求項１〜５いずれか１記載のチップ型電子部品の端子構造。
7. 前記ビアは、僅かな間隔をおいて並列形成された複数本のものからなる請求項１〜６いずれか１記載のチップ型電子部品の端子構造。

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