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JP2012138401A - 半導体装置の製造方法 - Google Patents

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JP2012138401A
JP2012138401A JP2010288037A JP2010288037A JP2012138401A JP 2012138401 A JP2012138401 A JP 2012138401A JP 2010288037 A JP2010288037 A JP 2010288037A JP 2010288037 A JP2010288037 A JP 2010288037A JP 2012138401 A JP2012138401 A JP 2012138401A
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JP
Japan
Prior art keywords
electrode
chip
bump
bonding tool
semiconductor chip
Prior art date
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Application number
JP2010288037A
Other languages
English (en)
Inventor
Akira Ide
昭 井出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US13/333,328 priority patent/US8765526B2/en
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Abstract

【課題】半導体チップ同士を積層する際に生じる曲げモーメントによる破損を防止する半導体装置の製造方法を提供する。
【解決手段】一面に形成された表面バンプＦＢ及び積層方向から見て表面バンプＦＢと重なるように他面に形成された裏面バンプＢＢを含むコアチップＣＣ１と、一面に形成された表面バンプＦＢ及び積層方向から見て表面バンプＦＢと重ならないように他面に形成された裏面バンプＢＢを含むインターフェースチップＩＦとを準備し、コアチップＣＣ１の裏面バンプＢＢとインターフェースチップＩＦの表面バンプＦＢが接続するように、インターフェースチップＩＦの裏面バンプＢＢに対応する位置に凹部ＧＲを有するボンディングツールＢＴを用いて積層方向に重ね合わせる。これにより、積層時にチップに曲げモーメントが発生しないことからチップの破損を防止することが可能となる。
【選択図】図９

Description

本発明は半導体装置の製造方法に関し、特に、複数の半導体チップが積層されてなる積層型の半導体装置の製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。
これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極が電気的に短絡されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる。
貫通電極を有する半導体チップを積層する場合には、上下のチップに設けられた貫通電極同士を正確に接触させる必要がある。このため、マルチチップパッケージにおけるチップの積層作業と比べ、より高精度な位置決めを行う必要がある。貫通電極を有する半導体チップの積層装置としては、特許文献１に記載された装置が知られている。
特開２００６−４９４１７号公報 特開２００９−２３９２５６号公報
しかしながら、積層型の半導体装置においては、チップの表裏に設けられた電極の平面的な位置が異なるチップが積層されることがある（特許文献２参照）。このようなチップをボンディングツールによって積層する場合、ボンディングツールと接する部分の平面的な位置と、下層のチップと接する部分の平面的な位置が相違することから、積層時にチップに曲げモーメントが発生し、チップが破損するおそれが生じる。このような問題は、チップの厚さが薄い場合、例えば５０μｍ程度に薄型化されている場合には特に顕著となる。
本発明の一側面による半導体装置の製造方法は、一面に形成された第１の電極及び該第１の電極と積層方向から見て重なるように他面に形成された第２の電極を含む第１の半導体チップと、一面に形成された第３の電極及び該第３の電極と前記積層方向から見て重ならないように他面に形成された第４の電極を含む第２の半導体チップとを準備する工程と、前記第１及び第２の半導体チップを、前記第２の電極と前記第３の電極とが接続するように、前記第４の電極に対応する位置に凹部を有するボンディングツールを用いて前記積層方向に重ね合わせる工程と、を有することを特徴とする。
本発明の他の側面による半導体装置の製造方法は、一面に形成された第１の電極及び該第１の電極と積層方向から見て重なるように他面に形成された第２の電極を含む第１の半導体チップと、一面に形成された第３の電極及び該第３の電極と前記積層方向から見て重ならないように他面に形成された第４の電極を含む第２の半導体チップとを準備する工程と、第１の保持面を有するステージの上に、前記第１の半導体チップの前記一面を前記第１の保持面に向けて、前記第１の半導体チップを保持する工程と、前記ステージの上方に配置され、下端に形成された第２の保持面及び該第２の保持面に形成された凹部を有するボンディングツールにより、前記第２の保持面の凹部に第４の電極が位置すると共に、前記第２の半導体チップの他面をボンディングツールの第２の保持面に向けて、第２の半導体チップを保持する工程と、前記ボンディングツールと前記ステージを相対的に移動させ、前記第２の半導体チップの第３の電極を前記第１の半導体チップの第２の電極に押圧し、接合することで、前記第１の半導体チップ上に第２の半導体チップを実装する工程と、からなることを特徴とする。
本発明によれば、第４の電極に対応する位置に凹部を有するボンディングツールを用いてチップの積層を行っていることから、積層時にチップに曲げモーメントが発生しない。これにより、チップの厚さが例えば５０μｍ程度に薄型化されている場合であっても、チップの破損を防止することが可能となる。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 図２（ｂ）に示すタイプの貫通電極ＴＳＶ２及び図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。 インターフェースチップＩＦに設けられる裏面バンプＢＢの構造を説明するための断面図である。 インターフェースチップＩＦに設けられる表面バンプＦＢの構造を説明するための断面図である。 コアチップＣＣ０にコアチップＣＣ１を積層する工程を説明するための略断面図である。 第１の実施形態においてコアチップＣＣ０〜ＣＣ７に設ける貫通電極ＴＳＶの好ましいレイアウトを示す平面図である。 第１の実施形態においてコアチップ上にインターフェースチップＩＦを積層する工程を説明するための略断面図である。 比較例においてコアチップ上にインターフェースチップＩＦを積層する工程を説明するための略断面図である。 第１の実施形態においてインターフェースチップＩＦに設けられた貫通電極ＴＳＶのレイアウトを示す平面図である。 第２の実施形態においてコアチップＣＣ０〜ＣＣ７に設ける貫通電極ＴＳＶの好ましいレイアウトを示す平面図である。 第２の実施形態においてインターフェースチップＩＦに設けられた貫通電極ＴＳＶのレイアウトを示す平面図である。 第２の実施形態においてコアチップ上にインターフェースチップＩＦを積層する工程を説明するための略断面図である。 比較例においてコアチップ上にインターフェースチップＩＦを積層する工程を説明するための略断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
積層されたコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチＰ０で配列されている。一方インターフェースチップＩＦに設けられた貫通電極ＴＳＶは、インターポーザＩＰの配線ルールで許容されるピッチＰ１（＞Ｐ０）で配列されている。図１においては、コアチップＣＣ０〜ＣＣ７のそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを示し、インターフェースチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの貫通電極ＴＳＶを示しているが、実際にはより多数の貫通電極ＴＳＶが設けられている。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、チップアドレス情報が挙げられる。
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、下層のコアチップ又はインターフェースチップＩＦに設けられた表面バンプＦＢと接する電極であり、特に限定されるものではないがＮｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢは、各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続されている。特に限定されるものではないが、表面バンプＦＢはＳｎＡｇ半田からなる。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。本発明においては、表面バンプＦＢ及び裏面バンプＢＢを単に「電極」と呼ぶことがある。
これにより、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、短絡された状態となる。表面バンプＦＢはパッシベーション膜８４を貫通して設けられている。パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２及び図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
図４に示すように、貫通電極ＴＳＶ２及びＴＳＶ３は、同じ平面位置にあるパッドＭ２とパッドＭ３を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。図２（ｂ）に示すタイプの貫通電極ＴＳＶ２においては、パッドＭ２が図２に示す内部回路５の例えば出力ノードに接続され、パッドＭ３が図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。また、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３においては、パッドＭ２が他の貫通電極ＴＳＶ３と平面位置が等しい表面バンプＦＢに接続され、パッドＭ３がさらに他の貫通電極ＴＳＶ３に接続される。
一方、インターフェースチップＩＦにおいては、コアチップＣＣ０〜ＣＣ７側の接続をピッチＰ０で行い、インターポーザＩＰ側の接続をピッチＰ１で行う必要があることから、表面バンプＦＢの平面的な位置と裏面バンプＢＢの平面的な位置の大部分が相違する。ここで、平面的な位置とは、積層方向から見た位置を意味する。
図５はインターフェースチップＩＦに設けられる裏面バンプＢＢの構造を説明するための断面図であり、図６はインターフェースチップＩＦに設けられる表面バンプＦＢの構造を説明するための断面図である。
図５に示すように、インターフェースチップＩＦに設けられる裏面バンプＢＢは、貫通電極ＴＳＶ４を介してパッドＭ１〜Ｍ３に接続されているが、その上方にはパッドＭ４及び表面バンプＦＢは設けられていない。一方、図６に示すように、インターフェースチップＩＦに設けられる表面バンプＦＢは、パッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢは設けられていない。裏面バンプＢＢ及び表面バンプＦＢは、図示しないインターフェースチップＩＦ内のロジック回路に接続される。
次に、本実施形態による半導体装置１０の製造方法について説明する。
図７は、コアチップＣＣ０にコアチップＣＣ１を積層する工程を説明するための略断面図である。
図７に示すように、コアチップＣＣ０にコアチップＣＣ１を積層する場合、ボンディングステージＢＳ及びその上方に配置されたボンディングツールＢＴを有するフリップチップボンダを用意する。そして、ボンディングステージＢＳの保持面ＢＳａにコアチップＣＣ０を保持し、ボンディングツールＢＴの保持面ＢＴａにコアチップＣＣ１を保持する。コアチップＣＣ０については表面バンプＦＢが形成された側の面（一面）がボンディングステージＢＳ側を向くよう保持され、コアチップＣＣ１については裏面バンプＢＢが形成された側の面（他面）がボンディングツールＢＴ側を向くよう保持される。これにより、コアチップＣＣ０については表面バンプＦＢがボンディングステージＢＳの保持面ＢＳａに接した状態となり、コアチップＣＣ１については裏面バンプＢＢがボンディングツールＢＴの保持面ＢＴａに接した状態となる。
ボンディングステージＢＳに置かれたコアチップＣＣ０の位置情報は、その表面側のアライメントマークにより認識される。また、ボンディングツールＢＴは、図示しないチップトレイに並べられたコアチップＣＣ１を吸着ツールによってピックアップし、コアチップＣＣ１の裏面側のアライメントマークによりその位置情報を認識する。これにより、コアチップＣＣ０，ＣＣ１の正確な位置情報が認識される。そして、ボンディングステージＢＳとボンディングツールＢＴを相対的に移動させることによって、コアチップＣＣ０の裏面バンプＢＢの平面的な位置とコアチップＣＣ１の表面バンプＦＢの平面的な位置を正確に合わせた後、両者を積層方向に重ねる。これにより、コアチップＣＣ０の裏面バンプＢＢとコアチップＣＣ１の表面バンプＦＢが押圧され、接合される。
ここで、ボンディングツールの位置決め精度（積層時の平面方向における位置精度）は、表面バンプＦＢ及び裏面バンプＢＢの径に対して十分に小さい値である。例えば、表面バンプＦＢ及び裏面バンプＢＢの径が２０μｍであるのに対し、ボンディングツールの位置決めは約１μｍ程度であるため、正確な位置決めが可能である。
図７に示すように、コアチップ同士を積層する場合、各チップにおいて表面バンプＦＢの平面的な位置と裏面バンプＢＢの平面的な位置が一致しているため、積層時に水平に荷重をかければ、全てのバンプに対して均等に荷重が掛かることになる。したがって、チップに曲げモーメントが加わることはなく、チップの破損が生じにくい。
図８は、コアチップＣＣ０〜ＣＣ７に設ける貫通電極ＴＳＶの好ましいレイアウトを示す平面図である。
図８に示す例では、チップの略中央部にピッチＰ０で配置された多数の貫通電極ＴＳＶがレイアウトされている。これらの貫通電極ＴＳＶは、信号の伝送や電源の供給に使用する貫通電極であり、図３及び図４に示した貫通電極ＴＳＶ１〜ＴＳＶ３のいずれかのタイプである。したがって、表面バンプＦＢの平面的な位置と裏面バンプＢＢの平面的な位置はいずれも一致している。一方、チップの２辺（図８に示す上側の辺と下側の辺）にも貫通電極ＴＳＶが設けられており、これらはコアチップの反りを抑える為に設けられたサポート用の貫通電極である。サポート用の貫通電極ＴＳＶについても、表面バンプＦＢの平面的な位置と裏面バンプＢＢの平面的な位置は一致している。サポート用の貫通電極ＴＳＶについては最小のピッチＰ０で形成する必要はなく、より大きなピッチで配置すればよい。
また、チップの対角の位置にはＬ字型（または十字型）のアライメントマークＦＣＭが設けられている。アライメントマークＦＣＭは、図５に示したタイプの貫通電極ＴＳＶ４と同様の構造を用いることができる。コアチップＣＣ０〜ＣＣ７をボンディングツールＢＴでピックアップする際は、アライメントマークＦＣＭが隠れないよう、アライメントマークＦＣＭに相当する位置に凹部ＧＲが設けられたボンディングツールＢＴを用いる。
但し、ボンディングツールＢＴを用いて半導体チップをピックアップする際のピックアップ精度（半導体チップとボンディングツールＢＴとの平面方向における位置精度）は、積層時の位置合わせ精度（約１μｍ）よりも大幅に低い。これは、チップトレイに置かれた半導体チップをピックアップする際には、アライメントマークＦＣＭを用いて位置合わせするわけではないため、その位置精度Ｓは、１００〜２００μｍ程度になってしまう。したがって、ボンディングツールＢＴの凹部ＧＲ内にアライメントマークＦＣＭを確実に位置させるためには、凹部ＧＲの一辺はピックアップ精度Ｓの２倍（＝２Ｓ）以上である必要がある。さらに、裏面バンプＢＢがボンディングツールＢＴの保持面ＢＴａに正しく接した状態とするためには、アライメントマークＦＣＭと貫通電極ＴＳＶとの最短距離Ｌをピックアップ精度Ｓの２倍以上（Ｌ＞２Ｓ）とする必要がある。これらの条件を満たすよう、ボンディングツールＢＴの凹部ＧＲを設計するとともに、アライメントマークＦＣＭと貫通電極ＴＳＶとの位置関係を設計すれば、アライメントマークＦＣＭの読み取り不良が生じることはなく、しかも、全ての貫通電極ＴＳＶの裏面バンプＢＢをボンディングツールＢＴの保持面ＢＴａに正しく接触させることが可能となる。
図９は、コアチップ上にインターフェースチップＩＦを積層する工程を説明するための略断面図である。本実施形態による半導体装置１０はコアチップが８層（ＣＣ０〜ＣＣ７）積層された構造を有しているが、図９では図面の見やすさを考慮してコアチップを２層のみ（ＣＣ０，ＣＣ１）としている。
図９に示すように、コアチップ上にインターフェースチップＩＦを積層する場合、ボンディングステージＢＳの保持面ＢＳａにコアチップの積層体（ＣＣ０，ＣＣ１）を保持し、ボンディングツールＢＴの保持面ＢＴａにインターフェースチップＩＦを保持する。コアチップの積層体については、コアチップＣＣ０の表面バンプＦＢが形成された側の面（一面）がボンディングステージＢＳ側を向くよう保持される。これにより、コアチップＣＣ０については表面バンプＦＢがボンディングステージＢＳの保持面ＢＳａに接した状態となる。ボンディングステージＢＳに置かれたコアチップＣＣ１の位置情報は、その表面側のアライメントマークにより認識される。
一方、また、ボンディングツールＢＴは、図示しないチップトレイに並べられたインターフェースチップＩＦを吸着ツールによってピックアップし、裏面バンプＢＢが形成された側の面（他面）がボンディングツールＢＴ側を向くようインターフェースチップＩＦを保持する。ここで、ボンディングツールＢＴの保持面ＢＴａには、裏面バンプＢＢに対応する位置に凹部ＧＲが設けられており、裏面バンプＢＢが凹部ＧＲに収容されるよう、インターフェースチップＩＦが保持される。これにより、インターフェースチップＩＦの裏面がボンディングツールＢＴの平坦な保持面ＢＴａに接した状態となり、裏面バンプＢＢは保持面ＢＴａと接しない状態となる。インターフェースチップＩＦの位置情報は、裏面側のアライメントマークにより認識される。
そして、ボンディングステージＢＳとボンディングツールＢＴを相対的に移動させることによって、コアチップＣＣ１の裏面バンプＢＢの平面的な位置とインターフェースチップＩＦの表面バンプＦＢの平面的な位置を正確に合わせた後、両者を積層方向に重ねる。これにより、コアチップＣＣ１の裏面バンプＢＢとインターフェースチップＩＦの表面バンプＦＢが押圧され、接合される。
インターフェースチップＩＦにおいては、表面バンプＦＢの平面的な位置と裏面バンプＢＢの平面的な位置が一致していない。このため、凹部ＧＲを持たないボンディングツールＢＴを用いると、図１０に示すようにインターフェースチップＩＦの裏面バンプＢＢがボンディングツールＢＴによって押圧されることになる。しかしながら、裏面バンプＢＢの反対側には表面バンプＦＢが存在しないため、この部分において下方向への曲げ応力がチップに加わる。一方、表面バンプＦＢが形成された部分においては、逆にコアチップ側から上方向に押し上げるように応力が加わる。このため、積層時に水平に荷重をかけても、インターフェースチップＩＦに曲げモーメントが加わり、チップが破損するおそれが生じる。
これに対し、本実施形態では、ボンディングツールＢＴに凹部ＧＲを設け、凹部ＧＲに裏面バンプＢＢを収容した状態で積層作業を行っていることから、インターフェースチップＩＦに曲げモーメントはほとんど発生しない。これにより、積層時におけるインターフェースチップＩＦの破損を防止することが可能となる。
図１１は、インターフェースチップＩＦに設けられた貫通電極ＴＳＶのレイアウトを示す平面図である。
図１１において、黒丸で示しているのが表面バンプＦＢであり、白抜きの四角で示しているのが貫通電極ＴＳＶ４及び裏面バンプＢＢである。表面バンプＦＢは、それぞれコアチップＣＣ１の裏面バンプＢＢと接する電極であるため、図８に示した貫通電極ＴＳＶと平面的な位置が一致している。したがってその形成ピッチはＰ０である。一方、貫通電極ＴＳＶ４及び裏面バンプＢＢについては、表面バンプＦＢとは異なる平面位置にレイアウトされており、その形成ピッチはＰ１である。
上述の通り、ボンディングツールＢＴを用いて半導体チップをピックアップする際の精度Ｓは、積層時の位置合わせ精度（約１μｍ）よりも大幅に低い。このため、ボンディングツールＢＴの凹部ＧＲ内に裏面バンプＢＢを確実に収容するためには、裏面バンプＢＢと凹部ＧＲの辺までの距離がピックアップ精度Ｓ以上である必要がある。さらに、表面バンプＦＢの裏側がボンディングツールＢＴの保持面ＢＴａに正しく接した状態とするためには、裏面バンプＢＢと表面バンプＦＢとの平面的な最短距離をピックアップ精度Ｓの２倍（２Ｓ）以上とする必要がある。アライメントマークＦＣＭと凹部ＧＲ及び表面バンプＦＢとの関係は、図８用いて説明したとおりである。
これらの条件を満たすよう、ボンディングツールＢＴの凹部ＧＲを設計するとともに、裏面バンプＢＢと表面バンプＦＢとの位置関係、並びに、アライメントマークＦＣＭと表面バンプＦＢとの位置関係を設計すれば、積層時にインターフェースチップＩＦに曲げモーメントが生じることがなく、且つ、アライメントマークＦＣＭの読み取り不良が生じることもない。
次に、本発明の第２の実施形態について説明する。
本実施形態は、インターフェースチップＩＦに図３に示したタイプの貫通電極ＴＳＶ１を設ける例である。つまり、インターフェースチップＩＦに設けられる貫通電極ＴＳＶの大多数は図５に示したタイプの貫通電極ＴＳＶ４であり、表面バンプＦＢとは平面的に異なる位置にレイアウトされる。しかしながら、電源などにおいては、低抵抗である貫通電極ＴＳＶ１を用いてコアチップＣＣ０〜ＣＣ７に接続することが好ましく、このような貫通電極ＴＳＶ１をインターフェースチップＩＦに設けた例が本実施形態である。つまり、インターフェースチップＩＦに設けられた貫通電極のうち、図１に示すＴ１列及びＴ８列に設けられた貫通電極がこれに該当する。他の列Ｔ９〜Ｔ１２に設けられた貫通電極は、図５に示すタイプの貫通電極ＴＳＶ４である。
図１２は、本実施形態においてコアチップＣＣ０〜ＣＣ７に設ける貫通電極ＴＳＶの好ましいレイアウトを示す平面図である。
図１２に示す例では、各辺の略中央部にそれぞれ２つの貫通電極ＴＳＶ１ａが追加され、そのピッチがＰ１又はそれ以上に設計されている。これらの貫通電極ＴＳＶ１ａは、例えば電源用の貫通電極である。追加されたこれらの貫通電極ＴＳＶ１ａのピッチをＰ１以上としているのは、これら貫通電極ＴＳＶ１ａと接続されるインターフェースチップＩＦ上の貫通電極も図３に示したタイプの貫通電極ＴＳＶ１であり、裏面のインターポーザＩＰに許容されるピッチ（Ｐ１）を確保する必要があるからである。
図１３は、本実施形態においてインターフェースチップＩＦに設けられた貫通電極ＴＳＶのレイアウトを示す平面図である。
図１３において、黒い四角で示しているのがダミー貫通電極ＴＳＶＤであり、白抜きの四角で示しているのが貫通電極ＴＳＶ４及び裏面バンプＢＢである。ダミー貫通電極ＴＳＶＤとは、信号や電力の伝送に寄与しない貫通電極であり、その構造は図４に示した貫通電極ＴＳＶ２又はＴＳＶ３と同じ構造を有している。したがって、表面バンプＦＢ及び裏面バンプＢＢを有しており、これらの平面的な位置は同一である。ダミー貫通電極ＴＳＶＤは、コアチップＣＣ０〜ＣＣ７に設けられる貫通電極ＴＳＶ１〜ＴＳＶ３の表面バンプＦＢに対応する位置に配置されている。
図１４は、本実施形態においてコアチップ上にインターフェースチップＩＦを積層する工程を説明するための略断面図である。図１４においても図面の見やすさを考慮してコアチップを２層（ＣＣ０，ＣＣ１）としている。
図１４に示すように、本実施形態においては、ボンディングツールＢＴの保持面ＢＴａのうち、貫通電極ＴＳＶ４の裏面バンプＢＢに対応する位置に凹部ＧＲが設けられており、当該裏面バンプＢＢが凹部ＧＲに収容されるよう、インターフェースチップＩＦが保持される。これに対し、貫通電極ＴＳＶ１やダミー貫通電極ＴＳＶＤの裏面バンプＢＢに対応する位置には凹部ＧＲが設けられていない。これにより、貫通電極ＴＳＶ１及びダミー貫通電極ＴＳＶＤの裏面バンプＢＢがボンディングツールＢＴの平坦な保持面ＢＴａに接した状態となる一方、貫通電極ＴＳＶ４の裏面バンプＢＢは保持面ＢＴａと接しない状態となる。
そして、ボンディングステージＢＳとボンディングツールＢＴを相対的に移動させることによって、コアチップＣＣ１の裏面バンプＢＢの平面的な位置とインターフェースチップＩＦの表面バンプＦＢの平面的な位置を正確に合わせた後、両者を積層方向に重ねる。これにより、コアチップＣＣ１の裏面バンプＢＢとインターフェースチップＩＦの表面バンプＦＢが押圧され、接合される。
図１４に示すように、本実施形態においては、ボンディングツールＢＴの保持面ＢＴａと接する裏面バンプＢＢの平面的な位置と、コアチップＣＣ１の裏面バンプＢＢと接する表面バンプＦＢの平面的な位置が一致している。このため、積層時に水平に荷重をかければ、全てのバンプに対して均等に荷重が掛かることになる。したがって、インターフェースチップＩＦに曲げモーメントが加わることはなく、チップの破損が生じにくい。
尚、図１５に示すように、ダミー貫通電極ＴＳＶＤを設けるのではなく、貫通電極ＴＳＶ１の裏面バンプＢＢに対応する位置にも凹部ＧＲを設ける方法も考えられる。しかしながら、この場合には、貫通電極ＴＳＶ１がボンディングツールＢＴによって押圧されないため、逆にコアチップ側から貫通電極ＴＳＶ１を押し上げる方向に応力が作用し、曲げモーメントによってインターフェースチップＩＦが破損するおそれが生じる。これに対し、本実施形態においてはこのような問題が生じることがない。
本実施形態においても、ボンディングツールＢＴの凹部ＧＲ内に貫通電極ＴＳＶ４の裏面バンプＢＢを確実に収容するためには、当該裏面バンプＢＢと凹部ＧＲの辺までの距離がピックアップ精度Ｓ以上である必要がある。さらに、貫通電極ＴＳＶ１及びダミー貫通電極ＴＳＶＤの裏面バンプＢＢがボンディングツールＢＴの保持面ＢＴａに正しく接した状態とするためには、貫通電極ＴＳＶ４の裏面バンプＢＢと貫通電極ＴＳＶ１及びダミー貫通電極ＴＳＶＤの裏面バンプＢＢとの平面的な最短距離をピックアップ精度Ｓの２倍（２Ｓ）以上とする必要がある。貫通電極ＴＳＶ１とダミー貫通電極ＴＳＶＤとの距離についてはピッチＰ０以上であれば足り、ボンディングツールＢＴのピックアップ精度未満に設定することが可能である。アライメントマークＦＣＭと凹部ＧＲ及び表面バンプＦＢとの関係は、図８用いて説明したとおりである。
これらの条件を満たすよう、ボンディングツールＢＴの凹部ＧＲを設計するとともに、裏面バンプＢＢ間の位置関係、並びに、アライメントマークＦＣＭと裏面バンプＢＢとの位置関係を設計すれば、積層時にインターフェースチップＩＦに曲げモーメントが生じることがなく、且つ、アライメントマークＦＣＭの読み取り不良が生じることもない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば上記実施形態では、半導体チップを他の半導体チップの上にフリップチップ実装する場合について説明したが、前記半導体チップを配線基板上にフリップチップ実装する場合に本発明を適用しても良い。
また上記実施形態では、上下面にバンプ電極を有する半導体チップを、上下面にバンプ電極を有する他の半導体チップ上にフリップチップ実装した場合について説明したが、前記半導体チップを、表面側のみに電極を有する他の半導体チップ上にフリップチップ実装する場合に本発明を適用しても良い。
さらに上記実施形態では、メモリチップ上にインターフェースチップをフリップチップ実装した場合について説明したが、これらに限定されるものではなく、上下面でバンプ電極の配置が異なるものであれば、どのような回路の半導体チップに本発明を適用しても良い。
また上記実施形態では、同じチップサイズの半導体チップを積層した場合について説明したが、上下面でバンプ電極の配置が異なるものであれば、異なるチップサイズの半導体チップに本発明を適用しても良い。
さらに上記実施形態では、ボンディングツール側に凹部を形成し、上下面でバンプ電極の配置の異なる半導体チップをボンディングツールで保持するように構成したが、ステージ側に凹部を形成し、上下面でバンプ電極の配置の異なる半導体チップをステージで保持するように構成しても良い。
４〜６ 内部回路
１０ 半導体装置
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８４ パッシベーション膜
８５ ポリイミド膜
９０ａ，９０ｂ レジスト
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ アンダーフィル
９５ ＮＣＰ
９６ モールドレジン
ＢＢ 裏面バンプ
ＢＳ ボンディングステージ
ＢＳａ ボンディングステージの保持面
ＢＴ ボンディングツール
ＢＴａ ボンディングツールの保持面
ＣＣ０〜ＣＣ７ コアチップ
ＦＢ 表面バンプ
ＦＣＭ アライメントマーク
ＧＲ 凹部
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＩＰａ 上面
ＩＰｂ 裏面
Ｓ ピックアップ精度
ＳＢ 外部端子
ＴＳＶ１〜ＴＳＶ４，ＴＳＶ１ａ 貫通電極
ＴＳＶＤ ダミー貫通電極

Claims (11)

  1. 一面に形成された第１の電極及び該第１の電極と積層方向から見て重なるように他面に形成された第２の電極を含む第１の半導体チップと、一面に形成された第３の電極及び該第３の電極と前記積層方向から見て重ならないように他面に形成された第４の電極を含む第２の半導体チップとを準備する工程と、
    前記第１及び第２の半導体チップを、前記第２の電極と前記第３の電極とが接続するように、前記第４の電極に対応する位置に凹部を有するボンディングツールを用いて前記積層方向に重ね合わせる工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記重ね合わせる工程においては、前記ボンディングツールを前記第２の半導体チップの前記他面に接触させることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の半導体チップは、前記第３の電極と前記積層方向から見て重なるように前記他面に形成された第５の電極をさらに含み、
    前記重ね合わせる工程においては、前記ボンディングツールを前記第５の電極に接触させることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第５の電極は前記第３の電極に電気的に接続されていることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第２の半導体チップは、前記一面に形成された第６の電極及び該第６の電極と前記積層方向から見て重なるように前記他面に形成されたダミー電極をさらに含み、
    前記重ね合わせる工程においては、前記ボンディングツールを前記第５の電極及び前記ダミー電極に接触させることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
  6. 前記第１の半導体チップは、前記一面に形成された第７の電極及び該第７の電極と前記積層方向から見て重なるように前記他面に形成された第８の電極をさらに含み、
    前記重ね合わせる工程においては、前記第６の電極と前記第８の電極とが接続するように前記第１及び第２の半導体チップを重ね合わせることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記積層方向から見た前記第３の電極と前記第４の電極との距離は、前記ボンディングツールのピックアップ精度の２倍以上であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記積層方向から見た前記第４の電極と前記ダミー電極との距離は、前記ボンディングツールのピックアップ精度の２倍以上であることを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記積層方向から見た前記第５の電極と前記ダミー電極との距離は、前記ボンディングツールのピックアップ精度未満であることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１及び第２の半導体チップの前記一面はデバイス形成面であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
  11. 一面に形成された第１の電極及び該第１の電極と積層方向から見て重なるように他面に形成された第２の電極を含む第１の半導体チップと、一面に形成された第３の電極及び該第３の電極と前記積層方向から見て重ならないように他面に形成された第４の電極を含む第２の半導体チップとを準備する工程と、
    第１の保持面を有するステージの上に、前記第１の半導体チップの前記一面を前記第１の保持面に向けて、前記第１の半導体チップを保持する工程と、
    前記ステージの上方に配置され、下端に形成された第２の保持面及び該第２の保持面に形成された凹部を有するボンディングツールにより、前記第２の保持面の凹部に第４の電極が位置すると共に、前記第２の半導体チップの他面をボンディングツールの第２の保持面に向けて、第２の半導体チップを保持する工程と、
    前記ボンディングツールと前記ステージを相対的に移動させ、前記第２の半導体チップの第３の電極を前記第１の半導体チップの第２の電極に押圧し、接合することで、前記第１の半導体チップ上に第２の半導体チップを実装する工程と、からなることを特徴とする半導体装置の製造方法。
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