JP2012119631A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
従来、半導体装置（半導体デバイス）では、配線の低抵抗化を目的として銅配線が用いられている。銅配線では、製造工程の途中において、表面にヒロックと呼ばれる突起が生じることがある（例えば、特許文献１参照。）。
銅配線にヒロックが形成されると、微細化した半導体装置では、配線の短絡を引き起こし、製造歩留まりが低下してしまうという問題があった。
Conventionally, copper wiring is used in semiconductor devices (semiconductor devices) for the purpose of reducing the resistance of the wiring. In copper wiring, protrusions called hillocks may occur on the surface during the manufacturing process (see, for example, Patent Document 1).
When hillocks are formed in the copper wiring, the miniaturized semiconductor device causes a short circuit of the wiring, resulting in a problem that the manufacturing yield is lowered.
また、コンタクトプラグ内に発生したボイド（空洞）がコンタクトプラグの表面に露出した場合、コンタクトプラグ上に形成された配線に対して接触不良を引き起こすばかりでなく、該配線が剥がれるという問題があった。 In addition, when a void (cavity) generated in the contact plug is exposed on the surface of the contact plug, there is a problem that not only does the contact formed on the wiring formed on the contact plug but also the wiring is peeled off. .
特許文献２には、コンタクトプラグに形成されたボイドの発生を抑制する方法として、コンタクトホールの下部に第１の密着層を形成し、次いで、コンタクトホールの上部に第１の密着層と比較して、Ｗ（タングステン）層の成長開始までのインキュベーション時間の長い第２の密着層を形成し、その後、第１及び第２の密着層が形成されたコンタクトホール内にＷ層を形成することで、Ｗ層よりなるコンタクトプラグを形成することが開示されている。 In Patent Document 2, as a method for suppressing the generation of voids formed in a contact plug, a first adhesion layer is formed below the contact hole, and then compared with the first adhesion layer above the contact hole. Forming a second adhesion layer having a long incubation time until the start of growth of the W (tungsten) layer, and then forming a W layer in the contact hole in which the first and second adhesion layers are formed. , Forming a contact plug made of a W layer is disclosed.
ところで、本発明者は、タングステン膜等の金属膜を用いて形成したコンタクトプラグ上に銅配線を形成する場合において、銅配線の表面にヒロックが発生する現象に着目し、以下のようなヒロック発生原因を見出した。 By the way, the present inventor paid attention to the phenomenon that hillocks are generated on the surface of the copper wiring when the copper wiring is formed on the contact plug formed using a metal film such as a tungsten film. I found the cause.
半導体装置の微細化に伴って、コンタクトプラグのアスペクト比が増加し、コンタクトプラグを配置するためのコンタクトホールがボーイング形状と呼ばれる形状になりやすい。ボーイング形状とは、コンタクトホールの上端及び底部の開口サイズよりも幅の広がった樽型の形状であり、コンタクトホールの上端近くに形成される。 As the semiconductor device is miniaturized, the aspect ratio of the contact plug increases, and the contact hole for disposing the contact plug tends to have a shape called a bowing shape. The bowing shape is a barrel shape that is wider than the opening size at the top and bottom of the contact hole, and is formed near the top of the contact hole.
コンタクトホールがボーイング形状になると、コンタクトプラグの母材となる金属膜を埋め込む際に、コンタクトプラグの上端付近にボイドが形成されやすい。
コンタクトプラグの上端付近に形成されたボイドの上端が完全に塞がれずに、ボイドの内壁が露出された状態でコンタクトプラグに接続する銅配線を形成しようとすると、銅配線にヒロックが生じる可能性の高いことが判明した。
When the contact hole has a bow shape, voids are likely to be formed near the upper end of the contact plug when the metal film serving as the base material of the contact plug is embedded.
If the upper end of the void formed in the vicinity of the upper end of the contact plug is not completely blocked and the inner wall of the void is exposed and an attempt is made to form a copper interconnect that connects to the contact plug, a hillock may occur in the copper interconnect Turned out to be high.
このようなボイドに起因したヒロックの発生原因として、銅配線を形成する際に使用するメッキ用の電解液がボイド内に残留することが影響していることを本発明者は見出した。
すなわち、ボイド内に残留した電解液が、後の熱処理工程において、ガスの噴出や膨張、金属膜の異常酸化等を引き起こすため、銅配線の膨れや剥れが発生し、これがヒロックとして銅配線の表面に生じる。
The present inventor has found that as a cause of generation of hillocks due to such voids, the electrolytic solution for plating used in forming the copper wiring remains in the voids.
That is, the electrolyte remaining in the voids causes gas ejection and expansion, abnormal oxidation of the metal film, etc. in the subsequent heat treatment process, which causes the copper wiring to swell and peel off. It occurs on the surface.
なお、特許文献２に記載の方法を用いた場合、半導体装置の製造工程が複雑になるため、容易、かつ低コストで半導体装置を製造することができないという問題があった。 When the method described in Patent Document 2 is used, the semiconductor device manufacturing process becomes complicated, and there is a problem that the semiconductor device cannot be manufactured easily and at low cost.
本発明の一観点によれば、絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第１の開口部を形成する工程と、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第１の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第１の開口部と共にコンタクトホールを構成する第２の開口部を形成する工程と、前記配線の上面と接触し、かつ前記第１の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。 According to one aspect of the present invention, a step of forming an interlayer insulating film covering a wiring formed on a semiconductor substrate via an insulating film, and an etching rate on the upper surface of the interlayer insulating film as compared with the interlayer insulating film Forming a slow etching stopper film and anisotropic etching selectively etching the etching stopper film to etch a portion of the etching stopper film facing the wiring, The upper surface of the wiring is formed through the etching stopper film by the step of forming the first opening that penetrates and the anisotropic etching using the condition that the interlayer insulating film is more easily etched than the etching stopper film. The interlayer insulating film located below the first opening is etched until it is exposed, so that the first opening is shared. Forming a second opening constituting the contact hole, and forming a conductive film in the contact hole so as to contact the upper surface of the wiring and bury the first opening, A step of forming a contact plug made of the conductive film; a step of forming a wiring interlayer insulating film on an upper surface of the etching stopper film; and anisotropic etching using the etching stopper film as a stopper to form the wiring interlayer insulating film. A wiring groove that exposes the upper surface of the contact plug and the upper surface of the etching stopper film, and copper that fills the wiring groove and contacts the upper surface of the contact plug by electrolytic plating. A method of manufacturing a semiconductor device, comprising: forming a wiring.
本発明の半導体装置の製造方法によれば、配線を覆う層間絶縁膜の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成し、次いで、エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜のうち、配線と対向する部分をエッチングして、エッチングストッパ膜を貫通する第１の開口部を形成し、次いで、エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜を介して、配線の上面が露出するまで第１の開口部の下方に位置する層間絶縁膜をエッチングすることで、第１の開口部と共にコンタクトホールを構成する第２の開口部を形成することにより、第１の開口部のアペクト比を小さく（導電膜を埋め込みやすい形状）し、かつ第１の開口部の側壁を略垂直形状にすることが可能になると共に、第２の開口部に発生するボーイング部（ボーイング形状とされた部分）をエッチングストッパ膜よりも下方に形成することが可能となる。 According to the method for manufacturing a semiconductor device of the present invention, an etching stopper film having an etching rate slower than that of the interlayer insulating film is formed on the upper surface of the interlayer insulating film covering the wiring, and then the etching stopper film is selectively etched. The portion of the etching stopper film that faces the wiring is etched by isotropic etching to form a first opening that penetrates the etching stopper film, and then the interlayer insulating film is more easily etched than the etching stopper film. Contact with the first opening by etching the interlayer insulating film located below the first opening until the upper surface of the wiring is exposed through the etching stopper film by anisotropic etching using conditions By forming the second opening that forms the hole, the aspect ratio of the first opening is reduced (the conductive film is embedded). And the side wall of the first opening can be made substantially vertical, and the bowing portion (portion formed in the bowing shape) generated in the second opening is made from the etching stopper film. Can also be formed downward.
これにより、コンタクトホール内に導電膜を成膜した際、ボーイング部に形成されるボイドをエッチングストッパ膜よりも下方に形成することが可能となる。
また、配線層間絶縁膜に配線溝を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜を用いることにより、半導体基板面内の配線溝の深さばらつきを抑制することが可能となる。
Thereby, when the conductive film is formed in the contact hole, the void formed in the bowing portion can be formed below the etching stopper film.
Also, by using an etching stopper film as a stopper for anisotropic etching performed when forming a wiring groove in the wiring interlayer insulating film, it becomes possible to suppress variations in the depth of the wiring groove in the semiconductor substrate surface. .
したがって、配線溝を形成する際、配線溝の底面によりコンタクトプラグに形成されたボイドが露出されることがなくなるので、電解メッキ法により、配線溝内に銅配線を形成する際、メッキ用の電解液がボイド内に残留することがなくなる。
よって、コンタクトプラグに接続する銅配線を形成する際の不具合である銅配線の上面に生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線の上面に生じるヒロックに起因する半導体装置の歩留まりの低下を抑制できる。
Therefore, when forming the wiring groove, the void formed in the contact plug is not exposed by the bottom surface of the wiring groove. Therefore, when the copper wiring is formed in the wiring groove by the electrolytic plating method, the electrolysis for plating is performed. The liquid will not remain in the void.
Therefore, it is possible to avoid the occurrence of a short circuit due to hillocks generated on the upper surface of the copper wiring, which is a problem when forming the copper wiring connected to the contact plug. That is, it is possible to suppress a decrease in yield of the semiconductor device due to hillocks generated on the upper surface of the copper wiring.
また、本発明の半導体装置の製造方法によれば、層間絶縁膜と配線層間絶縁膜との間に、エッチングストッパ膜を形成し、その後、エッチングストッパ膜及び層間絶縁膜をエッチングして第１及び第２の開口部よりなるコンタクトホールを形成するため、特許文献２（特開２００５−１２９８３１号公報）に開示された半導体装置の製造方法のような複雑な工程を設ける必要がないので、簡便な方法により、低コストで銅配線の上面に生じるヒロックによる短絡の発生を回避できる。 According to the method for manufacturing a semiconductor device of the present invention, an etching stopper film is formed between the interlayer insulating film and the wiring interlayer insulating film, and then the etching stopper film and the interlayer insulating film are etched to form the first and Since the contact hole formed of the second opening is formed, it is not necessary to provide a complicated process as in the semiconductor device manufacturing method disclosed in Patent Document 2 (Japanese Patent Laid-Open No. 2005-129831). By this method, it is possible to avoid occurrence of a short circuit due to hillocks generated on the upper surface of the copper wiring at a low cost.
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。 Embodiments to which the present invention is applied will be described below in detail with reference to the drawings. Note that the drawings used in the following description are for explaining the configuration of the embodiment of the present invention, and the size, thickness, dimensions, and the like of each part shown in the drawings are different from the dimensional relationship of an actual semiconductor device. There is.
（第１の実施の形態）
図１〜図１１は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図であり、コンタクトプラグが形成される部分を拡大した断面図である。
図１〜図１１を参照して、第１の実施の形態の半導体装置１０（図１１参照）の製造方法について説明する。
(First embodiment)
1 to 11 are cross-sectional views showing a manufacturing process of the semiconductor device according to the first embodiment of the present invention, and an enlarged cross-sectional view of a portion where a contact plug is formed.
A method for manufacturing the semiconductor device 10 (see FIG. 11) according to the first embodiment will be described with reference to FIGS.
始めに、図１に示す工程では、半導体基板１１の上面１１ａを覆う絶縁膜１２を形成し、次いで、絶縁膜１２の上面１２ａに配線１３を形成する。その後、絶縁膜１２の上面１２ａに、配線１３を覆う層間絶縁膜１５と、層間絶縁膜１５の上面１５ａを覆うエッチングストッパ膜１６と、を順次成膜する。
First, in the process shown in FIG. 1, the
具体的には、半導体基板１１としてシリコン基板を準備し、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁膜１２としてシリコン酸化膜（ＳｉＯ２膜）を成膜する。
次いで、絶縁膜１２の上面１２ａに、配線１３の母材となる導電膜１４（具体的には、金属膜、或いは多結晶ポリシリコン膜）を成膜し、次いで、フォトリソ技術及びドライエッチング技術を用いて、導電膜１４をパターニングすることで、導電膜１４よりなる配線１３を形成する。
Specifically, a silicon substrate is prepared as the
Next, a conductive film 14 (specifically, a metal film or a polycrystalline polysilicon film) serving as a base material of the
次いで、ＣＶＤ法或いはＳＯＤ（Ｓｐｉｎ−Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）法により、厚さが１．５μｍとされ、層間絶縁膜１５となる絶縁膜を形成する。
ＣＶＤ法を用いた場合、層間絶縁膜１５として、ＢＰＳＧ膜またはシリコン酸化膜（ＳｉＯ２膜）を形成する。また、ＳＯＤ法を用いた場合、層間絶縁膜１５として塗布系のシリコン酸化膜（ＳｉＯ２膜）を形成する。
Next, an insulating film to be an
When the CVD method is used, a BPSG film or a silicon oxide film (SiO 2 film) is formed as the
次いで、ＣＶＤ法により、層間絶縁膜１５の上面１５ａを覆うように、層間絶縁膜１５を構成するシリコン酸化膜（ＳｉＯ２膜）よりもエッチング速度（具体的には、ドライエッチングの速度）の遅いエッチングストッパ膜１６を形成する。
具体的には、エッチングストッパ膜１６として、シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）のうち、少なくとも１種よりなる膜を形成する。エッチングストッパ膜１６は、単層の膜でもよいし、積層構造でもよい。
例えば、エッチングストッパ膜１６として単層のシリコン炭化窒化膜（ＳｉＣＮ膜）を用いる場合、図１に示す工程では、エッチングストッパ膜１６として、厚さ１００ｎｍのシリコン炭化窒化膜（ＳｉＣＮ膜）を形成する。
Next, the etching rate (specifically, the dry etching rate) is slower than the silicon oxide film (SiO 2 film) constituting the
Specifically, a film made of at least one of a silicon carbonitride film (SiCN film), a silicon nitride film (SiN film), and a silicon oxynitride film (SiON film) is formed as the
For example, when a single layer silicon carbon nitride film (SiCN film) is used as the
エッチングストッパ膜１６は、後述する図８に示す工程において、異方性エッチング（具体的には、ドライエッチング）を用いて、配線溝３５を形成する際のストッパとして機能する膜である。
また、エッチングストッパ膜１６は、後述する図６に示す工程において、コンタクトプラグ２７の母材となる導電膜２３を研磨する際のストッパとして機能する。
The
Further, the
上記エッチングストッパ膜１６は、シリコン酸化膜（ＳｉＯ２膜）よりなる層間絶縁膜１５と比較して、ドライエッチングの速度の遅い絶縁膜であるため、できるだけ薄く形成することが好ましい。
エッチングストッパ膜１６の厚さは、配線溝３５を形成する際に、エッチングストッパとして機能するための最小限度の膜厚にするとよい。具体的には、エッチングストッパ膜１６の厚さは、例えば、３０〜２００ｎｍにすることができる。
Since the
The thickness of the
また、エッチングストッパ膜１６となるシリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン酸窒化膜（ＳｉＯＮ膜）は、シリコン酸化膜（ＳｉＯ２膜）よりも誘電率の高い膜である。よって、このような膜により構成されたエッチングストッパ膜１６をできるだけ薄く形成することで、隣接するコンタクトプラグ間の寄生容量を低減できる。
Further, the silicon carbonitride film (SiCN film), the silicon nitride film (SiN film), and the silicon oxynitride film (SiON film) serving as the
なお、図１に示す工程では、エッチングストッパ膜１６として、シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン酸窒化膜（ＳｉＯＮ膜）等を用いることが可能なであると説明したが、エッチングストッパ膜１６は、層間絶縁膜１５よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン炭化窒化膜（ＳｉＣＮ膜）に限定されない。また、エッチングストッパ膜１６に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。
In the step shown in FIG. 1, a silicon carbon nitride film (SiCN film), a silicon nitride film (SiN film), a silicon oxynitride film (SiON film), or the like can be used as the
次いで、図２に示す工程では、フォトリソグラフィ技術を用いて、エッチングストッパ膜１６の上面１６ａに、開口部１８Ａを有した第１のレジスト膜１８を形成する。このとき、開口部１８Ａは、配線１３の上面１３ａと対向するエッチングストッパ膜１６の上面１６ａを露出するように形成する。開口部１８Ａの開口径Ｒ１は、例えば、１５０ｎｍとすることができる。
Next, in a step shown in FIG. 2, a first resist
次いで、図３に示す工程では、第１のレジスト膜１８をマスクとし、かつエッチングストッパ膜１６を選択的にエッチングするエッチング条件（層間絶縁膜１５がエッチングされにくい条件）を用いた異方性エッチング（具体的には、ドライエッチング）により、開口部１８Ａの下方に位置するエッチングストッパ膜１６を選択的にエッチングすることで、エッチングストッパ膜１６を貫通し、かつコンタクトホール２１（図４参照）の一部となる第１の開口部１６Ａを形成する。
Next, in the step shown in FIG. 3, anisotropic etching using the first resist
図３に示す工程において使用するドライエッチング装置としては、例えば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いることができる。
この場合、上記ドライエッチングは、Ｃ４Ｆ８／ＣＨ２Ｆ２／Ａｒ／Ｏ２＝３０ｓｃｃｍ／１６ｓｃｃｍ／３００ｓｃｃｍ／２４ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝２０００Ｗ／３０００Ｗ、圧力が３０ｍＴｏｒｒの条件を用いて行なうことができる。
As a dry etching apparatus used in the process shown in FIG. 3, for example, a parallel plate RIE (Reactive Ion Etching) apparatus can be used.
In this case, the dry etching is performed using C 4 F 8 / CH 2 F 2 / Ar / O 2 = 30 sccm / 16 sccm / 300 sccm / 24 sccm (gas type and flow rate), source power / bias power = 2000 W / 3000 W, and pressure is It can be performed using a condition of 30 mTorr.
第１の開口部１６Ａの開口径Ｒ２は、開口部１８Ａの開口径Ｒ１と略等しい。開口部１８Ａの開口径Ｒ１が１５０ｎｍ程度の場合、第１の開口部１６Ａの開口径Ｒ２は、１５０ｎｍ程度とすることができる。
また、第１の開口部１６Ａのアスペクト比は１程度と小さいため、第１の開口部１６Ａの側壁１６ｃは、略垂直形状となる。つまり、第１の開口部１６Ａは、良好な形状とされた開口部である。
The opening diameter R 2 of the
Further, since the aspect ratio of the
次いで、図４に示す工程では、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件（つまり、層間絶縁膜１５のエッチング速度に対して、エッチングストッパ膜１６のエッチング速度が十分に遅く、選択比が確保可能なエッチング条件）を用いた異方性エッチング（具体的には、ドライエッチング）により、エッチングストッパ膜１６を介して、配線１３の上面１３ａが露出するまで第１の開口部１６Ａの下方に位置する層間絶縁膜１５をエッチングすることで、第２の開口部１５Ａを形成する。
Next, in the process shown in FIG. 4, the etching rate of the
これにより、エッチングストッパ膜１６を貫通する第１の開口部１６Ａと、層間絶縁膜１５に第１の開口部１６Ａと一体形成され、かつ配線１３の上面１３ａを露出する第２の開口部１５Ａと、よりなるコンタクトホール２１が形成される。
Thus, the
図４に示す工程において使用するドライエッチング装置としては、例えば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いることができる。
この場合、上記ドライエッチングは、Ｃ４Ｆ６／Ａｒ／Ｏ２＝２５ｓｃｃｍ／１２００ｓｃｃｍ／２５ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝２０００Ｗ／３０００Ｗ、圧力が３０ｍＴｏｒｒの条件を用いて行なうことができる。
このエッチング条件の場合、エッチング選択比（＝（層間絶縁膜１５を構成するシリコン酸化膜のエッチング速度）／（エッチングストッパ膜１６を構成するシリコン炭化窒化膜のエッチング速度））は、６程度である。
For example, a parallel plate RIE (Reactive Ion Etching) apparatus can be used as the dry etching apparatus used in the process shown in FIG.
In this case, the dry etching is performed using the conditions of C 4 F 6 / Ar / O 2 = 25 sccm / 1200 sccm / 25 sccm (gas type and flow rate), source power / bias power = 2000 W / 3000 W, and pressure of 30 mTorr. be able to.
In the case of this etching condition, the etching selectivity (= (etching speed of the silicon oxide film constituting the interlayer insulating film 15) / (etching speed of the silicon carbonitride film constituting the etching stopper film 16)) is about 6. .
ところで、図４に示すように、ドライエッチングを用いて、アスペクト比（＝孔の深さ／孔の径）が４を超えるような、高アスペクト比のコンタクトホール２１を形成する場合、層間絶縁膜１５の中部から上部に位置するコンタクトホール２１の側壁がエッチングされてボーイング形状となる（以下、このボーイング形状とされた部分を「ボーイング部２２」という。）。つまり、ボーイング部２２は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成される。
By the way, as shown in FIG. 4, when the
先に説明したように、コンタクトホール２１の上部に形成されたエッチングストッパ膜１６は、層間絶縁膜１５と比較してエッチング速度が遅い。
このため、エッチングストッパ膜１６に形成された第１の開口部１６Ａの側壁１６ｃの横方向に広がる量と比較して、層間絶縁膜１５に形成される第２の開口部１５Ａの側壁１５ｂの横方向に広がる量は数倍以上大きい。
したがって、図４に示す工程において、上記ドライエッチングを行なうことで、エッチングストッパ膜１６が庇状に張り出し、その下に形成された層間絶縁膜１５がボーイング状に横方向に広がる。
As described above, the
Therefore, as compared with the amount of lateral expansion of the
Therefore, in the process shown in FIG. 4, by performing the above-described dry etching, the
この結果、層間絶縁膜１５のエッチング後において、コンタクトホール２１の上部を構成する第１の開口部１６Ａの側壁１６ｃは、略垂直形状を維持し、第１の開口部１６Ａの下方に形成される第２の開口部１５Ａには、ボーイング部２２が形成される。
このため、エッチングストッパ膜１６の第１の開口部１６Ａの開口径Ｒ３は、ボーイング部２２の開口径のうち、最も大きい開口径Ｒ４よりも小さくなる（Ｒ３＜Ｒ４）。
As a result, after the etching of the
Therefore, the opening diameter R 3 of the
図４に示すコンタクトホールのアスペクト比が９程度で、図３に示す第１の開口部１６Ａの開口径Ｒ３が１６０ｎｍで、かつ上記エッチング条件を用いて層間絶縁膜１５をエッチングした場合、ボーイング部２２の開口径Ｒ４は、２００ｎｍとなる。
If the aspect ratio of the contact hole shown in FIG. 4 is about 9, the opening diameter R3 of the
上記説明したように、配線１３が形成された絶縁膜１２の上面１２ａに、シリコン酸化膜（ＳｉＯ２膜）よりなり、かつ配線１３を覆う層間絶縁膜１５と、厚さの薄いシリコン炭化窒化膜（ＳｉＣＮ膜）よりなるエッチングストッパ膜１６と、開口部１８Ａを有した第１のレジスト膜１８と、を順次形成し、次いで、第１のレジスト膜１８をマスクとするドライエッチングにより、エッチングストッパ膜１６を貫通する第１の開口部１６Ａを形成し、次いで、第１のレジスト膜１８及びエッチングストッパ膜１６をマスクとし、かつエッチングストッパ膜１６よりも層間絶縁膜１５のエッチング速度の速いエッチング条件を用いて層間絶縁膜１５をエッチングすることで、配線１３の上面１３ａを露出する第２の開口部１５Ａを形成することにより、側壁１６ｃが略垂直形状とされた第１の開口部１６Ａと、第１の開口部１６Ａと一体形成され、かつボーイング部２２の開口径Ｒ４が第１の開口部１６Ａの開口径Ｒ３よりも大きい第２の開口部１５Ａと、よりなるコンタクトホール２１を形成することが可能となる。
As described above, on the
なお、エッチングストッパ膜１６をエッチングして第１の開口部１６Ａを形成する工程（図３に示す工程）の処理と、層間絶縁膜１５をエッチングして第２の開口部１５Ａを形成する工程（図４に示す工程）の処理と、を同一のドライエッチング装置を用いて連続で処理してもよい。
これにより、図３に示す工程の処理と、図４に示す工程の処理と、を別々のドライエッチング装置を用いて行なった場合と比較して、半導体装置１０（後述する図１１参照）の生産性を向上させることができる。
Note that the process of forming the
Thereby, compared with the case where the process of the process shown in FIG. 3 and the process of the process shown in FIG. 4 are performed using separate dry etching apparatuses, the production of the semiconductor device 10 (see FIG. 11 described later) is produced. Can be improved.
次いで、図５に示す工程では、図４に示す第１のレジスト膜１８を除去する。次いで、配線１３の上面１３ａと接触し、かつ第１の開口部１６Ａを埋め込むように、コンタクトホール２１内に導電膜２３を成膜する。このとき、図５に示すように、エッチングストッパ膜１６の上面１６ａにも導電膜２３が成膜される。
Next, in the step shown in FIG. 5, the first resist
具体的には、ＣＶＤ法により、導電膜２３として、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）は、バリア膜であり、タングステン膜（Ｗ膜）は、該バリア膜よりも抵抗値の低い金属膜である。
Specifically, a titanium film (Ti film), a titanium nitride film (TiN film), and a tungsten film (W film) are sequentially formed as the
先に説明したように、コンタクトホール２１は、エッチングストッパ膜１６に形成され、かつその側壁１６ｃが略垂直形状とされた第１の開口部１６Ａと、エッチングストッパ膜１６の下面１６ｂと接触する層間絶縁膜１５に形成され、かつ第１の開口部１６Ａの開口径Ｒ３よりも大きな開口径Ｒ４とされたボーイング部２２を有する第２の開口部１５Ａと、よりなる。
As described above, the
このため、エッチングストッパ膜１６の上面１６ａ側から導電膜２３を成膜することで、コンタクトホール２１の上部側に位置する第１の開口部１６Ａは、第２の開口部１５のボーイング部２２が導電膜２３で埋め込まれる前に、導電膜２３により塞がれ、かつ第２の開口部１５Ａの内壁１５ｂ及び配線１３の上面１３ａが導電膜２３により被覆される。
これにより、第２の開口部１５Ａのボーイング部２２では、導電膜２３が完全に埋め込まれないため、ボイド２５が発生する。このボイド２５は、図５に示すように、エッチングストッパ膜１６の下面１６ｂよりも下方に形成される。
Therefore, by forming the
As a result, the
次いで、図６に示す工程では、エッチングストッパ膜１６を研磨のストッパ膜として利用して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、エッチングストッパ膜１６の上面１６ａよりも上方に形成された導電膜２３を研磨除去して、エッチングストッパ膜１６の上面１６ａを露出させる。
Next, in the process shown in FIG. 6, the
このとき、導電膜２３の研磨面（上面２７ａ）が、エッチングストッパ膜１６の上面１６ａに対して略面一となるように研磨を行なう。これにより、第１の開口部１６Ａ及び第２の開口部１５Ａよりなるコンタクトホール２１内に、導電膜２３よりなり、かつ上面２７ａがエッチングストッパ膜１６の上面１６ａに対して略面一とされたコンタクトプラグ２７が形成される。
At this time, the polishing is performed so that the polishing surface (
また、図６に示す工程において、研磨のストッパ膜としてエッチングストッパ膜１６を用いることで、研磨表面がエッチングストッパ膜１６よりも下方に形成されることを防止可能となる。これにより、エッチングストッパ膜１６よりも下方に形成されたボイド２５が、研磨面により露出されることを防止できる。
In the step shown in FIG. 6, it is possible to prevent the polishing surface from being formed below the
また、図６に示す工程では、エッチングストッパ膜１６が、後述する図８に示す工程で行う配線溝３５を形成するためのエッチングのストッパとして機能する程度の厚さを残すとよい。具体的には、上記研磨後のエッチングストッパ膜１６の残膜は、例えば、５０ｎｍとすることができる。
In the step shown in FIG. 6, it is preferable that the
次いで、図７に示す工程では、エッチングストッパ膜１６の上面１６ａ、及びコンタクトプラグ２７の上面２７ａに、第１の配線層間絶縁膜３１と、第２の配線層間絶縁膜３２と、を順次成膜する。本実施の形態の場合、第１及び第２の配線層間絶縁膜３１，３２を積層させることで、配線溝３５が形成される配線層間絶縁膜を構成している。
具体的には、第１の配線層間絶縁膜３１として、厚さが１５０ｎｍのシリコン酸化炭化膜（ＳｉＯＣ膜）を形成し、その後、第２の配線層間絶縁膜３２として、厚さが１５０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜する。
Next, in the step shown in FIG. 7, a first wiring
Specifically, a silicon oxycarbide film (SiOC film) having a thickness of 150 nm is formed as the first wiring
次いで、第２の配線層間絶縁膜３２の上面３２ａに、フォトリソグラフ技術を用いて、溝状の開口部３３Ａを有した第２のレジスト膜３３を形成する。
このとき、開口部３３Ａは、後述する図８に示す配線溝３５の形成領域に対応する第２の配線層間絶縁膜３２の上面３２ａを露出するように形成する。
Next, a second resist
At this time, the
次いで、図８に示す工程では、エッチングストッパ膜１６をストッパとする異方性エッチング（具体的には、ドライエッチング）により、第１及び第２の配線層間絶縁膜３１，３２をエッチングすることで、コンタクトプラグ２７の上面２７ａ及びエッチングストッパ膜１６の上面１６ａを露出する配線溝３５を形成する。
図８に示す工程において使用するドライエッチング装置としては、例えば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いることができる。
この場合、上記ドライエッチングは、ＣＦ４／ＣＨＦ３＝２００／１００ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝１０００Ｗ／５００Ｗ、圧力が１２５ｍＴｏｒｒの条件を用いて行なうことができる。
Next, in the step shown in FIG. 8, the first and second wiring
As a dry etching apparatus used in the process shown in FIG. 8, for example, a parallel plate RIE (Reactive Ion Etching) apparatus can be used.
In this case, the dry etching can be performed under the conditions of CF 4 / CHF 3 = 200/100 sccm (gas type and flow rate), source power / bias power = 1000 W / 500 W, and pressure is 125 mTorr.
このとき、配線溝３５の底面３５ａにより、コンタクトプラグ２７の上面２７ａが露出されるが、第１及び第２の配線層間絶縁膜３１，３２をエッチングする条件ではコンタクトプラグ２７の母材となるタングステン膜が殆どエッチングされないため、ボイド２５が露出されることはない。また、図８に示す工程で行なうエッチング後において、コンタクトプラグ２７の上面２７ａ及びエッチングストッパ膜１６の上面１６ａは、略面一となる。
At this time, the
図８に示すエッチング工程において、第１の配線層間絶縁膜３１の直下に形成されたエッチングストッパ膜１６がストッパとして機能するため、配線溝３５の深さが所望の深さよりも深くなりすぎて、配線溝３５の底面３５ａがボイド２５に到達する（ボイド２５を露出する）ことを防止できる。
In the etching step shown in FIG. 8, since the
また、第１の配線層間絶縁膜３１の直下にエッチングストッパ膜１６を形成することにより、配線溝３５の深さを、第１の配線層間絶縁膜３１の厚さと第２の配線層間絶縁膜３２の厚さとの合計値と略等しくすることが可能となるため、半導体基板１１面内における配線溝３５の深さばらつきを抑制できる。
Further, the
次いで、図９に示す工程では、図８に示す第２のレジスト膜３３を除去する。具体的には、例えば、レジスト剥離液（図示せず）により、第２のレジスト膜３３を除去する。
このとき、コンタクトプラグ２７の上面２７ａは、ボイド２５を露出すること無く形成されているので、第２のレジスト膜３３を除去する際に、ボイド２５内にレジスト剥離液等の異物が浸入することはない。
Next, in the step shown in FIG. 9, the second resist
At this time, since the
次いで、図１０に示す工程では、配線溝３５の内面（具体的には、配線溝３５の側面と、配線溝３５の底面を構成するコンタクトプラグ２７の上面２７ａ及びエッチングストッパ１６の上面１６ａと、を含む面）を覆う下地導電層３７を成膜し、次いで、下地導電層３７の表面３７ａに、配線溝３５を埋め込む厚さとされた銅膜３８を成膜する。このとき、第２の配線層間絶縁膜３２の上面３２ａにも下地導電層３７及び銅膜３８が積層形成される。
Next, in the process shown in FIG. 10, the inner surface of the wiring groove 35 (specifically, the side surface of the
具体的には、スパッタリング法により、バリア膜となる窒化チタン膜（ＴｉＮ膜）と、シード層となる銅薄膜（Ｃｕ膜）と、順次成膜することで、窒化チタン膜（ＴｉＮ膜）及び銅薄膜（Ｃｕ膜）よりなる下地導電層３７を形成する。
次いで、銅薄膜（Ｃｕ膜）を給電層とする電解メッキ法により、配線溝３５を埋め込むように銅を析出成長させることで、銅膜３８を形成する。上記電解メッキ法では、メッキ液（メッキ用の電解液）として、例えば、硫酸銅を用いることができる。
Specifically, a titanium nitride film (TiN film) serving as a barrier film, a copper thin film (Cu film) serving as a seed layer, and a titanium nitride film (TiN film) and copper are sequentially formed by sputtering. A base
Next, a
先に説明したように、本実施の形態では、ボイド２５の上端が露出しないように、コンタクトプラグ２７が形成されている。よって、メッキ用の電解液がコンタクトプラグ２７に形成されたボイド２５に浸入して残留することを防止できる。
As described above, in the present embodiment, the
次いで、銅膜３８を構成する銅の結晶粒のサイズを大きくするために、アニール処理を行なう。アニール温度としては、例えば、４００℃を用いることができる。
次いで、ＣＭＰ法により、第２の配線層間絶縁膜３２の上面３２ａよりも上方に形成された下地導電層３７及び銅膜３８を研磨除去することで、第２の配線層間絶縁膜３２の上面３２ａを露出させると共に、配線溝３５内に下地導電層３７及び銅膜３８を埋め込む。
これにより、配線溝３５内に、下地導電層３７及び銅膜３８よりなり、下端がコンタクトプラグ２７の上面２７ａと接触した銅配線３９が形成される。
また、上記研磨により、銅配線３９の上面３９ａは、第２の配線層間絶縁膜３２の上面３２ａに対して略面一となる。
Next, an annealing process is performed to increase the size of the copper crystal grains constituting the
Next, the underlying
As a result, a
Further, the
次いで、図１１に示す工程では、銅配線３９の上面３９ａ及び第２の配線層間絶縁膜３２の上面３２ａを覆うキャップ絶縁膜４２を形成する。
具体的には、キャップ絶縁膜４２として、シリコン炭化窒化膜（ＳｉＣＮ）を形成する。このキャップ絶縁膜４２は、銅配線３９に含まれる銅（Ｃｕ）が拡散することを防止するための膜である。これにより、第１の実施の形態の半導体装置１０が製造される。
Next, in a step shown in FIG. 11, a
Specifically, a silicon carbon nitride film (SiCN) is formed as the
なお、図１１には図示していないが、実際の半導体装置１０には、キャップ絶縁膜４２上に銅配線３９と電気的に接続される配線やプラグ、層間絶縁膜、最上層に形成された配線を保護する保護膜（パッシベーション膜）等が形成されている。
Although not shown in FIG. 11, in the
従来の半導体装置の製造方法では、層間絶縁膜上にエッチングストッパ膜を形成することなく、層間絶縁膜上に直接配線層間絶縁膜を成膜させた後、該配線層間絶縁膜をドライエッチングすることで、配線溝を形成していたため、コンタクトプラグの上端にボイドが形成される。このため、第１の実施の形態の図６に示す工程と同様な研磨処理を行った場合、コンタクトプラグの上面によりボイドが露出されてしまう場合が多かった。 In a conventional method of manufacturing a semiconductor device, a wiring interlayer insulating film is directly formed on an interlayer insulating film without forming an etching stopper film on the interlayer insulating film, and then the wiring interlayer insulating film is dry-etched. Since the wiring groove is formed, a void is formed at the upper end of the contact plug. For this reason, when a polishing process similar to the process shown in FIG. 6 of the first embodiment is performed, the void is often exposed from the upper surface of the contact plug.
このように、コンタクトプラグの上面からボイドが露出された状態で、下地導電層を形成しても、下地導電層でボイドを埋め込むことはできないため、コンタクトプラグの内部にボイドの形状に対応した凹みが残存したままとなる。 Thus, even if the underlying conductive layer is formed with the void exposed from the upper surface of the contact plug, the void cannot be embedded in the underlying conductive layer. Remains.
このため、下地導電層形成後に、電解メッキ法により、銅膜を形成すると、該凹みにメッキ用の電解液が残存してしまう。
この残存したメッキ液は、該メッキ工程以降の工程で行なう熱処理により、ガスを噴出し、膨張し、コンタクトプラグや銅配線を構成する金属膜の異常酸化等を引き起こして、銅配線の膨れや剥れを発生させ、これがヒロックとして銅配線の表面に生じることになる。
For this reason, if a copper film is formed by electrolytic plating after forming the base conductive layer, the electrolytic solution for plating remains in the recess.
The remaining plating solution blows out and expands gas by heat treatment performed in the subsequent steps of the plating process, causing abnormal oxidation of the metal film constituting the contact plug and the copper wiring, and the like. This is generated on the surface of the copper wiring as a hillock.
一方、第１の実施の形態の半導体装置１０の製造方法によれば、配線１３を覆う層間絶縁膜１５の上面１５ａに、層間絶縁膜１５よりもエッチング速度の遅いエッチングストッパ膜１６を形成し、次いで、エッチングストッパ膜１６のうち、配線１３と対向する部分を選択的にエッチングすることで、エッチングストッパ膜１６を貫通する第１の開口部１６Ａを形成し、次いで、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件を用いて、エッチングストッパ膜１６を介して、配線１３の上面１３ａが露出するまで第１の開口部１６Ａの下方に位置する層間絶縁膜１５をエッチングすることで、第１の開口部１６Ａと共にコンタクトホール２１を構成する第２の開口部１５Ａを形成することにより、第１の開口部１６Ａのアペクト比を小さくし、かつ第１の開口部１６Ａの側壁１６ｃを略垂直形状にすることが可能になると共に、第２の開口部１５Ａに形成されるボーイング部２２をエッチングストッパ膜１６の下方に配置することが可能となる。
On the other hand, according to the method for manufacturing the
これにより、コンタクトホール２１内に導電膜２３を成膜した際、ボーイング部２２に形成されるボイド２５をエッチングストッパ膜１６の下面１６ｂよりも下方に形成することが可能となる。
また、第１及び第２の配線層間絶縁膜３１，３２に配線溝３５を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜１６を用いることで、半導体基板１１面内の配線溝３５の深さばらつきを小さくすることが可能となる。
Thereby, when the
Further, by using the
したがって、配線溝３５を形成する際、配線溝３５の底面３５ａによりコンタクトプラグ２７に形成されたボイド２５が露出されることがなくなるので、電解メッキ法により、配線溝３５内に銅配線３９を形成する際、メッキ用の電解液がボイド２５内に残留することがない。
よって、コンタクトプラグ２７に接続する銅配線３９を形成する際の不具合である銅配線３９の上面３９ａに生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線３９の上面３９ａに生じるヒロックに起因する半導体装置１０の歩留まりの低下を抑制できる。
Therefore, when the
Therefore, it is possible to avoid the occurrence of a short circuit due to hillocks generated on the
また、本発明の半導体装置１０の製造方法によれば、層間絶縁膜１５と第１の配線層間絶縁膜３１との間に、エッチングストッパ膜１６を形成し、その後、エッチングストッパ膜１６及び層間絶縁膜１５をエッチングして、第１の開口部１６Ａ及び第２の開口部１５Ａよりなるコンタクトホール２１を形成するため、特許文献２（特開２００５−１２９８３１号公報）に開示された従来の半導体装置の製造方法のような複雑な工程を設ける必要がないので、低コストで、かつ簡便な方法により、銅配線３９の上面３９ａに生じるヒロックによる短絡の発生を回避できる。
Further, according to the method for manufacturing the
なお、第１の実施の形態では、第１の開口部１６Ａを形成する際のドライエッチングの条件と、第２の開口部１５Ａを形成する際のドライエッチングの条件と、を異ならせた場合を例に挙げて説明した。これは、それぞれの膜種に応じて、エッチングしやすいドライエッチング条件を用いることで、エッチング時間を短くして、半導体装置１０の生産性を阻害しないようにするためである。
In the first embodiment, the dry etching conditions for forming the
しかし、半導体装置１０の生産上問題が無い場合においては、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件を用いて、エッチングストッパ膜１６及び層間絶縁膜１５を同一条件で連続的にエッチングすることで、コンタクトホール２１を形成してもよい。
このように、連続的なエッチングにより、コンタクトホール２１を形成することで、コンタクトホール形成工程のスループットを向上させることができる。
However, when there is no problem in the production of the
Thus, the throughput of the contact hole formation process can be improved by forming the
（第２の実施の形態）
図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
また、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａは、第２の実施の形態に係る半導体装置５０の周辺回路領域のコンタクトプラグ２７が形成される部分の断面図である。また、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、及び図１８Ｂは、第２の実施の形態に係る半導体装置５０のメモリセル領域の断面図である。
図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂにおいて、第１の実施の形態で説明した図１〜図１１に示す構造体と同一構成部分には同一符号を付す。
(Second Embodiment)
12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, and 18B are the second of the present invention. It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment.
12A, FIG. 13A, FIG. 14A, FIG. 15A, FIG. 16A, FIG. 17A, and FIG. 18A show portions where contact plugs 27 are formed in the peripheral circuit region of the
12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, and 18B, the first embodiment. The same components as those shown in FIGS. 1 to 11 described in FIG.
次に、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂを参照して、第２の実施の形態の半導体装置５０（図１８Ａ及び図１８Ｂ参照）の製造方法について説明する。
なお、第２の実施の形態では、半導体装置５０としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合を例に挙げて説明する。つまり、第１の実施の形態で説明したエッチングストッパ膜１６及びコンタクトホール２１をＤＲＡＭに適用した場合を例に挙げて説明する。
Next, referring to FIGS. 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, and 18B, A method for manufacturing the semiconductor device 50 (see FIGS. 18A and 18B) of the second embodiment will be described.
In the second embodiment, a case where a DRAM (Dynamic Random Access Memory) is used as the
始めに、図１２Ａ及び図１２Ｂに示す工程では、半導体基板１１（例えば、ｐ型シリコン基板）に素子分離領域５２を形成する。具体的には、半導体基板１１に溝を形成し、その後、該溝を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで、素子分離領域５２を形成する。
次いで、半導体基板１１の上面１１ａ及び素子分離領域５２上に、ゲート絶縁膜５７の母材となる絶縁膜５４（例えば、シリコン酸化膜（ＳｉＯ２膜））と、ゲート電極５８の母材となる導電膜５５と、キャップ絶縁膜５９の母材となるシリコン窒化膜５６と、を順次成膜する。
First, in the process shown in FIGS. 12A and 12B, the
Next, on the
次いで、パターニングされたレジスト膜（図示せず）をマスクとする異方性エッチング（具体的には、ドライエッチング）により、絶縁膜５４、導電膜５５、及びシリコン窒化膜５６をパターニングすることで、ゲート絶縁膜５７、ゲート電極５８、及びキャップ絶縁膜５９を形成する。
Next, the insulating
次いで、ゲート電極５８をマスクとするイオン注入法により、不純物イオン（例えば、ｎ型不純物）を半導体基板１１に注入することで、ゲート電極５８の一方の側壁側に不純物拡散領域６２を形成すると共に、ゲート電極５８の他方の側壁側に不純物拡散領域６３を形成する。不純物拡散領域６２，６３は、ソース／ドレイン領域として機能する領域である。また、図１２Ｂに示す構造体の場合、不純物拡散領域６２は、ソース領域として機能し、不純物拡散領域６３は、ドレイン領域として機能する。
Next, impurity ions (for example, n-type impurities) are implanted into the
次いで、ゲート電極５８の側壁を覆うサイドウォール膜６４を形成する。なお、図示してはいないが、サイドウォール膜６４が形成されたゲート電極５８は、図１２Ａに示す周辺回路領域にも形成されている。また、周辺回路領域では、サイドウォール膜６４をマスクとするイオン注入法により、半導体基板１１にソース／ドレイン領域となる不純物拡散領域（図示せず）を形成する。
Next, a
次いで、サイドウォール膜６４間に形成された凹部を埋め込むと共に、上面６６ａがキャップ絶縁膜５９の上面５９ａに対して略面一とされたゲート用層間絶縁膜６６を形成する。
具体的には、サイドウォール膜６４間に形成された凹部を埋め込むように、キャップ絶縁膜５９及びサイドウォール膜６４を覆うシリコン酸化膜（ＳｉＯ２膜）を成膜し、次いで、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ２膜）を研磨することで、ゲート用層間絶縁膜６６を形成する。
なお、図１２Ｂにゲート用層間絶縁膜６６を図示することは困難なため、その図示を省略する。
Next, a concave portion formed between the
Specifically, a silicon oxide film (SiO 2 film) covering the
It should be noted that since it is difficult to show the gate
次いで、ＳＡＣ（Ｓｅｌｆ ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）法により、ゲート用層間絶縁膜６６に、不純物拡散層６２を露出するコンタクトホール（図示せず）、及び不純物拡散層６２を露出するコンタクトホール（図示せず）を同時に形成する。
その後、これらコンタクトホールを導電膜（図示せず）で埋め込むことで、不純物拡散層６２と接触するプラグ７１、及び不純物拡散層６３と接触するプラグ７２を同時に形成する。このとき、プラグ７１，７２は、その上面７１ａ，７２ａがキャップ絶縁膜５９の上面５９ａに対して略面一となるように形成する。
Next, a contact hole (not shown) exposing the
Thereafter, these contact holes are filled with a conductive film (not shown), thereby simultaneously forming a
次いで、キャップ絶縁膜５９の上面５９ａ、サイドウォール膜６４の上面、及びプラグ７１の上面７１ａを覆うように、プラグ７２の上面７２ａを露出する開口部７４Ａを有した層間絶縁膜７４を形成する。このとき、図示してはいないが周辺回路領域にも開口部７４Ａを形成する。具体的には、層間絶縁膜７４としてシリコン酸化膜（ＳｉＯ２膜）を成膜する。
次いで、開口部７４Ａを導電膜で埋め込むことで、プラグ７２の上面７２ａと接触し、かつ上面７５ａが層間絶縁膜７４の上面７４ａに対して略面一とされたプラグ７５を形成する。
Next, an
Next, by filling the
上記プラグ７５は、メモリセル領域及び周辺回路領域に形成される。メモリセル領域に形成されたプラグ７５は、プラグ７２を介して、不純物拡散領域６３と電気的に接続される。また、周辺回路領域に形成されたプラグ７５は、周辺回路領域に形成されたＭＯＳトランジスタ（図示せず）に設けられた不純物拡散領域（ソース／ドレイン領域）と電気的に接続される。
The
次いで、層間絶縁膜７４の上面７４ａに、メモリセル領域及び周辺回路領域に形成されたプラグ７５の上面７５ａと接触する配線１３（ビット線として機能する配線）を形成する。このとき、配線１３は、ゲート電極５８の延在方向と交差する方向に延在するように形成する。配線１３は、メモリセル領域及び周辺回路領域に形成されたプラグ７５と電気的に接続される。
なお、図１２Ｂでは、説明の便宜上、ゲート電極５８の延在方向と交差する方向に延在するように、配線１３を図示することが困難なため、ゲート電極５８と交差する方向に延在する配線１３を模式的に図示している。
Next, on the
In FIG. 12B, for convenience of explanation, it is difficult to illustrate the
次いで、層間絶縁膜７４の上面７４ａに、配線１３を覆う第１の層間絶縁膜７７を形成する。具体的には、第１の層間絶縁膜７７として、シリコン酸化膜（ＳｉＯ２膜）を成膜する。このとき、シリコン酸化膜（ＳｉＯ２膜）は、配線１３の上面１３ａに形成されるシリコン酸化膜（ＳｉＯ２膜）の厚さが２００ｎｍとなるように成膜する。
Next, a first
次いで、層間絶縁膜７４及び第１の層間絶縁膜７７を貫通し、かつプラグ７１の上面７１ａと接触するキャパシタ用プラグ７８を形成する。このとき、キャパシタ用プラグ７８の上面７８ａが第１の層間絶縁膜７７の上面７７ａに対して略面一となるように、キャパシタ用プラグ７８を形成する。上記キャパシタ用プラグ７８は、プラグ７１を介して、不純物拡散領域６２と電気的に接続される。
Next, a
次いで、第１の層間絶縁膜７７の上面７７ａ及びキャパシタ用プラグ７８の上面７８ａを覆う第２の層間絶縁膜８１を形成する。具体的には、第２の層間絶縁膜８１として、厚さ１０００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜する。
次いで、第２の層間絶縁膜８１に、キャパシタ用プラグ７８の上面７８ａを露出するシリンダ孔８１Ａを複数形成する。
Next, a second
Next, a plurality of cylinder holes 81 </ b> A that expose the
次いで、シリンダ孔８１Ａの内面を覆う下部電極８３を形成する。これにより、下部電極８３は、キャパシタ用プラグ７８の上面７８ａと接触する。
なお、第２の実施の形態では、先に説明したように、第２の層間絶縁膜８１の厚さの一例として１０００ｎｍ（この場合、下部電極８３の深さは１０００ｎｍ）を挙げたが、ＤＲＡＭの場合、高性能化のため、メモリセル領域に形成されるキャパシタ８６には大きな容量値が要求され、下部電極８３の表面積を大きくする必要がある。そのため、下部電極８３の高さは、２０００ｎｍ程度まで高く形成されることもある。
Next, the
In the second embodiment, as described above, an example of the thickness of the second
次いで、複数のシリンダ孔８１Ａに形成された下部電極８３の表面、及び第２の層間絶縁膜８１の上面８１ａを覆う容量絶縁膜８４を形成する。次いで、容量絶縁膜８４の表面を覆う上部電極８５を形成する。このとき、上部電極８５は、シリンダ孔８１Ａを埋め込まない厚さで形成する。
これにより、下部電極８３、容量絶縁膜８４、及び上部電極８５よりなり、かつキャパシタ用プラグ７８を介して、不純物拡散領域６２と電気的に接続されたキャパシタ８６が形成される。
Next, a
As a result, a
次いで、上部電極８５の表面に、キャパシタ８６が形成されたシリンダ孔８１Ａを埋め込むと共に、上面８７ａが平坦な面とされた第３の層間絶縁膜８７を形成する。具体的には、第３の層間絶縁膜８７としてシリコン酸化膜（ＳｉＯ２膜）を形成する。
なお、第２の実施の形態の場合、第１乃至第３の層間絶縁膜７７，８１，８７よりなる層間絶縁膜に、第１の実施の形態で説明したコンタクトホール２１が形成される。つまり、第１乃至第３の層間絶縁膜７７，８１，８７よりなる層間絶縁膜は、第１の実施の形態で説明した層間絶縁膜１５（図１１参照）に相当する膜である。
Next, a third
In the case of the second embodiment, the
また、第２の実施の形態では、第１乃至第３の層間絶縁膜７７，８１，８７よりなる層間絶縁膜の厚さを、層間絶縁膜１５と同じ厚さ（具体的には、１５００ｎｍ）に形成している。
また、第１乃至第３の層間絶縁膜７７，８１，８７となる絶縁膜は、純粋なシリコン酸化膜（ＳｉＯ２膜）に限定されない。例えば、第１乃至第３の層間絶縁膜７７，８１，８７を、ＢＰＳＧ膜や、ＳＯＤ法に形成された塗布系絶縁膜等の酸化シリコンを主成分とする絶縁膜を用いてもよい。
In the second embodiment, the thickness of the interlayer insulating film made up of the first to third
Further, the insulating films to be the first to third
次いで、第１の実施の形態の図１に示す工程と同様な手法により、キャパシタ用プラグ７８の上面８７ａを覆うエッチングストッパ膜１６を形成する。エッチングストッパ膜１６は、シリコン酸化膜（ＳｉＯ２膜）よりなる第１乃至第３の層間絶縁膜７７，８１，８７と比較して、ドライエッチングの速度の遅い絶縁膜である。
Next, the
エッチングストッパ膜１６としては、シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン酸窒化膜（ＳｉＯＮ膜）等を用いることが可能であるが、エッチングストッパ膜１６は、層間絶縁膜１５よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン炭化窒化膜（ＳｉＣＮ膜）に限定されない。また、エッチングストッパ膜１６に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。エッチングストッパ膜１６の厚さは、例えば、３０〜２００ｎｍとすることができる。
なお、第２の実施の形態では、第１の実施の形態と同様にエッチングストッパ膜１６としてシリコン炭化窒化膜（ＳｉＣＮ膜）を形成した場合を例に挙げて、以下の説明を行う。
As the
In the second embodiment, the following description will be given by taking as an example the case where a silicon carbonitride film (SiCN film) is formed as the
次いで、図１３Ａ及び図１３Ｂに示す工程では、第１の実施の形態で説明した図２に示す工程と同様な手法により、エッチングストッパ膜１６の上面１６ａに、エッチングストッパ膜１６の上面１６ａを露出する開口部１８Ａを有した第１のレジスト膜１８を形成する。
このとき、開口部１８Ａは、周辺回路領域に形成された配線１３の上面１３ａの上方に形成する。また、第１のレジスト膜１８は。メモリセル領域に形成されたエッチングストッパ膜１６の上面１６ａを覆うように形成する。開口部１８Ａの開口径Ｒ１は、例えば、１５０ｎｍとすることができる。
Next, in the process shown in FIGS. 13A and 13B, the
At this time, the
次いで、図１４Ａ及び図１４Ｂに示す工程では、第１の実施の形態で説明した図３に示す工程と同様な手法により、開口部１８Ａの下方に位置するエッチングストッパ膜１６を選択的にエッチングすることで、エッチングストッパ膜１６を貫通し、かつ側壁１６ｃが略垂直形状とされた第１の開口部１６Ａを形成する。
このとき、第１の開口部１６Ａは、その底面が第３の層間絶縁膜８７を露出するように形成する。第１の開口部１６Ａは、コンタクトホール２１（後述する図１５Ａ参照）の一部となる開口部である。
Next, in the process shown in FIGS. 14A and 14B, the
At this time, the
次いで、図１５Ａ及び図１５Ｂに示す工程では、エッチングストッパ膜１６（シリコン炭化窒化膜）よりも第１乃至第３の層間絶縁膜７７，８１，８７（シリコン酸化膜）がエッチングされやすい条件を用いた異方性エッチング（具体的には、ドライエッチング）により、エッチングストッパ膜１６を介して、配線１３の上面１３ａが露出するまで第１の開口部１６Ａの下方に位置するも第１乃至第３の層間絶縁膜７７，８１，８７をエッチングすることで、第２の開口部１５Ａを形成する。
これにより、エッチングストッパ膜１６を貫通する第１の開口部１６Ａと、第１の開口部１６Ａと一体形成され、かつ配線１３の上面１３ａを露出する第２の開口部１５Ａと、よりなるコンタクトホール２１が形成される。
Next, in the process shown in FIGS. 15A and 15B, the first to third
Thus, a contact hole including a
次いで、図１５Ａ及び図１５Ｂに示す工程において、平行平板型ＲＩＥ装置を用いた場合、上記ドライエッチングは、Ｃ４Ｆ６／Ａｒ／Ｏ２＝２５ｓｃｃｍ／１２００ｓｃｃｍ／２５ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝２０００Ｗ／３０００Ｗ、圧力が３０ｍＴｏｒｒの条件を用いて行なうことができる。 15A and 15B, when a parallel plate RIE apparatus is used, the dry etching is performed using C 4 F 6 / Ar / O 2 = 25 sccm / 1200 sccm / 25 sccm (gas type and flow rate), It can be performed using the conditions of source power / bias power = 2000 W / 3000 W and pressure of 30 mTorr.
上記エッチング条件を用いてドライエッチングを行うことで、第１の実施の形態の図４で説明したように、エッチングストッパ膜１６が庇状に張り出し、その下が横方向に広がる。
この結果、上記エッチング後において、コンタクトホール２１の上部を構成する第１の開口部１６Ａの側壁１６ｃは、略垂直形状を維持し、第２の開口部１５Ａには、ボーイング部２２が形成される。
よって、エッチングストッパ膜１６の第１の開口部１６Ａの開口径Ｒ３は、ボーイング部２２の開口径のうち、最も大きい開口径Ｒ４よりも小さくなる（Ｒ３＜Ｒ４）。
By performing dry etching using the above etching conditions, the
As a result, after the etching, the
Therefore, the opening diameter R 3 of the
図１５Ａに示す第１の開口部１６Ａの開口径Ｒ３が１６０ｎｍ、配線１３上に形成された第１乃至第３の層間絶縁膜７７，８１，８７の合計の厚さが１５００ｎｍで、かつ上記エッチング条件を用いて第１乃至第３の層間絶縁膜７７，８１，８７をドライエッチングした場合、ボーイング部２２の開口径Ｒ４は、２００ｎｍとなり、図１５Ａに示すコンタクトホール２１の深さは、１５００ｎｍとなる。
Opening diameter R 3 is 160nm of the
次いで、図１６Ａ及び図１６Ｂに示す工程では、第１の実施の形態の図５に示す工程と同様な手法により、図１５Ａ及び図１５Ｂに示す第１のレジスト膜１８を除去し、その後、配線１３の上面１３ａと接触し、かつ第１の開口部１６Ａを埋め込むように、コンタクトホール２１内に導電膜２３を成膜する。
具体的には、ＣＶＤ法により、導電膜２３として、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。
これにより、図１６Ａに示すように、ボーイング部２２にボイド２５が発生する。このボイド２５は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成される。また、図１６Ａ及び図１６Ｂに示すように、エッチングストッパ膜１６の上面１６ａにも導電膜２３が成膜される。
Next, in the process shown in FIGS. 16A and 16B, the first resist
Specifically, a titanium film (Ti film), a titanium nitride film (TiN film), and a tungsten film (W film) are sequentially formed as the
As a result, a void 25 is generated in the bowing
次いで、図１７Ａ及び図１７Ｂに示す工程では、第１の実施の形態で説明した図６に示す工程と同様な手法（具体的には、ＣＭＰ法）により、エッチングストッパ膜１６の上面１６ａよりも上方に形成された導電膜２３を研磨除去して、エッチングストッパ膜１６の上面１６ａを露出させる。
このとき、導電膜２３の研磨面（上面２７ａ）が、エッチングストッパ膜１６の上面１６ａに対して略面一となるように研磨を行なう。これにより、第１の開口部１６Ａ及び第２の開口部１５Ａよりなるコンタクトホール２１内に、導電膜２３よりなり、かつ上面２７ａがエッチングストッパ膜１６の上面１６ａに対して略面一とされたコンタクトプラグ２７が形成される。
Next, in the process shown in FIGS. 17A and 17B, the method (specifically, the CMP method) similar to the process shown in FIG. 6 described in the first embodiment is performed more than the
At this time, the polishing is performed so that the polishing surface (
なお、先に説明したように、ボイド２５は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成されているため、上記研磨後に、コンタクトプラグ２７の上面２７ａによりボイド２５が露出されることはない。
As described above, since the void 25 is formed below the
次いで、図１８Ａ及び図１８Ｂに示す工程では、第１の実施の形態で説明した図７〜図１１に示す工程と同様な処理を行なうことで、第１の配線層間絶縁膜３１と、第２の配線層間絶縁膜３２と、配線溝３５と、下地導電層３７及び銅膜３８よりなる銅配線３９と、キャップ絶縁膜４２と、を順次形成する。これにより、第２の実施の形態の半導体装置５０が製造される。
ボイド２５は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成されているため、銅配線３９と接触することはない。つまり、ヒロックによる短絡の発生を回避することができる。
Next, in the process shown in FIGS. 18A and 18B, the same process as the process shown in FIGS. 7 to 11 described in the first embodiment is performed, so that the first wiring
Since the void 25 is formed below the
なお、実際の半導体装置５０では、キャップ絶縁膜４２上に、銅配線３９と電気的に接続される配線やプラグ（共に図示せず）、層間絶縁膜（図示せず）、最上層に形成された配線（図示せず）を保護する図示していない保護膜（パッシベーション膜）等を形成する。
In the
上記説明したように、半導体装置５０として、キャパシタ８６の静電容量を増大させるために、深さの深い（具体的には、１５００ｎｍ）シリンダ孔８１Ａを有したＤＲＡＭを製造する場合、コンタクトプラグ２７が形成されるコンタクトホール２１のアスペクト比が高くなり、ボイド２５が発生しやすくなる。
As described above, when manufacturing a DRAM having a deep (specifically, 1500 nm)
一方、第２の実施の形態の半導体装置５０の製造方法によれば、コンタクトプラグ２７の上面２７ａによりボイド２５が露出されることがなくなるため、銅配線３９の上面３９ａに生じるヒロックによる短絡の発生を回避できる。これにより、ヒロックに起因する第２の実施の形態の半導体装置５０の歩留まりの低下を抑制できる。
また、上記銅配線３９の上面３９ａに生じるヒロックによる短絡の発生の回避を、低コストで、かつ簡便な方法で行なうことができる。
On the other hand, according to the method of manufacturing the
Further, it is possible to avoid occurrence of a short circuit due to hillocks generated on the
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.
具体的には、本発明は、例えば、図１９に示す構造とされた半導体装置９０を製造する場合にも適用可能である。
図１９は、本発明を適用可能な半導体装置の概略構成を示す断面図である。図１９において、図１１に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図１９を参照するに、半導体装置９０は、第１の実施の形態で説明した半導体装置１０（図１１参照）に設けられた絶縁膜１２及び配線１３を構成要素から除き、半導体基板１１の上面１１ａに直接層間絶縁膜１５を形成し、かつコンタクトプラグ２７の下端２７ｂと半導体基板１１の上面１１ａとを接触させたこと以外は、半導体装置１０と同様な構成とされている。
Specifically, the present invention can be applied to, for example, the manufacturing of the
FIG. 19 is a cross-sectional view showing a schematic configuration of a semiconductor device to which the present invention is applicable. In FIG. 19, the same components as those of the
Referring to FIG. 19, the
上記構成とされた半導体装置９０の製造方法は、半導体基板１１の上面１１ａに層間絶縁膜１５を形成する工程と、層間絶縁膜１５の上面１５ａに、層間絶縁膜１５よりもエッチング速度の遅いエッチングストッパ膜１６を形成する工程と、エッチングストッパ膜１６を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜１６のうち、半導体基板１１の上面１１ａと対向する部分をエッチングして、エッチングストッパ膜１６を貫通する第１の開口部１６Ａを形成する工程と、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜１６を介して、半導体基板１１の上面１１ａが露出するまで第１の開口部１６Ａの下方に位置する層間絶縁膜１５をエッチングすることで、第１の開口部１６Ａと共にコンタクトホール２１を構成する第２の開口部１５Ａを形成する工程と、下端２７ｂが半導体基板１１の上面１１ａと接触し、かつ第１の開口部１６Ａを埋め込むように、コンタクトホール２１内に導電膜を成膜することで、導電膜よりなるコンタクトプラグ２７を形成する工程と、エッチングストッパ膜１６の上面に、第１及び第２の配線層間絶縁膜３１，３２よりなる配線層間絶縁膜を形成する工程と、エッチングストッパ膜１６をストッパとする異方性エッチングにより、第１及び第２の配線層間絶縁膜３１，３２をエッチングすることで、コンタクトプラグ２７の上面２７ａ及びエッチングストッパ膜１６の上面を露出する配線溝３５を形成する工程と、電解メッキ法により、配線溝３５を埋め込むと共に、コンタクトプラグ２７の上面２７ａと接触する銅配線３９を形成する工程と、を含む。
The manufacturing method of the
半導体装置９０の製造方法は、半導体装置１０に設けられた絶縁膜１２及び配線１３を形成することなく、層間絶縁膜１５を半導体基板１１上（半導体基板１１の上面１１ａ）に直接形成し、エッチングストッパ膜１６のうち、半導体基板１１の上面１１ａと対向する部分を選択的にエッチングすることで第１の開口部１６Ａを形成し、第２の開口部を半導体基板１１の上面１１ａを露出するように形成し、コンタクトプラグ２７は、コンタクトプラグ２７の下端２７ｂが半導体基板１１の上面１１ａと接触するように形成するところが半導体装置１０の製造方法と異なるが、それ以外の工程については半導体装置１０の製造方法と同じである。
In the manufacturing method of the
このような方法により、半導体装置９０を製造した場合、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
When the
本発明は、半導体装置の製造方法に適用可能である。 The present invention is applicable to a method for manufacturing a semiconductor device.
１０，５０，９０…半導体装置、１１…半導体基板、１１ａ，１２ａ，１３ａ，１５ａ，１６ａ，２７ａ，３２ａ，３９ａ，５９ａ，６６ａ，７１ａ，７２ａ，７４ａ，７５ａ，７７ａ，７８ａ，８１ａ…上面、１２，５４…絶縁膜、１３…配線、１４…導電膜、１５…層間絶縁膜、１５Ａ…第２の開口部、１５ｂ，１６ｃ…側壁、１６…エッチングストッパ膜、１６Ａ…第１の開口部、１８…第１のレジスト膜、１８Ａ，３３Ａ，７４Ａ…開口部、２１…コンタクトホール、２２…ボーイング部、２３…導電膜、２５…ボイド、２７…コンタクトプラグ、２７ｂ…下端、３１…第１の配線層間絶縁膜、３２…第２の配線層間絶縁膜、３３…第２のレジスト膜、３５…配線溝、３５ａ…底面、３７…下地導電層、３７ａ…表面、３８…銅膜、３９…銅配線、４２…キャップ絶縁膜、５２…素子分離領域、５５…導電膜、５６…シリコン窒化膜、５７…ゲート絶縁膜、５８…ゲート電極、５９…キャップ絶縁膜、６２，６３…不純物拡散領域、６４…サイドウォール膜、６６…ゲート用層間絶縁膜、７１，７２，７５…プラグ、７４…層間絶縁膜、７７…第１の層間絶縁膜、７８…キャパシタ用プラグ、８１…第２の層間絶縁膜、８１Ａ…シリンダ孔、８３…下部電極、８４…容量絶縁膜、８５…上部電極、８６…キャパシタ、８７…第３の層間絶縁膜、Ｒ１，Ｒ２，Ｒ３，Ｒ４…開口径
DESCRIPTION OF
Claims (8)
前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第１の開口部を形成する工程と、
前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第１の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第１の開口部と共にコンタクトホールを構成する第２の開口部を形成する工程と、
前記配線の上面と接触し、かつ前記第１の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、
前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、
前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、
電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming an interlayer insulating film covering the wiring formed on the semiconductor substrate via the insulating film;
Forming an etching stopper film having an etching rate slower than that of the interlayer insulating film on the upper surface of the interlayer insulating film;
Etching the portion of the etching stopper film facing the wiring by anisotropic etching that selectively etches the etching stopper film to form a first opening that penetrates the etching stopper film When,
Positioned below the first opening until the upper surface of the wiring is exposed through the etching stopper film by anisotropic etching using conditions that allow the interlayer insulating film to be etched more easily than the etching stopper film. Etching the interlayer insulating film to form a second opening that constitutes a contact hole together with the first opening;
Forming a contact plug made of the conductive film by forming a conductive film in the contact hole so as to contact the upper surface of the wiring and fill the first opening;
Forming a wiring interlayer insulating film on the upper surface of the etching stopper film;
Etching the wiring interlayer insulating film by anisotropic etching using the etching stopper film as a stopper to form a wiring groove exposing the upper surface of the contact plug and the upper surface of the etching stopper film;
A step of embedding the wiring groove by electrolytic plating and forming a copper wiring in contact with the upper surface of the contact plug;
A method for manufacturing a semiconductor device, comprising:
前記エッチングストッパ膜のうち、前記半導体基板の上面と対向する部分を選択的にエッチングすることで前記第１の開口部を形成し、
前記第２の開口部を前記半導体基板の上面を露出するように形成し、
前記コンタクトプラグは、該コンタクトプラグの下端が前記半導体基板の上面と接触するように形成することを特徴とする請求項１記載の半導体装置の製造方法。 Without forming the insulating film and the wiring, forming the interlayer insulating film directly on the semiconductor substrate,
The first opening is formed by selectively etching a portion of the etching stopper film facing the upper surface of the semiconductor substrate,
Forming the second opening so as to expose the upper surface of the semiconductor substrate;
2. The method of manufacturing a semiconductor device according to claim 1, wherein the contact plug is formed so that a lower end of the contact plug is in contact with an upper surface of the semiconductor substrate.
前記エッチングストッパ膜として、シリコン炭化窒化膜、シリコン窒化膜、及びシリコン酸窒化膜のうち、少なくとも１種よりなる膜を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。 A silicon oxide film is formed as the interlayer insulating film,
3. The method of manufacturing a semiconductor device according to claim 1, wherein a film made of at least one of a silicon carbonitride film, a silicon nitride film, and a silicon oxynitride film is formed as the etching stopper film.
前記電解メッキ法により、前記下地導電層の表面に、前記配線溝を埋め込む銅膜を形成する工程と、を含むことを特徴とする請求項１ないし４のうち、いずれか1項記載の半導体装置の製造方法。 The step of forming the copper wiring includes the step of forming a base conductive layer that covers the inner surface of the wiring groove;
5. A semiconductor device according to claim 1, further comprising: forming a copper film that fills the wiring groove on a surface of the base conductive layer by the electrolytic plating method. Manufacturing method.
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