JP2012114610A

JP2012114610A - 電子回路

Info

Publication number: JP2012114610A
Application number: JP2010260839A
Authority: JP
Inventors: Eisaku Ito; 栄作伊藤; Yasuhiro Kitagawa; 康弘北川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-11-24
Filing date: 2010-11-24
Publication date: 2012-06-14

Abstract

【課題】スイッチ回路におけるリーク電流を低減すること。
【解決手段】本電子回路は、一端がそれぞれの入力端子ＡＮ１〜ＡＮｎに接続され、他端が共通の出力端子ＯＵＴに接続された複数のスイッチ回路ＳＷ１〜ＳＷｎであって、入力端子ＡＮｉと出力端子ＯＵＴとの間に直列に接続された第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂを含む複数のスイッチ回路ＳＷ１〜ＳＷｎと、第１スイッチＳＷｉａと第２スイッチＳＷｉｂとの中間に位置する中間ノードＭｉに対し、出力端子ＯＵＴの電圧を供給する電圧供給回路２０と、を備えることを特徴とする。
【選択図】図１

Description

本発明は、スイッチ回路を含む電子回路に関する。

複数のアナログ入力端子からの入力信号を、１つのアナログデジタル変換回路（ＡＤＣ：Analog Digital Converter）において変換する電子回路が知られている。各入力端子とＡＤＣとの間にはそれぞれスイッチ回路が設けられ、スイッチ回路のオンまたはオフを切り替えることにより、任意の入力端子からの信号をＡＤＣへと入力することができる。各スイッチ回路は直列に接続された２つのスイッチを含み、スイッチ回路がオフ状態にあるとき、当該２つのスイッチの中間ノードは、予め定められた電位（例えば、接地電位）に設定される。

特開２０１０−４１２７９号公報

従来のスイッチ回路では、オフ状態にあるスイッチ回路の中間ノードが予め定められた電位に設定されているため、各スイッチ回路に共通の出力端子との間で電位差が生じ、リーク電流が発生してしまう場合があった。

本発明は上記課題に鑑みなされたものであり、スイッチ回路におけるリーク電流を低減することを目的とする。

本電子回路は、一端がそれぞれの入力端子に接続され、他端が共通の出力端子に接続された複数のスイッチ回路であって、前記入力端子と前記出力端子との間に直列に接続された第１スイッチ及び第２スイッチを含む複数のスイッチ回路と、前記第１スイッチと前記第２スイッチとの中間に位置する中間ノードに対し、前記出力端子の電圧を供給する電圧供給回路と、を備えることを特徴とする。

本電子回路によれば、スイッチ回路におけるリーク電流を低減することができる。

図１は、実施例１に係る電子回路の基本構成を示す図である。図２は、実施例１に係る電子回路の動作を説明する図である。図３は、比較例に係る電子回路の動作を説明する図である。図４は、実施例１に係る電子回路の具体的構成を示す図である。図５は、ボルテージフォロワ回路の詳細な構成を示す図である。

図１は、実施例１に係る電子回路の基本構成を示す図である。実施例１に係る電子回路は、複数のアナログ入力端子ＡＮ１〜ＡＮｎを備えている。アナログ入力端子ＡＮ１〜ＡＮｎには、例えばセンサからの信号が入力される。アナログ入力端子ＡＮ１〜ＡＮｎの後段には、それぞれスイッチ回路ＳＷ１〜ＳＷｎが設けられている。スイッチ回路ＳＷ１〜ＳＷｎの出力は、共通のＡＤＣ（アナログデジタル変換回路）１０に入力されている。ＡＤＣ１０は、入力されたアナログ信号をデジタル信号に変換し、内部回路へと出力する。スイッチ回路ＳＷ１〜ＳＷｎに共通の出力端子をＯＵＴで図示する。出力端子ＯＵＴには、電圧供給回路２０が接続されている。電圧供給回路２０の機能については後述する。

各スイッチ回路ＳＷ１〜ＳＷｎは、入力端子ＡＮｎと出力端子ＯＵＴとの間に直列に接続された第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂを含む（ただし、ｉは１以上ｎ以下の整数。以下の説明においても同じ）。各スイッチ回路ＳＷ１〜ＳＷｎにおける第１スイッチＳＷｉａと第２スイッチＳＷｉｂとの中間ノードをＭｉで図示する。中間ノードＭｉには、第３スイッチＳＷｉｃが接続されている。第３スイッチＳＷｉｃの他端は、電圧供給回路２０に接続されている。スイッチ回路ＳＷ１〜ＳＷｎには、入力端子ＡＮ１〜ＡＮｎからサージ（例えば、外来ノイズによる電圧変動）が入力される場合がある。このとき、第３スイッチＳＷｉｃを介してスイッチ回路ＳＷｉからサージを逃すことで、出力端子ＯＵＴへのサージの影響を抑制することができる。第１スイッチＳＷｉａ、第２スイッチＳＷｉｂ、及び第３スイッチＳＷｉｃは、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いて実現することができる。

各スイッチ回路ＳＷ１〜ＳＷｎの動作は、スイッチ制御回路３０により制御される。第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂがオンであるとき、スイッチ回路ＳＷｉはオン状態にあり、第３スイッチＳＷｉｃはオフに設定される。第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂがオフであるとき、スイッチ回路ＳＷｉはオフ状態にあり、第３スイッチＳＷｉｃはオンに設定される。このように、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂと、第３スイッチＳＷｉｃとは、互いに相補的にオンまたはオフに設定される。また、スイッチ制御回路３０は、複数のスイッチ回路ＳＷ１〜ＳＷｎのうち一のスイッチ回路をオン状態とし、他の残りのスイッチ回路をオフ状態とする。これにより、入力端子ＡＮ１〜ＡＮｎのうち任意の端子からの入力信号を、ＡＤＣ１０に入力することができる。

電圧供給回路２０は、複数のスイッチ回路ＳＷ１〜ＳＷｎのうちオフ状態にあるスイッチ回路ＳＷｉの中間ノードＭｉに対し、出力端子ＯＵＴの電圧を供給する。また、電圧供給回路２０は、各中間ノードＭｉからのサージが出力端子ＯＵＴの側へ伝達されることを抑制する。これにより、オフ状態にあるスイッチ回路ＳＷｉｃの中間ノードＭｉの電位は、出力端子ＯＵＴの電位と実質的に同じに設定される。

図２は、実施例１に係る電子回路の動作を説明する図であり、図３はその比較例を示す図である。図２及び図３共に、スイッチ回路ＳＷ１〜ＳＷｎのうちスイッチ回路ＳＷ１がオン状態にある場合を示している。図３の比較例では、電圧供給回路２０が設けられておらず、第３スイッチＳＷｉｃの一端が接地されている。その他の構成は図２と同様である。図２及び図３に示すように、共通の出力端子ＯＵＴの電位は、入力端子ＡＮ１からの入力信号に基づく電位となっている。この電位をＶ１で示す。

図３に示すように、比較例では第３スイッチＳＷｉｃの一端が接地されているため、オフ状態にあるスイッチ回路ＳＷ２〜ＳＷｎの中間ノードＭ２〜Ｍｎの電位は、それぞれ接地電位Ｖｓｓとなる。これにより、オフ状態にあるスイッチ回路の入力端子ＡＮ２〜ＡＮｎからサージが入力された場合でも、接地からサージを逃がすことにより、出力端子ＯＵＴへのサージの影響を抑制することができる。一方で、中間ノードＭ２〜Ｍｎを接地した場合、中間ノードＭ２〜Ｍｎと出力端子ＯＵＴとの間に電位差（Ｖ１−Ｖｓｓ）が生じてしまう。このとき、第２スイッチＳＷ２ｂ〜ＳＷｎｂはオフとなっているが、スイッチ（ＭＯＳＦＥＴ）の性質上電流を完全に遮断することは難しいため、第２スイッチＳＷ２ｂ〜ＳＷｎｂを介してリーク電流Ｉ２〜Ｉｎが流れてしまう。その結果、出力端子ＯＵＴの電位が変化し、入力信号が正しく伝達されない場合がある。このようなリーク電流の経路は、入力端子の数ｎより１少ない「ｎ―１」の数だけ存在するため、入力端子の数が増えるほど増加してしまう。第３スイッチＳＷｉｃの一端を接地以外の所定の電圧（例えば、電源電圧）に接続した場合も、同様にリーク電流が生じてしまう。

これに対し実施例１では、図２に示すように、第３スイッチＳＷｉｃの一端が電圧供給回路２０に接続されているため、オフ状態にあるスイッチ回路ＳＷ２〜ＳＷｎの中間ノードＭ２〜Ｍｎには、出力端子ＯＵＴの電圧が供給される。これにより、中間ノードＭ２〜Ｍｎの電位はＶ１となるため、出力端子ＯＵＴとの間で実質的に電位差が生じなくなる。これにより、第２スイッチＳＷ２ｂ〜ＳＷｎｂを介してリーク電流が流れることを抑制することができ、入力端子数が増加した場合でもリーク電流の増大を抑制することができる。また、電圧供給回路２０は、中間ノードＭ２〜Ｍｎから出力端子ＯＵＴへのサージの伝達を抑制する。これにより、オフ状態にあるアナログ入力端子ＡＮ２〜ＡＮｎからサージが入力された場合でも、図２の場合と同様に出力端子ＯＵＴへのサージの影響を抑制することができる。

図４は、実施例１に係る電子回路の具体的構成を示す図である。各スイッチ回路ＳＷ１〜ＳＷｎにおける第１スイッチＳＷｉａは、ソース端子及びドレイン端子が共通に接続されたＰ型トランジスタＰｉａ及びＮ型トランジスタＮｉａを含むゲートにより実現されている。同様に、第２スイッチＳＷｉｂは、ソース端子及びドレイン端子が共通に接続されたＰ型トランジスタＰｉｂ及びＮ型トランジスタＮｉｂを含むゲートにより実現されている。同様に、第３スイッチＳＷｉｃは、ソース端子及びドレイン端子が共通に接続されたＰ型トランジスタＰｉｃ及びＮ型トランジスタＮｉｃを含むゲートにより実現されている。

ＡＤＣ１０は、サンプルホールド回路１１、比較回路１２、Ｄ／Ａコンバータ１３、逐次比較レジスタ１４、及びデータレジスタ１５を含む。サンプルホールド回路１１の入力端子は、スイッチ回路の共通の出力端子ＯＵＴに接続されている。サンプルホールド回路１１は、入力と出力との間に直列に接続された第４スイッチＳＷ４と、第４スイッチＳＷ４に対し並列に接続され他端が接地されたキャパシタＣ１とを含む。サンプルホールド回路１１は、所定の周期で、スイッチ回路ＳＷ１〜ＳＷｎから入力される信号のサンプリングを行う。

比較回路１２は、サンプルホールド回路１１の出力信号と、Ｄ／Ａコンバータ１３からの出力信号とを比較し、比較結果を逐次比較レジスタ１４へ出力する。Ｄ／Ａコンバータ１３は、電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間電圧のうち、参照電圧として使用される所定の電圧を出力する。逐次比較レジスタ１４は、比較回路１２における比較結果を保持し、データレジスタ１５へと出力する。データレジスタ１５は、入力されたアナログ信号の最終的な変換結果であるデジタル信号を保持し、内部回路に繋がるデータバス１６へと出力する。

スイッチ制御回路３０は、Ａ／Ｄ制御レジスタ３２及びデコーダ３４を含む。Ａ／Ｄ制御レジスタ３２は、クロック信号ＣＬＫに基づき、アナログデジタル変換を制御するための制御信号を出力する。デコーダ３４は、Ａ／Ｄ制御レジスタからの制御信号をデコードし、スイッチ回路ＳＷ１〜ＳＷｎのそれぞれに対しハイレベルまたはローレベルのいずれかの信号を出力する。デコーダ３４からの信号は、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂのＮ型トランジスタ（Ｎｉａ、Ｎｉｂ）のゲートと、第３スイッチＳＷｉｃのＰ型トランジスタ（Ｐｉｃ）のゲートに入力される。また、デコーダ３４からの信号は、各スイッチ回路に設けられたインバータＩＮＶ１〜ＩＮＶｎにより反転される。当該反転信号は、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂのＰ型トランジスタ（Ｐｉａ、Ｐｉｂ）のゲートと、第３スイッチＳＷｉｃのＮ型トランジスタ（Ｎｉｃ）のゲートに入力される。これにより、スイッチ制御回路３０は、第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂと、第３スイッチＳＷｉｃとを相補的にオンまたはオフに設定することができる。

本実施例では、電圧供給回路２０がボルテージフォロワ回路２２を含む。ボルテージフォロワ回路２２は、自身の正相入力端子（入力端子）がスイッチ回路ＳＷ１〜ＳＷｎの共通の出力端子ＯＵＴに接続され、自身の出力端子が自身の逆相入力端子に接続されている。これにより、ボルテージフォロワ回路２２は、正相入力端子への入力電圧と同じ大きさの電圧を出力する。

図５は、ボルテージフォロワ回路の詳細な構成を示す図である。ボルテージフォロワ回路２２は、差動増幅部２４、増幅部２６、及びバイアス部２８を含む。差動増幅部２４は、２つの入力信号の差動増幅を行うためのＮ型トランジスタＮ１及びＮ２を含む。トランジスタＮ１及びＮ２は、ソース端子が共通に接続されており、トランジスタＮ１のゲート端子には正相入力信号Ｖｉｎが、トランジスタＮ２のゲート端子には逆相入力信号Ｖｏｕｔが入力されている。トランジスタＮ１及びトランジスタＮ２のドレイン端子は、それぞれＰ型トランジスタＰ１及びＰ２を介して電源電圧Ｖｄｄに接続されている。Ｐ型トランジスタＰ１及びＰ２のゲート端子同士は接続され、さらにＮ型トランジスタＮ２のドレイン端子と接続されている。Ｐ型トランジスタＰ１及びＰ２は、それぞれＮ型トランジスタＮ１及びＮ２に直列の負荷抵抗として機能する。また、ゲート端子に正相信号が入力されるＮ型トランジスタＮ１のドレイン端子の電位が、差動増幅部２４の出力となっている。

増幅部２６は、電源電圧Ｖｄｄとボルテージフォロワ回路の出力端子Ｖｏｕｔとの間に接続されたＰ型トランジスタＰ３を含む。Ｐ型トランジスタＰ３のゲート端子には、差動増幅部２４の出力端子が接続され、差動増幅部２４により得られた差動信号が増幅部２６により増幅されて出力端子Ｖｏｕｔより出力される。バイアス部２８は、共通の制御信号Ｖｂｉａｓにより駆動されるＮ型トランジスタＮ３及びＮ４を含む。Ｎ型トランジスタＮ３のドレイン端子は、差動増幅部２４におけるＮ型トランジスタＮ１及びＮ２の共通のソース端子に接続され、Ｎ型トランジスタＮ３のソース端子は接地されている。Ｎ型トランジスタＮ４のドレイン端子は、増幅部２６におけるＰ型トランジスタＰ３のドレイン端子に接続され、Ｎ型トランジスタＮ４のソース端子は接地されている。バイアス部２８は、差動増幅部２４及び増幅部２６に対し、制御信号Ｖｂｉａｓに基づくバイアス電圧を供給する。以上の構成により、ボルテージフォロワ回路２２は、出力端子ＯＵＴの電圧をスイッチ回路ＳＷ１〜ＳＷｎの中間ノードＭ１〜Ｍｎに供給すると共に、中間ノードＭ１〜Ｍｎから出力端子ＯＵＴへのサージ（ノイズ）の伝達を抑制する。サージの抑制は、ボルテージフォロワ回路２２がサージのピークを平滑化することにより実現することができる。

以上のように、実施例１に係る電子回路は、オフ状態にあるスイッチ回路の中間ノードＭｉに対し出力端子ＯＵＴの電圧を供給する電圧供給回路２０を備えている。これにより、中間ノードＭｉと出力端子ＯＵＴとの間の電位差を低減し、オフ状態にあるスイッチ回路ＳＷｉにおけるリーク電流を低減することができる。実施例１では、電圧供給回路２０としてボルテージフォロワ回路２２を用いる例について説明したが、電圧供給回路２０は上記の機能を有するものであれば、実施例１に示した以外の形態であってもよい。また、ボルテージフォロワ回路２２の具体的構成も、図５に示した形態に限定されるものではない。例えば、非使用時における消費電力を低減するために、電源オフ機能付きのボルテージフォロワ回路を用いてもよい。

また、実施例１では、出力端子ＯＵＴの電圧を中間ノードＭｉに供給することにより、中間ノードＭｉの電位が出力端子ＯＵＴの電位と実質的に同じになる旨の説明を行ったが、両者の電位は厳密には同じでなくともよい。すなわち、オフ状態にあるスイッチ回路ＳＷｉの中間ノードＭｉと出力端子ＯＵＴとの間の電位差が、信号に影響を与えるリーク電流が生じない程度に十分に小さくなっていればよい。このとき、電圧供給回路２０として、上記の許容範囲内の電圧が出力される簡易な回路構成を用いてもよい。ただし、リーク電流を低減するためには、中間ノードＭｉと出力端子ＯＵＴとの間の電位差はなるべく小さい方が好ましく、両者の電位が同じであることがさらに好ましい。

また、実施例１では、スイッチ回路ＳＷ１〜ＳＷｎの後段にアナログデジタル変換回路（ＡＤＣ）を設けた例について説明したが、スイッチ回路ＳＷ１〜ＳＷｎの出力端子ＯＵＴは、ＡＤＣ以外の回路に接続されていてもよい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０アナログデジタル変換回路（ＡＤＣ）
２０電圧供給回路
２２ボルテージフォロワ回路
３０スイッチ制御回路
ＡＮ入力端子
ＯＵＴ出力端子
ＳＷｉスイッチ回路
ＳＷｉａ第１スイッチ
ＳＷｉｂ第２スイッチ
ＳＷｉｃ第３スイッチ

Claims

一端がそれぞれの入力端子に接続され、他端が共通の出力端子に接続された複数のスイッチ回路であって、前記入力端子と前記出力端子との間に直列に接続された第１スイッチ及び第２スイッチを含む複数のスイッチ回路と、
前記第１スイッチと前記第２スイッチとの中間に位置する中間ノードに対し、前記出力端子の電圧を供給する電圧供給回路と、
を備えることを特徴とする電子回路。
前記電圧供給回路は、前記中間ノードから前記出力端子へのサージの伝達を抑制することを特徴とする請求項１に記載の電子回路
前記電圧供給回路はボルテージフォロワ回路を含み、
前記ボルテージフォロワ回路の入力端子は前記出力端子に接続され、前記ボルテージフォロワ回路の出力端子は前記複数のスイッチ回路のそれぞれの前記中間ノードに接続されていることを特徴とする請求項１または２に記載の電子回路。
前前記複数のスイッチ回路のうち一のスイッチ回路における前記第１スイッチ及び前記第２スイッチをオン状態とし、他のスイッチ回路における前記第１スイッチ及び前記第２スイッチをオフ状態とするスイッチ制御回路を備え、
前記電圧供給回路は、前記他のスイッチ回路における前記中間ノードに対し、前記出力端子の電圧を供給することを特徴とする請求項１〜３のいずれかに記載の電子回路。
前記出力端子に接続されたアナログデジタル変換回路を備え、
前記入力端子はアナログ入力端子を含むことを特徴とする請求項１から４のいずれかに記載の電子回路。