JP2012069767A - Group iii-v compound semiconductor epitaxial wafer and manufacturing method thereof - Google Patents
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- 150000001875 compounds Chemical class 0.000 title claims abstract 9
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- 239000013078 crystal Substances 0.000 claims abstract 2
- 239000002019 doping agent Substances 0.000 claims abstract 2
- 238000007689 inspection Methods 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims abstract 2
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Abstract
【課題】オン抵抗やリーク電流を低減したＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板上に、少なくとも、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層、ＩｎＧａＡｓ層からなるチャネル層、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層、ノンドープ又は低濃度ｎ型不純物を含有するＡｌＧａＡｓ層からなるショットキー層、Ｓｅ又はＴｅをドーパントとしたｎ型不純物を含有するＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）からなるコンタクト層を積層したＨＥＭＴ構造を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハにおいて、その表面清浄度検査におけるＨａｚｅ値が５００ｐｐｍ以下であるものである。
【選択図】図１A III-V compound semiconductor epitaxial wafer with reduced on-resistance and leakage current is provided.
An electron supply layer comprising at least a GaAs layer, a buffer layer comprising an AlGaAs layer, a channel layer comprising an InGaAs layer, an AlGaAs layer containing an n-type impurity, an InGaP layer, or a Si planar doped layer on a single crystal substrate. A Schottky layer comprising an AlGaAs layer containing non-doped or low-concentration n-type impurities, and an In x Ga (1-x) As layer containing n-type impurities using Se or Te as a dopant (where 0 <x <1) In the III-V group compound semiconductor epitaxial wafer having a HEMT structure in which contact layers made of these are stacked, the Haze value in the surface cleanliness inspection is 500 ppm or less.
[Selection] Figure 1
Description
本発明は、ＩＩＩ−Ｖ族化合物半導体からなる高電子移動度トランジスタ用のＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ及びその製造方法に関するものである。 The present invention relates to a group III-V compound semiconductor epitaxial wafer for a high electron mobility transistor made of a group III-V compound semiconductor and a method for producing the same.
ＧａＡｓを中心とするＩＩＩ−Ｖ族化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ ｅｌｅｃｔｏｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）は、超高速、高周波動作の観点から光通信システムの信号処理回路等の高速デジタル回路、携帯電話、無線ＬＡＮ等の無線通信機器の送信／受信信号の切り替えや内蔵アンテナと外部アンテナの切り替えに使用される。また低雑音の観点から、マイクロ波、又は、ミリ波帯で使用される低雑音増幅器への使用も期待されている。 A high electron mobility transistor (HEMT) using a III-V group compound semiconductor centered on GaAs is a high-speed digital circuit such as a signal processing circuit of an optical communication system from the viewpoint of ultra-high speed and high-frequency operation, Used for switching transmission / reception signals of wireless communication devices such as mobile phones and wireless LANs, and switching between built-in antennas and external antennas. From the viewpoint of low noise, it is also expected to be used for a low noise amplifier used in a microwave or millimeter wave band.
ＨＥＭＴは、従来から使用されている電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に対しより高速動作ができるように電子を供給する領域（電子供給層）と電子が走行する領域（チャネル層又は電子走行層）を分離した構造となっている。更に、チャネル層と電子供給層は、材料が異なるためバンドギャップ、電子親和力が異なり、これらのヘテロ接合界面には伝導帯不連続が生じ、一種の量子井戸が形成される。ここに電子が有効的に閉じこめられ、いわゆる二次元電子ガスが形成される。二次元電子ガスが存在するチャネル側にはイオン化不純物が存在しないため、低温から室温にわたって、より高い移動度を示すことができる。 The HEMT is a region that supplies electrons (electron supply layer) and a region where electrons travel (channel layer or electron travel) so that a field effect transistor (FET) can be operated at a higher speed. The layer is separated. Furthermore, since the channel layer and the electron supply layer are made of different materials, they have different band gaps and electron affinities. A conduction band discontinuity occurs at the heterojunction interface, and a kind of quantum well is formed. Here, electrons are effectively confined, and so-called two-dimensional electron gas is formed. Since there are no ionized impurities on the channel side where the two-dimensional electron gas exists, higher mobility can be exhibited from low temperature to room temperature.
一方、これまでのＦＥＴは、電子供給層内を電子が走行するために電子を供給する不純物濃度が高くなるにつれ、その不純物が電子走行の障害となり、電子の走行速さ（移動度）を低下させることから電子濃度を高くすることが困難であった。それは、電子濃度の低下を招く要因になり、層内のオン抵抗を高め、消費電力を増幅させる要因となっていた。 On the other hand, in conventional FETs, as the concentration of impurities supplying electrons increases because electrons travel in the electron supply layer, the impurities become obstacles to electron travel, and the traveling speed (mobility) of electrons decreases. Therefore, it is difficult to increase the electron concentration. This is a factor that causes a decrease in electron concentration, increases the on-resistance in the layer, and amplifies power consumption.
ＨＥＭＴの基本構造は、図１に示すように、単結晶基板（半絶縁性のＧａＡｓ基板）１上に、電流リークを防止し、歪を緩衝するためのバッファ層２、電子が走行するチャネル層（電子走行層）３、電子を供給する電子供給層４、ショットキー電極と接し耐圧をとるためのショットキー層５、更にその上に電極となる金属との接触抵抗を小さくするためにｎ型のキャリアを高濃度にドープしたコンタクト層６を順に積層したものである。
As shown in FIG. 1, the basic structure of the HEMT includes a
バッファ層２は、ノンドープのＧａＡｓ層とＡｌxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）を交互にそれぞれ数ｎｍ〜数十ｎｍ積層してなる。チャネル層３は、ＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）からなる。但し、ＩｎＧａＡｓ層はＧａＡｓに格子整合が不可であるため格子緩和が発生しない程度の組成、膜厚が用いられる。電子供給層４は、高濃度のｎ型ＡｌxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）を数十ｎｍ、若しくはＳｉプレナードープ層が積層されてなり、ショットキー層５は、ノンドープ若しくは低濃度のｎ型ＡｌxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）を数十ｎｍ積層してなる。コンタクト層６としては、高濃度にＳｉをドーパントしたｎ型ＧａＡｓ層若しくは、近年ではより接触抵抗を下げるためにＴｅ又はＳｅをドーパントしたｎ型ＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）を用いることもある。
The
これらＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハは、固体或いは液状の有機金属原料をガス化して供給し、昇温した基板上で熱分解、化学反応させて、その上に薄膜結晶をエピタキシャル成長させる手法（ＭＯＣＶＤ法）と、超真空中で結晶の構成元素をそれぞれ別々のルツボから蒸発させ、分子線の形で昇温させた基板上に供給し、その上に薄膜結晶をエピタキシャル成長させる手法（ＭＢＥ法）によって製造される。 These III-V compound semiconductor epitaxial wafers are a method (MOCVD) in which a solid or liquid organometallic raw material is gasified and supplied, thermally decomposed and chemically reacted on a heated substrate, and a thin film crystal is epitaxially grown thereon. Method) and a method (MBE method) in which the constituent elements of the crystal are evaporated from separate crucibles in an ultra-vacuum and supplied on a substrate heated in the form of a molecular beam, and a thin-film crystal is epitaxially grown thereon. Manufactured.
コンタクト抵抗を下げるために、コンタクト層にＴｅ若しくはＳｅをドーパントしたｎ型のＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）を適用した場合、製造装置炉内にＴｅ又はＳｅがメモリーとして残留し、次にＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを製造するに際し、単結晶基板上からバッファ層にＴｅ若しくはＳｅが混入する問題がある。Ｔｅ、Ｓｅは電子を供給する不純物ドーパントであるため、本来電流が流れてはいけないバッファ層に電流が流れることになり、オン抵抗の増大、オフ状態での電流リーク等が発生する。更にコンタクト層に、高濃度Ｓｉをドーパントしたｎ型のＧａＡｓ層を適用した場合においても、バッファ層膜厚が薄い場合、エピタキシャル層と単結晶基板との界面にチャージされた不純物の影響により上述した問題が発生する。 In order to reduce the contact resistance, when an n-type In x Ga (1-x) As layer (where 0 <x <1) doped with Te or Se is applied to the contact layer, Te or Se in the manufacturing apparatus furnace. Remains as a memory, and when manufacturing a III-V compound semiconductor epitaxial wafer, Te or Se is mixed into the buffer layer from the single crystal substrate. Since Te and Se are impurity dopants that supply electrons, current flows through the buffer layer where current should not flow, resulting in an increase in on-resistance, current leakage in the off state, and the like. Further, even when an n-type GaAs layer doped with high-concentration Si is applied to the contact layer, if the buffer layer thickness is small, the above-described effect is caused by the effect of impurities charged at the interface between the epitaxial layer and the single crystal substrate. A problem occurs.
コンタクト抵抗を下げるためにＴｅ若しくはＳｅをドーパントしたｎ型のＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）において、Ｔｅ若しくはＳｅのドーピング効率を高める必要がある。更に、Ｔｅ、Ｓｅのドーパントは、基板温度が低いほどドーピング効率が高くなるが、一方ＩｎＧａＡｓ層の成膜材料となるＴＭＧ（トリメチルガリウム）、ＴＥＧ（トリエチルガリウム）、ＴＭＩ（トリメチルインジウム）、ＴＥＩ（トリエチルインジウム）といった有機金属材料は、基板温度が低くなるにつれｐ型ドーパントとなるカーボンが自然に混入される。これにより過剰のＴｅ、Ｓｅをドーピングする必要が発生し、Ｔｅ、Ｓｅドーパントの供給が増大し、Ｔｅ、Ｓｅのメモリーが高まってしまう。 In order to reduce the contact resistance, it is necessary to increase the doping efficiency of Te or Se in the n-type In x Ga (1-x) As layer (where 0 <x <1) doped with Te or Se. Furthermore, Te and Se dopants have higher doping efficiency as the substrate temperature is lower, while TMG (trimethyl gallium), TEG (triethyl gallium), TMI (trimethyl indium), and TEI (deposition materials for the InGaAs layer) are used. Organometallic materials such as triethylindium are naturally mixed with carbon as a p-type dopant as the substrate temperature decreases. Accordingly, it is necessary to dope excessive Te and Se, and the supply of Te and Se dopants increases, and the memory of Te and Se increases.
そこで、本発明の目的は、オン抵抗やリーク電流を低減したＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ及びその製造方法を提供することにある。 Accordingly, an object of the present invention is to provide a III-V group compound semiconductor epitaxial wafer with reduced on-resistance and leakage current, and a method for manufacturing the same.
この目的を達成するために創案された本発明は、単結晶基板上に、少なくとも、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層、ＩｎＧａＡｓ層からなるチャネル層、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層、ノンドープ又は低濃度ｎ型不純物を含有するＡｌＧａＡｓ層からなるショットキー層、Ｓｅ又はＴｅをドーパントとしたｎ型不純物を含有するＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）からなるコンタクト層を積層したＨＥＭＴ構造を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハにおいて、その表面清浄度検査におけるＨａｚｅ値が５００ｐｐｍ以下であるＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハである。 The present invention, which was created to achieve this object, includes at least a GaAs layer, a buffer layer made of an AlGaAs layer, a channel layer made of an InGaAs layer, an AlGaAs layer containing an n-type impurity, or an InGaP layer on a single crystal substrate. Alternatively, an electron supply layer made of a Si planar doped layer, a Schottky layer made of an AlGaAs layer containing non-doped or low-concentration n-type impurities, or In x Ga (1-x) containing n-type impurities with Se or Te as a dopant. A III-V compound semiconductor having a HEMT structure in which a contact layer composed of an As layer (where 0 <x <1) is laminated and having a Haze value of 500 ppm or less in the surface cleanliness test It is an epitaxial wafer.
Ｈａｚｅ値の制御は成長炉のヒータ設定温度によって行われると良い。 The control of the haze value may be performed by the heater set temperature of the growth furnace.
前記ＨＥＭＴ構造上に、ＨＢＴ構造を積層したＢｉＦＥＴ構造を有しており、前記ＨＥＭＴ構造の前記バッファ層、前記ＨＢＴ構造のコンタクト層にも適用されると良い。 It has a BiFET structure in which an HBT structure is stacked on the HEMT structure, and may be applied to the buffer layer of the HEMT structure and the contact layer of the HBT structure.
また本発明は、これらＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハの製造方法であって、ＭＯＣＶＤ法若しくはＭＢＥ法を用いて製造するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハの製造方法である。 Moreover, this invention is a manufacturing method of these III-V compound semiconductor epitaxial wafers, Comprising: It is a manufacturing method of the III-V compound semiconductor epitaxial wafer manufactured using MOCVD method or MBE method.
本発明によれば、オン抵抗やリーク電流を低減することができる。 According to the present invention, on-resistance and leakage current can be reduced.
以下、本発明の好適な実施の形態を説明する。 Hereinafter, preferred embodiments of the present invention will be described.
本発明に係るＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハは、単結晶基板上に、少なくとも、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層、ＩｎＧａＡｓ層からなるチャネル層、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層、ノンドープ又は低濃度ｎ型不純物を含有するＡｌＧａＡｓ層からなるショットキー層、Ｓｅ又はＴｅをドーパントとしたｎ型不純物を含有するＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）からなるコンタクト層を積層したＨＥＭＴ構造を有し、その表面清浄度検査におけるＨａｚｅ値を５００ｐｐｍ以下としたものである。このＨａｚｅ値の制御は成長炉のヒータ設定温度によって行われる。 The III-V compound semiconductor epitaxial wafer according to the present invention includes at least a GaAs layer, a buffer layer made of an AlGaAs layer, a channel layer made of an InGaAs layer, an AlGaAs layer or an InGaP layer containing an n-type impurity on a single crystal substrate. Alternatively, an electron supply layer made of a Si planar doped layer, a Schottky layer made of an AlGaAs layer containing non-doped or low-concentration n-type impurities, or In x Ga (1-x) containing n-type impurities with Se or Te as a dopant. It has a HEMT structure in which a contact layer composed of an As layer (where 0 <x <1) is laminated, and has a Haze value of 500 ppm or less in the surface cleanliness inspection. The control of the haze value is performed according to the heater set temperature of the growth furnace.
例えば、Ｔｅ、ＳｅをドーピングしたＩｎxＧａ(1-x)Ａｓ層（但し０＜ｘ＜１）からなるコンタクト層において、特に成長時のヒータ設定温度を意識して、２．０×１０19ｃｍ-3程度の濃度のＴｅ、Ｓｅをドーピングした場合、Ｈａｚｅ値を５００ｐｐｍ以下に抑えることで、Ｔｅ、Ｓｅのメモリー濃度を低く抑えることができる。 For example, in a contact layer made of an In x Ga (1-x) As layer doped with Te and Se (where 0 <x <1), 2.0 × 10 19 is conscious of the heater set temperature during growth. When Te and Se having a concentration of about cm −3 are doped, the memory concentration of Te and Se can be kept low by suppressing the Haze value to 500 ppm or less.
このＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハは、ＭＯＣＶＤ法若しくはＭＢＥ法を用いて製造する。 This III-V compound semiconductor epitaxial wafer is manufactured using MOCVD or MBE.
以上、本発明によれば、コンタクト層において、Ｔｅ、Ｓｅの原料効率が良い成長条件を適用することで、オン抵抗の増大、オフ状態での電流リーク等を回避することができる。 As described above, according to the present invention, it is possible to avoid an increase in on-resistance, current leakage in an off state, and the like by applying growth conditions with good Te and Se material efficiency in the contact layer.
なお、本実施の形態においては、ＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハは、ＨＥＭＴ構造のみを有するものとしたが、ＨＥＭＴ構造上に、ＨＢＴ構造を積層したＢｉＦＥＴ構造を有するように構成しても良い。この場合、本発明をＨＥＭＴ構造のバッファ層、ＨＢＴ構造のコンタクト層にも適用すると良い。 In the present embodiment, the group III-V compound semiconductor epitaxial wafer has only the HEMT structure. However, the III-V compound semiconductor epitaxial wafer may have a BiFET structure in which the HBT structure is stacked on the HEMT structure. . In this case, the present invention is preferably applied to a HEMT structure buffer layer and an HBT structure contact layer.
単結晶基板（半絶縁性ＧａＡｓ基板）１を反応炉にセットし、ＭＯＶＰＥ法を用いて、図１に示した構造のＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハをエピタキシャル成長させた。その際、コンタクト層成長時のヒータ設定温度を調整し、Ｈａｚｅ値を数水準振ったＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを作製した。この各々について、その直後に連続的に作製したＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ中のＳｅ濃度をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって測定した。この測定の結果得られたＨａｚｅ値と残留Ｓｅ濃度の関係を表１に示す。 A single crystal substrate (semi-insulating GaAs substrate) 1 was set in a reaction furnace, and a III-V compound semiconductor epitaxial wafer having the structure shown in FIG. 1 was epitaxially grown by using the MOVPE method. At that time, a heater set temperature at the time of growing the contact layer was adjusted, and a III-V group compound semiconductor epitaxial wafer with a varied Haze value was produced. About each of this, Se density | concentration in the III-V group compound semiconductor epitaxial wafer produced continuously immediately after that was measured by SIMS (Secondary Ion Mass Spectrometry) analysis. Table 1 shows the relationship between the Haze value obtained as a result of this measurement and the residual Se concentration.
表１から分かるように、Ｈａｚｅ値が５００ｐｐｍより大きくなると、それまで検出下限値以下であったＳｅ濃度が認められるようになった。つまり、Ｈａｚｅ値が５００ｐｐｍ以下になるような成長条件が望ましいと考えられる。 As can be seen from Table 1, when the Haze value was larger than 500 ppm, Se concentration that had been below the lower limit of detection until then was recognized. That is, it is considered that the growth conditions that the Haze value is 500 ppm or less are desirable.
本実施例においては、残留Ｓｅ濃度について調査したが、Ｔｅについても同様の効果が期待できる。 In this example, the residual Se concentration was investigated, but the same effect can be expected for Te.
１ 半絶縁性ＧａＡｓ基板
２ バッファ層
３ チャネル層
４ 電子供給層
５ ショットキー層
６ コンタクト層
1
Claims (4)
その表面清浄度検査におけるＨａｚｅ値が５００ｐｐｍ以下であることを特徴とするＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ。 On a single crystal substrate, at least a GaAs layer, a buffer layer composed of an AlGaAs layer, a channel layer composed of an InGaAs layer, an AlGaAs layer containing an n-type impurity, an electron supply layer composed of an InGaP layer or a Si planar doped layer, non-doped or low A Schottky layer made of an AlGaAs layer containing a concentration n-type impurity, a contact layer made of an In x Ga (1-x) As layer containing an n-type impurity with Se or Te as a dopant (where 0 <x <1) In a III-V compound semiconductor epitaxial wafer having a HEMT structure laminated with
A III-V compound semiconductor epitaxial wafer characterized in that a Haze value in the surface cleanliness inspection is 500 ppm or less.
ＭＯＣＶＤ法若しくはＭＢＥ法を用いて製造することを特徴とするＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハの製造方法。 A method for producing a group III-V compound semiconductor epitaxial wafer according to any one of claims 1 to 3,
A method for producing a group III-V compound semiconductor epitaxial wafer, which is produced by using an MOCVD method or an MBE method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010213753A JP2012069767A (en) | 2010-09-24 | 2010-09-24 | Group iii-v compound semiconductor epitaxial wafer and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010213753A JP2012069767A (en) | 2010-09-24 | 2010-09-24 | Group iii-v compound semiconductor epitaxial wafer and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012069767A true JP2012069767A (en) | 2012-04-05 |
Family
ID=46166658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010213753A Pending JP2012069767A (en) | 2010-09-24 | 2010-09-24 | Group iii-v compound semiconductor epitaxial wafer and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012069767A (en) |
-
2010
- 2010-09-24 JP JP2010213753A patent/JP2012069767A/en active Pending
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