JP2012047840A - 表示装置 - Google Patents

Abstract

【課題】ドレイン線と画素電極との層間ずれに伴う寄生容量の変動を抑制し、画素間のＬＣＤ特性を安定させた表示装置を提供することである。
【解決手段】
第１の方向に延在し第２の方向に並設されるドレイン線と、前記第２の方向に延在しＸ前記第１の方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とで囲まれる領域に形成される画素電極とを備える表示装置であって、前記ドレイン線と前記画素電極との間に形成され、前記ドレイン線の延在方向に伸延し、前記ドレイン線に近接する側が当該ドレイン線と所定距離離間して形成される第１の電極を有し、前記第１の電極は、前記ドレイン線と同層に形成され、前記画素電極側の辺縁部が当該画素電極に電気的に接続される表示装置である。
【選択図】 図４

Description

本発明は、表示装置に係わり、特に、映像信号線を介して画素電極が隣接して配置される液晶表示装置に関する。

従来の液晶表示装置は、Ｘ方向に延在しＹ方向に並設されるゲート線（走査信号線）と、Ｙ方向に延在しＸ方向に並設されるドレイン線（映像信号線）とで囲まれる領域を画素の領域とし、画素毎に、ＩＴＯ（Indium-Tin-Oxide）等の透明導電膜材料からなる画素電極と、該画素電極に印加する電圧を１フレーム期間保持するための保持容量（蓄積容量）と、該保持容量に映像信号を供給するドレイン線と、該ドレイン線と前記画素電極との間に配置され、ドレイン線からの映像信号を画素電極及び保持容量に出力する薄膜トランジスタと、該薄膜トランジスタのゲート電極に接続され、当該薄膜トランジスタのＯＮ／ＯＦＦを制御するゲート線を有する構成となっている。

ＩＰＳ方式と称される基板面と水平な方向に電界を印加する方式の液晶表示装置では、画素電極の上層又は下層に絶縁膜を介して共通電極が形成される構成となっており、該共通電極に共通信号が供給され、画素電極と共通電極との間に生じる電界で液晶分子を駆動する構成となっている。

このＩＰＳ方式の液晶表示装置では、液晶層を介して対向配置される一対の透明基板の内で、第１基板の前述する電極等が形成され、他方の第２基板にカラーフィルタや遮光膜（ブラックマトリクス）等が形成される構成となっている。このような一方の透明基板に液晶を駆動するための電極が形成されるＩＰＳ方式の液晶表示装置では、第１基板上に絶縁膜を介して、ドレイン線やゲート線と画素電極とが近接して形成される構成となっているので、従来ではドレイン線やゲート線と画素電極とを所定の距離以上に離間して形成する、及び低誘電率の絶縁膜を用いる等の設計上の工夫により、ドレイン線やゲート線と画素電極との間の寄生容量に起因するクロストーク等の画質低下を抑制する構成となっている。

また、特許文献１には、画素領域の内で画素電極が形成されない領域におけるバックライト光の光漏れを防止する技術が開示されている。特許文献１に記載の技術では、ドレイン線と画素電極との間に形成される領域に不透明体を配置することにより、ドレイン線と
画素電極との間の制御不能領域におけるバックライト光の通過を遮蔽する構成となっている。このとき、バックライト光の遮蔽性能を向上させるために、特許文献１に記載の技術では、画素電極の辺縁部と不透明体の辺縁部とが重畳するように、不透明体を形成している。

特開平４−９５９３０号公報

ＩＰＳ方式の液晶表示装置では、元来、第１基板側に全ての電極が形成されているために、隣接するドレイン線間、隣接するゲート線間、画素電極と該画素電極に隣接するドレイン線との間、及び画素電極と該画素電極に隣接するゲート線との間にそれぞれ寄生容量が生じることとなるので、この寄生容量が原因となってクロストーク等の発生に伴う表示品質の低下が知られている。

これに対して、従来の液晶表示装置では、低誘電率の有機絶縁膜を用いることによって、各信号線間や信号線−画素電極間の寄生容量を低減させる等の最適設計を行い、寄生容量に起因する画質の低下を抑制する構成としていた。しかしながら、ＩＰＳ−Ｌｉｔｅと称される液晶表示装置では、絶縁膜に有機絶縁膜を用いない構成となっているので、高精細化に伴う各信号線間及び信号線−画素電極間の寄生容量が相対的に大きくなっている。特に、ＩＰＳ−Ｌｉｔｅ方式の液晶表示装置等に代表される絶縁膜の使用数を低減させた構成の液晶表示装置では、ドレイン線、ドレイン電極及びソース電極等を形成する導電膜（金属薄膜）と、画素電極を構成する透明導電膜とが同層に形成される構成となっている。このとき、金属薄膜と透明導電膜とは異なる材料からなる導電膜であるために、異なるマスクパターンを用いた製造工程でそれぞれ形成されることとなる。そのために、金属電極と透明導電膜との位置合わせ精度は、マスクパターンの位置合わせ精度に大きく依存することとなり、従来の液晶表示装置における金属電極と透明導電膜とはマスクパターンの位置合わせ精度に応じた層間ずれを有した構造となっている。このために、さらなる高精細化を行う場合、金属電極と透明電極との間隔が小さくなり、寄生容量も大きくなると共に、層間ずれに伴う寄生容量の変化も大きくなり、隣接する画素の寄生容量もドレイン線の左側に配置される画素電極と、右側に配置される画素電極とで大きく異なることとなる。この場合、例えば、画素電極に対してドレイン線が左側に寄って形成される場合、当該ドレイン線に近い画素電極（ドレイン線の左側に形成される画素電極）では、ドレイン線と画素電極との寄生容量が大きくなる。一方、ドレイン線に遠い画素電極（ドレイン線の右側に形成される画素電極）では、ドレイン線と画素電極との寄生容量が小さくなり、同一のドレイン線の映像信号が画素に与える影響が当該ドレイン線に隣接する画素の形成位置によって異なることとなり、隣接する画素でＬＣＤ特性が異なってしまうことが懸念され、その解決方法が切望されている。

一方、特許文献１に記載の技術では、バックライト光の光漏れを低減させことを目的としており、ドレイン線を形成する金属薄膜と画素電極を形成する透明導電膜との層間ずれに伴うドレイン線に近接する画素電極との寄生容量の影響については何ら考慮されておらず、その記載もない。

本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、ドレイン線と画素電極との層間ずれに伴う寄生容量の変動を抑制し、画素間のＬＣＤ特性を安定させた表示装置を提供することにある。

（１）前記課題を解決すべく、第１の方向に延在し第２の方向に並設されるドレイン線と、前記第２の方向に延在しＸ前記第１の方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とで囲まれる領域に形成される画素電極とを備える表示装置であって、前記ドレイン線と前記画素電極との間に形成され、前記ドレイン線の延在方向に伸延し、前記ドレイン線に近接する側が当該ドレイン線と所定距離離間して形成される第１の電極を有し、前記第１の電極は、前記ドレイン線と同層に形成され、前記画素電極側の辺縁部が当該画素電極に電気的に接続される表示装置である。

（２）前記課題を解決すべく、第１の方向に延在し第２の方向に並設されるドレイン線と、前記第２の方向に延在し前記第１の方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とで囲まれる画素の領域毎に形成される画素電極とを備える表示装置であって、前記画素の領域毎に、前記ドレイン線を挟んで前記第１の方向に延在する少なくとも一対の第１の電極を有し、前記第１の電極は前記ドレイン線と同層に形成されると共に、前記第１の電極の前記ドレイン線から遠い側の辺縁部がそれぞれの画素領域の画素電極と電気的に接続されている表示装置である。

本発明によれば、ドレイン線と画素電極との層間ずれに伴う寄生容量の変動を抑制し、画素間のＬＣＤ特性を安定させることができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図である。 本発明の実施形態の液晶表示装置における１画素分の概略構成を説明するための図である。 本発明の実施形態の液晶表示装置における６画素分の概略構成を説明するための図である。 図３中に示す丸枠Ｂの拡大図である。 図４中に示すＦ−Ｆ’線での断面図である。 本発明の他の実施形態の液晶表示装置における画素の概略構成を説明するための断面図である。 従来の液晶表示装置における画素構成を説明するための図である。 図７に示す丸枠Ｇの拡大図である。 図８に示すＭ−Ｍ’線での断面図である。

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。

〈全体構成〉
図１は本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図であり、以下、図１に基づいて、本実施形態の液晶表示装置の全体構成を説明する。ただし、図１に示すＸ，Ｙ，ＺはそれぞれＸ軸、Ｙ軸、Ｚ軸を示す。また、以下の説明では、第１基板ＳＵＢ１の主面と平行な成分を有する電界を印加するＩＰＳ−Ｌｉｔｅ方式の液晶表示装置に本願発明を適用した場合について説明するが、本願発明は他のＩＰＳ方式であるＩＰＳ−Ｐｒｏ方式、及びＴＮ方式やＶＡ方式等のいわゆる縦電界方式の液晶表示装置にも適用可能である。

図１に示すように、本実施形態の液晶表示装置は、画素電極ＰＸや薄膜トランジスタＴＦＴ等が形成される第１基板ＳＵＢ１と、図示しないカラーフィルタやブラックマトリクスが形成され、第１基板ＳＵＢ１に対向して配置される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、該液晶表示パネルＰＮＬの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。また、第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、表示領域ＡＲに配置される各画素を駆動する。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記すことがある。

また、第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。

また、本実施形態の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。

本実施形態の液晶表示装置では第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図１中Ｘ方向に延在しＹ方向に並設され、駆動回路ＤＲからの走査信号が供給される走査信号線（ゲート線）ＧＬが形成されている。また、図１中Ｙ方向に延在しＸ方向に並設され、駆動回路からの映像信号（階調信号）が供給される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域（以下、画素領域と記す）を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置されている。各画素は、例えば図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオン／オフ駆動される薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、少なくとも表示領域の全面に形成され、Ｘ方向の左右（第１基板ＳＵＢ１の端部）の一端から、又は両側からコモン線ＣＬを介して、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。ただし、薄膜トランジスタＴＦＴは、いわゆる逆スタガ構造の薄膜トランジスタであり、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと記す。

画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から、ＩＰＳ方式あるいは横電界方式と称される。また、このような構成の液晶表示装置において、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。

各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからフレキシブルプリント基板ＦＰＣを介して入力される入力信号に基づいて、映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、本実施形態の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。

なお、本実施形態の液晶表示装置では、少なくとも表示領域ＡＲの全面に共通電極ＣＴを形成する構成としたが、これに限定されることはなく、例えば、画素毎に独立して形成される共通電極ＣＴに対して、コモン線ＣＬを介して共通信号を入力する構成であってもよい。

〈画素構成〉
次に、図２に本発明の本実施形態の液晶表示装置における１画素分の概略構成を説明するための図、図３に本発明の本実施形態の液晶表示装置における６画素分の概略構成を説明するための図を示し、以下、図２及び図３に基づいて、本実施形態の液晶表示装置における画素構造を説明する。ただし、説明を簡単にするために、図２及び図３には第１基板のみを示し、周知の配向膜等は省略する。また、図２には共通電極ＣＴを除く各薄膜層を示す。また、各薄膜層の形成は周知のフォトリソグラフィ技術により可能となるので、その形成方法の詳細な説明は省略する。なお、Ｘ１，Ｘ２，Ｙ１，Ｙ２は、それぞれＸ軸、Ｙ軸に平行な方向を示す。

図２に示すように、本実施形態の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面（対向面）に、液晶分子を駆動する電極等が形成される構成となっており、Ｘ方向に延在しＹ方向に並設される一対のゲート線ＧＬと、Ｙ方向に延在しＸ方向に並設される一対のドレイン線ＤＬ１，ＤＬ２とで囲まれる領域が画素領域となっている。この画素領域には、例えばＩＴＯ（Indium-Tin-Oxide）等の透明導電材料からなる平板状の画素電極ＰＸと、薄膜トランジスタＴＦＴとが形成されている。

薄膜トランジスタＴＦＴは、各画素に対応する駆動信号を供給するゲート線ＧＬとドレイン線ＤＬ１とが交差する近傍（図２中では画素領域の左下部であるＸ１，Ｙ１方向）に形成されている。この薄膜トランジスタＴＦＴは、Ｘ方向に伸延するゲート線ＧＬの一部がＹ２方向すなわち対応する画素の画素電極ＰＸの方向に伸延され、ゲート電極ＧＴを形成している。ゲート電極ＧＴの上面（上層）には図示しない絶縁膜（ゲート絶縁膜）が形成されており、該絶縁膜の上面（上層）には、ゲート線ＧＬの一部及びゲート電極ＧＴと重畳する個所において、例えばアモルファスシリコンからなる半導体層ＡＳが形成されている。このような構成とすることにより、ゲート線ＧＬの一部領域もゲート電極ＧＴとして用いる構成としている。また、ドレイン線ＤＬ１の一部がドレイン電極ＤＴとしてＸ２方向に伸延され、半導体層ＡＳの上面（上層）に重畳する構成となっている。このとき、本実施形態においては、ドレイン線ＤＬ１から伸延されるドレイン電極ＤＴは、ゲート線ＧＬとアモルファスシリコン層ＡＳ’とが重畳される領域から伸延され、ゲート線ＧＬの形成領域に重畳して延在される構成となっている。また、ドレイン電極ＤＴは半導体層ＡＳの一端側であるＹ１方向側すなわち画素電極ＰＸから遠い側に重畳するように形成されている。ただし、アモルファスシリコン層ＡＳ’は、半導体層ＡＳの形成時に形成される薄膜層であり、ドレイン線ＤＬ１，ＤＬ２とゲート線ＧＬとが交差する領域における段差を少なく構成できるようにしている。また、半導体層ＡＳはアモルファスシリコンに限定されることはなく、低温ポリシリコンや微結晶シリコン等であってもよい。

一方、半導体層ＡＳの他端側であるＹ２方向すなわち画素電極ＰＸに近い側には、半導体層ＡＳの上面（上層）に重畳してソース電極ＳＴが形成されている。このソース電極ＳＴはドレイン線ＤＬ１，ＤＬ２及びドレイン電極ＤＴと同一の工程で形成され、該ドレイン電極ＤＴから離間した位置に形成され、半導体層ＡＳの上面で対向配置される構成となっている。すなわち、本実施形態の薄膜トランジスタＴＦＴでは、Ｙ方向に伸延するソース電極ＳＴの一端側であるＹ１方向側は半導体層ＡＳと重畳される構成となっている。また、ソース電極ＳＴの他端側は画素電極ＰＸの形成領域に延在され、画素電極ＰＸと重畳され、当該ソース電極ＳＴと画素電極ＰＸとを電気的に接続する接続部ＣＮＮを形成している。

また、本実施形態の各画素においては、画素電極ＰＸの長手方向の辺縁部すなわち長辺の辺縁部に、ドレイン線ＤＬ１，ＤＬ２の延在方向であるＹ方向に伸延する追加電極ＡＴ１，ＡＴ２が形成され、該追加電極ＡＴ１，ＡＴ２がドレイン線ＤＬ１，ＤＬ２と同一の工程でそれぞれ形成される構成となっている。このとき、本実施形態においては、追加電極ＡＴ１，ＡＴ２の長手方向の辺縁部の内で、ドレイン線ＤＬ１，ＤＬ２に近接される側の辺縁端部とドレイン線ＤＬ１，ＤＬ２の辺縁端部との間隔が一定となるように形成されている。一方、追加電極ＡＴ１，ＡＴ２の長手方向の辺縁部の内で、近接されるドレイン線ＤＬ１，ＤＬ２から遠い側すなわち画素電極ＰＸの側の辺縁端部は、画素電極ＰＸの形成領域にまで延在され、この延在された辺縁部領域の表面（上層）に画素電極ＰＸの長手方向側の辺縁部が重畳して形成され、当該追加電極ＡＴ１，ＡＴ２と画素電極ＰＸとが電気的に接続される構成となっている。なお、本実施形態においては、ドレイン線ＤＬと追加電極ＡＴ１，ＡＴ２とは平行に形成される構成となっているが、これに限定されることはなく、平行でない構成であってもよい。さらには、追加電極ＡＴ１，ＡＴ２の形状は細長い矩形状としているが、例えば、画素の中央領域では端部領域よりも細く形成する等の他の形状であってもよい。

すなわち、画素電極ＰＸのＸ１方向側（図２中左側）の端部に形成される追加電極ＡＴ１は、当該画素のドレイン線ＤＬ１の伸延方向である矢印Ｙ１，Ｙ２で示すＹ方向に伸延して形成されている。このとき、追加電極ＡＴ１の長手方向の端部の内で、Ｘ１方向側の辺縁端部はドレイン線ＤＬ１との間隔が一定となるようにして形成されている。同様にして、画素電極ＰＸのＸ２方向側（図２中右側）の端部に形成される追加電極ＡＴ２も、隣接画素に映像信号を供給するドレイン線ＤＬ２の伸延方向である矢印Ｙ１，Ｙ２で示すＹ方向に伸延して形成されている。このとき、追加電極ＡＴ２の長手方向の端部の内で、Ｘ２方向側の辺縁端部は当該画素に隣接画素に対応するドレイン線ＤＬ２との間隔が一定となるようにして形成されている。このような構成とすることにより、本実施形態では、ドレイン線ＤＬ１，ＤＬ２と同一の工程で形成される追加電極ＡＴ１，ＡＴ２と、各追加電極ＡＴ１，ＡＴ２に隣接するドレイン線ＤＬ１，ＤＬ２との間隔は、同一工程での薄膜層の形成精度で形成することが可能となる。このように、本実施形態の液晶表示装置では、画素毎にドレイン線ＤＬと同一の工程で追加電極ＡＴ１，ＡＴ２をそれぞれ形成される構成となっているので、ドレイン線ＤＬや追加電極ＡＴ１，ＡＴ２を形成する金属薄膜層と画素電極ＰＸを形成する透明導電膜層との形成時における位置合わせ誤差等に起因する層間ずれに伴うドレイン線ＤＬと画素電極ＰＸとの間隔の変動を防止することが可能となる。ただし、追加電極ＡＴ１の短手方向の長さ（追加電極の幅）すなわち矢印Ｘ１，Ｘ２で示すＸ方向の長さは、当該追加電極ＡＴ１，ＡＴ２と画素電極ＰＸとの重畳幅、画素電極ＰＸ側への追加電極ＡＴ１，ＡＴ２の突出量、及び追加電極ＡＴ１，ＡＴ２と画素電極ＰＸとを形成する工程間における層間ずれ等を考慮して適宜設定可能である。

一方、追加電極ＡＴ１，ＡＴ２のＹ方向長さは、画素電極ＰＸの長手方向の長さよりも小さく形成されており、画素電極ＰＸの短辺側の端部に達しない構成となっている。特に、薄膜トランジスタＴＦＴが形成される側の端部においては、ソース電極ＳＴと画素電極ＰＸとの接続領域ＣＮＮが形成されているので、画素電極ＰＸの短辺から追加電極ＡＴ１，ＡＴ２の端部に至る間隔が、薄膜トランジスタＴＦＴの形成されない側よりも大きな間隔となっている。なお、追加電極ＡＴ１，ＡＴ２はソース電極ＳＴと同一の工程及び同一の薄膜材料で形成されているので、例えば、接続領域ＣＮＮと追加電極ＡＴ１，ＡＴ２とを直接接続するように形成する構成であってもよい。この場合、接続領域ＣＮＮを含むソース電極ＳＴ及び追加電極ＡＴ１，ＡＴ２は、画素電極ＰＸよりも単位面積当たりの抵抗（シート抵抗）が小さいので、薄膜トランジスタＴＦＴを介して画素電極ＰＸに供給される映像信号の当該画素電極ＰＸ内における電荷の分布をより迅速に均一化できるという格別の効果を得ることができる。

この構成からなる画素は、図３に示すように、表示領域内にマトリクス状に配置されることとなるので、矢印Ｘ１，Ｘ２で示すＸ方向に隣接する画素間（例えば、点線枠Ｄと点線枠Ｅで示す画素の間）には、矢印Ｙ１，Ｙ２で示すＹ方向に延在しＸ方向に並設されるドレイン線ＤＬ１〜ＤＬ３が１本ずつ２つの画素に挟まれるようにして形成される。このとき、本願発明の構成では、画素毎に追加電極ＡＴ１，ＡＴ２を形成する構成となっているので、ドレイン線ＤＬ１〜ＤＬ３と画素電極ＰＸとに層間ずれが生じた場合であっても、点線枠Ｄで示す画素（以下、画素Ｄと記す）の画素電極ＰＸのＸ２方向側端部に形成される追加電極ＡＴ２とドレイン線ＤＬ２との間隔、及び点線枠Ｅで示す画素（以下、画素Ｅと記す）の画素電極ＰＸのＸ１側端部に形成される追加電極ＡＴ１とドレイン線ＤＬ２との間隔は同じ間隔を保持することが可能となる。その結果、同一のドレイン線ＤＬ２に隣接する画素Ｄ，Ｅの寄生容量も同じ容量値に保持することが可能となるので、層間ずれに伴う画素毎の寄生容量値の変動を防止することができる。

また、本実施形態の液晶表示装置では、ドレイン線ＤＬ１〜ＤＬ３及び画素電極ＰＸ等の上層には、後に詳述するように、ＩＴＯ等の透明導電材料からなる平面状の共通電極ＣＴが形成されている。この共通電極ＣＴは、表示領域内に面状に形成されており、各画素に対応した領域毎すなわち画素電極ＰＸと重畳される領域毎に、矢印Ｙ１，Ｙ２で示すＹ方向に延在する開口部である複数のスリットスリットＳＬＴが形成されている。この構成により、各画素の領域内において、画素電極ＰＸと重畳する線状（櫛歯状）の電極を形成している。さらには、共通電極ＣＴは、第１基板ＳＵＢ１の辺部においてコモン線ＣＬに重畳されて形成され、これによりコモン線ＣＬと電気的に接続されている。

〈追加電極の詳細構成〉
次に、図４に図３中に示す丸枠Ｂの拡大図、図５に図４中に示すＦ−Ｆ’線での断面図を示し、以下、図４及び図５に基づいて、本実施形態の液晶表示装置における画素構成を詳細に説明する。

図４に示すように、以下の説明では、同一のドレイン線ＤＬ２を挟んで隣接配置される画素Ｄと画素Ｅとにおける追加電極ＡＴ１，ＡＴ２の構成及びその効果について詳細に説明する。図４から明らかなように、ドレイン線ＤＬ２を挟んで隣接する画素Ｄ，Ｅは、それぞれ画素電極ＰＸ１，ＰＸ２との長手方向の辺縁部に、ドレイン線ＤＬの延在方向に伸延して形成される追加電極ＡＴ１，ＡＴ２を有する構成となっている。従って、隣接する画素Ｄ，Ｅに挟まれるドレイン線ＤＬ２のＸ１方向側には画素Ｄの追加電極ＡＴ２が近接配置され、該ドレイン線ＤＬ２のＸ２方向側には画素Ｅの追加電極ＡＴ１が近接配置される。このとき、画素Ｄの追加電極ＡＴ２は当該画素Ｄの画素電極ＰＸ１が電気的に接続され、画素Ｅの追加電極ＡＴ１は当該画素Ｅの画素電極ＰＸ２が電気的に接続されている。

このときの構成を図５に示すＦ−Ｆ’線での断面図に基づいて詳細に説明する。図５に示すように、本実施形態の液晶表示装置では、第１基板ＳＵＢ１の表面に絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、第１基板ＳＵＢ１の液晶面側の表面に形成され、第１基板ＳＵＢ１からのアルカリイオン等の侵入から薄膜トランジスタ等の薄膜層を保護するための周知の下地膜（保護膜）と、薄膜トランジスタＴＦＴの形成領域においては、該薄膜トランジスタＴＦＴのゲート絶縁膜として機能する絶縁膜とからなっている。該絶縁膜ＧＩの上面には、ドレイン線ＤＬ２と共に追加電極ＡＴ１，ＡＴ２が形成されている。このとき、ドレイン線ＤＬ２と追加電極ＡＴ１，ＡＴ２とは同一の工程で同層に形成されており、同一の薄膜材料で形成されている。このときのドレイン線ＤＬ２と追加電極ＡＴ２との間隔、すなわちドレイン線ＤＬ２対向面（側壁面）と追加電極ＡＴ２の対向面との間隔は、Ｌ11となっている。同様にして、ドレイン線ＤＬ２の対向面と追加電極ＡＴ１の対向面との間隔は、Ｌ21となっている。

また、ドレイン線ＤＬ２及び追加電極ＡＴ１，ＡＴ２の上層には画素電極ＰＸ１，ＰＸ２が形成されており、この画素電極ＰＸ１，ＰＸ２の端部の一部領域が追加電極ＡＴ１，ＡＴ２の上面に重畳され、画素電極ＰＸ１，ＰＸ２と追加電極ＡＴ１，ＡＴ２とがそれぞれ電気的に接続されている。このような構成とすることにより、画素電極ＰＸ１，ＰＸ２と同電位とし、当該ドレイン線ＤＬ２に最も近接される追加電極ＡＴ１，ＡＴ２とドレイン線ＤＬ２との間に形成される寄生容量が、ドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２との間の寄生容量となるような構成としている。この構成により、後に詳述するように、ドレイン線ＤＬ２を形成するための工程と、画素電極ＰＸ１，ＰＸ２を形成するための工程と、における矢印Ｘ１，Ｘ２で示すＸ方向への露光マスクの位置合わせに伴う、ドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２との層間ずれによるドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２との間隔（距離）Ｌ12，Ｌ22が変化した場合であっても、一定の寄生容量Ｃ１，Ｃ２を維持する構成としている。

画素電極ＰＸ１，ＰＸ２の上層には、図示しない薄膜トランジスタの形成領域を覆う絶縁膜からなる保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、画素電極ＰＸ１，ＰＸ２と共通電極ＣＴとの接触及び薄膜トランジスタＴＦＴと共通電極ＣＴとの接触を防止している。また、本実施形態の液晶表示装置では、保護膜ＰＡＳは容量素子の誘電体膜として機能しており、該保護膜ＰＡＳを介してその上層に共通電極ＣＴが形成されている。従って、保護膜ＰＡＳは第１基板ＳＵＢ１の液晶側の面の全面すなわち辺縁部に至る領域にまで延在して形成されている。この保護膜ＰＡＳの上層に平面状の共通電極ＣＴが形成されている。このとき、本実施形態の液晶表示装置においては、共通電極ＣＴの画素領域に形成される複数のスリットＳＬＴの内で、ドレイン線ＤＬ２の最も近い位置に形成されるスリットＳＬＴのドレイン線ＤＬ２側の端部（開口端）が追加電極ＡＴ１，ＡＴ２の画素電極ＰＸ１，ＰＸ２側の端部と一致する構成となっている。

また、液晶層ＬＣを介して第２基板ＳＵＢ２が対向配置されている。該第２基板ＳＵＢ２の液晶面側に、周知の遮光膜（ブラックマトリクス）ＢＭとカラーフィルタＣＦとが形成されており、その上層に遮光膜ＢＭとカラーフィルタＣＦを保護するための保護膜（オーバーコート層）ＯＣが形成されている。このとき、本実施形態の液晶表示装置では、ブラックマトリクスＢＭのＸ方向幅すなわち隣接する画素間の遮光幅が、追加電極ＡＴ１のＸ２側端部から追加電極ＡＴ２のＸ１側端部までの距離と同じ幅となるような構成となっている。このような構成とすることによって、画像表示に係わらない領域からのバックライト光の透過を防止し、コントラストを向上できるという格別の効果が得られる。しかしながら、ブラックマトリクスＢＭの幅はこれに限定されることはなく、追加電極ＡＴ１のＸ２側端部から追加電極ＡＴ２のＸ１側端部までの距離よりの小さい幅であってもよい。

次に、図４に基づいて、本実施形態の液晶表示装置における追加電極ＡＴ１，ＡＴ２の構成及び形成条件について詳細に説明する。図４に示すように、ドレイン線ＤＬ２のＸ１方向側（図中左側）に配置される画素Ｄの画素電極ＰＸ１とドレイン線ＤＬ２との間隔をＬ12、追加電極ＡＴ２とドレイン線ＤＬ２との間隔をＬ11とする。本実施形態では、ドレイン線ＤＬ２及び追加電極ＡＴ２を形成する薄膜層位置に対して、画素電極ＰＸ１を形成する透明導電膜層がＸ２方向へ最大量の層間ずれが生じた場合において、Ｌ12≧Ｌ11が満たされるように、追加電極ＡＴ２と画素電極ＰＸ１とが形成されているので、追加電極ＡＴ２の形成位置を超えて画素電極ＰＸ１がドレイン線ＤＬ２に近接することを防止できる。このとき、画素電極ＰＸ１とドレイン線ＤＬ２との間の寄生容量Ｃ１の容量値は、画素電極ＰＸ１に接続される追加電極ＡＴ２とドレイン線ＤＬ２との距離Ｌ11に依存する容量値となるので、ドレイン線ＤＬ２に対して画素電極ＰＸ１がＸ２方向へ相対的に層間ずれした場合であっても、そのずれ量で変化しない容量値に寄生容量Ｃ１を保持することが可能となる。

また、追加電極ＡＴ２の幅をＨ1とし、ドレイン線ＤＬ及び追加電極ＡＴ２に対して、画素電極ＰＸ１がＸ１方向へ最大量の層間ずれを生じた場合においては、Ｌ11＋Ｈ1＞Ｌ12が満たされるように、追加電極ＡＴ２と画素電極ＰＸ１とが形成されているので、追加電極ＡＴ２と画素電極ＰＸ１とが離間してしまうことを防止でき、追加電極ＡＴ２と画素電極ＰＸ１との電気的な接続を維持することができる。このとき、画素電極ＰＸ１とドレイン線ＤＬ２との間の寄生容量Ｃ１の容量値は、追加電極ＡＴ２とドレイン線ＤＬ２との距離Ｌ11に依存する容量値となるので、ドレイン線ＤＬ２に対して画素電極ＰＸ１がＸ１方向へ相対的に層間ずれした場合であっても、そのずれ量で変化しない容量値に寄生容量Ｃ１を保持することが可能となる。

同様に、ドレイン線ＤＬ２のＸ２方向側（図中右側）に配置される画素Ｅの画素電極ＰＸ２とドレイン線ＤＬ２との間隔をＬ22、追加電極ＡＴ１とドレイン線ＤＬ２との間隔をＬ21とする。本実施形態では、ドレイン線ＤＬ２及び追加電極ＡＴ１に対して、画素電極ＰＸ２がＸ１方向へ最大量の層間ずれを生じた場合において、Ｌ22≧Ｌ21が満たされるように、追加電極ＡＴ１と画素電極ＰＸ２とが形成されているので、追加電極ＡＴ１の形成位置を超えて画素電極ＰＸ２がドレイン線ＤＬ２に近接することを防止できる。その結果、ドレイン線ＤＬ２に対して画素電極ＰＸ２がＸ１方向へ相対的に層間ずれした場合であっても、そのずれ量で変化しない容量値に寄生容量Ｃ２を保持することが可能となる。

また、追加電極ＡＴ１の幅をＨ2とし、ドレイン線ＤＬ及び追加電極ＡＴ１に対して、画素電極ＰＸ２がＸ２方向へ最大量の層間ずれを生じた場合においては、Ｌ21＋Ｈ2＞Ｌ22が満たされるように、追加電極ＡＴ１と画素電極ＰＸ２とが形成されているので、追加電極ＡＴ１と画素電極ＰＸ２とが離間してしまうことを防止でき、追加電極ＡＴ２と画素電極ＰＸ１との電気的な接続を維持することができる。その結果、ドレイン線ＤＬ２に対して画素電極ＰＸ２がＸ２方向へ相対的に層間ずれした場合であっても、そのずれ量で変化しない容量値に寄生容量Ｃ２を保持することが可能となる。

このように、本実施形態の液晶表示装置においては、画素電極ＰＸ１，ＰＸ２とドレイン線ＤＬ２との間に、ドレイン線ＤＬ２と同一工程で形成される追加電極ＡＴ１，ＡＴ２を形成すると共に、追加電極ＡＴ１，ＡＴ２の一部領域と画素電極ＰＸ１，ＰＸ２の一部領域とが重畳される構成としている。この構成により、ドレイン線ＤＬ２を挟んで隣接する画素電極ＰＸ１，ＰＸ２に電気的に接続される追加電極ＡＴ１，ＡＴ２と当該ドレイン線ＤＬ２との間隔を、層間ずれで変化しない間隔Ｌ11，Ｌ21に保持することができ、ドレイン線ＤＬ２に隣接する画素電極ＰＸ１，ＰＸ２との寄生容量Ｃ１，Ｃ２を一定の容量値とすることができる。その結果、ドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２との層間ずれに伴う寄生容量Ｃ１，Ｃ２の変動を抑制でき、各画素間の電気的特性であるＬＣＤ特性を安定させることが可能となり、限られた領域内で画素数を増加させ、ドレイン線ＤＬと画素電極ＰＸとの間の間隔が狭くなった場合であっても、表示画質の低下を抑制することができる。

前述する本実施形態の液晶表示装置に対して、従来の液晶表示装置では、ドレイン電極と画素電極との層間ずれによって、ドレイン電極と画素電極との間の寄生容量が変化してしまう。以下、図７に従来の液晶表示装置における画素構成を説明するための図、図８に図７に示す丸枠Ｇの拡大図、図９に図８に示すＭ−Ｍ’線での断面図を示し、以下、図７〜９に基づいて、従来の液晶表示装置におけるドレイン電極と画素電極との間の寄生容量の変動について説明する。

図７に示すように、従来の液晶表示装置においても、矢印Ｙ１，Ｙ２で示すＹ方向に延在し、矢印Ｘ１，Ｘ２で示すＸ方向に並設されるドレイン線ＤＬ１〜ＤＬ３と、Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬとで囲まれる領域が画素の領域となっている。このとき、従来の液晶表示装置においても、画素領域毎に画素電極ＰＸが形成され、薄膜トランジスタＴＦＴを介して、ドレイン線ＤＬ１〜ＤＬ３からの映像信号が画素電極ＰＸに供給される。

従来の液晶表示装置では、図９に示すように、第１基板ＳＵＢ１の液晶面側の表面に形成される絶縁膜ＧＩの表面にドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２とがそれぞれ形成されている。このとき、ドレイン線ＤＬ２はＡＬ等の金属薄膜層で形成され、画素電極ＰＸ１，ＰＸ２はＩＴＯ等の透明導電膜で形成されているので、ドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２とは異なる製造工程で形成されることとなる。

一方、前述する図９に示すように、液晶表示装置は複数の薄膜層を重ね合わせて形成される構成となっており、各薄膜層はステッパ法とよばれる母基板より小さなマスクを用いて複数回露光して形成される。そのために、ドレイン線ＤＬ２を形成するためのマスクと画素電極ＰＸ１，ＰＸ２を形成するためのマスクとの位置合わせにおいては、位置合わせ精度以内でのずれが生じ、このずれがドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２との層間ずれとなる。特に、Ｘ１方向やＸ２方向への層間ずれが生じた場合には、ドレイン線ＤＬ２と画素電極ＰＸ１との間隔Ｌ1と、ドレイン線ＤＬ２と画素電極ＰＸ２との間隔Ｌ2とは層間ずれ量に応じて変化することとなる。この場合、前述するように、ドレイン線ＤＬ２と画素電極ＰＸ１、ＰＸ２との間の寄生容量Ｃ１，Ｃ２は、ドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２との間隔Ｌ1，Ｌ2に反比例してその容量値が変化することとなる。すなわち、ドレイン線ＤＬ２と画素電極ＰＸ１，ＰＸ２とを形成する工程におけるマスクの合わせ位置に応じて寄生容量が変動してしまい、各画素間の電気的特性であるＬＣＤ特性が変化してしまい、表示品質が低下してしまうこととなる。

このような従来の液晶表示装置に対して、本実施形態の液晶表示装置では、画素電極とドレイン線との間に形成され、ドレイン線の延在方向に伸延される第１の電極を有し、該第１の電極がドレイン線を形成する工程と同一の工程で形成され、該第１の電極が画素電極と電気的に接続されているので、画素電極よりも第１の電極がドレイン線に近接されることとなると共に、第１の電極とドレイン線とが同じ工程すなわちフォトマスクを使用して形成される構成となっているので、異なる工程間でのフォトマスクの位置合わせ精度に起因する層間ずれを防止することが可能となる。その結果、ドレイン線と画素電極とを形成する工程間でのフォトマスクの位置合わせ精度に起因する層間ずれが生じた場合であっても、ドレイン線と画素電極との間に生じる寄生容量を一定に保持することが可能となり、画素間のＬＣＤ特性を安定させることができ、寄生容量に起因するクロストーク等の発生を防止できる。このとき、第１の電極はドレイン線及びドレイン電極並びにソース電極等を形成する工程と同一の工程で形成することができるので、第１の電極を形成するための工程を追加することなく、すなわち工程数を増加させることなく第１の電極を形成することができるという格別の効果を得ることができる。

なお、本発明の実施形態の液晶表示装置では、スリットＳＬＴのドレイン線ＤＬ側の端部（開口端）が追加電極ＡＴ１，ＡＴ２の画素電極ＰＸ１，ＰＸ２側の端部と一致する構成の場合について説明したが、スリットＳＬＴと追加電極ＡＴ１，ＡＴ２との形成位置はこれに限定されることはなく、例えば、図６に示すように、スリットＳＬＴの開口端と追加電極ＡＴ１，ＡＴ２の端部とが一致しない構成であってもよい。

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

ＰＮＬ……液晶表示パネル、ＳＵＢ１……第１基板、ＳＵＢ２……第２基板
ＳＬ……シール材、ＤＲ……駆動回路、ＦＰＣ……フレキシブルプリント基板
ＡＲ……表示領域、ＤＬ、ＤＬ１〜３……ドレイン線、ＧＬ……ゲート線
ＣＴ……共通電極、ＴＦＴ……薄膜トランジスタ、ＣＬ……コモン線
ＧＴ……ゲート電極、ＤＴ……ドレイン電極、ＡＳ……半導体層、ＳＴ……ソース電極
ＡＳ’……アモルファスシリコン、ＳＬＴ……スリット、ＧＩ……絶縁膜
ＰＡＳ……保護膜、ＣＮＮ……接続部、ＰＸ，ＰＸ１，ＰＸ２……画素電極
ＡＴ１，ＡＴ２……追加電極、Ｃ１，Ｃ２……寄生容量

Claims (8)

1. 第１の方向に延在し第２の方向に並設されるドレイン線と、前記第２の方向に延在し前記第１の方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とで囲まれる領域に形成される画素電極とを備える表示装置であって、
   前記ドレイン線と前記画素電極との間に形成され、前記ドレイン線の延在方向に伸延し、前記ドレイン線に近接する側が当該ドレイン線と所定距離離間して形成される第１の電極を有し、
   前記第１の電極は、前記ドレイン線と同層に形成され、前記画素電極側の辺縁部が当該画素電極と電気的に接続されることを特徴とする表示装置。
2. 前記第１の電極は、前記ドレイン線と同一の薄膜材料で形成されることを特徴とする請求項１に記載の表示装置。
3. 前記第１の電極は、前記ドレイン線と同一の工程で形成されることを特徴とする請求項２に記載の表示装置。
4. 前記ドレイン線と前記第１の電極との間隔が、前記ドレイン線と前記画素電極との間隔以下であることを特徴とする請求項１乃至３の内の何れかに記載の表示装置。
5. 前記ドレイン線と重畳して形成される遮光膜を有し、
   少なくとも前記ドレイン線に重畳し、前記第１の方向に伸延する領域での前記遮光膜の幅は、前記ドレイン線を挟んで形成される一対の前記第１の電極の前記画素電極側の辺縁端部間の距離以下であることを特徴とする請求項１乃至４の内の何れかに記載の表示装置。
6. 第１の方向に延在し第２の方向に並設されるドレイン線と、前記第２の方向に延在し前記第１の方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とで囲まれる画素の領域毎に形成される画素電極とを備える表示装置であって、
   前記画素の領域毎に、前記ドレイン線を挟んで前記第１の方向に延在する少なくとも一対の第１の電極を有し、
   前記第１の電極は前記ドレイン線と同層に形成されると共に、前記第１の電極の前記ドレイン線から遠い側の辺縁部がそれぞれの画素領域の画素電極と電気的に接続されていることを特徴とする表示装置。
7. 前記第１の電極は、前記ドレイン線と同一の薄膜材料で形成されることを特徴とする請求項６に記載の表示装置。
8. 前記第１の電極は、前記ドレイン線と同一の工程で形成されることを特徴とする請求項７に記載の表示装置。

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