JP2011233195A - 半導体装置 - Google Patents

Abstract

【課題】ＬＳＩ内部の回路の動作状態が不安定なときに、誤って書き込み動作指示信号が入力されても、誤書き込みを回避する。
【解決手段】書き込み用の電源端子ＶＰＲＧの電圧のレベルを検出するＶＰＲＧレベル検出回路４と、レベル検出回路からの検出信号ＩＶＰＲＧと、書き込み指示信号ＰＲＧＥ、クロック信号ＣＬＫにもとづき、書き込み制御信号ＷＥと読み出し制御信号ＲＥを生成するＷ／Ｒコントロール回路５と、第１の電源端子ＶＤＤ３３の電源電圧と、電源ＶＰＲＧとを受け、書き込み制御信号ＷＥに基づき、書き込み時には、ＶＰＲＧを選択し、書き込み時以外には、ＶＤＤ３３を選択しＶＰＰとして出力する内部電源スイッチ回路６を備える。さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。
【選択図】図１

Description

本発明は半導体装置に関し、特に不揮発性記憶装置を備えた半導体装置に関する。

データの書き込みが１度だけ可能な不揮発性記憶素子を用いた、いわゆる、ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅメモリのうち、アンチヒューズ（ａｎｔｉ−ｆｕｓｅ）素子は、データ書き込み時、該アンチヒューズ素子に高電圧等を印加して、該アンチヒューズ素子を絶縁状態（アンチヒューズ素子の両端間が非導通状態）から接続状態（アンチヒューズ素子の両端間が導通状態）とすることで、書き込みが一度だけ行われる。アンチヒューズ素子を搭載した半導体装置において、アンチヒューズ素子へのデータ書き込み（プログラム）は、例えば半導体装置のウェハテスト工程等で行われる。

ＬＳＩ等半導体装置の組み立て後、あるいは製品出荷後等において、電源投入時等、半導体装置内部の状態が不安定なときに、絶縁状態にあるアンチヒューズ素子に高電圧が印加され当該アンチヒューズ素子が接続状態となり、もとのデータ（絶縁状態）を破壊してしまう可能性がある。なお、アンチヒューズ素子は、例えば論理１のデータの書き込みにより、一旦、接続状態に設定されると、再びデータを書き込むことはできない、という意味で再書き込みが不可能であるが、例えば論理０のデータの書き込みにより絶縁状態のままのアンチヒューズ素子は、電源投入時等の不安定状態のとき、高電圧の印加によって接続状態に設定される、すなわち、誤書き込みされる可能性がある。

アンチヒューズ素子等データの再書き込みが不可能な不揮発性記憶素子に関連して、特許文献１には、データの再書き込みが不可能な不揮発性記憶素子と、前記不揮発性記憶素子からデータを読み出すための読み出し動作の開始を指示する読み出し動作指示信号を、外部入力クロックに同期して取り込む読み出し動作制御回路と、不揮発性記憶素子にデータを書き込むための書き込み動作の開始を指示する書き込み指示信号が、前記外部入力クロックに対して非同期に入力される書き込み動作制御回路と、前記書き込み指示信号の供給に応じて、前記読み出し動作制御回路の動作をリセットするリセット回路と、を備え、誤動作により回路を構成する素子が破壊されるのを防止できるようにした構成が開示されている。特許文献１では、書き込み指示信号が入力されると、ただちに読み出し動作制御回路の動作をリセットし、読み出し回路等において高電圧が印加され素子が破壊されることを防止している。なお、特許文献１の図１等において、アンチヒューズ素子は、電源ＶＤＤと記憶ノードＳＮ間に接続され、記憶ノードＳＮと負電位ＶＢＰ間に、書き込み動作制御組み合わせ回路の出力によりオン・オフが制御される書き込みゲート（ｎＭＯＳトランジスタ）が接続される構成とされている。

特開２００８−６５９６３号公報（Ｐ２００８−６５９６３Ａ）

以下に関連技術の分析を与える。

電源投入時等、半導体装置（例えばＬＳＩ）内部の回路の動作状態が不安定なときに、誤って書き込み指示信号が入力されると、アンチヒューズ素子に高電圧が印加され、誤書き込みが行われる可能性がある。

本発明は、上記した課題の少なくとも１つの解決を図るものであり、概略以下の構成とされる。

本発明の１つの側面によれば、書き込み用電源端子と、不揮発性の記憶素子と、を備え、データ書き込み工程において、半導体装置外部から前記書き込み用電源端子に与えられる書き込み用電圧を前記不揮発性の記憶素子に印加することでデータの書き込みが行われ、
前記書き込み用電源端子の電圧レベルを監視し、前記書き込み用電源端子が前記書き込み用電圧の条件を満たさない電圧である場合には、書き込み指示が発生しても、前記不揮発性の記憶素子へのデータの書き込みを制御する書き込み制御信号を非活性に保つ回路ブロックを備え、
前記書き込み用電源端子は、前記書き込み用電圧の条件を満たさない固定電位に設定される所定の端子と、前記データ書き込み工程の後に、電気的に結合される半導体装置が提供される。

本発明によれば、半導体装置内部の回路の動作状態が不安定なときに、誤って書き込み指示信号が入力されても、誤書き込みが行われることはない。

本発明の一実施形態の半導体装置の構成の一例を示す図である。 本発明の一実施形態の半導体装置のウェハテスト時の設定を示す図である。 本発明の一実施形態の半導体装置の組み立て時の設定を示す図である。 図１のＶＰＲＧレベル検出回路と、図１のＷ／Ｒコントロール回路の構成の一実施例を示す図である。 図１のアンチヒューズマクロとの間で信号を授受する回路の一実施例を示す図である。 図１の内部電源スイッチ回路とアンチヒューズセルの構成の一実施例を示す図である。 ＶＰＲＧ端子の印加電圧を一覧で示す図である。 比較例の動作例を示すタイミング波形図である。 本発明の一実施例の動作例を示すタイミング波形図である。 本発明の別の実施例のＶＰＲＧレベル検出回路の構成を示す図である。

本発明の実施形態について説明する。本発明は、好ましい態様（ＭＯＤＥＳ）の１つにおいて、アンチヒューズ素子等、所定の書き込み用電圧を印加することでデータの書き込みが行われる不揮発性記憶素子を備えた半導体装置において、書き込み用の電源端子（ＶＰＲＧ）は、例えばデータの書き込み工程後に、不揮発性記憶素子の書き込み用電圧の条件を満たさない所定の固定電位を与える端子、例えばグランド端子と電気的に結合される。

本発明の態様（ＭＯＤＥＳ）の１つにおいて、書き込み用電源端子（ＶＰＲＧ）の電圧レベルを監視し、書き込み用電源端子（ＶＰＲＧ）が前記書き込み用電圧の条件を満たさない電圧である場合には、書き込み指示が発生しても、前記不揮発性記憶素子へのデータの書き込みを制御する書き込み制御信号（ＷＥ）を、活性化することなく、非活性に保つ回路群（回路ブロック）を備えている。

本発明の態様（ＭＯＤＥＳ）の一つにおいて、半導体装置は、
書き込み用の電源端子（ＶＰＲＧ）の電圧のレベルを検出するＶＰＲＧレベル検出回路（４）と、
ＶＰＲＧレベル検出回路（４）からの検出結果信号（ＩＶＰＲＧ）と、書き込み指示を制御する書き込み指示信号（ＰＲＧＥ）、クロック信号（ＣＬＫ）を受け、書き込み制御信号（ＷＥ）と読み出し制御信号（ＲＥ）の活性化と非活性化を制御するＷ／Ｒコントロール回路（５）と、
第１の電源端子（ＶＤＤ３３）の電源電圧と、書き込み用の電源端子（ＶＰＲＧ）の電源電圧とを受け、書き込み制御信号（ＷＥ）が活性状態の時には、書き込み用の電源端子（ＶＰＲＧ）の電圧を選択し、書き込み制御信号（ＷＥ）が非活性状態の時には、電源端子ＶＤＤ３３の電圧を選択し、セルアレイ（７）の高電圧端子（ＶＰＰ）に出力する内部電源スイッチ回路（６）と、
ワード線（ＷＬ）とビット線（ＢＬ）の交差部に配設され、ワード線（WL）の選択時に、オンし、不揮発性記憶素子（７６）をビット線（ＢＬ）と接続するセルトランジスタ（７５）と、不揮発性記憶素子（７６）と、を含むメモリセル（７４）と、
内部電源スイッチ回路（６）の出力（ＶＰＰ）とビット線（ＢＬ）との間に接続されるスイッチ（７２）と、
書き込みデータ（ＤＩＮ）と書き込み制御信号（ＷＥ）とを受け、前記書き込み制御信号（ＷＥ）が活性状態であり、且つ、前記書き込みデータ（ＤＩＮ）が、論理１と０のうち前記不揮発性記憶素子（７６）の状態を変化させる一方のデータ（例えば論理１のデータ）であるとき、前記スイッチ（７２）をオンさせて、前記内部電源スイッチ回路（６）の出力（ＶＰＰ）と前記ビット線（ＢＬ）とを導通させ、
書き込み制御信号（ＷＥ）が活性状態であり、且つ、書き込みデータ（ＤＩＮ）が、論路１と０の他方のデータ（例えば論理０）であるとき、又は、書き込み制御信号（ＷＥ）が非活性状態のときには、前記スイッチ（７２）をオフさせ、前記電源切替回路の出力（ＶＰＰ）と前記ビット線とを非導通とする論理回路（７１）と、を備えている。本発明の態様の一つにおいて、半導体装置は、前記メモリセルから前記ビット線（ＢＬ）に読み出された電圧から、読み出しデータ（ＤＯＵＴ）を生成する読み出し回路（７７）と、を備える。以下、実施例に即して説明する。

図１は、本発明の一実施例の半導体装置の構成を示す図である。図１は、書き込み用の電源パッドＶＰＲＧをグランド端子と接続する前の状態の半導体装置（ＬＳＩチップ）１の構成（回路配置）が示されている。アンチヒューズマクロ３は、アンチヒューズセルアレイ７、ＶＰＲＧレベル検出回路４、Ｗ／Ｒコントロール回路５、内部電源スイッチ回路６を備えている。アンチヒューズセルアレイ７は、アレイ状に配置された複数のアンチヒューズ素子（不図示）を備えている。

ＶＰＲＧレベル検出回路４は、書き込み用の電源パッドＶＰＲＧの電圧レベルをモニタし、レベル検出信号（２値信号）ＩＶＰＲＧをＷ／Ｒコントロール回路５に供給する。

Ｗ／Ｒコントロール回路５は、
データ入力（書き込みデータ）ＤＩＮと、
書き込み指示信号ＰＲＧＥと、
クロック信号ＣＬＫと、
ＶＰＲＧレベル検出回路４からのＶＰＲＧ検出信号ＩＶＰＲＧと、
を入力し、
データ書き込み時に、ライトイネーブル信号（書き込み制御信号）ＷＥを活性化して出力し、
データ読み出し時に、リードイネーブル信号ＲＥ（読み出し制御信号）を活性化して出力する。特に制限されないが、ライトイネーブル信号ＷＥとリードイネーブル信号ＲＥは、Ｈｉｇｈでアクティブ（活性状態）、Ｌｏｗでインアクティブ（非活性状態）とされる。

内部電源スイッチ回路６は、書き込み用の電源電圧ＶＰＲＧと標準Ｉ／Ｏ周回用電源電圧ＶＤＤ３３とを受け、アンチヒューズセルアレイ７へ供給する電圧（高電圧）ＶＰＰを切り替える回路である。内部電源スイッチ回路６は、書き込み時にはＶＰＲＧ、書き込み時以外はＶＤＤ３３を高電圧端子ＶＰＰに与える。

図２は、図示されないテスタとウェハプローバとを用いウェハ上のチップをテストするウェハテスト工程において、データの書き込みを行う場合のウェハ上の半導体装置（ＬＳＩ）の一例を示している。ウェハプローバのプローブ８が、ＬＳＩチップ１のパッド（ボンディングパッド）２とコンタクトし、プローブ８から、ＶＰＲＧには６．５Ｖ、ＶＤＤ３３には３．３Ｖを印加する。また、テスタ、ウェハプローバの制御のもと、アンチヒューズセルアレイ（図１の７）における書き込み（プログラム）が行われる。特に制限されないが、例えば、図示されないテスタ、ウェハプローバの制御のもと、ＬＳＩチップ１に搭載されるメモリアレイ（不図示）のテストが行われ、フェイルしたセルを救済するため、冗長セルへの置換を行うため、フェイルセルへのアクセスアドレスを冗長セルのアクセスアドレスに置き換えるための情報が、アンチヒューズセルアレイ（図１の７）にプログラムされる。

図３は、本実施例において、ウェハテスト工程において行われたデータの書き込みの後、組立工程のボンディング工程において、ＶＰＲＧパッドを、ＧＮＤピン（０Ｖ）のリードフレーム９にボンディングワイヤ１０にてワイヤーボンディングした状態を示している。なお、ＶＤＤ３３の電源パッドは電源ピンのリードフレーム９にワイヤーボンディングされる。なお、図３には、半導体装置（ＬＳＩチップ）１の矩形の各辺から４方向に金属性の接続端子が延在するＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型のパッケージが示されているが、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＴＣＰ（Ｔａｐｅ ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）型等の各種パッケージについても同様に適用可能である。

図４（Ａ）は、図１のＶＰＲＧレベル検出回路４の構成の一例を示す図である。ＶＰＲＧレベル検出回路４は、ＶＰＲＧパッドに入力が接続され、ＶＰＲＧパッドの電圧が閾値以上のときＬｏｗ電位、閾値未満のときＨｉｇｈ電位を出力するインバータＩＮＶ１と、インバータＩＮＶ１の出力を受け、反転した信号をＩＶＰＲＧとして出力するインバータＩＮＶ２を備えている。ＶＰＲＧパッドの電圧がＧＮＤレベルでないとき（ＩＮＶ１の閾値を超えるとき）、ＶＰＲＧレベル検出回路４からＨｉｇｈ電位のＩＶＰＲＧが出力され、ＶＰＲＧパッドの電圧がＧＮＤレベルのとき、ＶＰＲＧレベル検出回路４からＬｏｗ電位のＩＶＰＲＧが出力される。なお、特に制限されないが、ＶＰＲＧパッドに入力が接続されたインバータＩＮＶ２はＩ／Ｏ用の電源電圧ＶＤＤ３３（３．３Ｖ）で駆動され、インバータＩＮＶ２は、不図示の内部電源電圧（ＶＤＤ＝１．５Ｖ）で駆動され、その出力であるレベル検出信号ＩＰＲＧは振幅０−１．５Ｖの２値信号としてもよい。

図４（Ｂ）は、図１のＷ／Ｒコントロール回路５の構成の一例を示す図である。Ｗ／Ｒコントロール回路５は、
ＶＰＲＧレベル検出回路４から出力されるＩＶＰＲＧと、ＬＳＩチップ１の内部回路（例えば後述するアンチヒューズコントローラ）から出力され書き込み指示信号ＰＲＧＥ（Ｈｉｇｈ電位のときアクティブ状態）と、クロック信号ＣＬＫとを入力する否定論理積回路ＮＡＮＤ１と、
ＮＡＮＤ１の出力を反転した信号をライトイネーブル信号ＷＥとして出力するインバータＩＮＶ４と、
ＰＲＧＥをインバータＩＮＶ３で反転した信号と、クロック信号ＣＬＫとを入力する否定論理積回路ＮＡＮＤ２と、
ＮＡＮＤ２の出力を反転した信号をリードイネーブル信号ＲＥとして出力するインバータＩＮＶ５と、
を備えている。

（ＩＶＰＲＧ、ＰＲＧＥ、ＣＬＫ）＝（Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ）のとき、ＷＥ＝Ｈｉｇｈ（活性状態：書き込み動作を行う）となり、それ以外、ＷＥ＝Ｌｏｗ（非活性状態）である。

（ＰＲＧＥ、ＣＬＫ）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、ＲＥ＝Ｈｉｇｈ（活性状態：読み出し動作を行う）となり、それ以外、ＲＥ＝Ｌｏｗ（非活性状態）である。

図５は、図１のアンチヒューズマクロ３とデータ、制御信号等の受け渡しを行う回路ブロックの一例を示す図である。アンチヒューズコントローラ１１は、アンチヒューズマクロ３に書き込みデータＤＩＮ、書き込み指示信号ＰＲＧＥ、クロックＣＬＫを与える。アンチヒューズコントローラ１１に入力されるリセット信号ＲＳＴは電源投入後、所定クロックサイクル経過後に、不図示のリセット回路によって活性化され、これを受けてアンチヒューズコントローラ１１のリセットが行われる。アンチヒューズマクロ３からの読み出しデータＤＯＵＴは、揮発性の記憶装置１２に記憶される。特に制限されないが、記憶装置１２としては、例えばアンチヒューズマクロ３と同一チップ上に搭載されるＳＲＡＭ（スタティックランダムアクセスメモリ）の不良セルの救済を行うための置換アドレス情報を保持するＳＲＡＭリダンダンシレジスタ等が用いられる。

電源投入時等、リセット信号ＲＳＴが活性化される前のＬＳＩチップの内部状態が不安定なときに、誤って書き込み指示信号がアンチヒューズマクロ３に入力される場合があるが、本実施例においては、前述したように、データの書き込み終了後の組み立て工程で、ＶＰＲＧパッドをＧＮＤに接続しているため、ＶＰＲＧレベル検出回路４から出力されるＩＶＰＲＧはＬｏｗ固定（グランド電位）とされる。このため、電源投入時等、ＬＳＩチップの内部状態が不安定なときにも、Ｗ／Ｒコントロール回路５から出力されるライトイネーブル信号ＷＥはＬｏｗ固定とされ、アンチヒューズ素子への誤書き込みが回避される。

図６（Ａ）は、図１の内部電源スイッチ回路６の構成の一例を示す図である。図６（Ａ）に示すように、内部電源スイッチ回路６は、電源ＶＤＤ３３（＝３．３Ｖ）にソースが接続され、ライトイネーブル信号ＷＥにゲートが接続されたｐＭＯＳトランジスタ６１と、書き込み用の電源ＶＰＲＧ（＝６．５Ｖ）にソースが接続され、ライトイネーブル信号ＷＥをインバータ６３で反転した信号にゲートが接続されたｐＭＯＳトランジスタ６２と、を備え、ｐＭＯＳトランジスタ６１、６２のドレインは共通接続され、アンチヒューズセルアレイ７のＶＰＰ端子（高電圧端子）に接続されている。

図６（Ｂ）は、アンチヒューズセルアレイ７の要部構成を示す図である。なお、図６（Ｂ）では、単に説明の簡単のため、１つのセルと、１つのビット線ＢＬ、１つのワード線ＷＬが示されており、複数のビット線、複数のワード線の交差部にマトリックス状に配置されている複数のセルは省略されている。

図６（Ｂ）を参照すると、ＤＩＮ、ライトイネーブル信号ＷＥを入力する否定論理積回路（ＮＡＮＤ）７１と、ＶＰＰ端子にソースが接続されＮＡＮＤ７１の出力にゲートが接続されビット線ＢＬにドレインが接続されたｐＭＯＳトランジスタ７２を備えている。ＤＩＮ＝Ｈｉｇｈ、ＷＥ＝Ｈｉｇｈのとき、すなわち、論理１のデータの書き込みの時、ＮＡＮＤ７１の出力はＬｏｗとなり、ｐＭＯＳトランジスタ７２が導通し、ビット線ＢＬの電位はＶＰＰ端子の電位となる。

選択されたワード線ＷＬを駆動するワードドライバ７３は選択ワード線ＷＬをＧＮＤ電位とする。非選択ワード線は高電圧ＶＰＰに保持される。

メモリセル７４は、ＧＮＤに接続されたアンチヒューズ素子（ＡＦ）７６と、ワード線ＷＬにゲートが接続され、ソースがビット線ＢＬに接続され、ドレインがアンチヒューズ素子（ＡＦ）７６の一端に接続されたｐＭＯＳトランジスタ７５（セルトランジスタ）を備えている。

選択されたワード線ＷＬはワードドライバ７３によってＬｏｗ電位に駆動され、ｐＭＯＳトランジスタ７５が導通し、データ書き込み時には、ビット線ＢＬの電圧（＝ＶＰＲＧ）がアンチヒューズ素子（ＡＦ）７６に印加される（アンチヒューズ素子（ＡＦ）７６の両端間が接続状態となる）。

データ読み出し時には、Ｗ／Ｒコントロール回路５（図１参照）からのリードイネーブル信号ＲＥはＨｉｇｈ電位（活性状態）とされ、ライトイネーブル信号ＷＥはＬｏｗ電位（非活性状態）とされる。このため、ＮＡＮＤ７１の出力はＨｉｇｈとなり、ｐＭＯＳトランジスタ７２はオフ（非導通）状態とされる。また、例えばリードイネーブル信号ＲＥのＬｏｗ（非活性状態）からＨｉｇｈ（活性状態）への遷移に応答して、ワード線ＷＬの選択の前に（Ｌｏｗ電位に駆動される前の時点で）、読み出し回路７７は、ビット線ＢＬを所定の電圧（例えばＶＢＰ＝２．２Ｖ）にプリチャージする。なお、図６（Ｂ）に示す例では、ビット線のプリチャージ回路（不図示）は、電源ＶＢＰで駆動される読み出し回路７７内に含まれているものとし、電源ＶＢＰをビット線ＢＬに接続することで、ビット線ＢＬのプリチャージが行われる。

ビット線ＢＬのプリチャージ後、不図示のアドレスデコーダでアドレスをデコードした結果、選択されたワード線ＷＬはワードドライバ７３によってＬｏｗ電位（ＧＮＤ）に駆動される。Ｌｏｗ電位に駆動された当該ワード線（ＷＬ）にゲートが接続されたメモリセル７４のｐＭＯＳトランジスタ７５がオンする。例えば論理１が書き込まれたメモリセル７４では、メモリセル７４に接続するビット線ＢＬは、オン状態のｐＭＯＳトランジスタ７５、接続状態のアンチヒューズ素子（ＡＦ）７６を介して、ＧＮＤと導通し、Ｌｏｗ電位となる。論理０が書き込まれたメモリセル７４においては、アンチヒューズ素子（ＡＦ）７６は絶縁状態であるため、ｐＭＯＳトランジスタ７５がオンしても、ビット線ＢＬはプリチャージ電圧ＶＢＰ（＝２．２Ｖ）のままである。

読み出し回路７７は、ビット線ＢＬの電圧と、基準電圧ＶＲＥＦ（例えば０Ｖと２．２Ｖの中間電位）とを電圧比較し、比較結果を２値の読み出しデータＤＯＵＴとして出力する電圧比較回路（コンパレータ）を含む。

特に制限されないが、読み出し回路７７は、メモリセル７４からビット線ＢＬに読み出された電圧がＶＲＥＦよりも低い電圧（ＧＮＤ電位）のとき（アンチヒューズ素子の両端が接続状態）、
ＤＯＵＴ＝Ｈｉｇｈ（例えば論理１）、
ビット線ＢＬの電圧がプリチャージ電圧ＶＢＰ（＝２．２Ｖ）のとき（アンチヒューズ素子の両端が絶縁状態）、
ＤＯＵＴ＝Ｌｏｗ（例えば論理０）
が出力される。読み出し回路７７の出力ＤＯＵＴは、例えば０−１．５Ｖの振幅の論理信号としてもよい。特に制限されないが、本実施例では、リードイネーブル信号ＲＥがＬｏｗのとき、読み出し回路７７は非活性状態（プリチャージ回路、電圧比較回路はともにオフ）とされ、読み出し回路７７の出力をオフ状態（Ｈｉ−Ｚ状態）としてもよい。

ライトイネーブル信号ＷＥがＨｉｇｈレベルとされるデータ書き込み時には、内部電源スイッチ回路６において、ＶＰＰ端子の出力として、ＶＰＲＧ（６．５Ｖ）が選択され、ＤＩＮ＝Ｈｉｇｈのデータ書き込み時（通常、ウェハテスト工程でのデータ書き込み時）には、選択されたワード線ＷＬに接続されたメモリセル７４のｐＭＯＳトランジスタ７５のソースにビット線ＢＬから供給されるＶＰＲＧ（６．５Ｖ）が、オン状態のｐＭＯＳトランジスタ７５を介して、アンチヒューズ素子（ＡＦ）７６の一端に印加され、絶縁状態であったものが接続状態（アンチヒューズ素子（ＡＦ）７６の両端間が導通状態）となる。

なお、ライトイネーブル信号ＷＥがＬｏｗのときは、内部電源スイッチ回路６において、ＶＰＰ端子にはＶＤＤ３３が印加される。

ところで、組み立て工程あるいは製品出荷後等、本発明と相違して、書き込み用電源端子ＶＰＲＧにＶＤＤ３３と同一の３．３Ｖを印加した場合、電源投入時等、誤動作によりライトイネーブル信号ＷＥがＨｉｇｈとなり、ＤＩＮがＨｉｇｈとなると、図６（Ｂ）のｐＭＯＳトランジスタ７２がオンし、ビット線ＢＬ、Ｌｏｗとなったワード線ＷＬに接続するメモリセル７４のアンチヒューズ素子７６には３．３Ｖが印加されることになる。この結果、アンチヒューズ素子７６のデータが破壊される可能性がある。

これに対して、本実施例によれば、書き込み用電源端子ＶＰＲＧはＧＮＤピンに接続されており、電源投入時等において、ＶＰＲＧレベル検出回路４の出力ＩＶＰＲＧはＬｏｗレベルであり、誤って書き込み指示信号ＰＲＧＥがＨｉｇｈとなっても、Ｗ／Ｒコントロール回路５から出力されるライトイネーブル信号ＷＥはＬｏｗ固定であり、図６（Ｂ）のＮＡＮＤ７１の出力はＨｉｇｈ固定とされ、ｐＭＯＳトランジスタ７２はオフとされ、アンチヒューズ素子７６への書き込みは行われない。また、データの読み出し対象として選択されたメモリセル７４のアンチヒューズ素子７６の一端には、オン状態のｐＭＯＳトランジスタ７２を介してビット線ＢＬのプリチャージ電圧（例えばＶＢＰ）が印加されるだけであり、アンチヒューズ素子７６のデータが破壊されることはない。

図７は、本実施例において、ウェハテスト時の組み立て時以降のＶＰＲＧ端子の電位をまとめたものである。ウェハテスト時のプログラム（書き込み）時にはＶＰＲＧ端子には６．５Ｖ、その他は０．０Ｖ固定とする。パッケージ組み立て時に、ＶＰＲＧ端子はＧＮＤ端子と接続され、以降、ＶＰＲＧ端子はＧＮＤ電位とされる。

図８は、比較例として、データ書き込み工程後、書き込み用電源端子ＶＰＲＧをＧＮＤピンに接続されない構成における電源オン時のタイミング動作を説明するタイミングチャートである（横軸は時間）。電源ＶＤＤの立ち上がり前後のリセット信号ＲＳＴ（図５参照）、図５のアンチヒューズコントローラ１１からの書き込み指示信号ＰＲＧＥ、クロック信号ＣＬＫ、図１のＷ／Ｒコントロール回路５からのライトイネーブル信号ＷＥ、図６（Ｂ）のビット線ＢＬのハッチングを施した部分は値が不定の部分を表している。リセット信号ＲＳＴによって、ＬＳＩチップ内のリセットが行われ、リセットの解除（ＲＳＴ＝Ｈｉｇｈ）により、通常動作（読み出し動作）が行われる。また、リセットの解除（ＲＳＴ＝Ｈｉｇｈ）により、アンチヒューズコントローラ１１からのクロック信号ＣＬＫがアンチヒューズマクロ３に供給される。電源ＶＤＤの投入時の不安定状態のとき（ハッチングを施した時間範囲）、アンチヒューズセルアレイのビット線ＢＬに３．３Ｖが印加される可能性がある。

すなわち、図６（Ｂ）において、電源ＶＤＤの投入時の不安定状態のとき、ライトイネーブル信号ＷＥが偶々Ｈｉｇｈ、ＤＩＮが偶々Ｈｉｇｈの組み合わせのときｐＭＯＳトランジスタ（ｐＭＯＳスイッチ）７２がオンし、ＶＰＰ端子には電源電圧ＶＤＤ３３が印加されるため、ビット線ＢＬには電源電圧ＶＤＤ３３の３．３Ｖが印加される。ワード線ＷＬが偶々Ｌｏｗ電位となると、メモリセル７４のアンチヒューズ素子７６の一端には、ビット線ＢＬの３．３Ｖが印加され、アンチヒューズ素子７６が絶縁状態の場合、接続状態に、誤書き込みされる可能性がある。

図９は、本実施例において、書き込み用電源端子ＶＰＲＧがＧＮＤピンに接続された後における電源立ち上げ時のタイミング動作を説明する図である。なお、本実施例においては、前述したように、ウェハテスト等でのデータ書き込み工程後のパッケージ工程において、書き込み用電源端子ＶＰＲＧがＧＮＤピンに接続される。図９には、図８の比較例に対して、上述した本実施例におけるリセット信号ＲＳＴ（図５参照）、図５のアンチヒューズコントローラ１１からの書き込み指示信号ＰＲＧＥ、クロック信号ＣＬＫ、図１のＷ／Ｒコントロール回路５からのライトイネーブル信号ＷＥ、図６（Ｂ）のビット線ＢＬ信号の電源投入時のタイミング波形の一例が示されている。

図９において、電源投入時、ハッチングを施した時間範囲において、ライトイネーブル信号ＷＥはＬｏｗ固定とされ、図６（Ｂ）のアンチヒューズセルアレイのｐＭＯＳトランジスタ７２はオフ（非導通）とされ、ビット線ＢＬには、高電圧ＶＰＰ（ＶＤＤ３３の３．３Ｖ）が印加されることはなく、ビット線ＢＬに印加される最大電圧は２．２Ｖ（プリチャージ電圧）である。このため、本実施例によれば、電源投入時等において、アンチヒューズ素子７６の誤書き込みは回避される。

図１０は、本発明の別の実施例のＶＰＲＧレベル検出器４の構成例を示す図である。ＶＤＤ３３、ＶＰＲＧを電圧比較する電圧比較器を備えている。特に制限されないが、
ＶＰＲＧ＞ＶＤＤ３３のとき、ＩＶＰＲＧ＝Ｈｉｇｈ（例えば論理１）、
ＶＰＲＧ＝＜ＶＤＤ３３のとき、ＩＶＰＲＧ＝Ｌｏｗ（例えば論理０）
を出力する。ＩＶＰＲＧは前述した通り０−ＶＤＤ（内部電源電圧：１．５Ｖ）としてもよい。

なお、電圧比較器には、ウェハテスト工程でのデータ書き込み時に、６．５Ｖが入力されるため、入力ダイナミックレンジ確保のため電圧比較器の電源はデータ書き込み時には、ＶＰＲＧとＶＳＳ（ＧＮＤ）とされ、ＶＰＲＧパッドをＧＮＤに接続した後は、電圧比較器の電源には、ＶＤＤ３３とＶＳＳ（ＧＮＤ）が供給される。

上記実施例では、再書き込み不可能な不揮発性記憶素子としてアンチヒューズ素子を例に説明したが、データの値により溶断／非溶断が行われるヒューズ素子を備えた半導体装置についても、同様にして適用可能である。

また上記実施例では、アンチヒューズマクロ、ＳＲＡＭ等を備えたＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）のＬＳＩを例に説明したが、ＳＯＣに限定されるものでなく、アンチヒューズセルアレイを備えた個別半導体等に適用してもよいことは勿論である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ ＬＳＩチップ
２ ボンディングパッド
３ アンチヒューズマクロ
４ ＶＰＲＧレベル検出回路
５ Ｗ／Ｒコントロール回路
６ 内部電源スイッチ回路
７ アンチヒューズセルアレイ
８ プローブ
９ リードフレーム
１０ ボンディングワイヤ
１１ アンチヒューズコントローラ
１２ 揮発性記憶装置（ＳＲＡＭリダンダンシレジスタ）
６１、６２ ｐＭＯＳトランジスタ
６３ インバータ
７１ ＮＡＮＤ
７２ ｐＭＯＳトランジスタ
７３ ワードドライバ
７４ セル（アンチヒューズメモリセル）
７５ ｐＭＯＳトランジスタ
７６ アンチヒューズ素子
７７ 読み出し回路

Claims (9)

1. 書き込み用電源端子と、
   不揮発性の記憶素子と、
   を備え、
   データ書き込み工程において、半導体装置外部から前記書き込み用電源端子に与えられる書き込み用電圧を前記不揮発性の記憶素子に印加することでデータの書き込みが行われ、
   前記書き込み用電源端子の電圧レベルを監視し、前記書き込み用電源端子が前記書き込み用電圧の条件を満たさない電圧である場合には、書き込み指示が発生しても、前記不揮発性の記憶素子へのデータの書き込みを制御する書き込み制御信号を非活性に保つ回路部を備え、
   前記書き込み用電源端子は、前記書き込み用電圧の条件を満たさない固定電位に設定される所定の端子と、前記データ書き込み工程の後に、電気的に結合される、ことを特徴とする半導体装置。
2. 前記書き込み用電源端子が電気的に結合される前記所定の端子はグランド端子である、ことを特徴とする請求項１記載の半導体装置。
3. 前記回路部は、前記データ書き込み工程において、前記書き込み用電源端子の電圧を監視した結果、前記書き込み用電源端子の電圧が前記書き込み用電圧の条件を満たす場合、前記書き込み指示の発生に対応させて前記書き込み制御信号を活性化させる、ことを特徴とする請求項１又は２記載の半導体装置。
4. 前記書き込み用電源端子の電圧のレベルを検出するレベル検出回路と、
   前記レベル検出回路からの検出信号と、前記書き込み指示を制御する書き込み指示信号とに基づき、前記書き込み制御信号と、前記不揮発性の記憶素子からのデータの読み出しを制御する読み出し制御信号との活性化及び非活性化を制御する書き込み／読み出しコントロール回路と、
   第１の電源端子の電圧と、前記書き込み用電源端子の電圧とを受け、前記書き込み制御信号に基づき、データ書き込み時には、前記書き込み用電源端子の電圧を選択出力し、書き込み時以外には、前記第１の電源端子の電圧を選択出力する電源切替回路と、
   ワード線とビット線の交差部に配設され、前記ワード線の選択時にオンし前記不揮発性の記憶素子と前記ビット線とを接続するセルトランジスタと、前記不揮発性の記憶素子と、を含むメモリセルと、
   前記電源切替回路の出力と前記ビット線との間に接続されるスイッチと、
   書き込みデータと前記書き込み制御信号とを受け、前記書き込み制御信号が活性状態であり、且つ、前記書き込みデータが、論理１と０のうち前記不揮発性の記憶素子の接続状態を変化させる一方のデータであるとき、前記スイッチをオンさせて、前記電源切替回路の出力と前記ビット線とを導通させ、
   前記書き込み制御信号が活性状態であり、且つ、前記書き込みデータが、論路１と０の他方のデータであるとき、
   又は、前記書き込み制御信号が非活性状態のときには前記スイッチをオフさせ、前記電源切替回路の出力と前記ビット線とを非導通とする論理回路と、
   を備えた、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記メモリセルから前記ビット線に読み出された電圧から読み出しデータを生成する読み出し回路を備えた、ことを特徴とする請求項４記載の半導体装置。
6. 前記レベル検出回路は、前記書き込み用電源端子の電圧を入力端子に受ける第１のインバータ回路と、
   前記第１のインバータ回路の出力を受け検出信号を出力する第２のインバータ回路と、
   を備えている、ことを特徴とする請求項４又は５記載の半導体装置。
7. 前記レベル検出回路は、
   前記書き込み用電源端子の電圧と、所定の電源電圧とを電圧比較するコンパレータ回路を備えている、ことを特徴とする請求項４又は５記載の半導体装置。
8. 組み立て工程において、前記書き込み用電源端子をなすパッドがグランドピンに接続される、ことを特徴とする請求項２記載の半導体装置。
9. 前記不揮発性の記憶素子が、データの書き込みにより、絶縁状態から接続状態となるアンチヒューズ素子を含む、ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。

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