JP2011227814A - Semiconductor device, semiconductor device manufacturing apparatus, semiconductor device manufacturing method, and ic tag - Google Patents
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/80439—Silver [Ag] as principal constituent
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Abstract
Description
本発明は、ICタグや半導体装置を低コストで作製するための組み立て技術に関する。例えば極小かつ極薄のICチップを実装するICタグや半導体装置の製造技術に関する。 The present invention relates to an assembling technique for manufacturing an IC tag or a semiconductor device at a low cost. For example, the present invention relates to a manufacturing technology of an IC tag or a semiconductor device on which an extremely small and extremely thin IC chip is mounted.
昨今、ICチップのデータを非接触で読み書きできる半導体装置(いわゆるICタグ)が広まっている。通常、ICチップとの間の通信には、例えば誘導電磁界や電波が用いられる。ICタグは物品に取り付けられた状態で使用される。ICタグは、製造・物流管理、各種チケット、病院カルテ管理など多方面での利用が期待される。ICタグは、バーコードと比べると、物品移動中の認識性能、遠隔読み取り、複数同時読み取り、ネットワークリンク、複製困難さ等の点で優ると期待されている。 Recently, semiconductor devices (so-called IC tags) that can read and write data of IC chips in a non-contact manner have become widespread. Usually, for example, an induction electromagnetic field or a radio wave is used for communication with an IC chip. The IC tag is used while attached to an article. IC tags are expected to be used in various fields such as manufacturing / distribution management, various tickets, and hospital chart management. IC tags are expected to be superior to barcodes in terms of recognition performance during article movement, remote reading, multiple simultaneous readings, network links, and difficulty in copying.
現在、ICタグの利用は、リユースが中心である。しかし、今後は、使い捨て用途へのICタグの展開が期待される。例えば安価で極薄のICタグを紙に埋め込み、有価証券その他の紙媒体の管理や偽造防止に利用することが期待されている。なお、使い捨て用途へのICタグの普及には、更なる低コスト化技術の開発が重要であると言われている。 Currently, reuse of IC tags is mainly used. However, the development of IC tags for disposable applications is expected in the future. For example, it is expected that an inexpensive and extremely thin IC tag is embedded in paper and used for management of securities and other paper media and forgery prevention. In addition, it is said that development of further cost reduction technology is important for the spread of IC tags for disposable use.
低コスト化技術の一つはICチップの小型化である。ICチップを小型化すると、1枚の半導体ウェハから取得できるICチップの枚数が増加する。このため、材料コストの低減に有効である。これまでに、50μm角、厚さ5μmという極小・極薄のICチップが開発されている(非特許文献1)。 One of the cost reduction technologies is the miniaturization of the IC chip. When the IC chip is downsized, the number of IC chips that can be obtained from one semiconductor wafer increases. For this reason, it is effective for reduction of material cost. So far, ultra-small and ultra-thin IC chips of 50 μm square and 5 μm thickness have been developed (Non-Patent Document 1).
ところが、ICチップの小型化に伴い、ICタグの組み立て工程に必要とされる位置決め精度が非常に高くなってきている。このため、ICチップのハンドリング技術に関する新たな技術開発が必要となってきている。従来、ICチップのハンドリングには、ピック&プレースという手法が用いられてきた。 However, with the miniaturization of the IC chip, the positioning accuracy required for the assembly process of the IC tag has become very high. For this reason, new technology development relating to IC chip handling technology has become necessary. Conventionally, a pick and place technique has been used for handling IC chips.
この手法は、以下の3つの工程でなる。まず、タック性を有する支持シート上のウェハをダイシング処理する。次に、ダイシング前のウェハ形状に配置されたままのICチップを突き上げピンで1個ずつ持ち上げる。最後に、ロボットにより位置制御される真空ピンセットでICチップをピックアップして搬送する。 This method consists of the following three steps. First, a wafer on a support sheet having tackiness is subjected to a dicing process. Next, the IC chips still arranged in the wafer shape before dicing are lifted one by one with the push-up pins. Finally, the IC chip is picked up and transported by vacuum tweezers whose position is controlled by the robot.
しかし、ICチップの小型化に伴い、様々な課題が生じている。例えば突き上げピンによるICチップの損傷のおそれが指摘されている。また、位置決め精度が高いロボットを使用することに伴う組立コストの増大が指摘されている。それに伴い、タック性制御や隣り合うチップの間隔を広げるエキスパンド機能を有する支持シート材の開発も行われている(非特許文献2)。 However, various problems have arisen with the miniaturization of IC chips. For example, it has been pointed out that the IC chip may be damaged by the push-up pin. Further, it has been pointed out that the assembly cost increases due to the use of a robot with high positioning accuracy. Along with this, the development of a support sheet material having an expanding function that increases tackiness control and the interval between adjacent chips has also been developed (Non-Patent Document 2).
ところが、上述した50μm角、厚さ5μmなるサイズに代表される極めて小さい半導体チップをドライ環境で扱う場合、静電気力やファンデルワールス力によるチップの飛散と吸着が起こる。これらの現象は、チップの損傷を引き起こす。このため、重力よりも静電気力やファンデルワールス力が支配的になる100μm以下の物体をドライ環境でハンドリングすることは困難である。
However, when an extremely small semiconductor chip typified by the above-mentioned size of 50 μm square and
以上の課題を解決する方法として、ウェット環境下でのハンドリング、すなわち溶液を用いた流体制御によるICチップのハンドリング法が幾つか考案されている(非特許文献3、特許文献1、2)。
As a method for solving the above problems, several methods have been devised for handling in a wet environment, that is, for handling an IC chip by fluid control using a solution (Non-patent
非特許文献3には、台形状に切り出したICチップを、その収納領域である基板上のくぼみに、溶液のフローを用いて搬送する方法が示されている。なお、収納領域近辺に搬送されたICチップは、重力とファンデルワールス力、さらに表面の相互作用により基板上のくぼみに嵌め込まれる。
Non-Patent
特許文献1には、自己組織化機能を用いてICチップをプレースする際、親水力と疎水力を用いて半導体チップの方向を調整する方法が示されている。
特許文献2には、特殊な溶液中にICチップを保持し、あたかも微粒子が入った試薬のように取り扱うチップハンドリング技術が示されている。この技術は、数10μm以上のサイズのICチップに対して適用することができる。なお、この技術では、溶液中に分散されたICチップを該溶液とともにICチップ保持ノズルで吸引し、ICチップ保持ノズルの先端にICチップを1枚だけ捕捉する。この後、捕捉されたICチップを搭載領域まで搬送する。その状態で、ICチップ保持ノズルの先端に圧力を加え、搭載領域にICチップをリリースする。または、粘着性を有する搭載領域に捕捉されたICチップを搬送し、搭載領域の粘着性を利用してリリースする。
ところが、ICチップ保持ノズルを使用するICタグの製造技術では、半導体搭載基板上にICチップを正確に位置決めする必要がある。そこで、従来手法の場合には、両面電極構造のICチップを利用して、ICチップの反転や角度ずれに対する許容度を高めている。しかし、位置決め精度は、半導体搭載基板に対して高さ方向にも要求される。例えばICチップ保持ノズルの高さ方向の位置決めに少しでもずれがあると、半導体搭載基板にICチップが押し付けられることになる。この際、押し付け力が過大であると、ICチップに機械的損傷が発生する可能性がある。そこで、半導体搭載基板から高さ方向に離れた位置からICチップを吹き落とす手法を採用することがある。しかし、吹き落とす位置が半導体搭載基板から離れすぎると、搭載位置の許容範囲内にICチップを搭載できない可能性がある。さらに、ICチップが極薄の場合には、半導体搭載基板面に押し付けられる際に、ICチップにクラックや割れを発生させることがあり、ICタグの製造歩留まりを低下させてしまう。 However, in the IC tag manufacturing technology using the IC chip holding nozzle, it is necessary to accurately position the IC chip on the semiconductor mounting substrate. Therefore, in the case of the conventional method, an IC chip having a double-sided electrode structure is used to increase the tolerance for inversion and angular deviation of the IC chip. However, positioning accuracy is also required in the height direction with respect to the semiconductor mounting substrate. For example, if there is any deviation in the positioning of the IC chip holding nozzle in the height direction, the IC chip is pressed against the semiconductor mounting substrate. At this time, if the pressing force is excessive, mechanical damage may occur in the IC chip. Therefore, there is a case where a technique of blowing off the IC chip from a position away from the semiconductor mounting substrate in the height direction is sometimes employed. However, if the position to be blown off is too far from the semiconductor mounting substrate, there is a possibility that the IC chip cannot be mounted within the allowable range of the mounting position. Furthermore, when the IC chip is extremely thin, cracks and cracks may be generated in the IC chip when pressed against the surface of the semiconductor mounting substrate, thereby reducing the IC tag manufacturing yield.
本発明は、上述した課題を解決する手段と方法を提供することを目的とする。特に、被搬送物である物体のサイズに比して位置決め精度を緩和できる半導体搭載基板の表面構造と配置、当該構造や配置を利用した製造技術を提供することを目的とする。 The present invention aims to provide means and methods for solving the above-mentioned problems. In particular, an object of the present invention is to provide a surface structure and arrangement of a semiconductor mounting substrate that can relax positioning accuracy as compared with the size of an object that is a transferred object, and a manufacturing technique that uses the structure and arrangement.
本発明においては、半導体搭載基板上に、半導体基板を搭載する第1の表面エリアと、当該第1の表面エリアの周辺に配置され、第1の表面エリアより臨界表面張力が小さい第2の表面エリアとを形成する。例えば第1の表面エリアを親水性表面とし、第2の表面エリアを疎水性表面とする。なお、第1の表面エリアと第2の表面エリアは、後述するように、親水性表面と疎水性表面に限らない。 In the present invention, on the semiconductor mounting substrate, the first surface area on which the semiconductor substrate is mounted, and the second surface which is disposed around the first surface area and has a critical surface tension smaller than that of the first surface area. Forming an area. For example, the first surface area is a hydrophilic surface and the second surface area is a hydrophobic surface. Note that the first surface area and the second surface area are not limited to the hydrophilic surface and the hydrophobic surface, as will be described later.
次に、半導体基板の半導体搭載基板への搭載方法について説明する。まず、半導体基板の搭載位置の周辺に形成される疎水性エリアまで広がるような比較的大きな液滴を生成し、半導体基板の搭載位置に付着させる。この状態で、1個の半導体基板を液滴に添加する。この後、液滴は蒸発する。この蒸発過程において、半導体基板は液滴の壁に吸着されたまま移動し、最終的には搭載位置に配置される。 Next, a method for mounting the semiconductor substrate on the semiconductor mounting substrate will be described. First, a relatively large droplet that spreads to a hydrophobic area formed around the mounting position of the semiconductor substrate is generated and attached to the mounting position of the semiconductor substrate. In this state, one semiconductor substrate is added to the droplet. After this, the droplets evaporate. In this evaporation process, the semiconductor substrate moves while adsorbed on the wall of the droplet, and is finally placed at the mounting position.
このような搭載が可能であるのは、以下の理由による。半導体基板は、液滴上又は液滴内に一旦内包されると、液滴の表面張力により気液界面に保持される。従って、液滴の蒸発により液滴の大きさが変化していく過程において、半導体基板は液滴の外周上に存在し続ける。このため、液滴の大きさの変化や液滴の動きに伴って半導体基板も移動する。蒸発過程において、液滴内部では流動が起こり、蒸発が起きるのが最も遅い親水性エリアに半導体基板が自動的に搬送される。 Such mounting is possible for the following reasons. Once the semiconductor substrate is encapsulated on or in the droplet, it is held at the gas-liquid interface by the surface tension of the droplet. Therefore, the semiconductor substrate continues to exist on the outer periphery of the droplet in the process of changing the size of the droplet by evaporation of the droplet. For this reason, the semiconductor substrate also moves with the change in the size of the droplet and the movement of the droplet. In the evaporation process, flow occurs inside the droplet, and the semiconductor substrate is automatically transported to the hydrophilic area where evaporation occurs most slowly.
この方法を用いると、半導体基板を液滴に遊離した際の初期位置が、所定の搭載位置に対する位置決め精度の数倍から100倍程度離れていても、半導体基板を所定の搭載位置まで搬送することができる。つまり、半導体基板を半導体搭載基板に搭載する工程における半導体基板の遊離は、所定の搭載位置に直接位置決めする場合に比して非常に荒い精度で構わない。しかも、半導体基板の遊離は液滴との接触により行われる。すなわち、遊離時に半導体基板は、ソリッドな半導体搭載基板と直接的に接しない。このため、半導体基板に損傷を与えることなく、半導体搭載基板上の所定の搭載位置に半導体基板を配置することができる。 Using this method, the semiconductor substrate can be transported to a predetermined mounting position even when the initial position when the semiconductor substrate is released into droplets is several to 100 times the positioning accuracy with respect to the predetermined mounting position. Can do. In other words, the separation of the semiconductor substrate in the process of mounting the semiconductor substrate on the semiconductor mounting substrate may be very rough as compared with the case where the semiconductor substrate is directly positioned at a predetermined mounting position. In addition, the semiconductor substrate is released by contact with the droplet. That is, the semiconductor substrate does not directly contact the solid semiconductor mounting substrate when released. For this reason, the semiconductor substrate can be disposed at a predetermined mounting position on the semiconductor mounting substrate without damaging the semiconductor substrate.
以下では、半導体基板と半導体搭載基板で構成される半導体装置の一例であるICタグについて説明する。ICタグに使用する半導体基板には、例えば片面にのみ電極を持つICチップ(いわゆる片面電極ICチップ)やチップの両面に1個ずつ電極を有し、反転が許容されるICチップ(いわゆる両面電極ICチップ)を使用する。 Hereinafter, an IC tag which is an example of a semiconductor device including a semiconductor substrate and a semiconductor mounting substrate will be described. The semiconductor substrate used for the IC tag is, for example, an IC chip having an electrode only on one side (so-called single-sided electrode IC chip) or an IC chip having one electrode on both sides of the chip and allowing inversion (so-called double-sided electrode) IC chip) is used.
一方、半導体搭載基板としての外付けアンテナは、ICチップの保護と両面電極ICチップに対応するために2枚用意することが望ましい。2枚の外付けアンテナを用いるICタグの場合、ICチップは、その両面が2枚の外付けアンテナによって挟み込む構造を採用する。すなわち、ICタグは、いわゆるサンドイッチ構造を採る。勿論、ICチップの周辺のみがサンドイッチ構造となれば良い。従って、2枚の外付けアンテナは同等の大きさである必要はなく、一方の面積は他方の面積に比して小さくても構わない。また、必ずしも外付けアンテナは2枚必要ではなく、一方は、ICチップの保護シートでも良い。 On the other hand, it is desirable to prepare two external antennas as semiconductor mounting substrates in order to protect the IC chip and to support the double-sided electrode IC chip. In the case of an IC tag using two external antennas, the IC chip adopts a structure in which both surfaces are sandwiched between two external antennas. That is, the IC tag adopts a so-called sandwich structure. Of course, it is sufficient that only the periphery of the IC chip has a sandwich structure. Accordingly, the two external antennas do not have to be the same size, and one area may be smaller than the other area. Also, two external antennas are not necessarily required, and one of them may be a protection sheet for an IC chip.
少なくとも、ICチップを搭載する側の外付けアンテナには、ICチップを搭載する親水性エリアと、それを取り囲む疎水性エリアを設けておくことが望ましい。 At least the external antenna on the side where the IC chip is mounted is desirably provided with a hydrophilic area where the IC chip is mounted and a hydrophobic area surrounding the hydrophilic area.
最終的なICタグの構成は、1枚の外付けアンテナ上の親水性エリア内にICチップを搭載し、その上にもう1枚の外付けアンテナ又は保護シートを配置したサンドイッチ形態を採る。勿論、ICチップの電極と外付けアンテナとは電気的に接続される形態を採る。 The final configuration of the IC tag takes a sandwich form in which an IC chip is mounted in a hydrophilic area on one external antenna and another external antenna or protective sheet is disposed thereon. Of course, the electrode of the IC chip and the external antenna are electrically connected.
次に、本発明の製造方法を用いて、ICチップを外付けアンテナに搭載する場合について説明する。まず、液滴の生成又は供給手段について説明する。液滴を生成又は供給する方法には幾つかの方法が考えられる。例えば液体ディスペンサを用いて、一定量の液体を外付けアンテナ上のチップ搭載位置に添加する方法がある。 Next, a case where an IC chip is mounted on an external antenna using the manufacturing method of the present invention will be described. First, droplet generation or supply means will be described. There are several possible methods for producing or supplying the droplets. For example, there is a method of adding a certain amount of liquid to a chip mounting position on an external antenna using a liquid dispenser.
次に、ICチップの捕捉手段について説明する。ICチップの捕捉手段は、例えば複数のICチップの入った溶液を収納する収納容器と、先端にICチップを捕捉する細長いICチップ保持ノズルと、ICチップ保持ノズルに連結したポンプ(吸引機と加圧機)と、ICチップ保持ノズルの先端部を容器中の溶液に挿入し、ICチップを先端に付着した状態で引き上げるアクチュエータとで実現できる。ICチップ保持ノズルの先端に開口する孔は、ICチップの直径より小さいものを使用する。 Next, IC chip capturing means will be described. The IC chip capturing means includes, for example, a storage container that stores a solution containing a plurality of IC chips, an elongate IC chip holding nozzle that captures the IC chip at the tip, and a pump (suction machine and processing unit) connected to the IC chip holding nozzle. And an actuator that inserts the tip of the IC chip holding nozzle into the solution in the container and lifts the IC chip attached to the tip. The hole opened at the tip of the IC chip holding nozzle is smaller than the diameter of the IC chip.
まず、ICチップが複数入った溶液中に、先端にICチップの直径より小さい孔が開口しているICチップ保持ノズルを挿入し、ICチップ保持ノズルの先端に吸引力を作用させる。先端に1個のICチップが吸引保持されると、その状態のままICチップ保持ノズルを溶液から引き出す。次に、先端に吸引保持されているICチップ5を加圧力を作用させ、外付けアンテナ上に付着された液滴に遊離する。遊離位置は、液滴の中心である必要はなく、ICチップが液体と接することが可能な場所であればどこでも良い。
First, an IC chip holding nozzle having a hole smaller than the diameter of the IC chip is inserted at the tip into a solution containing a plurality of IC chips, and a suction force is applied to the tip of the IC chip holding nozzle. When one IC chip is sucked and held at the tip, the IC chip holding nozzle is pulled out from the solution in that state. Next, the
次に、液滴の蒸発手段について説明する。蒸発は、室温による自然乾燥が最も単純な形態である。ただし、ICチップの搭載にかかる時間を早めるためには、ランプやヒータその他の加熱機を設置することが望ましい。 Next, the droplet evaporation means will be described. Evaporation is the simplest form of natural drying at room temperature. However, in order to speed up the time required for mounting the IC chip, it is desirable to install a lamp, a heater or other heaters.
本発明による半導体装置の製造方法を応用したICタグの製造方法は、親水エリアと疎水エリアを有する外付けアンテナ、液滴生成・供給手段、ICチップ捕捉手段、必要に応じて液滴蒸発手段を利用することで実現できる。具体的には、ICチップを1個だけ捕捉する工程と、親水性エリアと疎水性エリアを表面に有する外付けアンテナのICチップ搭載部に液滴を供給する工程と、捕捉したICチップを加圧して液滴側に遊離する工程と、ICチップが遊離された液滴を蒸発させる工程とで構成される。この製造方法の適用により、ICチップは、外付けアンテナ上に形成された所定の搭載位置(親水性エリア)内に配置される。 An IC tag manufacturing method to which the semiconductor device manufacturing method according to the present invention is applied includes an external antenna having a hydrophilic area and a hydrophobic area, a droplet generating / supplying unit, an IC chip capturing unit, and a droplet evaporation unit as required. It can be realized by using it. Specifically, a step of capturing only one IC chip, a step of supplying droplets to the IC chip mounting portion of the external antenna having a hydrophilic area and a hydrophobic area on the surface, and adding the captured IC chip And a step of releasing the droplet to the droplet side and a step of evaporating the released droplet of the IC chip. By applying this manufacturing method, the IC chip is disposed in a predetermined mounting position (hydrophilic area) formed on the external antenna.
本発明によれば、臨界表面張力の異なる表面(例えば疎水性表面と親水性表面)を用いた液滴の流体制御を用い、半導体基板を所定の位置に位置決めできる。このため、半導体基板が極薄の場合でも、半導体基板自体には機械的損傷を与えずに済む。また、本発明に係る製造方法はプロセスが簡単であるため、複雑な組み立て設備を必要としない。従って、低い製造コストかつ高効率により、高品質の半導体装置を作製することができる。また、本発明に係る製造方法は、半導体基板のみならず、シート状の基板材料や微粒子などの搬送にも適用できる。このため、本発明は、半導体基板の搬送だけでなく、三次元実装に伴う各種材料の搬送にも利用できる。 According to the present invention, a semiconductor substrate can be positioned at a predetermined position by using fluid control of a droplet using surfaces having different critical surface tensions (for example, a hydrophobic surface and a hydrophilic surface). For this reason, even when the semiconductor substrate is extremely thin, the semiconductor substrate itself does not need to be mechanically damaged. Moreover, since the manufacturing method according to the present invention is simple in process, it does not require complicated assembly equipment. Therefore, a high-quality semiconductor device can be manufactured with low manufacturing cost and high efficiency. In addition, the manufacturing method according to the present invention can be applied not only to the semiconductor substrate but also to the conveyance of sheet-like substrate material and fine particles. For this reason, this invention can be utilized not only for conveyance of a semiconductor substrate but for conveyance of various materials accompanying three-dimensional mounting.
以下、図面を参照して本発明の実施の形態を説明する。以下の実施例においては、主に、ICタグの構造、ICチップとアンテナ基板の接続工程について説明する。ただし、本発明の応用分野はこれに限るものでなく、後述する実施例の内容は、半導体実装技術の全般に活用できる。 Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, the structure of the IC tag and the connection process between the IC chip and the antenna substrate will be mainly described. However, the application field of the present invention is not limited to this, and the contents of the embodiments to be described later can be utilized for the whole semiconductor mounting technology.
[実施例1]
本実施例では、ICタグを構成する外付けアンテナの構造とICタグの作製方法について説明する。
[Example 1]
In this embodiment, a structure of an external antenna constituting an IC tag and a method for manufacturing the IC tag will be described.
(ICタグの構造例)
図1A及びBに、ICタグ54の典型的な構成例を示す。図1AはICタグ54の平面外観図であり、図1Bはその分解斜視図である。図1Bに示す通り、ICタグ54は、ICチップ5と2枚の外付けアンテナ52で構成される。2枚の外付けアンテナ52は、ICチップ5を両面側から挟み込むように配置される。外付けアンテナ52には、アンテナスリット53が形成されている。アンテナスリット53は、ICチップ5とアンテナとのインピーダンス整合に必要な構造であり、アンテナからのエネルギーを効率良く導く働きをする。2枚の外付けアンテナ52は、必ずしも同じ長さである必要はない。また、2枚の外付けアンテナ52の両方がスリット構造を有する必要は無い。ただし、2枚の外付けアンテナ52の一方が、他方側に形成されたアンテナスリット53と干渉しないことが必要である。
(Structure example of IC tag)
1A and 1B show a typical configuration example of the
この他、図1Cに示すように、アンテナスリット53の形成された外付けアンテナ52を1枚だけ有するICタグ54も可能である。この形態のICタグの場合には、外付けアンテナ52に搭載されたICチップ5を防護シート55で保護すると良い。
In addition, as shown in FIG. 1C, an
ICタグ54の大きさは、用途により様々である。例えば紙の中や糸の中に埋め込むような特殊な用途に使用するICチップ5の場合、大きさは10−200μm、厚みは0.2−200μmの範囲するのが良い。なお、外付けアンテナ52も含めて紙の中に埋め込むためには、紙の平均的な厚み(おおよそ100μm)以下であることが必要となる。従って、この種の用途に用いる場合、ICチップ5の厚みは10μm以下とし、外付けアンテナ52の厚みを含めたICタグ54のトータルの厚みを100μm以下とすることが望ましい。つまり、この種の用途で取り扱う外付けアンテナ52には、極薄のフィルム形態も含まれる。
The size of the
(ICチップの構造例)
図6に、第1の両面電極ICチップ59の代表例を示す。この実施例の場合、第1の両面電極ICチップ59の平面構造は正方形状(矩形)である。また、第1の両面電極ICチップ59の断面構造は、一端側から順番に、第1の電極層7、集積回路層6、第2の電極層8で構成される。両面電極構造の採用により、搭載領域に対するICチップ5の電極面の反転や角度ずれが許容される。
(Example of IC chip structure)
FIG. 6 shows a representative example of the first double-sided
図12A及びBは、両面電極構造のICチップの変形例である。以下では、この構造を有するICチップを、第2の両面電極ICチップ42という。第2の両面電極ICチップ42の場合も、半導体の集積回路層6の両面に同じ電極パターンが形成される。ただし、その片面には、第1の片面電極層56と第2の片面電極層57の2つのパターンが形成される。このうち、第1の片面電極層56は、半導体の集積回路層6の面中心位置に形成される。一方、第2の片面電極層57は、第1の片面電極層56との間に所定のギャップを挟んで形成される。図に示すように、第2の片面電極層57は環状であり、第1の片面電極層56を取り囲むように形成される。集積回路層6の内部には、第1の電極貫通路35と第2の電極管通路36が形成される。第1の電極貫通路35は集積回路層6の両面に形成された第1の片面電極層56同士を電気的に接続し、第2の電極管通路36は集積回路層6の両面に形成された第2の片面電極層57同士を電気的に接続する。
12A and 12B are modified examples of the IC chip having a double-sided electrode structure. Hereinafter, the IC chip having this structure is referred to as a second double-sided
図12Aは、第1の片面電極層56が四角形状であり、第2の片面電極層57が矩形リング形状の例である。図12Bは、第1の片面電極層56が丸形状であり、第2の片面電極層57がリング形状の例である。ただし、第1の片面電極層56はどのような多角形状でも良く、第2の片面電極層57もどのような多角形リング形状でも良い。
FIG. 12A shows an example in which the first single-
図11A及びBは、片面電極ICチップ41の例である。片面電極ICチップ41の場合、集積回路層6の片面にのみ、図12A及びBに示したものと同様の第1の片面電極層56と第2の片面電極層57が形成される。図12と異なるのは、両面に臨界表面張力の違いも持たせている点である。なお、片面電極ICチップ41の場合には、電極層が形成される側の集積回路層6の表面を親水性とし、電極層が存在しない側の集積回路層6の表面を疎水性とする必要がある。
11A and 11B are examples of the single-sided
様々な用途を考慮すると、図6、図11A及びB、図12A及びBに示すICチップの大きさは、10−200μm、厚みは0.2−200μmの範囲で作製することが好ましい。 Considering various applications, it is preferable that the size of the IC chip shown in FIGS. 6, 11A and B, and FIGS. 12A and 12B is 10 to 200 μm and the thickness is 0.2 to 200 μm.
(製造工程の例1)
図2A−Cに、外付けアンテナ主要部58の作製工程の一例を示す。まず、非導電性基材1上に親水性導電性膜層10をパターン形成し、その後、疎水性非導電性膜層9をパターン形成する。各層の形成方法は様々である。例えばホトリソグラフィー技術を利用した半導体プロセスによるスパッタ蒸着やメッキ法、印刷技術の適用などが考えられる。
(Example 1 of manufacturing process)
FIGS. 2A to 2C show an example of a manufacturing process of the
非導電性基材1は、例えばポリエチレンテレフタレート(PET)フィルム、ポリイミド(PI)フィルムが好適である。
As the
親水性導電性膜層10は、例えばTi、Ni、Au、Cu、Sn、Agなどの材料が一般的である。なお、親水性導電性膜層10は、非導電性基材1との接着力を増強するためのバッファ層(例えばTi、Ni)と、その上面層(例えばAu、Cu、Sn、Ag)とで構成される積層構造を採用しても良い。
The hydrophilic
図2A−Cの場合、親水性導電性膜層10を非導電性基材1の表面に最初にパターン形成しているが、最終的に、ICチップが導電性膜上に搭載されれば良い。従って、ICチップを導電性膜上に搭載するまでのいずれかの時点で、ICチップを搭載する領域の表面が親水性となれば良い。
In the case of FIGS. 2A to 2C, the hydrophilic
疎水性非導電性膜層9は、例えばフロロカーボン膜、各種アモルファスフッ素膜、シリコーン膜、メタン系単結晶又はアモルファス膜などが好適である。ここで、親水と疎水の違いは、臨界表面張力の差で定義されるものである。親水性導電性膜層10の臨界表面張力をγAとし、疎水性非導電膜層9の臨界表面張力をγBとし、接触する液体の表面張力をγLとしたとき、γB<<γA、かつ、γB<<γLの関係を有している。
The hydrophobic
(製造工程の例2)
図3A−Dは、図2A−Cの例と異なり、親水性樹脂膜層11を親水性導電性膜層10と疎水性非導電性膜層9の間に形成する方法を示す図である。この場合、非導電性基材1上に親水性導電性膜層10をパターン形成した後、親水性樹脂膜層11を形成し、さらに、疎水性非導電性膜層9をパターン形成する。
(Example 2 of manufacturing process)
3A to 3D are views showing a method of forming the hydrophilic
親水性樹脂膜層11の形成方法も様々ではある。一般的には、ディスペンサを用いた塗布技術、スピンコート、ディップコート法を用いたコート技術、さらに各種印刷技術が適用される。ここで、親水性樹脂膜層11は、ICチップ5と外付けアンテナ主要部58との接着剤として機能する。親水性樹脂膜層11としては、例えばエポキシ系の熱硬化性樹脂が好適である。親水性樹脂膜11の表面に位置決めされたICチップ5に外部から圧力を加えると、ICチップ5は親水性樹脂膜層11(熱硬化性樹脂)を押しのけるように移動し、一端面において親水性導電性膜層10に接触する。その状態で温度を上げると、ICチップ5の周辺に押しのけられた親水性樹脂膜層11(熱硬化性樹脂)が硬化する。これにより、親水性導電性膜層10とICチップ5の電極面との間に強固なオーミック接着が実現される。
There are various methods for forming the hydrophilic
(製造工程の例3)
他の製造工程例を、図13A及びB、14A及びBに示す。各図は、第2の両面電極チップ42や片面電極チップ41を外付けアンテナ52に液滴を用いた搬送手法により実装するために要求される外付けアンテナ主要部58の構造例を示している。
(Example 3 of manufacturing process)
Other manufacturing process examples are shown in FIGS. 13A and 13B, 14A and 14B. Each figure shows an example of the structure of the
親水性導電性膜層10の配置には、ICチップ5の電極の形に応じて、図13Bに示す配置と図14Bに示す配置が考えられる。なお、図13A及び図14Aに示す配置は、図13B及び図14Bに対する前工程での配置である。
The arrangement of the hydrophilic
図13Bと図14Bに示すように、疎水性非導電性膜層9を最表面に配置する。各図の断面構成に示すように、疎水性非導電性膜層9は、ICチップ5が配置される親水性ポケット61の外側を取り囲むように配置される。すなわち、親水性エリアの外周を疎水性エリアで取り囲む。このパターンにより、液滴によるICチップ5の自己整合的な位置決めが可能となる。なお、非導電性基材1の内部には、ICチップ上でショートを避けるための埋め込み電極路60を配置する。
As shown in FIGS. 13B and 14B, the hydrophobic
(外付けアンテナ主要部の構造例)
図4A−Fに、ICチップ5と外付けアンテナ主要部58の搭載位置関係を示す。また、図4A−Fには、図2C、図3D、図13B、図14Bで示した親水性導電性膜層10と疎水性非導電性膜層9の最表面パターンの幾つかの例を示す。
(External antenna structure example)
FIGS. 4A to 4F show the mounting position relationship between the
図4Aは、外付けアンテナ主要部58上に四角形状の親水性エリア2が形成され、その外周を取り囲むように疎水性エリア3が形成された構造を示している。図4Bは、親水性エリア2が円形状の例を示す。図4C−Fは、図4A及びBに示した各親水性エリア2から疎水性エリア3の方向に流路4が形成される例である。各図において流路4の一端は親水性エリアと連結しているが、親水性エリアから分離したパターンも可能である。図4C−Fに示す流路4の利用形態については後述する。
FIG. 4A shows a structure in which a rectangular
各図に示すように、親水性エリア2の大きさは、搭載するICチップ5よりも大きく形成される。液滴によるICチップ5の搬送方法は、面内におけるICチップ5の向きまでは制御できない。このため、親水性エリア2の内径の最短距離は、ICチップ5の外径の最長距離よりも長いことが必要である。この条件が満たされることで、ICチップ5は親水性エリア2内に確実に収納することが可能となる。
As shown in each figure, the size of the
なお、図4Aは、図2C、図3D、図13B、図14Bで説明したパターンに相当する。親水性エリア2内にICチップ5が配置される形態であり、ICチップ5の面積より広いエリアであれば、図4B〜Fに示すパターンであっても構わない。第2の両面電極ICチップ42や片面電極ICチップ41を用いる場合には、親水性エリア2の面積はICチップ5の面積の1.5倍以下にするのが歩留まり上好適である。一方、第1の両面電極チップ59の場合には、外付けアンテナ52同士のショートがなければ、特に上限をもたない。実際には、親水性エリア2の面積をICチップ5の面積の5倍以下にするのが好ましい。その理由は、電極が広いと寄生容量が発生し、使い方によっては通信性能が低下する可能性があるためである。
4A corresponds to the pattern described in FIGS. 2C, 3D, 13B, and 14B. The
[実施例2]
本実施例では、実施例1で説明したICチップ5と外付けアンテナ52を用いてICチップ5を実装する方法と原理について説明する。
[Example 2]
In this embodiment, a method and principle of mounting the
(ICチップの液滴への添加)
まず、図21Aのように、外付けアンテナ主要部58に液滴18を添加する。勿論、外付けアンテナ主要部58には、図4A−Fに示すように、親水性エリア2の外周を疎水性エリア3で取り囲んだパターンが形成されている。液滴18の添加時には、液滴18が親水性エリア2の表面に接するように配置する。
(Addition to IC chip droplet)
First, as shown in FIG. 21A, the
次に、図21Bに示すように、液滴上にICチップ5を1枚添加する。小さくて薄いICチップ5は、図21Bのように、液滴18の気液界面に吸着保持され、重力により、外付けアンテナ52と接する位置まで移動する。図23及び図24に、ICチップ5の液滴上の移動の原理を示す。
Next, as shown in FIG. 21B, one
図23に示すように、液滴18の気液界面にICチップ5が保持される条件は、アイソスタシーと浮力の関係式、ラプラス圧と重力の関係で導き出すことができる。また、同関係により、保持の状態を実現できる限界のチップ厚みも導き出すことができる。
As shown in FIG. 23, the condition for holding the
チップの材料の密度ρs、面積S、重みで湾曲する界面の半径をr、チップ底面までの水深をdとすると、式1のようにつりあい関係が成り立つ。ここで、ρl、gはそれぞれ液体の密度と、重力である。
If the density ρs of the chip material, the area S, the radius of the interface curved by the weight is r, and the water depth to the bottom of the chip is d, a balanced relationship is established as shown in
ここで、便宜上、チップと気液界面の構造を円柱として考えると、式2となる。
Here, for convenience, when the structure of the chip and the gas-liquid interface is considered as a cylinder,
ここで、式2を式1に代入して整理すると、以下のようになる。
Here, when
さらに、ラプラス圧(P=γ/r)と深さrまでの平均水圧の釣り合いを考えると、式4が得られる。
Further, considering the balance between the Laplace pressure (P = γ / r) and the average water pressure up to the depth r,
ここで、γは液体の表面張力である。 Here, γ is the surface tension of the liquid.
式4と式3を纏めると式5となり、チップが液滴内に沈むことができない限界厚みを導き出すことができる。
When
例えば、本発明のICチップ5を大きさ75μm、厚み5μmというディメンジョンとした場合、極薄のICチップ5は、比重の高いAu(19.32g/cm3)を主材料とした場合においても、水の液滴18中では、210μm、メタノール100%の液滴では、その表面から103μmの深さ位置でICチップ5を遊離しても、図23のような気液界面で吸着保持される状態が得られる。
For example, when the
図24Aは、液滴上に保持されたICチップが、液滴を添加した基板の方向に移動する原理を示している。液滴内部には、放射上に均一なラプラス圧が生じており、ICチップはどこに移動しても液滴内部に侵入することはできない。しかし、重力がICチップに働くため、液滴の頂点に存在し続けるのは困難である。微小振動等によりICチップが液滴頂点からずれると、ICチップは重力の影響により液滴の気液界面に沿って移動し、やがて液滴が添加された基板へとずり落ちていく(図24B)。結果、図24Cに示すように、液滴と接し、さらに液滴が添加されている基板と接することで安定な状態を得る。 FIG. 24A shows the principle that the IC chip held on the droplet moves in the direction of the substrate to which the droplet is added. A uniform Laplace pressure is generated on the inside of the droplet, and the IC chip cannot enter the droplet no matter where it moves. However, since gravity acts on the IC chip, it is difficult to continue to exist at the top of the droplet. When the IC chip deviates from the top of the droplet due to minute vibrations or the like, the IC chip moves along the gas-liquid interface of the droplet due to the influence of gravity and eventually slides down to the substrate to which the droplet is added (FIG. 24B). ). As a result, as shown in FIG. 24C, a stable state is obtained by coming into contact with the droplet and further contacting the substrate to which the droplet is added.
(ICチップの搬送)
次に、液滴18により、ICチップ5が親水性エリア2に搬送される様子を説明する。
図22A−Dは、親水性エリア2にICチップ5が配置される様子を示す模式図である。液滴18に添加されたICチップ5は、図22Aのように、液滴18の気液界面に保持された後、重力の影響を受けて、疎水性エリア表面3とICチップ5の一部が接触した位置に配置される。ここでの疎水性エリア3は、アモルファスフッ素系樹脂膜をサブミクロンの厚みでコートしたものとする。この場合、液滴18と疎水性エリア3の表面との接触角は110度となる。また、親水性エリア2はAuであるものとする。この場合、液滴18と親水性エリア2の表面との接触角は30度となる。
(Conveying IC chip)
Next, how the
22A to 22D are schematic views showing a state in which the
蒸発が始まると、液滴18は親水性エリア2にアンカーが打たれた状態で、親水性エリア2へ液滴18中の液体が流動しながら縮小していく。疎水性エリア3の疎水度は一定である。このため、ICチップ5は、液滴18の気液界面上に一定の接触角で保持されたまま搬送されていく。図22Cの状態まで液滴18の径が縮小すると、親水性エリア2に液滴18とICチップ5が侵入する。親水性エリア2における液滴18の接触角は30度であるので、ICチップ5はこれまでの直立状態から親水性エリア2内へ倒れこむように姿勢を変える。図22Dは、液滴18が完全に蒸発した状態である。この状態で、ICチップ5は、親水性エリア2内に搭載される。
When evaporation starts, the
図22A−Dにおいて、疎水性エリア3上にゴミや突起は極力無い方が良い。なぜなら、ICチップ5がゴミや突起にひっかかり、そこから動けなくなり、疎水性エリア3上でプレースされてしまう可能性があるからである。
In FIGS. 22A to 22D, it is preferable that dust and protrusions are not formed on the
それを回避する方法の変形例を図25A−Cに簡単に示す。図25Aは、ICチップ5を液滴18に添加した後に、液滴18とICチップ5を載置した面を上下反転させた状態を表している。この場合、重力の影響により、ICチップ5は、液滴18の頂点部に吸着保持される。このままの状態で液滴18を乾燥させると、基材とは非接触の状態のまま、ICチップを親水性エリア2まで搬送することができる。従って、疎水性エリア3上のゴミや突起などの構造物があったとしても、これを回避することができる。
A modification of the method for avoiding this is simply shown in FIGS. 25A-C. FIG. 25A shows a state in which the surface on which the
(液滴に求められる条件)
液滴18に用いる液体は水でも良いが、液滴の蒸発を促進するためには、アルコール水溶液等でも良い。ただし、表面張力の関係上、アルコールの過剰添加は疎水性エリア3の接触角を低下させ、ICチップ5の横倒れを招く懸念がある。
(Conditions required for droplets)
The liquid used for the
配置する液滴の大きさは、ICチップ5の比重や面積に関係する。例えば、ICチップ5が50μm角、厚さ10μm以下であり、比重の高いAuを主材料とする場合、水やアルコール水溶液の半径が、5mm以下となる液滴18を配置すれば問題ない。この場合には、400μL程度の液滴18を第1のアンテナ基板1上に置いても大丈夫である。勿論、製造プロセスを意識した乾燥時間と表面のゴミ対策を考えると、小さい液滴18の方が好適である。0.5〜数10μL程度の液量で液滴18を生成又は供給するのが良い。
The size of the droplet to be arranged is related to the specific gravity and area of the
なお、液滴の表面積は、以下に示す2つの条件を同時に満たすことが求められる。
(条件1)ICチップのうち液滴と接する側の表面積よりも液滴の表面積が大きい。
(条件2)基板に対してICチップ面が平行になるように液滴に付着した状態で基板面の上面側から観察した場合に、液滴の最外径がICチップの外縁よりも外側に位置する。
In addition, it is calculated | required that the surface area of a droplet satisfy | fills two conditions shown below simultaneously.
(Condition 1) The surface area of the droplet is larger than the surface area of the IC chip on the side in contact with the droplet.
(Condition 2) When observed from the upper surface side of the substrate surface in a state where the IC chip surface is attached in parallel to the substrate, the outermost diameter of the droplet is outside the outer edge of the IC chip. To position.
図26は、液滴18の添加されたエリアとICチップ5の位置関係を示す図である。図26は、液滴18の中心位置が親水性エリア2から外れているものの、液滴18の全体が疎水性エリア3内に収まっている場合を示している。図26の場合、ICチップ5は、その初期位置において、親水性エリア2からもっとも遠い位置にある。ただし、図に示すように、液滴18の全体が疎水性エリア3内に収まり、かつ、液滴18の一部が親水性エリア2と接触していれば、前述したように液滴18の蒸発に伴ってICチップ5を親水性エリア2に搬送することができる。
FIG. 26 is a diagram showing the positional relationship between the area where the
[実施例3](ICチップの取り付け構造)
図7A−C、図8A及びB、図9A及びBに、第1の両面電極ICチップ59を搭載した外付けアンテナ主要部58の断面構成例を幾つか示す。なお、図7A−Cは、親水性導電性膜層10上に、第1の両面電極ICチップ59を搭載した場合の断面構造例を示している。図8A及びBは、親水性樹脂膜層11上に、第1の両面電極ICチップ59を搭載した場合の断面構造例を示している。図9A及びBは、導電性粒子を含む親水性樹脂膜層12上に、第1の両面電極ICチップ59を搭載した断面構造例を示している。
[Example 3] (IC chip mounting structure)
FIGS. 7A to 7C, FIGS. 8A and B, and FIGS. 9A and B show some cross-sectional configuration examples of the external antenna
実施例1でも述べたが、樹脂膜層は、ICチップと外付けアンテナ主要部58との接着力の増加に作用する。例えば樹脂膜層を用いる場合、ICチップに外力を加えて熱硬化性樹脂をICチップの下面から周囲に押しのけ、その後、ICチップの下面が導電性膜層に接した態で温度を上げると、ICチップを導電性膜層に固定することができる。一方、図7A−Cのように樹脂膜層(接着剤)を用いない場合には、ICチップの実装後に外部から超音波接合等を行う必要がある。
As described in the first embodiment, the resin film layer acts to increase the adhesive force between the IC chip and the external antenna
図7Aは、最も単純な構造例である。非導電性基材1が十分な疎水力を備えている場合に用いることができる構造である。非導電性基材1がテフロン、PET、PI等である場合に適用可能である。しかしながら、PETやPIは、吸水性を有している。このため、使用条件にもよるが、液滴中の液体の蒸発による液滴の縮小現象よりも早く、非導電性基材1に液体が染み込んでしまう可能性がある。この場合、実施例2で説明した液滴によるICチップの搬送が困難となる。従って、非導電性基材1に吸水性を有する基材を用いる場合には、液滴を加熱して液滴内の液体の蒸発速度を高める必要がある。
FIG. 7A shows the simplest structure example. This is a structure that can be used when the
図7B及びCは、疎水性非導電性膜層9を、親水性導電性膜層10の周囲に配置する場合の断面構造例である。疎水性非導電性膜層9には、吸水性を有さない、いわゆるフッ素系、シリコーン系の撥水剤を用いることが好ましい。この場合、ICチップの搬送を伴う液滴の蒸発過程において、ICチップ5と疎水性導電性膜層9との接触角に変化は生じない。従って、第1の両面電極ICチップ59を安定的に親水性導電性膜層10の位置に搬送することができる。
FIGS. 7B and 7C are cross-sectional structure examples when the hydrophobic
図7Bと図7Cの違いは、親水性導電性膜層9と疎水性非導電性膜層10と第1の両面電極ICチップ59の面積比の関係である。図7Cに示す構成は、親水性エリアの面積が第1の両面電極ICチップ59に対してかなり余裕を持っている。従って、図7Cに示す構成は、第1の電極層と第2の電極層を有しない第1の両面電極ICチップ59を用いる場合にのみ適用できる。
The difference between FIG. 7B and FIG. 7C is the relationship of the area ratio of the hydrophilic
図8A及びBは、親水性エリア2の最表面が親水性樹脂膜層11で覆われている場合の構造例である。図8Aは、下地層の全面が親水性樹脂膜層11であるが、図8Bのように、疎水性非導電性膜層9で囲まれた親水性ポケットのみに親水性樹脂膜層11を配置しても良い。図8Bの構造は、図に示すように、親水性導電性膜層10の面積が小さい場合に効果的である。図8Bの構造の場合、第1の両面電極ICチップ59に圧力を加えて親水性導電性膜層10と接着させる際、親水性樹脂膜層11の流動による第1の両面電極ICチップ59の位置づれを回避し易い。
8A and 8B are structural examples in the case where the outermost surface of the
図9A及びBは、親水性エリア2の最表面が、導電性粒子を含む親水性樹脂膜層12で覆われている場合の構成例である。導電性粒子は、チップの電極と導電性膜層の接合において、粒子を介して点接触を可能とすることから、確実なオーミック接合を得やすいという利点がある。また、導電性粒子が樹脂膜層に入ることで、圧着時の圧力を低くできるという利点もある。
9A and 9B are configuration examples when the outermost surface of the
一方で、UHF帯域を無線に使用するICチップの場合には、容量カップリングによっても駆動することができる。つまり、ICチップと導電性膜層との間に薄い絶縁層が介在しても問題なく動作することができる。このため、ICチップは、導電性粒子を含まない親水性樹脂膜層11を挟んで導電性膜層と接合しても構わない。従って、UHF帯域のICチップを採用する際は、図8A及びBや図9A及びBで示した断面構造のまま(圧着することなく)用いることができる。
On the other hand, in the case of an IC chip that uses the UHF band wirelessly, it can be driven also by capacitive coupling. That is, even if a thin insulating layer is interposed between the IC chip and the conductive film layer, it can operate without any problem. For this reason, the IC chip may be bonded to the conductive film layer with the hydrophilic
以上の説明では、ICチップ5の搭載部である親水性エリア2について、金属材料、樹脂材料などを取り上げた。また、ここで親水性についての定義は、あくまでも疎水性エリア3と比較した場合に、水やアルコール水溶液に馴染みやすいということである。親水性エリア2の導電性材料層10には、Au、Cu、Al、Ti、Ni等を空気中に晒したもの、樹脂膜層11はエポキシ系材料を含む熱硬化性樹脂が好適である。また、疎水性非導電性膜層9には、清浄Si、フッ素系樹脂、テフロン系樹脂、レジスト、WAX等が好適である。
In the above description, a metal material, a resin material, etc. are taken up about the
図7A−C、図8A及びB、図9A及びBでは簡単のために、疎水性非導電性膜層9の厚みをICチップ5の厚みと同程度にしているが、実際には、極めて薄い層で良く、原子又は分子レベルの厚みでも良い。なお、疎水性非導電性膜層9は、ICチップより厚くても良い。ただし、その場合にはICチップの上面が周囲の疎水性非導電性膜層9よりも低くなり、隙間が発生する。この場合、発生する隙間を、導電性粒子を含む親水性樹脂膜層12で充填することが望ましい。
7A-C, FIGS. 8A and B, and FIGS. 9A and B, the thickness of the hydrophobic
(ICタグの断面構造)
図10A−Eに、外付けアンテナを2枚重ねで接合し、ICタグを作製した時点における外付けアンテナ主要部付近の断面構造例を示す。
(Cross-sectional structure of IC tag)
FIGS. 10A to 10E show cross-sectional structure examples in the vicinity of the main part of the external antenna at the time when two external antennas are joined in a stacked manner to produce an IC tag.
図10Aは、第1のアンテナ基板の基材(非導電性基材1)の最表面層に位置する親水性導電性膜層10と第2のアンテナ基板の基材(非導電性基材1)の最表面層に位置する親水性導電性膜層10とが、第1の両面電極ICチップ59の各電極面と直に接する構造例を示す。図10Aは、疎水性非導電性膜層9の膜厚と第1の両面電極ICチップ59の厚みとがほぼ同じである。なお、第1の両面電極ICチップ59の周囲には空気層14が配置されており、空気層14の外周は疎水性非導電性膜層9で覆われている。
FIG. 10A shows a hydrophilic
図10Bの断面構造は、図10Aとほぼ同じである。ただし、図10Bに示す構造は、親水性樹脂膜層11に第1の両面電極ICチップ59を搭載した後(図8B)、第2のアンテナ基板を第1の両面電極ICチップ59の上に被せ、さらに両電極側から圧着した場合に得られる。圧着の際、第1の両面電極ICチップ59の下層に位置する親水性樹脂膜層11は、疎水性非導電性膜層9と第1の両面電極ICチップ59との隙間に押し出される。押し出された親水性樹脂膜層11は、第1の両面電極ICチップ59の外縁を取り囲む位置に移動する。
The cross-sectional structure of FIG. 10B is almost the same as FIG. 10A. However, in the structure shown in FIG. 10B, after mounting the first double-sided
なお、親水性樹脂膜層11が押し出されることで、第1のアンテナ基板の最表面に位置する親水性導電性膜層10と第1の両面電極ICチップ59とは、第1の電極層7を介して電気的に接続される。また、第2のアンテナ基板の最表面である親水性導電性膜層11と第1の両面電極ICチップ59とは、第2の電極層8を介して電気的に接続される。前述したように、親水性樹脂膜層11の樹脂は温度変化で溶解したり、硬化したりする樹脂で接着剤の役割をするものが良い。溶解温度よりも硬化温度が高いものが好適であり、不可逆反応の材料が良い。
Note that the hydrophilic
図10Cは、第1の両面電極ICチップ59の厚みが、その周辺に形成される疎水性非導電性膜層9の膜厚よりも大きい場合の断面構造例である。この断面構造は、親水性樹脂膜層11に第1の両面電極ICチップ59を搭載した後(図8B)、第2のアンテナ基板を第1の両面電極ICチップ59の上に被せ、両電極側から加熱圧着することにより得ることができる。
FIG. 10C is an example of a cross-sectional structure in the case where the thickness of the first double-sided
この場合も、親水性樹脂膜層11は、圧着により第1の両面電極ICチップ59の下面からその周囲に押し出される。結果的に、第1のアンテナ基板の最表面に位置する親水性導電性膜層10と第1の両面電極ICチップ59とは、第1の電極層7を介して電気的に接続される。また、第2のアンテナ基板の最表面である親水性導電性膜層11と第1の両面電極ICチップ59とは、第2の電極層8を介して電気的に接続される。
Also in this case, the hydrophilic
ただし、図10Cの場合、第1の両面電極ICチップ59が載置される領域以外は、第1のアンテナ基板と第2のアンテナ基板の間に親水性樹脂膜層11が挟まれた断面構造となる。この点が図10Bとの違いである。
However, in the case of FIG. 10C, a cross-sectional structure in which the hydrophilic
図10D及びEは、図9B及び図9Aの工程後、第2のアンテナ基板を第1の両面電極ICチップ59の上に被せ、両電極側から圧着した後の断面構造である。この例の場合、導電性粒子を含む親水性樹脂膜層12が圧着により押し出され、第1の両面電極ICチップ59の両電極面を覆っている。このため、第1のアンテナ基板の最表面に位置する親水性導電性膜層10と第1の両面電極ICチップ59とは、第1の電極層7と導電性粒子を介して電気的に接続される。また、第2のアンテナ基板の最表面である親水性導電性膜層11と第1の両面電極ICチップ59とは、第2の電極層8と導電性粒子を介して電気的に接続される。
FIGS. 10D and 10E are cross-sectional structures after the second antenna substrate is placed on the first double-sided
なお、親水性導電性膜層10の下層となるアンテナ基板の基材は絶縁材料であることが好ましく、その厚みに制限はない。本実施例の場合、アンテナ基板の厚みは1ミクロン以上から使用でき、フレキシブルなフィルム基板でも取り扱うことができる。図4C−Fに図示した第1のアンテナ基板1の流路4は、圧着により生じる樹脂層の体積変化や流動に伴う余分な樹脂を回収するための回収路として用いることができる。
In addition, it is preferable that the base material of the antenna substrate used as the lower layer of the hydrophilic
図15Aに片面電極ICチップ41(図11A及びB)を配置した結果を示す。図15Aの場合、片面電極ICチップの親水性面(第1の片面電極層56及び第2の片面電極層57の形成面)が疎水性エリアで囲まれた親水性ポケット内に積極的に侵入し、親水性エリア内の親水性導電膜層10と接合した状態を示している。
図15Bは、第2の両面電極ICチップ42(図12A及びB)を配置した結果を示す。図15Bの接続関係は片面電極ICチップ41と同様であるが、第2の両面電極ICチップ42の場合には、接合面が反転しても構わないので、図のような接合を容易に取ることができる。
FIG. 15A shows the result of arranging the single-sided electrode IC chip 41 (FIGS. 11A and 11B). In the case of FIG. 15A, the hydrophilic surface of the single-sided electrode IC chip (the surface on which the first single-
FIG. 15B shows the result of disposing the second double-sided electrode IC chip 42 (FIGS. 12A and 12B). The connection relationship of FIG. 15B is the same as that of the single-sided
図16A及びBは、ICチップを1枚のアンテナ基板に取り付けた後に、片面を保護シート62で覆う場合の断面構成を示す。図中の白抜き部分は空気層でも良いし、絶縁層が形成されていても良い。
16A and 16B show a cross-sectional configuration in the case where one surface is covered with a
以上の手順で、ICチップ5とアンテナ基板が互いに接続され、ICタグの組み立てが完了する。なお、アンテナ基板の導電性材料層の下層は絶縁材料であることが好ましく、厚みに制限はない。本実施例では、アンテナ基板の厚みは1ミクロン以上から使用でき、フレキシブルなフィルム基板でも取り扱える。図4C―Fに図示した第1のアンテナ基板1の親水性路4は、圧着時により生じる樹脂層の体積変化によって余分となる樹脂を回収するための回収路として用いることができる。
Through the above procedure, the
[実施例4]
本実施例では、生産性を考慮したICタグの作成方法とその装置について説明する。
(外付けアンテナアレイ)
ICタグの作製の効率化と外付けアンテナ52の作製コストの削減を考慮すると、外付けアンテナ52をアレイ状に1枚のシートに並べたもの(以下、「外付けアンテナアレイ51」という。)を用意することが好ましい。図5に示す外付けアンテナアレイ51の場合、1枚のシート上に外付けアンテナ51が2列に連続して配置されている。
[Example 4]
In this embodiment, an IC tag creation method and apparatus in consideration of productivity will be described.
(External antenna array)
In consideration of the efficiency of manufacturing the IC tag and the reduction of the manufacturing cost of the
いずれの外付けアンテナ52も、その中心部分に親水性エリア2が形成されており、その周囲を疎水性エリア3で覆っている。この構成より、ICチップを、親水性エリア2に搬送することができる。図5は、親水性エリア2以外の全シート領域を疎水性エリア3で覆った例である。勿論、親水エリア2の周囲が疎水性エリア3で囲まれていれば、その全域が疎水性エリアで覆われる必要はない。親水性エリア2のパターンとしては、図4A−Fに示した全てのパターンを適用できる。
Each of the
(製造装置の概要)
アレイ化により、1枚の基材上に一度に複数枚の外付けアンテナ52の構造を形成できる。従って、プロセスコストを大幅に低減できる利点がある。なお、各外付けアンテナ52にICチップ5が搭載されるたび、それぞれをアレイから切り外して1枚の基板として使用しても良い。しかし、ICタグの分野に限っては、複数のICチップ5がアレイ上に搭載された後も、そのまま複数の工程を実行し、ICタグ製造工程における最終工程において、図30に示すように裁断して使用するのが一般的である。また、外付けアンテナアレイ51は、図に示すように、フレキシビリティを利用してロール状にしておくと、生産ラインの自動化に適用させやすく扱いが便利である。
(Outline of manufacturing equipment)
By arraying, a plurality of
図30の場合、搬送ローラ74の回転により、ICタグアレイ71はICタグ巻取りリール68から引き出され、下流工程へ搬送される。搬送ローラ74は、ICタグアレイ71のキャリアシート79の裏面側(外付けアンテナ52が形成されていない側)に配置される。なお、ICタグアレイ71の搬送は、キャリアシート79の両側に形成されたスプロケット穴78に対応する送り爪の回転駆動によっても行われる。なお、下流工程には、第1の切削装置75と第2の切削装置76が配置される。第2の切削装置76の下面位置には切削用支持台77が配置される。
In the case of FIG. 30, the
図17は、実施例に係るICタグの作製工程を示すフローである。製造工程は、(1) ICチップの捕捉、(2) 外付けアンテナへの液滴供給、(3) 液滴中へのICチップ遊離、(4) 液滴蒸発によるICチップの親水性エリア2への搭載、(5) 外付けアンテナの張り合わせにより達成される。
FIG. 17 is a flowchart showing a manufacturing process of the IC tag according to the embodiment. The manufacturing process consists of (1) capturing the IC chip, (2) supplying the droplet to the external antenna, (3) releasing the IC chip into the droplet, and (4) the
前述のように、ICタグの製造に外付けアンテナアレイ51を使用する場合には、図17に示す製造工程の後、個々のICタグが基材から切り離される。さらに、出荷前には、各々のICタグの品質チェック等が行われるが、本フロー図から省略した。図29A及びBは、図17に示した製造フローを実現するための装置構成の全体を概略的に示したものである。
As described above, when the
図29Aに示す装置の場合、第1の外付けアンテナリール63と第2の外付けアンテナリール64には、外付けアンテナアレイ51が巻かれている。外付けアンテナアレイ51の他端側はICタグ巻取りリール68に巻き付けられている。ICタグ巻取りリール68がテンションを保ちながら回転することで、押付けローラ69により2枚の外付けアンテナアレイ51が接合される。
In the case of the apparatus shown in FIG. 29A, an
押付けローラ69よりも上流側には、分注装置65、ICチップ操作装置66、ヒータ27が工程順に配置される。まず、分注装置65が、第1の外付けアンテナリール63から引き出された第1の外付けアンテナアレイ51の所定位置に液滴18を供給する。次に、ICチップ操作装置66が液滴18の表面にICチップ5を供給する。この後、キャリアシートの裏面側に配置されているヒータ27の加熱により、親水性エリア上の液滴18が乾燥される。この乾燥により、ICチップ5は親水性エリアの所定の位置に搭載される。この後、押付けローラ69が、第2の外付けアンテナリール64から引き出された第1の外付けアンテナアレイ51をICチップ5の表面に押し付ける。これにより、ICチップ5は、2枚の外付けアンテナ51で挟み込まれる。その後、圧着装置67による圧着により、ICチップ5は親水性エリアの導電性膜層とオーミック接合される。完成したICタグ群は、ICタグ巻取りリール68でリール状に回収される。
On the upstream side of the
図29Bに示す装置も基本的な工程は、図29Aと同じである。違いは、液滴18が付着された状態の外付けアンテナアレイ51の上下を反転する反転用ローラ70を追加した点である。すなわち、図29Bは、液滴を重力に逆らった状態で乾燥させる図25A及びBに対応するシステム構成を示している。
The basic process of the apparatus shown in FIG. 29B is the same as that in FIG. 29A. The difference is that a reversing
(製造装置の詳細)
図18に、実施例に係るICチップ搭載装置の一部のシステム構成例を示す。なお、図18に示す構成部分は、図17に示す工程のうち、ICチップの捕捉、外付けアンテナへの液滴供給、液滴中へのICチップ遊離、液滴蒸発によるICチップの親水性エリア2への搭載までの工程を自動で行うシステム構成について表している。
(Details of manufacturing equipment)
FIG. 18 shows a system configuration example of a part of the IC chip mounting apparatus according to the embodiment. The components shown in FIG. 18 include the hydrophilicity of the IC chip by capturing the IC chip, supplying the droplet to the external antenna, releasing the IC chip into the droplet, and evaporating the droplet in the steps shown in FIG. This shows a system configuration that automatically performs the process up to mounting in
図18の場合、ICチップ5は、極小かつ極薄で、大きさは25μm角以上、150μm角以下、厚さは10μm以下であるものとする。大きさが150μm角以下と小さく、かつ、厚さが10μm以下と薄くなると、ICチップ5同士の付着力(ファンデルワールス力、静電力)の影響が顕著となってくる。このため、ドライ環境において、ICチップ5を1個ずつのピックアップすることは不可能に近い。また、回路の静電破壊など、半導体装置としては致命的な事態も起こり兼ねない。
In the case of FIG. 18, the
そこで、図18に示すように、溶液(ICチップ保存溶液16)中にICチップ5を分散させ、ICチップ5同士のファンデルワールス力や静電力を低下させることが可能なICチップのピックアップ手法を利用する。本実施例では、以下に示す1例のみを取り上げているが、ICチップ5を1枚だけ操作でき、かつ、流体を用いる手法を採用するシステムであれば、如何なる方法を採用しても構わない。
Therefore, as shown in FIG. 18, an IC chip pick-up method that can disperse the
ここで、ICチップ収納瓶15中のICチップ保存溶液16には、ICチップ同士の吸着を防ぐため、界面活性剤やアルコールを添加しておくと良い。また、ICチップ5の分散状態を保つため、ICチップ収納瓶15の外部から攪拌機などを利用してICチップ保存溶液16に振動や回転を与え続けると更に良い。
Here, it is preferable to add a surfactant or alcohol to the IC
ICチップ保存溶液16中でICチップ5が1個ずつ分散し、サスペンドしている状態において、ICチップ捕捉ノズル17を吸引し、その先端にICチップ5をピックアップする。ICチップ捕捉ノズル17は、陰圧・陽圧制御可能な第1のポンプ29に、第1の配管37を介して繋がっている。この構成により、ICチップ捕捉ノズル17は、その先端にICチップ5を吸引保持するだけでなく、先端に保持したICチップ5を遊離することも可能である。
In a state where the IC chips 5 are dispersed one by one in the IC
また、ICチップ捕捉ノズル17は、第1のアクチュエータ39により任意のx−y−z位置に位置決めすることができる。この実施例の場合、ICチップ捕捉ノズル17の先端部の内径はICチップ5の1辺よりも小さいもので、材質はガラス又はステンレス又はプラスチックである。
Further, the IC
外付けアンテナアレイ51は、図の左から右方向へベルト状の支持台等に搭載された状態でアクチュエータやスプロケット機構等を用いて搬送される。その際、外付けアンテナアレイ51に形成された各親水性エリア2には、分注ノズル19により液滴18が順次分注される。分注ノズル19の先端位置は、第2のアクチュエータ40により制御される。分注ノズル19の他端(根元側)は、第2の配管38を通じて第2のポンプ30に繋がっている。第2のポンプ30には溶液がストックされている。第2のポンプ30の圧力により、分注ノズル19の先端から一定量の微量液体が吐出される。圧力の発生には、圧縮空気の供給、内蔵シリンジによる空気の圧縮又は液体の圧縮、ピエゾ素子の変形等を利用できる。液滴18を第1の外付けアンテナアレイ51に付着させる方法には、液滴18を空中を飛ばす方法、親水領域の粘着性を利用してスタンプする方法のどちらを採用しても良い。
The
第1の外付けアンテナアレイ51に液滴18が付着されると、次に、ICチップ捕捉ノズル17がICチップ5を保持した状態で液滴18上に搬送される。この後、第1のポンプ29を加圧すると、ICチップ5が先端から液滴18中に遊離される。
When the
その後、液滴18が乾燥される。液滴18の乾燥は、常温による自然乾燥でも良い。図18の場合には、プロセス速度を向上させるため、ヒータ27やランプ28等の加熱手段を、液滴18の搬送流路に配置する。
Thereafter, the
(液滴の他の付着方法)
液滴の供給や配置に係る方法の変形例を図19及び図20に示す。図19は、液滴溶液収納瓶21に保存されている液滴溶液22に液滴捕捉ピン20の先端31を浸し、先端31に滴32を形成する。このため、先端31は先端ほど細くなる錐形状に加工されている。図19に示す装置構成の場合には、先端31に形成された滴32を、第1の外付けアンテナアレイ51上の親水性エリア2に接触させる。これにより、親水性エリア2に接触した液滴18が生成又は配置される。この場合、親水性エリア2の表面の方が、液体捕捉ピン20の先端よりも親水度が高いようにしておく必要がある。
(Other methods for attaching droplets)
19 and 20 show a modification of the method related to the supply and arrangement of the droplets. In FIG. 19, the
図20は、外付けアンテナアレイ51を液滴溶液バス23内の液滴溶液22に浸しながら通過させることにより、外付けアンテナアレイ51の親水性エリア2に液滴18を形成する方法を示している。この方法の場合、親水性エリア2を中心に非常に簡便に、かつ、多数の液滴18を一度に生成又は配置できる。ただし、親水性エリア2の周囲に形成される疎水性エリア3の疎水度を高くしておくことが重要である。また、疎水性エリア3の疎水度は、その表面に液体を乗せた場合に接触角が100度以上になるように選択しておくことが必要である。
FIG. 20 shows a method of forming
なお、図20に示す経路で外付けアンテナアレイ51を搬送する場合、その基材はフレキシブルなシートであることが望ましい。この場合、外付けアンテナアレイ51は、搬送支持ローラ33により液滴溶液バス23内に誘導され、その後、液滴溶液22中から引き上げるられる。
In addition, when conveying the
(圧着方法)
図29Cは、圧着工程を示す図である。押付けローラ69で2枚の外付けアンテナアレイ51を密着させ、その後、圧着ヘッド73による押付けで、ICチップ5と外付けアンテナ52との接合を完了する。押付け機72によって圧着ヘッド73を上下に動かすことにより、図5に示すように、ICチップ5を外付けアンテナ52に押付けることができる。圧着ヘッド73の底面は全面が平らでも良いが、ICチップ5の搭載エリアを選択的に押付けるように底面にピンが立っていても良い。図29Cの場合、ICタグアレイ71の下部にヒータを設置し、ヒータ27との併用で熱圧着する場合を示している。もっとも、圧着ヘッド73自体が温調機能により、熱圧着を実現しても良い。また、ICチップ5の接合に熱硬化樹脂を用いず、超音波接合を採用する場合には、圧着ヘッド73の先端に超音波振動子を搭載すれば良い。
(Crimping method)
FIG. 29C is a diagram showing a crimping process. The two
(裁断システム)
図30は、ICタグ巻取りリール68を裁断システムに設置し、第1の切削装置75と第2の切削装置76でICタグアレイ71を単一のICタグ54に切り離す工程を示している。この例の場合、搬送ローラ74が、第1の切削装置75と第2の切削装置76の設置場所にICタグアレイ71を搬送する。図30に示すように、スプロケット穴78をキャリアシート79の両端に加工した厚めのプラスチック製のキャリアシート79を極薄のICタグアレイ71に裏打ちしておくと、ICタグアレイ71のよれや破れを防止でき、搬送が容易となる。
(Cutting system)
FIG. 30 shows a process of installing the IC tag take-
[実施例5]
図27に、液滴によるICチップ5の搬送方法を用いて、基板を三次元的に組み立てた場合の断面構造例を示す。図27の場合、積層基板24は3枚であり、各基板はいずれも液滴によって搬送される。図28は、液滴による搬送方法を用いて、ICチップ5だけでなく金属板25と、さらに、その上に金属配線26も実装した場合の断面構造例である。金属板25には、例えば金箔、Cu、Al、Sn、Ti、NICo、Agがある。図28の場合、位置決めされた後のICチップ5の表面に新たに液滴18を付着し、更に、液滴18に金属板25を付着することにより、金属板25を自己整合的に搬送できる。その後に、さらに液滴18に微小な金属配線を付着させて、金属配線26をも搬送することが可能である。なお、この三次元的な組み立て方法の場合、新たに積層する基板や金属板25の下地となる表面は親水性を有することが必要がある。なお、材料自体が親水性を有しない場合には、新たに基板等を積層する前に親水性加工すればよい。
[Example 5]
FIG. 27 shows an example of a cross-sectional structure when the substrate is three-dimensionally assembled using the method of transporting the
このように、極小かつ極薄のICチップ5以外でも、親水エリアと疎水性エリアを利用した液滴18による流体制御技術により、目的の位置に被搬送物を自在に配置することができる。
As described above, the object to be transported can be freely arranged at a target position by the fluid control technique using the
1…非導電性基材、2…親水性エリア、3…疎水性エリア、4…流路、5…ICチップ、6…集積回路層、7…第1の電極層、8…第2の電極層、9…疎水性非導電性膜層、10…親水性導電性膜層、11…親水性樹脂膜層、12…導電性粒子を含む親水性樹脂膜層、14…空気層、15…ICチップ収納瓶、16…ICチップ保存溶液、17…ICチップ捕捉ノズル、18…液滴、19…分注ノズル、20…液体捕捉ピン、21…液滴溶液収納瓶、22…液滴溶液、23…液滴溶液バス、24…積層基板、25…金属板、26…金属配線、27…ヒータ、28…ランプ、29…第1のポンプ、30…第2のポンプ、31…液体捕捉ピンの先端、32…滴、33…搬送支持ローラ、35…第1の電極貫通路、36…第2の電極貫通路、37…第1の配管、38…第2の配管、39…第1のアクチュエータ、40…第2のアクチュエータ、41…片面電極ICチップ、42…第2の両面電極ICチップ、51…外付けアンテナアレイ、52…外付けアンテナ、53…アンテナスリット、54…ICタグ、56…第1の片面電極層、57…第2の片面電極層、58…外付けアンテナ主要部、59…第1の両面電極チップ、60…埋め込み電極路、61…親水性ポケット、62…保護シート、63…第1の外付けアンテナリール、64…第2の外付けアンテナリール、65…分注装置、66…ICチップ操作装置、67…圧着装置、68…ICタグ巻取りリール、69…押し付けローラ、70…反転用ローラ、71…ICタグアレイ、72…押付け機、73…圧着ヘッド、74…搬送ローラ、75…第1の切削装置、76…第2の切削装置、77…切削用支持台、78…スプロケット穴、79…キャリアシート。
DESCRIPTION OF
Claims (24)
前記半導体基板を搭載する第1の表面エリアの周辺に、当該第1の表面エリアより臨界表面張力が小さい第2の表面エリアを配置した半導体搭載基板と
を有し、
前記第1の表面エリアの面積は、当該エリア内に搭載する前記半導体基板の面積よりも大きい
ことを特徴とする半導体装置。 A semiconductor substrate on which an integrated circuit element is formed;
A semiconductor mounting substrate in which a second surface area having a critical surface tension smaller than that of the first surface area is arranged around the first surface area on which the semiconductor substrate is mounted;
The area of the first surface area is larger than the area of the semiconductor substrate mounted in the area.
ことを特徴とする請求項1に記載の半導体装置。 The first surface area has one or more patterns, the critical surface tension of the pattern is smaller than the critical tension of the second surface area, and the pattern width is narrower than the thickness of the semiconductor substrate. The semiconductor device according to claim 1.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first surface area is made of a conductive material and is electrically connected to the semiconductor substrate.
ことを特徴とする請求項1に記載の半導体装置。 The base material of said 1st surface area is comprised with an electroconductive material layer and the electroconductive thermosetting resin layer formed in the upper layer of the said electroconductive material layer. Semiconductor device.
ことを特徴とする請求項1に記載の半導体装置。 The base material of the first surface area is composed of a conductive material layer and a non-conductive thermosetting resin layer formed on an upper layer of the conductive material layer. Semiconductor device.
ことを特徴とする請求項1に記載の半導体装置。 The base material of the first surface area is composed of a conductive material layer and a non-conductive resin layer containing conductive particles formed in an upper layer of the conductive material layer. 2. The semiconductor device according to 1.
ことを特徴とする請求項1に記載の半導体装置。 A second semiconductor substrate mounting substrate disposed at a position facing the substrate surface of the semiconductor mounting substrate on which the first and second surface areas are formed and sandwiching the semiconductor substrate from both sides together with the semiconductor mounting substrate; The semiconductor device according to claim 1.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor substrate has electrode pads on both sides.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor substrate has electrode pads only on one side.
前記半導体基板を搭載する第1の表面エリアの周辺に、当該第1の表面エリアより臨界表面張力が小さい前記第2の表面エリアを配置した半導体搭載基板の所定位置に、前記第1の表面エリアより大きい直径を有する液滴を付着させる手段と、
前記半導体搭載基板上に配置された液滴に前記半導体基板を付着させる手段と
を有することを特徴とする半導体装置製造装置。 Means for capturing a semiconductor substrate;
The first surface area is located at a predetermined position of the semiconductor mounting substrate in which the second surface area having a critical surface tension smaller than that of the first surface area is arranged around the first surface area on which the semiconductor substrate is mounted. Means for depositing droplets having a larger diameter;
Means for adhering the semiconductor substrate to droplets disposed on the semiconductor mounting substrate.
を有することを特徴とする請求項10に記載の半導体装置製造装置。 The semiconductor device manufacturing apparatus according to claim 10, further comprising: means for evaporating the droplet adsorbed on the semiconductor substrate.
ことを特徴とする請求項10に記載の半導体装置製造装置。 The means for capturing the semiconductor substrate includes a nozzle having a smaller diameter than the semiconductor substrate, and suction means connected to the nozzle, and the tip of the nozzle injected into the solution containing the semiconductor substrate The semiconductor device manufacturing apparatus according to claim 10, wherein the semiconductor substrate is captured.
ことを特徴とする請求項10に記載の半導体装置製造装置。 The means for attaching droplets to the semiconductor mounting substrate includes a solution tank and a dispensing nozzle for discharging a liquid stored in the solution tank, and discharges a predetermined amount of liquid to a predetermined position on the semiconductor mounting substrate. The semiconductor device manufacturing apparatus according to claim 10.
ことを特徴とする請求項10に記載の半導体装置製造装置。 The means for attaching droplets to the semiconductor mounting substrate is composed of a solution tank and a dispensing pin that holds the liquid stored in the solution tank at a tapered tip, and is captured by the tip of the dispensing pin. The semiconductor device manufacturing apparatus according to claim 10, wherein a droplet is attached to a predetermined position on the semiconductor mounting substrate.
ことを特徴とする請求項10に記載の半導体装置製造装置。 The means for attaching droplets to the semiconductor mounting substrate includes a solution tank and a discharge nozzle for ejecting liquid droplets stored in the solution tank, and one or a plurality of droplets are placed on the semiconductor mounting substrate. The semiconductor device manufacturing apparatus according to claim 10, wherein the droplet is deposited at a predetermined position.
ことを特徴とする請求項10に記載の半導体装置製造装置。 The said means to make a droplet adhere to the said semiconductor mounting substrate is comprised with the mechanism which immerses at least one part of the said semiconductor mounting substrate in the said storage tank and the said storage tank. Semiconductor device manufacturing equipment.
を有することを特徴とする請求項10に記載の半導体装置製造装置。 The semiconductor device manufacturing apparatus according to claim 10, further comprising means for transposing a substrate surface of the semiconductor mounting substrate after the semiconductor substrate is attached to the droplet.
ことを特徴とする請求項10に記載の半導体装置製造装置。 The means for adhering droplets to the semiconductor mounting substrate and the means for adhering the semiconductor substrate to droplets target a substrate having a plurality of regions to be the semiconductor mounting substrate after cutting. 11. The semiconductor device manufacturing apparatus according to claim 10, wherein:
前記半導体基板を搭載する第1の表面エリアの周辺に、当該第1の表面エリアより臨界表面張力が小さい前記第2の表面エリアを配置した半導体搭載基板の所定位置に、前記第1の表面エリアより大きい直径を有する液滴を付着させる工程と、
前記半導体搭載基板上に配置された液滴に前記半導体基板を付着させる工程と
を有することを特徴とする半導体装置の製造方法。 Capturing the semiconductor substrate;
The first surface area is located at a predetermined position of the semiconductor mounting substrate in which the second surface area having a critical surface tension smaller than that of the first surface area is arranged around the first surface area on which the semiconductor substrate is mounted. Depositing droplets having a larger diameter;
And a step of adhering the semiconductor substrate to droplets disposed on the semiconductor mounting substrate.
前記液滴上に前記半導体基板を付着させる工程と
により製造された半導体装置。 Attaching a droplet generated in a size larger than the semiconductor substrate onto the semiconductor mounting substrate;
And a step of attaching the semiconductor substrate onto the droplet.
ことを特徴とする請求項20に記載の半導体装置。 The semiconductor device according to claim 20, wherein the step of drying the droplet to which the semiconductor substrate is attached.
ことを特徴とする請求項20に記載の半導体装置。 The semiconductor device according to claim 20, wherein the semiconductor mounting substrate has a minute hydrophilic area that becomes a mounting region of the semiconductor substrate, and a hydrophobic area that surrounds the periphery of the hydrophilic area.
前記液滴上に前記金属板を付着させる工程と
ことを特徴とする請求項20に記載の半導体装置。 After the semiconductor substrate is mounted in a predetermined region, a step of attaching droplets generated in a size larger than a metal plate on the semiconductor mounting substrate including the semiconductor substrate;
The semiconductor device according to claim 20, wherein the metal plate is attached onto the droplet.
前記半導体基板を搭載する第1の表面エリアの周辺に、当該第1の表面エリアより臨界表面張力が小さい前記第2の表面エリアを配置した半導体搭載基板と
を有することを特徴とするICタグ。 A semiconductor substrate on which an integrated circuit element is formed;
An IC tag, comprising: a semiconductor mounting substrate in which the second surface area having a critical surface tension smaller than that of the first surface area is arranged around the first surface area on which the semiconductor substrate is mounted.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010098897A JP2011227814A (en) | 2010-04-22 | 2010-04-22 | Semiconductor device, semiconductor device manufacturing apparatus, semiconductor device manufacturing method, and ic tag |
PCT/JP2011/059498 WO2011132630A1 (en) | 2010-04-22 | 2011-04-18 | Semiconductor device, semiconductor device manufacturing device, semiconductor device manufacturing method, and ic tag |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010098897A JP2011227814A (en) | 2010-04-22 | 2010-04-22 | Semiconductor device, semiconductor device manufacturing apparatus, semiconductor device manufacturing method, and ic tag |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011227814A true JP2011227814A (en) | 2011-11-10 |
Family
ID=44834149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010098897A Pending JP2011227814A (en) | 2010-04-22 | 2010-04-22 | Semiconductor device, semiconductor device manufacturing apparatus, semiconductor device manufacturing method, and ic tag |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2011227814A (en) |
WO (1) | WO2011132630A1 (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028700A (en) * | 2010-07-27 | 2012-02-09 | Denso Corp | Semiconductor device |
US20150327370A1 (en) * | 2014-05-06 | 2015-11-12 | Apple Inc. | System for orienting discrete parts |
US9689825B1 (en) | 2013-09-09 | 2017-06-27 | Apple Inc. | Testing a layer positioned over a capacitive sensing device |
US9739696B2 (en) | 2015-08-31 | 2017-08-22 | Apple Inc. | Flexural testing apparatus for materials and method of testing materials |
US10005663B2 (en) | 2013-06-10 | 2018-06-26 | Konica Minolta, Inc. | Method of manufacturing pattern substrate and method of locating component |
EP2828888B1 (en) * | 2012-03-22 | 2019-06-05 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Method comprising producing at least one assembly pad on a support and self-assembly of an integrated circuit chip on the support with formation of a fluorocarbon material surrounding the pad and exposure of the pad and of the fluorocarbon material to ultraviolet treatment in the presence of ozone |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6098371B2 (en) * | 2012-06-05 | 2017-03-22 | Jsr株式会社 | Circuit manufacturing method |
FR3003689B1 (en) * | 2013-03-25 | 2016-11-25 | Commissariat Energie Atomique | CAPILLARY SELF-ASSEMBLY SUPPORT WITH HORIZONTAL STABILIZATION, METHOD OF MANUFACTURE AND USE |
KR102702898B1 (en) * | 2019-05-21 | 2024-09-04 | 삼성디스플레이 주식회사 | Display device and method for manufacturing the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005174979A (en) * | 2003-12-08 | 2005-06-30 | Sony Corp | Element arrangement method |
JP2005317694A (en) * | 2004-04-28 | 2005-11-10 | Rikogaku Shinkokai | Aligning part, aligning apparatus, and aligning method |
JP2006092006A (en) * | 2004-09-21 | 2006-04-06 | Hitachi Chem Co Ltd | Non-contact communication equipment and method for manufacturing the same |
-
2010
- 2010-04-22 JP JP2010098897A patent/JP2011227814A/en active Pending
-
2011
- 2011-04-18 WO PCT/JP2011/059498 patent/WO2011132630A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005174979A (en) * | 2003-12-08 | 2005-06-30 | Sony Corp | Element arrangement method |
JP2005317694A (en) * | 2004-04-28 | 2005-11-10 | Rikogaku Shinkokai | Aligning part, aligning apparatus, and aligning method |
JP2006092006A (en) * | 2004-09-21 | 2006-04-06 | Hitachi Chem Co Ltd | Non-contact communication equipment and method for manufacturing the same |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028700A (en) * | 2010-07-27 | 2012-02-09 | Denso Corp | Semiconductor device |
EP2828888B1 (en) * | 2012-03-22 | 2019-06-05 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Method comprising producing at least one assembly pad on a support and self-assembly of an integrated circuit chip on the support with formation of a fluorocarbon material surrounding the pad and exposure of the pad and of the fluorocarbon material to ultraviolet treatment in the presence of ozone |
US10005663B2 (en) | 2013-06-10 | 2018-06-26 | Konica Minolta, Inc. | Method of manufacturing pattern substrate and method of locating component |
US9689825B1 (en) | 2013-09-09 | 2017-06-27 | Apple Inc. | Testing a layer positioned over a capacitive sensing device |
US20150327370A1 (en) * | 2014-05-06 | 2015-11-12 | Apple Inc. | System for orienting discrete parts |
US9622357B2 (en) * | 2014-05-06 | 2017-04-11 | Apple Inc. | Method for orienting discrete parts |
US9739696B2 (en) | 2015-08-31 | 2017-08-22 | Apple Inc. | Flexural testing apparatus for materials and method of testing materials |
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Publication number | Publication date |
---|---|
WO2011132630A1 (en) | 2011-10-27 |
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