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JP2011216522A - Semiconductor device - Google Patents

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JP2011216522A
JP2011216522A JP2010080430A JP2010080430A JP2011216522A JP 2011216522 A JP2011216522 A JP 2011216522A JP 2010080430 A JP2010080430 A JP 2010080430A JP 2010080430 A JP2010080430 A JP 2010080430A JP 2011216522 A JP2011216522 A JP 2011216522A
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JP
Japan
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semiconductor device
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conductor layer
semiconductor chip
semiconductor
Prior art date
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Withdrawn
Application number
JP2010080430A
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Japanese (ja)
Inventor
Naoya Tamaoki
尚哉 玉置
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

【課題】半導体装置内の半導体チップと、この半導体装置を実装する回路基板とを、半導体チップを搭載するプレーン状導体パターンを介して低インピーダンスで接続すると、半導体チップ由来の高周波電磁ノイズが回路基板に漏洩しやすく、また、外来高周波ノイズが半導体チップに入り込みやすい。
【解決手段】本発明の半導体装置では、プレーン状導体パターンにスリットを設けることで所定の長さ及び幅を有する導体配線を形成する。プレーン状導体パターンと、半導体チップとは、この導体配線を介して接続される。その結果、プレーン状導体パターンと、半導体チップとの間の接続を長くすることが出来、インピーダンスも多少高まる。言い換えれば、この導体配線は、所定の長さ及び幅に対応するインダクタンス素子として動作するので、半導体チップの高周波ノイズの入出力が低減する。
【選択図】図１２When a semiconductor chip in a semiconductor device and a circuit board on which the semiconductor device is mounted are connected with a low impedance through a plane conductor pattern on which the semiconductor chip is mounted, high-frequency electromagnetic noise derived from the semiconductor chip is generated in the circuit board. In addition, external high frequency noise is likely to enter the semiconductor chip.
In a semiconductor device of the present invention, a conductor wiring having a predetermined length and width is formed by providing a slit in a plane conductor pattern. The planar conductor pattern and the semiconductor chip are connected via this conductor wiring. As a result, the connection between the planar conductor pattern and the semiconductor chip can be lengthened, and the impedance is somewhat increased. In other words, since the conductor wiring operates as an inductance element corresponding to a predetermined length and width, input / output of high frequency noise of the semiconductor chip is reduced.
[Selection] Figure 12

Description

本発明は、半導体装置に係り、特に、半導体チップを搭載するプレーン状導体パターンを有する半導体装置に係る。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a plane-like conductor pattern on which a semiconductor chip is mounted.

電磁環境の観点において、無線装置の放射電磁波や、各種電子装置の不要な電磁ノイズが、年々増加している。ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）などの半導体装置は、これらの高周波電磁ノイズにさらされている。このような高周波電磁ノイズなどに対するＬＳＩのイミュニティ性能を向上させる必要性がますます高まっている。   From the viewpoint of electromagnetic environment, radiation electromagnetic waves of wireless devices and unnecessary electromagnetic noise of various electronic devices are increasing year by year. Semiconductor devices such as LSI (Large Scale Integration) are exposed to these high-frequency electromagnetic noises. There is an increasing need to improve the immunity performance of LSI against such high-frequency electromagnetic noise.

図１は、従来技術による半導体装置の積層構成例を示す部分断面図である。図１は、後述する図２のＢ−Ｂ’による断面図である。   FIG. 1 is a partial cross-sectional view showing an example of a stacked configuration of a semiconductor device according to the prior art. FIG. 1 is a cross-sectional view taken along B-B ′ of FIG. 2 described later.

図１の半導体装置は、半導体チップ１と、ボンディングワイヤ２と、グラウンドパターン１２と、グラウンドヴィア５１と、絶縁体５０と、グラウンドプレーン１１と、電源パターン１７と、配線１９と、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用のボール４とを具備している。   1 includes a semiconductor chip 1, a bonding wire 2, a ground pattern 12, a ground via 51, an insulator 50, a ground plane 11, a power supply pattern 17, a wiring 19, and a BGA (Ball Grid). Array) balls 4.

配線１９と、電源パターン１７と、グラウンドプレーン１１と、グラウンドパターン１２とは、下からこの順番に積層されており、各層の間には絶縁体５０が配置されている。ボール４は、配線１９に接続されている。半導体チップ１は、グラウンドパターン１２に搭載されている。   The wiring 19, the power supply pattern 17, the ground plane 11, and the ground pattern 12 are stacked in this order from the bottom, and an insulator 50 is disposed between the layers. The ball 4 is connected to the wiring 19. The semiconductor chip 1 is mounted on the ground pattern 12.

グラウンドヴィア５１は、絶縁体５０を貫通しつつ、配線１９と、グラウンドプレーン１１と、グラウンドパターン１２とに接続されている。ボンディングワイヤ２の両端は、グラウンドパターン１２と、半導体チップ１とにそれぞれ接続されている。   The ground via 51 is connected to the wiring 19, the ground plane 11, and the ground pattern 12 while penetrating the insulator 50. Both ends of the bonding wire 2 are connected to the ground pattern 12 and the semiconductor chip 1, respectively.

図２は、従来技術による半導体装置の半導体チップを搭載する側の表面導体層の一例を示す平面図である。図２は、上述した図１のＡ−Ａ’による断面図である。   FIG. 2 is a plan view showing an example of a surface conductor layer on the side where a semiconductor chip of a semiconductor device according to the prior art is mounted. FIG. 2 is a cross-sectional view taken along the line A-A ′ of FIG. 1 described above.

図２の表面導体層は、グラウンドパターン１２と、グラウンドヴィア５１と、グラウンド配線１４と、スリット１５と、電源ヴィア５２と、電源配線１６とを具備している。半導体チップ外形イメージ１ａは、図２の表面導体層に搭載される半導体チップ１のサイズを示している。   The surface conductor layer of FIG. 2 includes a ground pattern 12, a ground via 51, a ground wiring 14, a slit 15, a power supply via 52, and a power supply wiring 16. The semiconductor chip outer shape image 1a shows the size of the semiconductor chip 1 mounted on the surface conductor layer of FIG.

電源配線１６は、グラウンドパターン１２と同じ層に配置されている。電源配線１６は、一方では、電源ヴィア５２を介して、電源パターン１７およびボール４に接続されている。または、電源配線１６は、他方では、ボンディングワイヤ２を介して、半導体チップ１に接続される。   The power supply wiring 16 is disposed on the same layer as the ground pattern 12. On the other hand, the power supply wiring 16 is connected to the power supply pattern 17 and the ball 4 via the power supply via 52. Alternatively, the power supply wiring 16 is connected to the semiconductor chip 1 via the bonding wire 2 on the other side.

スリット１５は、電源配線１６と、グラウンドパターン１２との間に配置されている。スリット１５は、言い換えれば、グラウンドパターン１２における導体の欠落部である。図２の表面導体層において、スリット１５は、電源配線１６と、グラウンドパターン１２とを絶縁するために設けられている。   The slit 15 is disposed between the power supply wiring 16 and the ground pattern 12. In other words, the slit 15 is a missing portion of the conductor in the ground pattern 12. In the surface conductor layer of FIG. 2, the slit 15 is provided to insulate the power supply wiring 16 and the ground pattern 12.

従来技術の半導体装置では、表面導体層の、半導体チップを搭載する領域のほとんどが、プレーン状なグラウンドパターン１２であることが多い。グラウンドパターン１２と、半導体チップ１のグラウンド端子とを接続するグラウンド配線１４およびボンディングワイヤ２は、その合計の長さが出来るだけ短く設計されるのが一般的である。これは、グラウンド配線１４およびボンディングワイヤ２において、その長さを短くすることで、その等価的なインダクタンスが小さくなるからである。一般的に、配線のインダクタンスを低く抑えることが好ましいことは言うまでもない。   In conventional semiconductor devices, most of the surface conductor layer region on which a semiconductor chip is mounted is often a plain ground pattern 12. The ground wiring 14 and the bonding wire 2 that connect the ground pattern 12 and the ground terminal of the semiconductor chip 1 are generally designed to be as short as possible in total length. This is because the equivalent inductance is reduced by shortening the length of the ground wiring 14 and the bonding wire 2. Needless to say, it is generally preferable to keep wiring inductance low.

しかし、グラウンドパターン１２には、周辺の回路の影響により、電磁ノイズが乗る場合がある。図３は、半導体装置に悪影響をもたらす高周波成分を含む外来の電磁ノイズ１００ａ、１００ｂについて説明するための概略図である。空間から伝播するこの高周波電磁ノイズ１００ｂは、配線のインダクタンスが低過ぎる場合、半導体装置が実装されたマザーボードなどの回路基板にも伝播しやすい。また、反対に、マザーボードなどの回路基板から発生する高周波電磁ノイズ１００ａは、その上に実装された半導体装置へも伝播しやすい。したがって、このような場合は、ＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁的不干渉）特性が良好な半導体装置を提供することが難しい。   However, electromagnetic noise may be applied to the ground pattern 12 due to the influence of peripheral circuits. FIG. 3 is a schematic diagram for explaining external electromagnetic noises 100a and 100b including high-frequency components that adversely affect the semiconductor device. The high-frequency electromagnetic noise 100b propagating from the space easily propagates to a circuit board such as a motherboard on which the semiconductor device is mounted when the wiring inductance is too low. Conversely, high-frequency electromagnetic noise 100a generated from a circuit board such as a mother board is likely to propagate to a semiconductor device mounted thereon. Therefore, in such a case, it is difficult to provide a semiconductor device with good EMC (Electro-Magnetic Compatibility) characteristics.

上記に関連して、特許文献１（特開２００７−０８１３６４号公報）には、プリント基板及び半導体集積回路に係る記載が開示されている。特許文献１のプリント基板は、ＩＣを搭載する。このＩＣは、少なくとも第１の回路と、第１種のペア端子と、第２の回路と、第２種のペア回路とを備える。第１種のペア端子は、第１の回路に接続される第１の電源端子と、第１種のＧＮＤ端子とから成る。第２種のペア端子は、第２の回路に接続される第２の電源端子と、第２種のＧＮＤ端子とから成る。このＩＣにおいて、第１種のペア端子と、第２種のペア端子とは、内部的に分離されている。このプリント基板は、第１の抑制手段が設けられていることを特徴としている。この第１の抑制手段は、第１種のＧＮＤ端子からの配線が第２種のＧＮＤ端子及びプリント基板のＧＮＤパターンへと導かれる経路に、第１の回路の動作によって発生した高周波の電位変動を抑制するためのものである。   In relation to the above, Patent Document 1 (Japanese Unexamined Patent Application Publication No. 2007-081364) discloses a description relating to a printed circuit board and a semiconductor integrated circuit. The printed circuit board of Patent Document 1 is equipped with an IC. This IC includes at least a first circuit, a first type pair terminal, a second circuit, and a second type pair circuit. The first type pair terminal includes a first power supply terminal connected to the first circuit and a first type GND terminal. The second type pair terminal includes a second power supply terminal connected to the second circuit and a second type GND terminal. In this IC, the first type pair terminal and the second type pair terminal are internally separated. This printed circuit board is characterized in that first suppression means is provided. The first suppression means is a high-frequency potential fluctuation generated by the operation of the first circuit in a path in which the wiring from the first type GND terminal is led to the second type GND terminal and the GND pattern of the printed circuit board. It is for suppressing.

特開２００７−０８１３６４号公報JP 2007-081364 A

半導体パッケージ基板の表面導体層には、半導体チップを搭載するためのプレーン状導体パターンが設けられているのが一般的である。このプレーン状導体パターンは、基準電圧を印加されるグラウンドとして用いられることがある。このように、プレーン状導体パターンを用い、半導体チップと、半導体装置を実装するマザーボードなどの回路基板とを、低インピーダンスで接続する設計が一般的であった。このようにすることで、マザーボードなどの回路基板に設けられたキャパシタから、半導体チップへの電荷供給が、低インピーダンスで行われ、基準電圧が安定に保てるとされていた。しかし、半導体チップ内の高周波電磁ノイズが、マザーボードなどの回路基板に漏洩しやすく、また、外来の高周波電磁ノイズが半導体チップ内に入り込みやすい、という問題点もあった。   In general, the surface conductor layer of the semiconductor package substrate is provided with a plane conductor pattern for mounting a semiconductor chip. This plain conductor pattern may be used as a ground to which a reference voltage is applied. As described above, a design in which a semiconductor chip and a circuit board such as a mother board on which a semiconductor device is mounted is connected with a low impedance by using a plain conductor pattern. By doing so, it has been said that a charge provided to a semiconductor chip from a capacitor provided on a circuit board such as a mother board is performed with low impedance, and the reference voltage can be kept stable. However, high-frequency electromagnetic noise in the semiconductor chip easily leaks to a circuit board such as a mother board, and external high-frequency electromagnetic noise easily enters the semiconductor chip.

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。   The means for solving the problem will be described below using the numbers used in the (DETAILED DESCRIPTION). These numbers are added to clarify the correspondence between the description of (Claims) and (Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).

本発明の半導体装置は、半導体チップ（１）と、半導体パッケージ基板（３ａ、３ｂ、６０）とを具備する。ここで、半導体パッケージ基板（３ａ、３ｂ、６０）は、第１の導体層（１０、６０）を有し、半導体チップ（１）を搭載する。前記半導体パッケージ基板（３ａ、３ｂ、６０）は、第１の面状導体（１２、６２）と、インダクタンス素子（１４、６４）と、導体欠損部（１５、６５）とを具備する。ここで、第１の面状導体（１２、６２）は、第１の導体層（１０、６０）に形成されて、第１の電圧が印加される。インダクタンス素子（１４、６４）は、第１の導体層（１０、６０）に形成されて、所定のインダクタンスを有する。導体欠損部（１５、６５）は、第１の導体層（１０、６０）において、インダクタンス素子（１４、６４）および他の導体（１２、１４、６２、６４）の間に設けられている。インダクタンス素子（１４、６４）は、導体配線（１４、６４）を具備する。ここで、導体配線（１４、６４）は、一方の端部が第１の面状導体（１２、６２）に接続されて、他方の端部が半導体チップ（１）に接続されて、所定のインダクタンスに対応する所定の長さおよび幅を有する。   The semiconductor device of the present invention comprises a semiconductor chip (1) and semiconductor package substrates (3a, 3b, 60). Here, the semiconductor package substrate (3a, 3b, 60) has the first conductor layer (10, 60) and mounts the semiconductor chip (1). The semiconductor package substrate (3a, 3b, 60) includes a first planar conductor (12, 62), an inductance element (14, 64), and a conductor defect (15, 65). Here, the first planar conductors (12, 62) are formed on the first conductor layer (10, 60), and a first voltage is applied thereto. The inductance elements (14, 64) are formed on the first conductor layer (10, 60) and have a predetermined inductance. The conductor missing portion (15, 65) is provided between the inductance element (14, 64) and the other conductor (12, 14, 62, 64) in the first conductor layer (10, 60). The inductance element (14, 64) includes a conductor wiring (14, 64). Here, the conductor wiring (14, 64) has one end connected to the first planar conductor (12, 62) and the other end connected to the semiconductor chip (1). It has a predetermined length and width corresponding to the inductance.

本発明の半導体装置では、プレーン状導体パターンにスリットを設けることで所定の長さ及び幅を有する導体配線を形成する。プレーン状導体パターンと、半導体チップとは、この導体配線を介して接続される。その結果、プレーン状導体パターンと、半導体チップとの間の接続を長くすることが出来、インピーダンスも多少高まる。言い換えれば、この導体配線は、所定の長さ及び幅に対応するインダクタンス素子として動作するので、半導体チップの高周波電磁ノイズの入出力が低減する。   In the semiconductor device of the present invention, a conductor wiring having a predetermined length and width is formed by providing a slit in a plain conductor pattern. The planar conductor pattern and the semiconductor chip are connected via this conductor wiring. As a result, the connection between the planar conductor pattern and the semiconductor chip can be lengthened, and the impedance is somewhat increased. In other words, since this conductor wiring operates as an inductance element corresponding to a predetermined length and width, input / output of high frequency electromagnetic noise of the semiconductor chip is reduced.

図１は、従来技術による半導体装置の積層構成例を示す部分断面図である。FIG. 1 is a partial cross-sectional view showing an example of a stacked configuration of a semiconductor device according to the prior art. 図２は、従来技術による半導体装置の半導体チップを搭載する側の表面導体層の一例を示す平面図である。FIG. 2 is a plan view showing an example of a surface conductor layer on the side where a semiconductor chip of a semiconductor device according to the prior art is mounted. 図３は、半導体装置に悪影響をもたらす高周波成分を含む外来電磁ノイズについて説明するための概略図である。FIG. 3 is a schematic diagram for explaining external electromagnetic noise including a high-frequency component that adversely affects the semiconductor device. 図４Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す断面図である。FIG. 4A is a cross-sectional view schematically showing an overall configuration of the semiconductor device according to the first embodiment of the present invention. 図４Ｂは、本発明の第１の実施形態の半導体装置の積層構成を示す断面図である。FIG. 4B is a cross-sectional view showing the stacked configuration of the semiconductor device according to the first embodiment of the present invention. 図５Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す平面図である。FIG. 5A is a plan view schematically showing the overall configuration of the semiconductor device according to the first embodiment of the present invention. 図５Ｂは、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の構成例を示す平面図である。FIG. 5B is a plan view showing a configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. 図６は、本実施形態の半導体装置をマザーボードなどの回路基板に実装した場合の概略的な等価回路を示す回路図である。FIG. 6 is a circuit diagram showing a schematic equivalent circuit when the semiconductor device of this embodiment is mounted on a circuit board such as a mother board. 図７は、グラウンド配線１４の長さと、幅と、等価的インダクタンスとの関係を概略的に示すグラフである。FIG. 7 is a graph schematically showing the relationship between the length, width, and equivalent inductance of the ground wiring 14. 図８は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。FIG. 8 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. 図９は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。FIG. 9 is a plan view showing another configuration example of the surface conductor layer on the side on which the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. 図１０は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。FIG. 10 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. 図１１は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。FIG. 11 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. 図１２は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。FIG. 12 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. 図１３は、本発明の第２の実施形態の半導体装置の積層構成を示す断面図である。FIG. 13 is a cross-sectional view showing the stacked configuration of the semiconductor device according to the second embodiment of the present invention. 図１４は、本発明の第３の実施形態の半導体装置の積層構成を示す断面図である。FIG. 14 is a cross-sectional view showing the stacked structure of the semiconductor device according to the third embodiment of the present invention. 図１５は、本発明の第４の実施形態の半導体装置の積層構成を示す断面図である。FIG. 15 is a cross-sectional view showing a stacked structure of the semiconductor device according to the fourth embodiment of the present invention. 図１６は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の構成を示す平面図である。FIG. 16 is a plan view showing a configuration of a lead frame 60 used in the semiconductor device according to the fifth embodiment of the present invention. 図１７は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の別の構成を示す平面図である。FIG. 17 is a plan view showing another configuration of the lead frame 60 used in the semiconductor device according to the fifth embodiment of the present invention.

添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。   DESCRIPTION OF EMBODIMENTS Embodiments for implementing a semiconductor device according to the present invention will be described below with reference to the accompanying drawings.

（第１の実施形態）
図４Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す断面図である。図４Ａの半導体装置は、半導体チップ１と、チップマウント材８と、半導体パッケージ基板３と、ボンディングワイヤ２と、ソルダーレジスト６と、封止樹脂７と、ボール４とを具備している。半導体パッケージ基板３は、その詳細な構成については後述するが、積層された複数の導体層と、これらの導体層の間に挟まれた絶縁体５０と、導体層を積層方向に接続するグラウンドヴィア５１、電源ヴィア５２、信号ヴィア５３とを具備している。なお、ソルダーレジスト６には、ソルダーレジスト開口６Ａが設けられており、ここを介してボンディングワイヤ２は半導体パッケージ基板３に接続される。 (First embodiment)
FIG. 4A is a cross-sectional view schematically showing an overall configuration of the semiconductor device according to the first embodiment of the present invention. The semiconductor device of FIG. 4A includes a semiconductor chip 1, a chip mount material 8, a semiconductor package substrate 3, a bonding wire 2, a solder resist 6, a sealing resin 7, and a ball 4. Although the detailed configuration of the semiconductor package substrate 3 will be described later, a plurality of stacked conductor layers, an insulator 50 sandwiched between these conductor layers, and a ground via that connects the conductor layers in the stacking direction. 51, a power supply via 52 and a signal via 53 are provided. The solder resist 6 is provided with a solder resist opening 6A through which the bonding wire 2 is connected to the semiconductor package substrate 3.

本発明では、後述するように、半導体パッケージ基板３に設けられたスリット１５などの導体欠落部が重要な意味を持つ。一般的には、導電性を持つＡｇ（銀）ペーストがチップマウント材として用いられる場合が多いが、本発明では、半導体チップ１の底面が、これらの導体欠落部を跨いで、導体層の２点を導通してはならない。そこで、半導体チップを搭載する場所にソルダーレジストを残したり、チップマウント材としてＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を用いたりして、半導体チップ１および導体層との間に絶縁体を配置することが必要となる。以降、封止樹脂、チップマウント材およびソルダーレジストについては、図示を省略する。
図４Ｂは、本発明の第１の実施形態の半導体装置の積層構成を示す断面図である。図４Ｂの半導体装置は、半導体チップ１と、ボンディングワイヤ２と、半導体パッケージ基板としての４層パッケージ基板３ｂと、ボール４とを具備している。 In the present invention, as will be described later, a conductor missing portion such as a slit 15 provided in the semiconductor package substrate 3 is important. In general, a conductive Ag (silver) paste is often used as a chip mount material. However, in the present invention, the bottom surface of the semiconductor chip 1 straddles these conductor missing portions and the conductor layer 2 Do not conduct points. Therefore, it is necessary to leave an insulator between the semiconductor chip 1 and the conductor layer by leaving a solder resist at a place where the semiconductor chip is mounted or using DAF (Die Attach Film) as a chip mount material. Become. Hereinafter, illustration of the sealing resin, the chip mount material, and the solder resist is omitted.
FIG. 4B is a cross-sectional view showing the stacked configuration of the semiconductor device according to the first embodiment of the present invention. The semiconductor device shown in FIG. 4B includes a semiconductor chip 1, a bonding wire 2, a four-layer package substrate 3 b as a semiconductor package substrate, and balls 4.

図４Ｂの半導体装置は、第１導体層１０と、第２導体層２０と、第３導体層３０と、第４導体層４０と、絶縁体５０と、グラウンドヴィア５１と、図示しない電源ヴィア５２とを具備している。第１導体層１０は、グラウンドパターン１２と、スリット１５と、グラウンド配線１４とを具備している。第２導体層２０は、グラウンドプレーン１１を具備している。第３導体層３０は、電源パターン１７と、図示しない電源配線１６とを具備している。第４導体層４０は、図示しない信号配線１６などの配線１９を具備している。   4B includes a first conductor layer 10, a second conductor layer 20, a third conductor layer 30, a fourth conductor layer 40, an insulator 50, a ground via 51, and a power supply via 52 (not shown). It is equipped with. The first conductor layer 10 includes a ground pattern 12, a slit 15, and a ground wiring 14. The second conductor layer 20 includes a ground plane 11. The third conductor layer 30 includes a power supply pattern 17 and a power supply wiring 16 (not shown). The fourth conductor layer 40 includes a wiring 19 such as a signal wiring 16 (not shown).

図５Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す平面図である。図５Ａの半導体装置は、半導体チップ１と、半導体パッケージ基板３と、ボンディングワイヤ２とを具備している。半導体チップ１は、ボンディングパッド１ｂを具備している。半導体パッケージ基板３は、ボンディングパッド１０ａと、ヴィア５１、５２、５３と、配線１４、１６、１８とを具備している。ボンディングワイヤ２の両端は、半導体チップ１のボンディングパッド１ｂおよび半導体パッケージ基板３のボンディングパッド１０ａに、それぞれ接続されている。配線１４、１６、１８の両端は、半導体パッケージ基板３のボンディングパッド１０ａおよびヴィア５１、５２、５３に、それぞれ接続されている。後述するように、ヴィア５１、５２、５３の一部は半導体チップ１の下部に配置されており、このようなヴィア５１、５２、５３に接続された配線１４、１６、１８は、半導体パッケージ３のボンディングパッド１０ａから、半導体チップ１の下部に向かって伸びている。なお、図５Ａではソルダーレジスト６の図示を省略しているので、ソルダーレジスト開口６Ａの範囲を破線で図示している。ソルダーレジスト開口６Ａは、図５Ａでは半導体チップの辺毎に設けられているが、これはあくまでも一例に過ぎず、この形状に限定されない。例えば、ボンディングパッド毎にそれぞれソルダーレジスト開口６Ａを設けても構わない。   FIG. 5A is a plan view schematically showing the overall configuration of the semiconductor device according to the first embodiment of the present invention. The semiconductor device of FIG. 5A includes a semiconductor chip 1, a semiconductor package substrate 3, and bonding wires 2. The semiconductor chip 1 includes a bonding pad 1b. The semiconductor package substrate 3 includes a bonding pad 10 a, vias 51, 52, 53, and wirings 14, 16, 18. Both ends of the bonding wire 2 are connected to the bonding pad 1b of the semiconductor chip 1 and the bonding pad 10a of the semiconductor package substrate 3, respectively. Both ends of the wirings 14, 16, 18 are connected to the bonding pads 10 a and the vias 51, 52, 53 of the semiconductor package substrate 3, respectively. As will be described later, some of the vias 51, 52, and 53 are disposed below the semiconductor chip 1, and the wirings 14, 16, and 18 connected to the vias 51, 52, and 53 are connected to the semiconductor package 3. The bonding pad 10a extends toward the bottom of the semiconductor chip 1. In FIG. 5A, since the illustration of the solder resist 6 is omitted, the range of the solder resist opening 6A is indicated by a broken line. Although the solder resist opening 6A is provided for each side of the semiconductor chip in FIG. 5A, this is merely an example and is not limited to this shape. For example, a solder resist opening 6A may be provided for each bonding pad.

図５Ｂは、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の構成例を示す平面図である。すなわち、図５Ｂは、図４Ｂにおける第１導体層１０の平面図の一例である。   FIG. 5B is a plan view showing a configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. That is, FIG. 5B is an example of a plan view of the first conductor layer 10 in FIG. 4B.

図５Ｂの第１導体層１０は、グラウンドパターン１２と、グラウンドヴィア５１と、グラウンド配線１４と、スリット１５とを具備している。半導体チップ外形イメージ１ａは、図５Ｂの表面導体層に搭載される半導体チップ１のサイズを示している。   The first conductor layer 10 in FIG. 5B includes a ground pattern 12, a ground via 51, a ground wiring 14, and a slit 15. The semiconductor chip outer shape image 1a shows the size of the semiconductor chip 1 mounted on the surface conductor layer of FIG. 5B.

図４Ｂおよび図５Ｂを参照して、本実施形態の半導体装置の構成要素同士の接続関係を説明する。   With reference to FIG. 4B and FIG. 5B, the connection relationship between the components of the semiconductor device of this embodiment will be described.

４層パッケージ基板３ｂにおいて、第１導体層１０と、第２導体層２０と、第３導体層３０と、第４導体層４０とは、上からこの順番に積層されている。これら４つの導体層１０、２０、３０、４０は、絶縁体５０によって絶縁されている。すなわち、絶縁体５０は、第１導体層１０および第２導体層２０の間と、第２導体層２０および第３導体層３０の間と、第３導体層３０および第４導体層４０の間とに設けられている。   In the four-layer package substrate 3b, the first conductor layer 10, the second conductor layer 20, the third conductor layer 30, and the fourth conductor layer 40 are laminated in this order from the top. These four conductor layers 10, 20, 30 and 40 are insulated by an insulator 50. That is, the insulator 50 is between the first conductor layer 10 and the second conductor layer 20, between the second conductor layer 20 and the third conductor layer 30, and between the third conductor layer 30 and the fourth conductor layer 40. And is provided.

半導体チップ１は、表面導体層としての第１導体層１０に、ソルダーレジストまたはＤＡＦなどの、図示しない絶縁層を介して搭載されている。半導体チップ１は、ボンディングワイヤ２を介して、グラウンド配線１４の一方の端部に接続されている。グラウンド配線１４の他方の端部は、グラウンドパターン１２に接続されている。グラウンドパターン１２は、グラウンドヴィア５１の一方の端部に接続されている。   The semiconductor chip 1 is mounted on a first conductor layer 10 as a surface conductor layer via an insulating layer (not shown) such as a solder resist or DAF. The semiconductor chip 1 is connected to one end portion of the ground wiring 14 via the bonding wire 2. The other end of the ground wiring 14 is connected to the ground pattern 12. The ground pattern 12 is connected to one end of the ground via 51.

グラウンドヴィア５１の他方の端部は、配線１９に接続されている。グラウンドヴィア５１は、絶縁体５０を、４層パッケージ基板３ｂの積層方向に貫通している。また、グラウンドヴィア５１は、グラウンドプレーン１１にも接続されている。   The other end of the ground via 51 is connected to the wiring 19. The ground via 51 penetrates the insulator 50 in the stacking direction of the four-layer package substrate 3b. The ground via 51 is also connected to the ground plane 11.

配線１９は、ボール４に接続されている。グラウンドヴィアに接続されたボール４は、半導体装置がマザーボードなどの回路基板に実装される際に、接地される必要がある。   The wiring 19 is connected to the ball 4. The ball 4 connected to the ground via needs to be grounded when the semiconductor device is mounted on a circuit board such as a mother board.

スリット１５は、グラウンド配線１４およびグラウンドパターン１２の間に設けられている。言い換えれば、スリット１５は、表面導体層における導体欠損部である。スリット１５の領域には、ソルダーレジストなどの絶縁体があっても良い。   The slit 15 is provided between the ground wiring 14 and the ground pattern 12. In other words, the slit 15 is a conductor defect portion in the surface conductor layer. There may be an insulator such as a solder resist in the region of the slit 15.

本実施形態の半導体装置では、グラウンドパターン１２にスリット１５を設けたことで、グラウンド配線１４の長さが従来よりも長くなっている。このとき、グラウンド配線１４はインダクタンスを有するので、グラウンド配線１４を意図的に長くすることは、等価的にインダクタンス素子を挿入することに相当する。   In the semiconductor device of the present embodiment, the slits 15 are provided in the ground pattern 12, so that the length of the ground wiring 14 is longer than that in the prior art. At this time, since the ground wiring 14 has inductance, intentionally lengthening the ground wiring 14 is equivalent to inserting an inductance element equivalently.

図６は、本実施形態の半導体装置をマザーボードなどの回路基板に実装した場合の概略的な等価回路を示す回路図である。図６の等価回路は、半導体チップ１と、パッケージ基板３と、マザーボード５とを具備している。パッケージ基板３は、ボンディングワイヤ２と、グラウンド配線１４と、電源配線１６と、信号配線１８とを具備している。ボンディングワイヤ２は、ボンディングワイヤのインピーダンス２Ｌを具備している。グラウンド配線１４は、グラウンド配線のインピーダンス１４Ｌを具備している。   FIG. 6 is a circuit diagram showing a schematic equivalent circuit when the semiconductor device of this embodiment is mounted on a circuit board such as a mother board. The equivalent circuit of FIG. 6 includes a semiconductor chip 1, a package substrate 3, and a mother board 5. The package substrate 3 includes bonding wires 2, ground wirings 14, power supply wirings 16, and signal wirings 18. The bonding wire 2 has a bonding wire impedance 2L. The ground wiring 14 has a ground wiring impedance 14L.

半導体チップ１は、ボンディングワイヤ２の一方の端部に接続されている。ボンディングワイヤ２の他方の端部は、グラウンド配線１４の一方の端部に接続されている。グラウンド配線１４の他方の端部は、マザーボード５に接続されている。   The semiconductor chip 1 is connected to one end of the bonding wire 2. The other end of the bonding wire 2 is connected to one end of the ground wiring 14. The other end of the ground wiring 14 is connected to the mother board 5.

ここで、半導体チップ１からマザーボード５へ向かう電磁ノイズ１００ｂと、マザーボード５から半導体チップへ向かう電磁ノイズ１００ａについて説明する。半導体チップのグラウンドに乗っている電磁ノイズ１００ｂは、インダクタンス素子としてのボンディングワイヤ２およびグラウンド配線１４のインピーダンス２Ｌ、１４Ｌによって、マザーボード５への伝播量が制御される。また、マザーボード５のグラウンドに乗っている電磁ノイズ１００ａも、インダクタンス素子としてのボンディングワイヤ２およびグラウンド配線１４のインピーダンス２Ｌ、１４Ｌによって、半導体チップ１への伝播量が制御される。   Here, the electromagnetic noise 100b directed from the semiconductor chip 1 to the motherboard 5 and the electromagnetic noise 100a directed from the motherboard 5 to the semiconductor chip will be described. The amount of propagation of the electromagnetic noise 100b riding on the ground of the semiconductor chip to the mother board 5 is controlled by the impedances 2L and 14L of the bonding wire 2 and the ground wiring 14 as inductance elements. In addition, the propagation amount of the electromagnetic noise 100a riding on the ground of the motherboard 5 to the semiconductor chip 1 is controlled by the impedances 2L and 14L of the bonding wire 2 and the ground wiring 14 as inductance elements.

グラウンド配線１４の等価的インダクタンスは、グラウンド配線１４の長さおよび幅に応じて変化する。図７は、グラウンド配線１４の長さと、幅と、等価的インダクタンスとの関係を概略的に示すグラフである。図７のグラフにおいて、横軸はグラウンド配線１４の長さを示し、縦軸はグラウンド配線１４の等価的インダクタンスを示す。また、３本のグラフはグラウンド配線１４の幅の違いによる違いを示す。ここで、一点破線のグラフは大きい幅の場合を、実線のグラフは小さい幅の場合を、破線のグラフは中間的な幅の場合を、それぞれ示している。図７のグラフに示すように、グラウンド配線１４の等価的インダクタンスは、グラウンド配線１４の長さにほぼ比例し、グラウンド配線１４の幅が狭ければ狭いほどその比例係数は大きい。   The equivalent inductance of the ground wiring 14 changes according to the length and width of the ground wiring 14. FIG. 7 is a graph schematically showing the relationship between the length, width, and equivalent inductance of the ground wiring 14. In the graph of FIG. 7, the horizontal axis indicates the length of the ground wiring 14, and the vertical axis indicates the equivalent inductance of the ground wiring 14. The three graphs show differences due to differences in the width of the ground wiring 14. Here, the one-dot broken line graph shows a case of a large width, the solid line graph shows a case of a small width, and the broken line graph shows a case of an intermediate width. As shown in the graph of FIG. 7, the equivalent inductance of the ground wiring 14 is substantially proportional to the length of the ground wiring 14.

ただし、グラウンド配線１４の等価的インダクタンスは、実際にはグラウンド配線１４の長さおよび幅以外の、すなわち半導体装置全体の、特にグラウンドパターン１２の構成にも、当然ながら左右される。   However, the equivalent inductance of the ground wiring 14 actually depends on the length and width of the ground wiring 14, that is, the configuration of the ground pattern 12 of the entire semiconductor device, in particular.

本実施形態の半導体装置で副次的に得られるシールド効果について説明する。本実施形態の半導体装置では、第１導体層１０のグラウンド配線１４が、半導体チップ１と、第２導体層２０のグラウンドプレーン１１とに挟まれている。このサンドイッチ構造により、本実施形態のグラウンド配線１４は、外来の高周波電磁ノイズ１００ａ、１００ｂに対するシールド効果を受けている。   The shield effect obtained as a secondary effect in the semiconductor device of the present embodiment will be described. In the semiconductor device of this embodiment, the ground wiring 14 of the first conductor layer 10 is sandwiched between the semiconductor chip 1 and the ground plane 11 of the second conductor layer 20. Due to this sandwich structure, the ground wiring 14 of this embodiment receives a shielding effect against external high-frequency electromagnetic noises 100a and 100b.

図８は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図８は、図４Ｂにおける第１導体層１０の平面図の別の一例である。   FIG. 8 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. That is, FIG. 8 is another example of a plan view of the first conductor layer 10 in FIG. 4B.

図８の第１導体層１０は、２つのグラウンドパターン１２ａ、１２ｂを具備している。図８の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   The first conductor layer 10 in FIG. 8 includes two ground patterns 12a and 12b. Since the other components of the first conductor layer 10 in FIG. 8 are the same as those in FIG. 5B, further description is omitted.

第１導体層１０において、２つのグラウンドパターン１２ａ、１２ｂは、スリット１５によって互いに絶縁されている。また、２つのグラウンドパターン１２ａ、１２ｂは、それぞれ別のグラウンドヴィア５１を介して、第２導体層２０のグラウンドプレーン１１やボール４に接続されている。図８の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   In the first conductor layer 10, the two ground patterns 12 a and 12 b are insulated from each other by the slit 15. The two ground patterns 12a and 12b are connected to the ground plane 11 and the ball 4 of the second conductor layer 20 through different ground vias 51, respectively. Other connection relationships between the components of the semiconductor device in FIG. 8 are the same as those in FIG. 5B, and thus further description is omitted.

本実施形態の半導体装置は、図５Ｂの例では１つのグラウンドパターン１２を具備しているが、図８の例では２つの２つのグラウンドパターン１２ａ、１２ｂは、を具備している。このように、本実施形態の半導体装置では、第１導体層１０のグラウンドパターン１２の総数は、２つであっても構わない。ただし、第２導体層２０のグラウンドプレーン１１は単独であることが望ましい。また、２つのグラウンドパターン１２ａ、１２ｂは、複数のグラウンドヴィア５１をそれぞれ介して接地する必要がある。   The semiconductor device according to the present embodiment includes one ground pattern 12 in the example of FIG. 5B, but includes two two ground patterns 12a and 12b in the example of FIG. Thus, in the semiconductor device of this embodiment, the total number of the ground patterns 12 of the first conductor layer 10 may be two. However, it is desirable that the ground plane 11 of the second conductor layer 20 is single. Further, the two ground patterns 12a and 12b need to be grounded through the plurality of ground vias 51, respectively.

図８のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   Since the operation of the ground wiring 14 of FIG. 8 as an inductance element is the same as that of FIG. 5B, further description is omitted.

図９は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図９は、図４Ｂにおける第１導体層１０の平面図の別の一例である。   FIG. 9 is a plan view showing another configuration example of the surface conductor layer on the side on which the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. That is, FIG. 9 is another example of a plan view of the first conductor layer 10 in FIG. 4B.

図９の第１導体層１０は、３つのグラウンドパターン１２ａ、１２ｂ、１２ｃを具備している。図９の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   The first conductor layer 10 in FIG. 9 includes three ground patterns 12a, 12b, and 12c. Since the other components of the first conductor layer 10 in FIG. 9 are the same as those in FIG. 5B, further description is omitted.

第１導体層１０において、３つのグラウンドパターン１２ａ、１２ｂ、１２ｃは、スリット１５によって互いに絶縁されている。また、３つのグラウンドパターン１２ａ、１２ｂ、１２ｃは、それぞれ別のグラウンドヴィア５１を介して、第２導体層２０のグラウンドプレーン１１やボール４に接続されている。図９の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   In the first conductor layer 10, the three ground patterns 12 a, 12 b, and 12 c are insulated from each other by the slit 15. The three ground patterns 12a, 12b, and 12c are connected to the ground plane 11 and the ball 4 of the second conductor layer 20 through different ground vias 51, respectively. Since other connection relationships between the components of the semiconductor device in FIG. 9 are the same as those in FIG. 5B, further description is omitted.

本実施形態の半導体装置は、図５Ｂの例では１つのグラウンドパターン１２を具備しているが、図９の例では３つのグラウンドパターン１２ａ、１２ｂ、１２ｃを具備している。このように、本実施形態の半導体装置では、第１導体層１０のグラウンドパターン１２が３つであっても構わないし、さらにそれ以上であっても構わない。ただし、第２導体層２０のグラウンドプレーン１１は単独であることが望ましい。また、複数のグラウンドパターン１２は、複数のグラウンドヴィア５１をそれぞれ介して接地する必要がある。   The semiconductor device of the present embodiment includes one ground pattern 12 in the example of FIG. 5B, but includes three ground patterns 12a, 12b, and 12c in the example of FIG. As described above, in the semiconductor device of this embodiment, the number of the ground patterns 12 of the first conductor layer 10 may be three or more. However, it is desirable that the ground plane 11 of the second conductor layer 20 is single. The plurality of ground patterns 12 need to be grounded through the plurality of ground vias 51, respectively.

図９のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   Since the operation of the ground wiring 14 of FIG. 9 as an inductance element is the same as that of FIG. 5B, further description is omitted.

図１０は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図１０は、図４Ｂにおける第１導体層１０の平面図の別の一例である。   FIG. 10 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. That is, FIG. 10 is another example of a plan view of the first conductor layer 10 in FIG. 4B.

図１０の第導体層１０は、渦巻状のグラウンド配線１４を具備している。図１０の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   The first conductor layer 10 in FIG. 10 includes a spiral ground wiring 14. Since the other components of the first conductor layer 10 in FIG. 10 are the same as those in FIG. 5B, further description is omitted.

図１０の場合、グラウンド配線１４の一方の端部は、ボンディングワイヤ２を介して半導体装置１に接続されるので、他方の端部を接続すべきグラウンドパターン１２の面積が小さくなる場合がある。しかし、グラウンド配線１４の渦巻きの中心に、グラウンドパターン１２としてグラウンドヴィア５１を接続可能な面積があれば十分である。図１０の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   In the case of FIG. 10, since one end of the ground wiring 14 is connected to the semiconductor device 1 via the bonding wire 2, the area of the ground pattern 12 to be connected to the other end may be small. However, it is sufficient if there is an area where the ground via 51 can be connected as the ground pattern 12 at the center of the spiral of the ground wiring 14. Other connection relationships between the components of the semiconductor device in FIG. 10 are the same as those in FIG. 5B, and thus further description is omitted.

図１０のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じである。ただし、図１０の場合は、グラウンド配線１４の形状が渦巻状になったことで、グラウンド配線１４の等価的インダクタンスは図５Ｂの場合より大きくなっており、電磁ノイズ１００ａ、１００ｂのさらにダイナミックな制御が可能となる。   The operation of the ground wiring 14 in FIG. 10 as an inductance element is the same as in FIG. 5B. However, in the case of FIG. 10, since the ground wiring 14 has a spiral shape, the equivalent inductance of the ground wiring 14 is larger than that in FIG. 5B, and the electromagnetic noises 100a and 100b are more dynamically controlled. Is possible.

図１１は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図１１は、図４Ｂにおける第１導体層１０の平面図の別の一例である。   FIG. 11 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. That is, FIG. 11 is another example of a plan view of the first conductor layer 10 in FIG. 4B.

図１１の第導体層１０は、グラウンドパターン１２の端に配置されたグラウンド配線１４を具備している。図１１の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   The first conductor layer 10 of FIG. 11 includes a ground wiring 14 disposed at the end of the ground pattern 12. Since the other components of the first conductor layer 10 in FIG. 11 are the same as those in FIG. 5B, further description is omitted.

図１１の場合、グラウンド配線１４の一方の長辺はスリット１５によってグラウンドパターン１２から離されているが、他方の長辺はそのまま第１導体層１０の端部である。つまり、図５Ｂの場合ではラウンド配線の両側がスリット１５によってグラウンドパターン１２から分離されていたのに対して、図１１の場合に同じ状態になっているのは片方だけであるが、特段の問題は無い。図１１の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   In the case of FIG. 11, one long side of the ground wiring 14 is separated from the ground pattern 12 by the slit 15, but the other long side is the end portion of the first conductor layer 10 as it is. That is, both sides of the round wiring are separated from the ground pattern 12 by the slit 15 in the case of FIG. 5B, but only one of them is in the same state in the case of FIG. There is no. Other connection relationships between the components of the semiconductor device in FIG. 11 are the same as those in FIG.

図１１のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じであるので、さらなる説明を省略する。   Since the operation of the ground wiring 14 of FIG. 11 as an inductance element is the same as that of FIG. 5B, further description is omitted.

図１２は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図１２は、図４Ｂにおける第１導体層１０の平面図の別の一例である。   FIG. 12 is a plan view showing another configuration example of the surface conductor layer on the side where the semiconductor chip is mounted in the semiconductor device according to the first embodiment of the present invention. That is, FIG. 12 is another example of a plan view of the first conductor layer 10 in FIG. 4B.

図１２の第１導体層１０は、図５Ｂ、図８、図９、図１０、図１１に示したグラウンド配線１４の複数の構成を同時に有している。このように、本発明の半導体装置の第１導体層１０は、これらの構成を、技術的に矛盾しない範囲において自由に組み合わせて具備していても構わない。   The first conductor layer 10 of FIG. 12 has a plurality of configurations of the ground wiring 14 shown in FIGS. 5B, 8, 9, 10, and 11 simultaneously. As described above, the first conductor layer 10 of the semiconductor device of the present invention may be configured by freely combining these configurations within a technically consistent range.

（第２の実施形態）
図１３は、本発明の第２の実施形態の半導体装置の積層構成を示す断面図である。図１３に示す本実施形態の半導体装置は、図４Ｂに示す本発明の第１の実施形態の半導体装置の、第１導体層１０および第２導体層２０を入れ替えたものに等しい。すなわち、本実施形態では、第１導体層１０がグラウンドプレーン１１を具備し、第２導体層２０がグラウンド配線１４と、グラウンドパターン１２と、スリット１５とを具備している。本実施形態の半導体装置の、その他の構成要素は、第１の実施形態に順ずるので、さらなる説明を省略する。 (Second Embodiment)
FIG. 13 is a cross-sectional view showing the stacked configuration of the semiconductor device according to the second embodiment of the present invention. The semiconductor device of the present embodiment shown in FIG. 13 is equivalent to the semiconductor device of the first embodiment of the present invention shown in FIG. 4B in which the first conductor layer 10 and the second conductor layer 20 are replaced. That is, in this embodiment, the first conductor layer 10 includes the ground plane 11, and the second conductor layer 20 includes the ground wiring 14, the ground pattern 12, and the slit 15. Since the other components of the semiconductor device of this embodiment are the same as those of the first embodiment, further description is omitted.

なお、本実施形態の半導体装置でも、グラウンド配線１４の一方の端部がグラウンドパターンに接続されることは、本発明の第１の実施形態と同じである。しかし、グラウンド配線１４の他方の端部は、別のグラウンドパターン１２と、図示しないグラウンドヴィア５１と、第１導体層１０のグラウンドプレーン１１と、ボンディングワイヤ２とを経由して、半導体チップ１に接続される。   In the semiconductor device of the present embodiment, one end of the ground wiring 14 is connected to the ground pattern as in the first embodiment of the present invention. However, the other end of the ground wiring 14 is connected to the semiconductor chip 1 via another ground pattern 12, a ground via 51 (not shown), the ground plane 11 of the first conductor layer 10, and the bonding wire 2. Connected.

本実施形態の半導体装置の構成要素同士の他の接続関係および動作は、第１の実施形態に順ずるので、さらなる説明を省略する。   Since other connection relations and operations of the components of the semiconductor device of this embodiment are the same as those of the first embodiment, further description is omitted.

（第３の実施形態）
図１４は、本発明の第３の実施形態の半導体装置の積層構成を示す断面図である。本実施形態では、スリット１５を設ける導体層に、グラウンドの基準電圧ではなく、電源電圧を印加する。 (Third embodiment)
FIG. 14 is a cross-sectional view showing the stacked structure of the semiconductor device according to the third embodiment of the present invention. In the present embodiment, a power supply voltage is applied to the conductor layer provided with the slit 15 instead of the ground reference voltage.

すなわち、図４Ｂまたは図１３に示す本発明の第１または第２の実施形態では、グラウンドの基準電圧を印加した第１導体層１０または第２導体層２０にスリット１５を設けてグラウンド配線１４の長さおよび幅を調節していた。しかし、図１４に示す本実施形態では、電源電圧を印加した第３導体層３０にスリット１５を設けて電源配線１６の長さおよび幅を調節している。   That is, in the first or second embodiment of the present invention shown in FIG. 4B or 13, the slit 15 is provided in the first conductor layer 10 or the second conductor layer 20 to which the ground reference voltage is applied, and the ground wiring 14 is formed. The length and width were adjusted. However, in this embodiment shown in FIG. 14, the length and width of the power supply wiring 16 are adjusted by providing the slit 15 in the third conductor layer 30 to which the power supply voltage is applied.

このとき、第３導体層３０の構成は、第１の実施形態の第１導体層の構成において、グラウンドパターン１２を電源パターン１７に、グラウンド配線１４を電源配線１６に、グラウンドヴィア５１を電源ヴィア５２に、それぞれ読み替えたものに等しいので、さらなる説明を省略する。   At this time, the configuration of the third conductor layer 30 is the same as the configuration of the first conductor layer of the first embodiment. The ground pattern 12 is the power pattern 17, the ground wiring 14 is the power wiring 16, and the ground via 51 is the power via. 52 are the same as those read, and further explanation is omitted.

その結果、本実施形態では、グラウンド配線１４の代わりに、電源配線１６を介する電磁ノイズ１００ａ、１００ｂを制御することが出来る。   As a result, in this embodiment, it is possible to control the electromagnetic noises 100 a and 100 b via the power supply wiring 16 instead of the ground wiring 14.

なお、電源電圧を印加する導体層は、第３導体層３０以外の、第１導体層１０や第２導体層２０であっても構わない。例えば、第１導体層１０に電源電圧を印加して、かつ、スリット１５を設けても良い。   The conductor layer to which the power supply voltage is applied may be the first conductor layer 10 or the second conductor layer 20 other than the third conductor layer 30. For example, a power supply voltage may be applied to the first conductor layer 10 and the slit 15 may be provided.

（第４の実施形態）
図１５は、本発明の第４の実施形態の半導体装置の積層構成を示す断面図である。本実施形態の半導体パッケージ基板３は、２層パッケージ基板３ａである。本実施形態の２層パッケージ基板３ａは、第１導体層１０および第２導体層を具備している。本実施形態の第１導体層１０および第２導体層は、それぞれ、本発明の第１の実施形態の第１導体層１０および第４導体層４０にそれぞれ対応する。 (Fourth embodiment)
FIG. 15 is a cross-sectional view showing a stacked structure of the semiconductor device according to the fourth embodiment of the present invention. The semiconductor package substrate 3 of the present embodiment is a two-layer package substrate 3a. The two-layer package substrate 3a of the present embodiment includes a first conductor layer 10 and a second conductor layer. The first conductor layer 10 and the second conductor layer of the present embodiment correspond to the first conductor layer 10 and the fourth conductor layer 40 of the first embodiment of the present invention, respectively.

言い換えれば、本実施形態の半導体装置は、本発明の第１の実施形態の半導体装置から第２導体層２０および第３導体層３０を取り除いたものに等しい。本実施形態の半導体装置の他の構成および動作については、本発明の第１の実施形態の場合に順ずるので、さらなる説明を省略する。   In other words, the semiconductor device of the present embodiment is equivalent to the semiconductor device of the first embodiment of the present invention in which the second conductor layer 20 and the third conductor layer 30 are removed. Other configurations and operations of the semiconductor device according to the present embodiment are the same as those of the first embodiment of the present invention, and thus further description thereof is omitted.

本発明の第１〜第４の実施形態の半導体パッケージは、ＢＧＡパッケージとして用いることが出来る。これらの実施形態で用いる構成は、技術的な矛盾の無い範囲において、自由に組み合わせることが可能である。   The semiconductor packages of the first to fourth embodiments of the present invention can be used as BGA packages. The configurations used in these embodiments can be freely combined within a technically consistent range.

（第５の実施形態）
図１６は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の構成を示す平面図である。図１６のリードフレーム６０は、グラウンドパターン６２と、スリット６５と、グラウンド配線６４と、ダミー端子６３と、グラウンド端子６６とを具備している。半導体チップ外形イメージ６１は、図１６のグラウンドパターン６２に搭載される半導体チップ１のサイズを示している。 (Fifth embodiment)
FIG. 16 is a plan view showing a configuration of a lead frame 60 used in the semiconductor device according to the fifth embodiment of the present invention. A lead frame 60 in FIG. 16 includes a ground pattern 62, a slit 65, a ground wiring 64, a dummy terminal 63, and a ground terminal 66. The semiconductor chip outer shape image 61 shows the size of the semiconductor chip 1 mounted on the ground pattern 62 of FIG.

スリット６５は、導体欠落部であって、グラウンドパターン６２からグラウンド配線６４を分離している。なお、半導体チップ１の底面がこれらのスリット６５を跨いで導通しないように、グラウンドパターン６２上に半導体チップ１を搭載する際には、間に絶縁体の層を挟む必要がある。例えば、半導体チップ１をグラウンドパターン６２上に固定する手段として図示しないＤＡＦを使用し、このＤＡＦがこの絶縁体を兼ねても良い。   The slit 65 is a conductor missing portion and separates the ground wiring 64 from the ground pattern 62. It should be noted that when the semiconductor chip 1 is mounted on the ground pattern 62 so that the bottom surface of the semiconductor chip 1 does not cross over the slits 65, an insulator layer needs to be sandwiched therebetween. For example, a DAF (not shown) may be used as means for fixing the semiconductor chip 1 on the ground pattern 62, and this DAF may also serve as this insulator.

グラウンド端子６６は、グラウンドパターン６２と、グラウンド配線６４とをこの順番に介して、ダミー端子６３に接続されている。   The ground terminal 66 is connected to the dummy terminal 63 through the ground pattern 62 and the ground wiring 64 in this order.

本実施形態の半導体装置では、半導体チップ１をグラウンドパターン６２に搭載し、半導体チップ１の各端部をリードフレーム６０の各端子に、ボンディングワイヤを介して接続する。このとき、半導体チップ１のグラウンド端子をダミー端子６３に接続し、グラウンド端子６６は半導体チップ１に接続しない。   In the semiconductor device of this embodiment, the semiconductor chip 1 is mounted on the ground pattern 62, and each end of the semiconductor chip 1 is connected to each terminal of the lead frame 60 via bonding wires. At this time, the ground terminal of the semiconductor chip 1 is connected to the dummy terminal 63, and the ground terminal 66 is not connected to the semiconductor chip 1.

また、本実施形態の半導体装置を、マザーボードなどの回路基板に実装する際に、グラウンド端子６６を接地し、ダミー端子６３には何も接続しないことが望ましい。   Further, when the semiconductor device of this embodiment is mounted on a circuit board such as a mother board, it is desirable that the ground terminal 66 is grounded and nothing is connected to the dummy terminal 63.

本実施形態のリードフレームを用いることで、本発明の第１〜第４の実施形態に順ずる効果を、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）パッケージでも実現することが可能である。   By using the lead frame of the present embodiment, it is possible to realize the effects in accordance with the first to fourth embodiments of the present invention even in a QFP (Quad Flat Package) package.

図１７は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の別の構成を示す平面図である。図１７のリードフレーム６０は、図１６のリードフレームに以下の変更を加えたものに等しい。すなわち、図１６におけるダミー端子６３を、グラウンド配線の端部と、有効端子６７とに分ける。図１７のリードフレーム６０の、その他の構成は、図１６の場合と同じであるので、さらなる詳細な説明を省略する。   FIG. 17 is a plan view showing another configuration of the lead frame 60 used in the semiconductor device according to the fifth embodiment of the present invention. The lead frame 60 in FIG. 17 is equivalent to the lead frame in FIG. 16 with the following modifications. That is, the dummy terminal 63 in FIG. 16 is divided into the end portion of the ground wiring and the effective terminal 67. Since the other structure of the lead frame 60 of FIG. 17 is the same as that of FIG. 16, further detailed description is omitted.

図１７のように変更することで、図１６では無駄であったダミー端子の代わりに、信号用または電源用に使用可能な端子を１つ増やすことができる。同時に、半導体チップのグラウンド接続も可能であることは言うまでも無い。   By changing the configuration as shown in FIG. 17, it is possible to increase the number of terminals that can be used for signals or power supplies instead of the dummy terminals that were wasted in FIG. At the same time, it goes without saying that the ground connection of the semiconductor chip is also possible.

１ 半導体チップ
１ａ 半導体チップ外形イメージ
１ｂ ボンディングパッド
２ ボンディングワイヤ
２Ｌ ボンディングワイヤのインピーダンス
３ 半導体パッケージ基板
３ａ ２層パッケージ基板
３ｂ ４層パッケージ基板
４ ボール
５ マザーボード
６ ソルダーレジスト
６Ａ ソルダーレジスト開口
７ 封止樹脂
８ チップマウント材
１０ 第１導体層
１０ａ ボンディングパッド
１１ グラウンドプレーン
１２、１２ａ、１２ｂ、１２ｃ グラウンドパターン
１４ グラウンド配線
１４Ｌ グラウンド配線のインピーダンス
１５ スリット
１６ 電源配線
１７ 電源パターン
１８ 信号配線
１９ 配線
２０ 第２導体層
３０ 第３導体層
４０ 第４導体層
５０ 絶縁体
５１ グラウンドヴィア
５２ 電源ヴィア
５３ 信号ヴィア
６０ リードフレーム
６１ 半導体チップ外形イメージ
６２ グラウンドパターン
６３ ダミー端子
６４ グラウンド配線
６５ スリット
６６ グラウンド端子
６７ 有効端子
１００ａ、１００ｂ 高周波電磁ノイズ DESCRIPTION OF SYMBOLS 1 Semiconductor chip 1a Semiconductor chip external appearance image 1b Bonding pad 2 Bonding wire 2L Impedance of bonding wire 3 Semiconductor package substrate 3a 2 layer package substrate 3b 4 layer package substrate 4 Ball 5 Motherboard 6 Solder resist 6A Solder resist opening 7 Sealing resin 8 Chip Mounting material 10 First conductor layer 10a Bonding pad 11 Ground plane 12, 12a, 12b, 12c Ground pattern 14 Ground wiring 14L Impedance of ground wiring 15 Slit 16 Power supply wiring 17 Power supply pattern 18 Signal wiring 19 Wiring 20 Second conductor layer 30 First 3 conductor layers 40 4th conductor layer 50 insulator 51 ground via 52 power via 53 signal via 60 lead frame 61 Semiconductor chip outline image 62 Ground pattern 63 Dummy terminal 64 Ground wiring 65 Slit 66 Ground terminal 67 Effective terminal 100a, 100b High frequency electromagnetic noise

Claims (9)

半導体チップと、
第１の導体層を有し、前記半導体チップを搭載する半導体パッケージ基板と
を具備し、
前記半導体パッケージ基板は、
前記第１の導体層に形成されて、第１の電圧が印加される第１の面状導体と、
前記第１の導体層に形成されて、所定のインダクタンスを有するインダクタンス素子と、
前記第１の導体層において、前記インダクタンス素子および他の導体の間に設けられた導体欠損部と
を具備し、
前記インダクタンス素子は、
一方の端部が前記第１の面状導体に接続されて、他方の端部が前記半導体チップに接続されて、前記所定のインダクタンスに対応する所定の長さおよび幅を有する導体配線
を具備する
半導体装置。 A semiconductor chip;
A semiconductor package substrate having a first conductor layer and mounting the semiconductor chip;
The semiconductor package substrate is:
A first planar conductor formed on the first conductor layer to which a first voltage is applied;
An inductance element formed on the first conductor layer and having a predetermined inductance;
In the first conductor layer, comprising a conductor missing portion provided between the inductance element and another conductor,
The inductance element is
One end is connected to the first planar conductor, the other end is connected to the semiconductor chip, and a conductor wiring having a predetermined length and width corresponding to the predetermined inductance is provided. Semiconductor device. 請求項１に記載の半導体装置において、
前記半導体パッケージ基板は、
前記第１の面状導体に積層されて、前記第１の電圧が印加される第２の面状導体
をさらに具備する
半導体装置。 The semiconductor device according to claim 1,
The semiconductor package substrate is:
A semiconductor device further comprising a second planar conductor that is laminated on the first planar conductor and to which the first voltage is applied. 請求項２に記載の半導体装置において、
前記半導体チップは、前記第１の面状導体に搭載されている
半導体装置。 The semiconductor device according to claim 2,
The semiconductor chip is mounted on the first planar conductor. 請求項２に記載の半導体装置において、
前記半導体チップは、前記第２の面状導体に搭載されており、
前記第１の面状導体は、前記第２の面状導体の下層に積層されており、
前記半導体パッケージ基板は、
前記第１の電圧とは異なる所定の第２の電圧が印加される第３の面状導体
をさらに具備する
半導体装置。 The semiconductor device according to claim 2,
The semiconductor chip is mounted on the second planar conductor;
The first planar conductor is laminated on the lower layer of the second planar conductor,
The semiconductor package substrate is:
A semiconductor device further comprising a third planar conductor to which a predetermined second voltage different from the first voltage is applied. 請求項１〜４のいずれかに記載の半導体装置において、
前記第１の電圧は、グラウンドの基準電圧であり、
前記第２の電圧は、電源電圧である
半導体装置。 In the semiconductor device according to claim 1,
The first voltage is a ground reference voltage;
The semiconductor device according to claim 1, wherein the second voltage is a power supply voltage. 請求項１〜４のいずれかに記載の半導体装置において、
前記第１の電圧は、電源電圧であり、
前記第２の電圧は、グラウンドの基準電圧である
半導体装置。 In the semiconductor device according to claim 1,
The first voltage is a power supply voltage;
The second voltage is a ground reference voltage. A semiconductor device. 請求項１〜６のいずれかに記載の半導体装置において、
前記導体配線は、渦巻状である
半導体装置。 In the semiconductor device according to claim 1,
The conductor wiring is a spiral semiconductor device. 請求項１〜７のいずれかに記載の半導体装置において、
前記半導体パッケージ基板は、
ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用インターポーザ
を具備する
半導体装置。 In the semiconductor device according to claim 1,
The semiconductor package substrate is:
A semiconductor device comprising an interposer for BGA (Ball Grid Array). 請求項１に記載の半導体装置において、
前記半導体パッケージ基板は、
リードフレーム
を具備する
半導体装置。 The semiconductor device according to claim 1,
The semiconductor package substrate is:
A semiconductor device comprising a lead frame.
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