JP2011216134A - 不揮発性半導体メモリ、及び不揮発性半導体メモリへの書込み方法 - Google Patents

Abstract

【課題】不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与する。
【解決手段】ｐ型基板１０に形成され、ソース線４３０と接続するｎ型拡散層５０と、ｐ型基板１０上に設けられ、ワード線４００と接続するワード電極２００と、ｐ型基板１０とワード電極２００の間に設けられたワード絶縁層と、ｎ型拡散層５０上、及びワード電極２００の側壁に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた電荷蓄積層と、電荷蓄積層上に設けられたコントロール絶縁層と、コントロール絶縁層上に設けられ、コントロール線４２０と接続するコントロール電極３００と、を備え、制御部は、メモリ素子６００に書込みを行うときに、ソース線４３０に正電圧を印加し、ワード線４００に負電圧を印加し、かつコントロール線４２０に正電圧を印加する不揮発性半導体メモリ。
【選択図】図１

Description

本発明は、不揮発性半導体メモリ、及び不揮発性半導体メモリへの書込み方法に関する。

電気的に書込み、消去が可能な不揮発性半導体メモリとして、電荷蓄積型メモリがある。電荷蓄積型メモリは、電荷蓄積層に電荷が蓄積されているか否かによりデータ１、０を不揮発的に記憶させるものである。

電荷蓄積層に電荷を注入する方法の一つにチャネルホットエレクトロン（ＣＨＥ）注入方式がある。ＣＨＥ方式は、ドレイン領域近傍のチャネル内にホットエレクトロンを発生させ、これを電荷蓄積層に注入するものである。例えば特許文献１、及び２に記載の技術は、チャネルホットエレクトロン注入の効率化を目的としたものである。

特許文献１に記載の技術は、電荷蓄積層を有するゲート絶縁膜を三層構造とし、チャネル中のキャリアをチャネルとゲート絶縁膜との間の電位障壁を越えて注入するようにしたものである。特許文献２に記載の技術は、不揮発性半導体メモリがＭＩＳ型トランジスタとメモリトランジスタを有するようにしたものである。

また、例えば特許文献３に記載の技術は、不揮発性半導体メモリの製造コストの抑制や高速動作の実現を目的としたものである。特許文献３に記載の技術は、２つのコントロールゲートを有するツインＭＯＮＯＳメモリトランジスタについて、ビット線がワード線、及びコントロール線と交差するようにしたものである。

特開２００１―１０２４６６号公報 特開２００３―０４６００２号公報 特開２００２―２８９７１５号公報

しかし、ＣＨＥ方式では電荷蓄積層に電子を注入する場合、チャネルを形成するため大きな電流が流れる。電流が大きいと不揮発性半導体メモリを動作させる周辺回路の面積は大きくなる。特許文献１、２、及び３に記載の技術では、不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与することができない。

本発明によれば、ｐ型基板と、
前記ｐ型基板を用いて形成された第１のメモリ素子と、
第１のソース線と、
第１のワード線と
コントロール線と、
前記第１のソース線、前記第１のワード線、及び前記コントロール線に印加する電圧を制御する制御部と、
を備え、
前記第１のメモリ素子は、
前記ｐ型基板に形成され、前記第１のソース線と接続する第１のｎ型拡散層と、
前記ｐ型基板上に設けられ、前記第１のワード線と接続する第１のワード電極と、
前記ｐ型基板と前記第１のワード電極の間に設けられた第１のワード絶縁層と、
前記第１のｎ型拡散層上、及び前記第１のワード電極の側壁に設けられた第１のトンネル絶縁層と
前記第１のトンネル絶縁層上に設けられた第１の電荷蓄積層と、
前記第１の電荷蓄積層上に設けられた第１のコントロール絶縁層と、
前記第１のコントロール絶縁層上に設けられ、前記コントロール線と接続する第１のコントロール電極と、
を有し、
前記制御部は、前記第１のメモリ素子に書込みを行うときに、前記第１のソース線に正電圧を印加し、前記第１のワード線に負電圧を印加し、かつ前記コントロール線に正電圧を印加する不揮発性半導体メモリが提供される。

本発明によれば、電荷蓄積層への電子の注入は以下の通りに行われる。まずｎ型拡散層に正電圧を印加し、かつワード電極に負電圧を印加することで、ｐｎ接合により生じる電位差、すなわちエネルギーバンドギャップに起因して正孔電子対が発生する。発生した正孔電子対の電子は、コントロール電極に印加された正電圧によりコントロール電極に引き寄せられる。コントロール電極に引き寄せられた正孔電子対の電子は、ｐ型基板とトンネル絶縁膜の間の電位障壁を越えて電荷蓄積層に蓄積される。これにより、電荷蓄積層に電子が注入される。

そのため本発明によれば、電荷蓄積層に電子を注入する際にチャネルを形成する必要がない。これにより電荷蓄積層に電子を注入する際に、低電流化を実現することができる。従って、不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与することができる。

本発明によれば、ｐ型基板と、前記ｐ型基板を用いて形成された第１のメモリ素子と第１のソース線と、第１のワード線とコントロール線と、前記第１のソース線、前記第１のワード線、及び前記コントロール線に印加する電圧を制御する制御部と、を備え、前記第１のメモリ素子は、前記ｐ型基板に形成され、前記第１のソース線と接続する第１のｎ型拡散層と、前記ｐ型基板上に設けられ、前記第１のワード線と接続する第１のワード電極と、前記ｐ型基板と前記第１のワード電極の間に設けられた第１のワード絶縁層と、前記第１のｎ型拡散層上、及び前記第１のワード電極の側壁に設けられた第１のトンネル絶縁層と、前記第１のトンネル絶縁層上に設けられた第１の電荷蓄積層と、前記第１の電荷蓄積層上に設けられた第１のコントロール絶縁層と、前記第１のコントロール絶縁層上に設けられ、前記コントロール線と接続する第１のコントロール電極と、を有する不揮発性半導体メモリにおいて、前記第１のメモリ素子に書込みを行うときに、前記第１のソース線に第１の正電圧を印加し、前記第１のワード線に負電圧を印加し、前記コントロール線に第２の正電圧を印加する不揮発性半導体メモリへの書込み方法が提供される。

本発明によれば、不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与することができる。

第１の実施形態に係る不揮発性半導体メモリの結線状態を示す図である。 図１に示す不揮発性半導体メモリの一部を示す断面図である。 図１に示す不揮発性半導体メモリへの書込み方法の原理を示す断面図である。 図１に示す不揮発性半導体メモリの結線状態を示す図である。 本発明の課題を説明するための断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は第１の実施形態に係る不揮発性半導体メモリの結線状態を示す図である。不揮発性半導体メモリは、ｐ型基板１０と、ｐ型基板１０を用いて形成されたメモリ素子６００と、ワード線４００と、コントロール線４２０と、ソース線４３０と、制御部（図示せず）を備えている。メモリ素子６００は、ｎ型拡散層５０と、ワード電極２００と、コントロール電極３００とを備えている。

ｎ型拡散層５０は、ｐ型基板１０に形成され、ソース線４３０と接続している。ワード電極２００は、ｐ型基板１０上に形成され、ワード線４００と接続している。コントロール電極３００は、ｎ型拡散層５０上に形成され、コントロール線４２０と接続している。制御部はワード線４００、コントロール線４２０、及びソース線４３０に印加する電圧を制御する。

また不揮発性半導体メモリは、ビット線４５０と、ｎ型拡散層６０を備えている。ｎ型拡散層６０は、ｐ型基板１０の表面に形成され、ワード電極２００を介してｎ型拡散層５０の逆側に位置する。ビット線４５０は、ｎ型拡散層６０と接続している。制御部は、ビット線４５０に印加する電圧を制御する。

ソース線４３０、及びビット線４５０に第１の正電圧を、ワード線４００に負電圧を、コントロール線４２０に第２の正電圧を印加することでメモリ素子６００への書込みが行われる。例えばソース線４３０、及びビット線４５０に５Ｖ、ワード線に−１Ｖ、コントロール線に５Ｖの電圧を印加した場合、メモリ素子６００への書込みが行われる。

さらに不揮発性半導体メモリは、メモリ素子６１０と、ワード線４１０と、ｎ型拡散層７０を備えている。メモリ素子６１０は、メモリ素子６００と隣接し、ｎ型拡散層５０をメモリ素子６００と共有し、かつｎ型拡散層５０を介してメモリ素子６００と線対称な構造を有する。メモリ素子６１０は、ワード電極２１０と、コントロール電極３１０とを備えている。

ワード電極２１０は、ｎ型拡散層５０を介してワード電極２００とは逆側に位置し、ワード線４１０と接続している。コントロール電極３１０は、ｎ型拡散層５０を介してコントロール電極３００とは逆側に位置し、ｎ型拡散層５０上に設けられ、かつコントロール線４２０と接続している。制御部は、ワード線４１０に印加する電圧を制御する。ｎ型拡散層７０は、ｐ型基板１０の表面に形成され、ｎ型拡散層５０を介してｎ型拡散層６０とは逆側に位置する。ビット線４５０は、ｎ型拡散層７０と接続している。

ソース線４３０、及びビット線４５０に第１の正電圧を、ワード線４００、及びワード線４１０に負電圧を、コントロール線４２０に第２の正電圧を印加することでメモリ素子６００、及びメモリ素子６１０への書込みが行われる。一方ソース線４３０、及びビット線４５０に第１の正電圧を、ワード線４００に負電荷を、ワード線４１０に第３の正電圧を、コントロール線４２０に第２の正電圧を印加すると、メモリ素子６００への書込みは行われるが、メモリ素子６１０への書込みは行われない。例えば、ソース線４３０、及びビット線４５０に５Ｖ、ワード線４００に−１Ｖ、ワード線４１０に１Ｖ、コントロール線４２０に５Ｖの電圧を印加した場合、メモリ素子６００への書込みは行われるが、メモリ素子６１０への書込みは行われない。

図２は図１に示す不揮発性半導体メモリの一部を示す断面図である。メモリ素子６００はワード絶縁層１２０と、トンネル絶縁層１４０と、電荷蓄積層１００と、コントロール絶縁層１６０とをさらに備える。

ワード絶縁層１２０は、ｐ型基板１０とワード電極２００の間に設けられている。トンネル絶縁層１４０、電荷蓄積層１００、及びコントロール絶縁層１６０は、コントロール電極３００と、ｎ型拡散層５０及びワード電極２００との間に設けられている。トンネル絶縁層１４０は、ｎ型拡散層５０上、及びワード電極２００の側壁に設けられている。電荷蓄積層１００は、トンネル絶縁層１４０上に設けられている。コントロール絶縁層１６０は、電荷蓄積層１００上に設けられている。

ワード絶縁層１２０、トンネル絶縁層１４０、及びコントロール絶縁層１６０は、例えばシリコン酸化膜である。また電荷蓄積層１００は、例えばシリコン窒化膜や多結晶シリコンである。

不揮発性半導体メモリは、メモリ素子６２０をさらに備える。メモリ素子６２０は、ワード電極２００をメモリ素子６００と共有し、ワード電極２００を介してメモリ素子６００と線対称な構造を有し、かつｎ型拡散層６０上に設けられている。

図３は不揮発性半導体メモリへの書込み方法の原理を示す断面図である。ｎ型拡散層５０に正電圧を印加し、かつワード電極２００に負電圧を印加することで、ｐｎ接合により生じる電位差、すなわちエネルギーバンドギャップに起因して正孔電子対９０が発生する。発生した正孔電子対９０の電子は、コントロール電極３００に印加された正電圧によりコントロール電極３００に引き寄せられる。コントロール電極３００に引き寄せられた正孔電子対９０の電子は、ｐ型基板１０とトンネル絶縁層１４０の間の電位障壁を越えて電荷蓄積層１００に蓄積される。これにより不揮発性半導体メモリへの書込みが行われる。

図４は図１に示す不揮発性半導体メモリの結線状態を示す図である。不揮発性半導体メモリは、メモリ素子６００と同じ構造を有するメモリ素子６３０と、ソース線４４０と、ビット線４６０をさらに備える。メモリ素子６３０はワード線４００と接続するワード電極２２０と、コントロール線４２０と接続するコントロール電極３２０とを有する。コントロール電極３２０下に設けられたｎ型拡散層（図示せず）はソース線４４０と接続している。ワード電極２２０を介してコントロール電極３２０下に設けられたｎ型拡散層（図示せず）と逆側に位置するｎ型拡散層（図示せず）はビット線４６０と接続している。制御部は、ソース線４４０、及びビット線４６０に印加する電圧を制御する。

ソース線４３０、ソース線４４０、ビット線４５０、及びビット線４６０に第１の正電圧を、ワード線４００に負電圧を、コントロール線４２０に第２の正電圧を印加することでメモリ素子６００、及びメモリ素子６３０への書込みは行われる。一方ソース線４３０、及びビット線４５０に第１の正電圧を、ワード線４００に負電圧を、コントロール線４２０に第２の正電圧を印加し、ソース線４４０、及びビット線４６０に電圧を印加せず、かつワード線４００とソース線４４０との間の電位差を小さくした場合は、メモリ素子６００への書込みは行われるが、メモリ素子６３０への書込みは行われない。例えば、ソース線４３０、及びビット線４５０に５Ｖ、ワード線４００に−１Ｖ、コントロール線４２０に５Ｖの電圧を印加し、ソース線４４０、及びビット線４６０に電圧を印加しない場合、メモリ素子６００への書込みは行われるが、メモリ素子６３０への書込みは行われない。

次に本実施形態の作用及び効果について説明する。図５は比較例における不揮発性半導体メモリの書込み方法の原理を示す断面図である。比較例においては、コントロール電極３００、ｎ型拡散層５０及びワード電極２００に正電圧を印加する。これにより、まずｎ型拡散層５０とｎ型拡散層６０との間に形成されたチャネル８０に電子が流れる。次いで衝突電離によりホットエレクトロンが生じる。ホットエレクトロンはコントロール電極３００の高電圧により引き寄せられる。その後ホットエレクトロンが電荷蓄積層１００に蓄積されることで、不揮発性半導体メモリへの書込みが行われる。

一方、本実施形態によれば、ｐｎ接合付近の電位差によりエネルギーバンド間で発生した電子を電荷蓄積層に注入するため、チャネルを形成する必要がない。これにより電荷蓄積層に電子を注入する際に、低電流化を実現することができる。従って、不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与することができる。

また、制御部により印加する電圧を制御することで、書込みの対象ではないメモリセルへの誤書込みを防止することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ ｐ型基板
５０ ｎ型拡散層
６０ ｎ型拡散層
７０ ｎ型拡散層
８０ チャネル
９０ 正孔電子対
１００ 電荷蓄積層
１２０ ワード絶縁層
１４０ トンネル絶縁層
１６０ コントロール絶縁層
２００ ワード電極
２１０ ワード電極
２２０ ワード電極
３００ コントロール電極
３１０ コントロール電極
３２０ コントロール電極
４００ ワード線
４１０ ワード線
４２０ コントロール線
４３０ ソース線
４４０ ソース線
４５０ ビット線
４６０ ビット線
６００ メモリ素子
６１０ メモリ素子
６２０ メモリ素子
６３０ メモリ素子

Claims (8)

1. ｐ型基板と、
   前記ｐ型基板を用いて形成された第１のメモリ素子と、
   第１のソース線と、
   第１のワード線と
   コントロール線と、
   前記第１のソース線、前記第１のワード線、及び前記コントロール線に印加する電圧を制御する制御部と、
   を備え、
   前記第１のメモリ素子は、
   前記ｐ型基板に形成され、前記第１のソース線と接続する第１のｎ型拡散層と、
   前記ｐ型基板上に設けられ、前記第１のワード線と接続する第１のワード電極と、
   前記ｐ型基板と前記第１のワード電極の間に設けられた第１のワード絶縁層と、
   前記第１のｎ型拡散層上、及び前記第１のワード電極の側壁に設けられた第１のトンネル絶縁層と
   前記第１のトンネル絶縁層上に設けられた第１の電荷蓄積層と、
   前記第１の電荷蓄積層上に設けられた第１のコントロール絶縁層と、
   前記第１のコントロール絶縁層上に設けられ、前記コントロール線と接続する第１のコントロール電極と、
   を有し、
   前記制御部は、前記第１のメモリ素子に書込みを行うときに、前記第１のソース線に正電圧を印加し、前記第１のワード線に負電圧を印加し、かつ前記コントロール線に正電圧を印加する不揮発性半導体メモリ。
2. 請求項１に記載の不揮発性半導体メモリにおいて、
   ビット線と、
   前記基板に形成され、前記第１のワード電極を介して前記第１のｎ型拡散層とは逆側に位置し、前記ビット線と接続する第２のｎ型拡散層と、
   をさらに備え、
   前記制御部は、前記第１のメモリ素子に書込みを行うときに、前記ビット線に前記第１のソース線と同じ正電圧を印加する不揮発性半導体メモリ。
3. 請求項１または２に記載の不揮発性半導体メモリにおいて、
   前記第１のワード電極を前記第１のメモリ素子と共有し、前記第１のワード電極を介して前記第１のメモリ素子と線対称な構造を有し、かつ第２の拡散層上に設けられた第２のメモリ素子をさらに備える不揮発性半導体メモリ。
4. 請求項１ないし３いずれか１項に記載の不揮発性半導体メモリにおいて、
   前記第１のメモリ素子と隣接し、前記第１のｎ型拡散層を前記第１のメモリ素子と共有し、前記第１のｎ型拡散層を介して前記第１のメモリ素子と線対称な構造を有する第３のメモリ素子と、
   第２のワード線と、
   をさらに備え
   前記第３のメモリ素子は、
   前記第１のｎ型拡散層を介して前記第１のワード電極とは逆側に位置し、前記第２のワード線と接続する第２のワード電極と、
   前記第１のｎ型拡散層を介して前記第１のコントロール電極とは逆側に位置し、前記第１のｎ型拡散層上に設けられ、前記コントロール線と接続する第２のコントロール電極と、
   を有し、
   前記制御部は、前記第３のメモリ素子に書込みを行うときに、前記第２のワード線に負電圧を印加し、前記第３のメモリ素子に書込みを行わないときに、前記第２のワード線に正電圧を印加する不揮発性半導体メモリ。
5. 請求項１ないし４いずれか１項に記載の不揮発性半導体メモリにおいて、
   前記第１のメモリ素子と隣接し、前記第１のメモリ素子と同じ構造を有する第４のメモリ素子と、
   第２のソース線と、
   をさらに備え、
   前記第４のメモリ素子は、
   前記ｐ型基板に形成され、前記第２のソース線と接続する第３のｎ型拡散層と、
   前記第１のワード線に接続する第３のワード電極と、
   前記第３のｎ型拡散層と隣接し、前記コントロール線に接続する第３のコントロール電極と、
   を有し、
   前記制御部は、前記第４のメモリ素子に書込みを行うときに、前記第２のソース線に正電圧を印加し、前記第４のメモリ素子に書込みを行わないときに、前記第２のソース線に電圧を印加しない不揮発性半導体メモリ。
6. 請求項１ないし５いずれか１項に記載の不揮発性半導体メモリにおいて、
   前記第１のワード絶縁層、前記第１のトンネル絶縁層、及び前記第１のコントロール絶縁層がシリコン酸化膜であって、前記第１の電荷蓄積層がシリコン窒化膜である不揮発性半導体メモリ。
7. 請求項１ないし５いずれか１項に記載の不揮発性半導体メモリにおいて、
   前記第１のワード絶縁層、前記第１のトンネル絶縁層、及び前記第１のコントロール絶縁層がシリコン酸化膜であって、前記第１の電荷蓄積層が多結晶シリコンである不揮発性半導体メモリ。
8. ｐ型基板と、
   前記ｐ型基板を用いて形成された第１のメモリ素子と、
   第１のソース線と、
   第１のワード線と
   コントロール線と、
   前記第１のソース線、前記第１のワード線、及び前記コントロール線に印加する電圧を制御する制御部と、
   を備え、
   前記第１のメモリ素子は、
   前記ｐ型基板に形成され、前記第１のソース線と接続する第１のｎ型拡散層と、
   前記ｐ型基板上に設けられ、前記第１のワード線と接続する第１のワード電極と、
   前記ｐ型基板と前記第１のワード電極の間に設けられた第１のワード絶縁層と、
   前記第１のｎ型拡散層上、及び前記第１のワード電極の側壁に設けられた第１のトンネル絶縁層と、
   前記第１のトンネル絶縁層上に設けられた第１の電荷蓄積層と、
   前記第１の電荷蓄積層上に設けられた第１のコントロール絶縁層と、
   前記第１のコントロール絶縁層上に設けられ、前記コントロール線と接続する第１のコントロール電極と、
   を有する不揮発性半導体メモリにおいて、
   前記第１のメモリ素子に書込みを行うときに、前記第１のソース線に第１の正電圧を印加し、前記第１のワード線に負電圧を印加し、前記コントロール線に第２の正電圧を印加する不揮発性半導体メモリへの書込み方法。

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