JP2011171393A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】抵抗変化素子の保温性能を高め、抵抗変化素子の周囲の絶縁層との反応を防止するとともに、隣接する抵抗変化素子との間でのリークの発生を抑制することができる不揮発性記憶装置を提供する。
【解決手段】第１の方向に延在するワード線ＷＬと、ワード線ＷＬとは異なる高さに形成されるビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが交差する位置にワード線ＷＬとビット線ＢＬの間に挟持されるように配置される、抵抗変化素子ＶＲと整流素子Ｄとを含む抵抗変化型メモリセルＭＣと、を備え、隣接する抵抗変化型メモリセルＭＣ間のうち少なくとも抵抗変化素子ＶＲの周囲は、真空にされ、またはガスによって満たされている。
【選択図】図２

Description

本発明は、不揮発性記憶装置に関する。

近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive Random Access Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在する複数のワード線との交差部に、アレイ状に配列して構成される（たとえば、特許文献１参照）。この抵抗変化素子としては、たとえば、電圧値と印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができるＮｉＯやＨｆＯ₂，ＺｒＯ₂，Ｍｎ₃Ｏ₄，Ｃｏ₃Ｏ₄などの金属酸化物やペロブスカイト型構造やスピネル型構造を有する化合物などを挙げることができる。また、従来では、抵抗変化型メモリセル間の空間は、ＳｉＯ₂で構成される絶縁層によって埋め込まれている。

抵抗変化素子は、２つの電極間に上記のような金属酸化物などからなる抵抗変化層を配置した構造を有し、抵抗変化素子の形成後にフォーミング処理を行うことによって、抵抗変化層を低抵抗化する。このとき、２つの電極の間に金属からなるフィラメントパスが形成され、低抵抗化するものと考えられている。この低抵抗状態の抵抗変化素子に電流を流し、ジュール加熱によって高抵抗状態に戻す処理をリセット処理といい、高抵抗状態の抵抗変化素子に電圧を与えて低抵抗状態に戻す処理をセット処理という。このように、リセット処理とセット処理によって高抵抗状態／低抵抗状態を作り出し、抵抗値情報を記憶することでメモリとして機能させる（たとえば、特許文献２参照）。

高抵抗状態／低抵抗状態の切替え時に抵抗変化素子に所定の電圧を印加すると、抵抗変化素子は発熱する。抵抗変化素子で発生した熱は、配線層を通って逃げていくが、周囲に形成されている絶縁膜を介しても放熱される。通常、絶縁層はＳｉＯ₂で形成されているので放熱量が大きく、つぎに抵抗状態を変化させる際に、抵抗変化素子に所定の熱量を与えるために、印加する電圧値が大きくなってしまうという問題点があった。また、たとえばある抵抗変化素子が選択されて高抵抗状態／低抵抗状態への切替えが行われた際に、そのときの発熱がＳｉＯ₂で形成される絶縁層を介して隣接する抵抗変化素子へと熱が伝わり、その熱によって非選択の抵抗変化素子が誤動作してしまう虞もある。

さらに、抵抗変化素子に電圧を印加することによって、抵抗変化素子の構成元素と絶縁層との間で拡散が生じ、抵抗変化素子の特性が劣化してしまったり、絶縁層を介して電流が隣接する抵抗変化素子へとリークしてしまったりするという問題点もあった。

特開２００７−２８１２０８号公報 特開２００９−９６５７号公報

本発明は、抵抗変化素子の保温性能を高めて抵抗状態の切替え時に発生する熱によって隣接する非選択の抵抗変化素子の誤動作を防止し、抵抗変化素子の周囲の絶縁層との反応を防止するとともに、隣接する抵抗変化素子との間でのリークの発生を抑制することができる不揮発性記憶装置を提供することを目的とする。

本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の配線とは異なる高さに形成される第２の配線と、前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される、抵抗変化素子と整流素子とを含む抵抗変化型メモリセルと、を備え、隣接する前記抵抗変化型メモリセル間のうち少なくとも前記抵抗変化素子の周囲は、真空にされ、またはガスによって満たされていることを特徴とする不揮発性記憶装置が提供される。

本発明によれば、抵抗変化素子の保温性能を高めて抵抗状態の切替え時に発生する熱によって隣接する非選択の抵抗変化素子の誤動作を防止し、抵抗変化素子の周囲の絶縁層との反応を防止するとともに、隣接する抵抗変化素子との間でのリークの発生を抑制することができるという効果を奏する。

図１−１は、第１の実施の形態による不揮発性記憶装置の構成の一例を模式的に示す上面図である。 図１−２は、図１−１のＡ−Ａ断面図である。 図２は、第１の実施の形態による不揮発性記憶装置のメモリセルの構成の一例を模式的に示す断面図である。 図３−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。 図３−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。 図３−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。 図３−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。 図３−５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。 図３−６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。 図３−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。 図３−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。 図３−９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。 図４は、第２の実施の形態による不揮発性記憶装置のメモリセルの構造の一例を模式的に示す断面図である。 図５は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。 図６は、第３の実施の形態による不揮発性記憶装置のメモリセルの構造の一例を模式的に示す断面図である。 図７は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。

以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。

（第１の実施の形態）
図１−１〜図１−２は、第１の実施の形態による不揮発性記憶装置の構成の一例を模式的に示す図である。図１−１は、不揮発性記憶装置の上面図を示しており、図１−２は、図１−１のＡ−Ａ断面図である。

図１−１に示されるように、不揮発性記憶装置は、半導体基板などの基板上に不揮発性メモリとしての抵抗変化型メモリのメモリセルが形成されるセルアレイ２と、セルアレイ２のメモリセルに対する書き込みや読出しなどの制御を行う周辺回路３と、セルアレイ２と周辺回路３とを接続する配線４と、を有する。ここでは、３つのセルアレイ２が形成されている場合が示されている。各セルアレイ２の周囲はガードリング１４２で囲まれている。

図１−２は、１つのセルアレイの断面の様子を示すものであり、この図に示されるように、セルアレイ２は、シリコン基板などの半導体基板１０上に形成されたメモリセルＭＣを制御するセル制御用トランジスタ１２などの下地回路上に形成される。セル制御用トランジスタ１２は、半導体基板１０上の素子分離絶縁膜１１で区画された領域内にゲート絶縁膜１３を介して形成されるゲート電極１４と、ゲート電極１４の線幅方向両側の半導体基板１０表面に形成されるソース／ドレイン領域１５と、を有する。セル制御用トランジスタ１２が形成された半導体基板１０上には第１の層間絶縁膜２０が形成され、第１の層間絶縁膜２０内の上面付近には第１の配線２５が埋め込まれて形成されている。第１の配線２５は、第１の層間絶縁膜２０に形成されたコンタクト２１を介してセル制御用トランジスタ１２のソース／ドレイン領域１５と接続されている。また、第１の層間絶縁膜２０上には第２の層間絶縁膜３０が形成され、第２の層間絶縁膜３０内の上面付近には第２の配線３５が埋め込まれて形成されている。第２の配線３５は、第２の層間絶縁膜３０に形成されたビア３１を介して第１の配線２５と接続される。第２の層間絶縁膜３０上にメモリセルＭＣを有するメモリセル部５１が形成されている。そして、メモリセル部５１の上部には、第３の層間絶縁膜が形成され、第３の層間絶縁膜１４１の上面付近には第３の配線１４３が埋め込まれて形成される。

メモリセル部５１は、第２の層間絶縁膜３０上に、第１の方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さで第１の方向に垂直な第２の方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置に整流素子Ｄと抵抗変化素子ＶＲとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される構造を有する。また、高さ方向に、ワード線ＷＬとビット線ＢＬを交互に形成し、それぞれのワード線ＷＬとビット線ＢＬの交差位置にメモリセルＭＣが形成される。つまり、高さ方向に隣接するメモリセルＭＣ間で、ビット線ＢＬまたはワード線ＷＬが共有される構造となっている。なお、以下では、メモリセルＭＣが８層積層された構造を例に挙げる。以下では、同じ高さに形成されるメモリセルＭＣ群をメモリ層というものとする。

また、メモリセル部５１の周囲には、各メモリセルＭＣの各配線と接続される複数のコンタクトＷＣ，ＢＣからなるコンタクト形成部５２が形成される。コンタクトＷＣ，ＢＣは、第２の配線３５と、第３の層間絶縁膜１４１の上部に第２の配線３５の形成位置に対応して配置される第３の配線１４３との間を結ぶ導電性材料からなる。ワード線ＷＬと接続されるものをワード線コンタクトＷＣといい、ビット線ＢＬに接続されるコンタクトをビット線コンタクトＢＣという。なお、以下では、両者を区別する必要がない場合には、コンタクトＷＣ，ＢＣというものとする。

図１−２の例では、メモリセル部５１の右側に、ワード線ＷＬ１〜ＷＬ５と接続されるワード線コンタクトＷＣ１，ＷＣ２が形成され、メモリセル部５１の左側に、ビット線ＢＬ１〜ＢＬ４と接続されるビット線コンタクトＢＣ１，ＢＣ２が形成される。なお、ここでは、ワード線ＷＬ１，ＷＬ３，ＷＬ５は、ワード線コンタクトＷＣ１，ＷＣ２と接続されているが、ワード線ＷＬ２，ＷＬ４は、図示しないワード線コンタクトと接続されている。ワード線コンタクトＷＣ１は、下から１〜５層目のメモリセルＭＣのワード線ＷＬ１〜ＷＬ３と接続されるように、下から１〜４層目のメモリ層を貫通するように設けられる。また、ワード線コンタクトＷＣ２は、下から６〜８層目のメモリセルＭＣのワード線ＷＬ４〜ＷＬ５と接続されるように、第３の層間絶縁膜１４１から下から５層目のメモリ層を貫通するように設けられる。また、ワード線コンタクトＷＣ１とワード線コンタクトＷＣ２とは、ワード線ＷＬ３で互いに接続されている。

また、各ビット線ＢＬ１〜ＢＬ４は、通常、それぞれ異なるビット線コンタクトＢＣと接続され、図１−２の例では、ビット線ＢＬ１は、ビット線コンタクトＢＣ１，ＢＣ２と接続され、他のビット線ＢＬ２〜ＢＬ３は、それぞれ図示しないビット線コンタクトと接続されている。ビット線コンタクトＢＣ１は、下から１〜４層目のメモリセルＭＣのビット線ＢＬ１〜ＢＬ２と接続されるように、下から１〜３層目のメモリ層を貫通するように設けられる。また、ビット線コンタクトＢＣ２は、下から５〜８層目のメモリセルＭＣのビット線ＢＬ３〜ＢＬ４と接続されるように、第３の層間絶縁膜１４１から下から４層目のメモリ層を貫通するように設けられる。また、ビット線コンタクトＢＣ１とビット線コンタクトＢＣ２とは、ビット線ＢＬ２の形成位置で互いに接続されている。

そして、メモリセル部５１とコンタクト形成部５２の周囲を囲むように、ガードリング１４２が形成される。また、ワード線ＷＬ１〜ＷＬ５とビット線ＢＬ１〜ＢＬ４の形成位置（高さ）には、絶縁膜からなる支持膜１０１ａ〜１０１ｈが形成されている。これらの支持膜１０１ａ〜１０１ｈの端部は、ガードリング１４２と接続されており、ガードリング１４２が柱となって支持膜１０１ａ〜１０１ｈを支持している。さらに、後述するように、メモリセルＭＣの少なくとも抵抗変化層を含む周囲の領域は、空洞とされている。図１−２の例では、上下に隣接する支持膜１０１ａ〜１０１ｈのメモリセルが形成されていない領域が、空洞１３３となっている。また、第３の層間絶縁膜１４１と支持膜１０１ｂ〜１０１ｈの所定の位置には、少なくとも抵抗変化層の周囲を空洞にするための犠牲層除去用貫通孔１４５が、各層を貫通するように形成されている。そして、第３の層間絶縁膜１４１の犠牲層除去用貫通孔１４５には、シール層１４６が形成されている。シール層１４６は、ポイリイミドなどの有機材料膜、またはシリコン酸化膜やシリコン窒化膜などの絶縁膜によって形成される。

セルアレイ２の内部のワード線形成位置とビット線形成位置の間のメモリセル形成位置とコンタクト形成位置以外は、空洞１３３とされている。また、セルアレイ２の内部は、半導体基板１０（第２の層間絶縁膜３０）と、ガードリング１４２と、第３の層間絶縁膜１４１と、第３の層間絶縁膜１４１の犠牲層除去用貫通孔１４５に埋め込まれたシール層１４６とによって、内部が密閉された構造となる。

図２は、第１の実施の形態による不揮発性記憶装置のメモリセルの構成の一例を模式的に示す断面図である。この図２は、図１−２のメモリセルＭＣの部分を拡大して表示したものである。この図に示されるように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交差位置に、整流素子Ｄと、抵抗変化素子ＶＲと、キャップ膜ＣＡＰとの積層構造が配置された構成を有する。ワード線ＷＬとビット線ＢＬは、支持膜１０１中に埋め込まれて形成され、Ｗなどの導電性材料によって構成される配線材料膜１０２と、配線材料膜１０２と支持膜１０１との間の拡散を防止するために設けられ、たとえばＴｉＮなどの材料によって構成されるバリアメタル膜１３２と、を含む。

整流素子Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなる。以下の例では、整流素子Ｄは、たとえばＰＩＮ構造の多結晶シリコン層で構成され、その積層順を変えることによってビット線ＢＬからワード線ＷＬに向かう方向に電流を流すように設定されているものとする。

抵抗変化素子ＶＲは、電圧値と電圧の印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される抵抗変化層ＲＷと、抵抗変化層ＲＷを上下から挟む上部電極層ＵＥおよび下部電極層ＬＥと、を有する。抵抗変化層ＲＷを構成する材料として、たとえばＭｎＯ，ＺｎＯ，ＮｉＯ，ＣｏＯなどの金属酸化物やペロブスカイト構造やとスピネル型構造を有する化合物などを用いることができる。また、上部電極層ＵＥおよび下部電極層ＬＥは、上記抵抗変化層ＲＷと反応して抵抗変化層ＲＷの可変抵抗性を損なわない材料が用いられ、たとえば、Ｔｉ，Ｗ，Ｍｏ，Ｔａなどの金属の窒化物を用いることが可能である。なお、上部電極層ＵＥまたは下部電極層ＬＥは、場合によっては省略することが可能である。以下の例では、抵抗変化層ＲＷは、ＮｉＯ膜によって構成されるものとする。

キャップ膜ＣＡＰは、メモリセルＭＣと上層のワード線ＷＬまたはビット線ＢＬとを接続するために、プロセス上導入されるＷなどの導電性材料からなる膜である。なお、ここでは、下から整流素子Ｄ、抵抗変化素子ＶＲの順に積層されているが、抵抗変化素子ＶＲ、整流素子Ｄの順に積層される構造でもよい。

ここで、上記したように、整流素子Ｄ、抵抗変化素子ＶＲおよびキャップ膜ＣＡＰの積層構造の周囲には、従来とは異なり絶縁膜が形成されておらず、空洞１３３となっている。この空洞１３３は、真空状態、または従来の構造でメモリセルＭＣ間満たしていたＳｉＯ₂などの絶縁膜に比して熱伝導率が低いガスで満たされている状態である。また、空洞１３３を満たすガスとして、ＡｒやＮ₂などの不活性ガスまたはＳＦ₆などの放電を断ち切ることができる絶縁性ガスを用いることが望ましい。以下に示す例では、Ｎ₂が満たされているものとする。なお、ガスには水蒸気は含まれないようにすることが望ましい。

従来のように、メモリセルＭＣの周囲をＳｉＯ₂からなる絶縁膜で満たした場合と比較すると、窒素Ｎ₂の熱伝導率は０．０２５８Ｗ／ｍ・Ｋであり、ＳｉＯ₂の熱伝導率１．３８Ｗ／ｍ・Ｋに比して、非常に小さい。そのため、絶縁膜で周囲が満たされた場合に比して、抵抗変化層ＲＷで生じた熱が周囲へと伝わり難くなり、低抵抗化状態／高抵抗化状態の切替え処理後の所定の時間内での抵抗変化層ＲＷの温度の低下が小さくなる。つまり、抵抗変化層ＲＷを従来に比して保温することが可能となる。

つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図３−１〜図３−９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。図３−１〜図３−３では、メモリセル部５１における具体的な製造方法を説明するために、メモリセル部の一部を拡大して示し、図３−４以降では、セルアレイ２全体における具体的な製造方法を示している。

まず、図１−２の第１の支持膜１０１ａとワード線ＷＬ１以下の構造を形成する。つまり、セル制御用トランジスタを形成した図示しない半導体基板上に、第１の層間絶縁膜を形成し、第１の層間絶縁膜にセル制御用トランジスタとコンタクトを介して接続される第１の配線を形成する。さらに第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜に第１の配線とビアを介して接続される第２の配線を形成する。そして、第２の配線が形成された第２の層間絶縁膜上に、ＳｉＯ₂膜などの絶縁膜からなる第１の支持膜を形成し、第１の支持膜にダマシン法によって第１の支持膜にワード線ＷＬ１を形成する。具体的には、第１の支持膜に第１の方向に延在する配線形成用溝を形成し、この配線形成用溝内に、配線形成用溝の内面を覆うようにＴｉＮ膜などからなるバリアメタル膜を形成し、その後に、Ｗなどからなる配線材料膜を形成した後、第１の支持膜が露出するようにＣＭＰ（Chemical Mechanical Polishing）法などの方法で配線材料膜およびバリアメタル膜を除去することによって、ワード線ＷＬ１が形成される。

ついで、図３−１（ａ）に示されるように、ワード線ＷＬ１を形成した図示しない第１の支持膜上に、整流素子Ｄの基となる半導体層１０３ａ、下部電極層１０４ａ、抵抗変化層１０５ａ、上部電極層１０６ａおよびキャップ膜１０７ａをスパッタ法やＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって順に形成する。半導体層１０３ａとして、たとえばＰＩＮ構造を有する多結晶シリコン膜を用いることができ、下部電極層１０４ａおよび上部電極層１０６ａとして、たとえばＴｉＮ膜を用いることができ、抵抗変化層１０５ａとして、たとえばＮｉＯ膜を用いることができる。

ついで、図３−１（ｂ）に示されるように、キャップ膜１０７ａ上にレジスト１２１を塗布し、リソグラフィ技術を用いて所望のパターンとなるようにパターニングして、マスクを形成する。このとき、柱状のレジスト１２１がワード線ＷＬ１の形成位置上に所定の間隔で配置されるようにパターニングを行う。

その後、図３−１（ｃ）に示されるように、パターニングされたレジスト１２１をマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによって、キャップ膜１０７ａから半導体層１０３ａまでを加工する。これによって、所定の間隔で、下から整流素子Ｄ１、下部電極層ＬＥ１、抵抗変化層ＲＷ１、上部電極層ＵＥ１およびキャップ膜ＣＡＰ１の積層膜が柱状構造に加工されたメモリセルＭＣが、ワード線ＷＬ１上にマトリックス状に配置されたメモリセルアレイパターンが形成される。エッチング後、レジスト１２１を除去する。

そして、図３−１（ｄ）に示されるように、メモリセルＭＣ間を埋めるように犠牲層１０８ａを形成する。この犠牲層１０８ａとして、ポリイミドなどの有機材料を用いることができる。犠牲層１０８ａを形成した後、キャップ膜ＣＡＰ１の上面が露出するまで、キャップ膜ＣＡＰ１の上面よりも厚く形成された犠牲層１０８ａを除去する。

ついで、図３−２（ａ）に示されるように、キャップ膜ＣＡＰ１をその上面が露出した形で有する犠牲層１０８ａ上に第２の支持膜１０１ｂを形成する。さらに、図３−２（ｂ）に示されるように、第２の支持膜１０１ｂ上にレジスト１２２を塗布し、リソグラフィ技術を用いてビット線を形成するための溝の形状にパターニングして、マスクを形成する。このとき、マスクされていない部分が下層のメモリセルＭＣの形成位置に重なるようにパターニングを行う。

その後、図３−２（ｃ）に示されるように、レジスト１２２をマスクとして、ＲＩＥ法などのエッチング技術を用いて第２の支持膜１０１ｂをエッチングする。このとき、キャップ膜ＣＡＰ１をストッパとしてエッチングを行う。これによって、ビット線を形成するための配線形成用溝１３１が形成される。配線形成用溝１３１を形成後、レジスト１２２を除去する。

ついで、図３−２（ｄ）に示されるように、配線形成用溝１３１内に導電性材料を埋め込み、ビット線ＢＬ１を形成する。たとえば、メッキ法などの方法で、配線形成用溝１３１の内面を覆うようにＴｉＮ膜などからなるバリアメタル膜を形成し、さらに、Ｗなどからなる配線材料膜を形成した後、配線形成用溝１３１間で第２の支持膜１０１ｂが露出するようにＣＭＰ法などの方法で配線材料膜およびバリアメタル膜を除去することによって、ビット線ＢＬ１が形成される。以上によって、１層目のメモリ層が形成される。

ついで、図３−３（ａ）に示されるように、ビット線ＢＬ１を形成した第２の支持膜１０１ｂ上に、整流素子Ｄの基となる半導体層１０３ｂ、下部電極層１０４ｂ、抵抗変化層１０５ｂ、上部電極層１０６ｂおよびキャップ膜１０７ｂを、スパッタ法やＣＶＤ法などの成膜法で順に形成する。ここでも半導体層１０３ｂとして、たとえばＰＩＮ構造を有する多結晶シリコン膜を用いることができるが、この場合には、１層目のメモリ層中の半導体層１０３ａで形成したＰＩＮの順序とは逆の順序でＰＩＮ構造が形成される。また、下部電極層１０４ｂおよび上部電極層１０６ｂとして、たとえばＴｉＮ膜を用いることができ、抵抗変化層１０５ｂとして、たとえばＮｉＯ膜を用いることができる。

ついで、図３−３（ｂ）に示されるように、キャップ膜１０７ｂ上に所望の形状にパターニングされた図示しないレジストをマスクとしてＲＩＥ法などのエッチング技術によって、キャップ膜１０７ｂから半導体層１０３ｂまでを加工する。これによって、所定の間隔で、下から整流素子Ｄ２、下部電極層ＬＥ２、抵抗変化層ＲＷ２、上部電極層ＵＥ２およびキャップ膜ＣＡＰ２の積層膜が柱状構造に加工されたメモリセルＭＣが、ビット線ＢＬ１上にマトリックス状に配置されたメモリセルアレイパターンが形成される。なお、ここで形成されたメモリセルＭＣは、１層目のメモリセルＭＣの形成位置に対応して形成される。

その後、図３−３（ｃ）に示されるように、メモリセルＭＣ間を埋めるとともに、キャップ膜ＣＡＰ２の上面が露出するようにポリイミドなどの有機材料からなる犠牲層１０８ａを形成した後、キャップ膜ＣＡＰ２をその上面が露出した形で有する犠牲層１０８ａ上に図示しない第３の支持膜を形成する。さらに、第３の支持膜上にレジストを塗布し、リソグラフィ技術を用いてワード線形成用の溝を形成するためのマスクを形成し、このマスクを用いてＲＩＥ法などのエッチング技術を用いて、キャップ膜ＣＡＰ２が露出するまで第３の支持膜をエッチングする。これによって、ワード線を形成するための配線形成用溝が形成される。そして、この配線形成用溝内に、バリアメタル膜と配線材料膜を埋め込むことによって、ワード線ＷＬ２が形成される。以上によって、２層目のメモリ層が形成される。

ついで、図３−４（ａ）に示されるように、以上と同様の手順によって、ワード線ＷＬ２を上面が露出した形で有する第３の支持膜１０１ｃ上に３層目のメモリ層を形成し、その上に、第４の支持膜１０１ｄおよびビット線ＢＬ２を形成する。その後、図３−４（ｂ）に示されるように、リソグラフィ技術とエッチング技術を用いて、メモリセルＭＣ形成位置以外の領域で、第４の支持膜１０１ｄから第１の支持膜１０１ａまでを貫通するコンタクトホール１２３を形成し、このコンタクトホール１２３にＷなどの導電性材料を埋め込み、ビット線コンタクトＢＣ１を形成する。このビット線コンタクトＢＣ１は、ビット線ＢＬ１がメモリセル部５１から引き出された領域に、これらのビット線ＢＬ１と接続するように形成される。なお、図示していないが、ビット線ＢＬ２と接続されるビット線コンタクトや、後に形成されるビット線ＢＬ３，ＢＬ４と接続されるビット線コンタクトも同様に形成される。

ついで、図３−５に示されるように、上記した手順と同様に、ビット線ＢＬ２を上面が露出した形で有する第４の支持膜１０１ｄ上に５層目のメモリ層を形成し、その上に、第５の支持膜１０１ｅおよびワード線ＷＬ３を形成する。その後、リソグラフィ技術とエッチング技術を用いて、メモリセルＭＣ形成位置以外の領域で、第５の支持膜１０１ｅから第１の犠牲層１０８ａまでを貫通し、ワード線ＷＬ１に到達するコンタクトホール１２４を形成し、このコンタクトホール１２４にＷなどの導電性材料を埋め込み、ワード線コンタクトＷＣ１を形成する。このワード線コンタクトＷＣ１は、ワード線ＷＬ１，ＷＬ３がメモリセル部５１から引き出された領域に、これらのワード線ＷＬ１，ＷＬ３と接続するように形成される。なお、図示していないが、ワード線ＷＬ２と接続されるワード線コンタクトも同様に形成される。

その後、図３−６に示されるように、ワード線ＷＬ３を上面が露出した形で有する第５の支持膜１０１ｅ上に、５〜８層目のメモリ層を形成し、最上層のメモリ層上にワード線ＷＬ５と第３の層間絶縁膜１４１を形成する。その後、リソグラフィ技術とエッチング技術とを用いて、ビット線コンタクトＢＣ１に連通するコンタクトホール１２５を形成し、このコンタクトホール１２５内に導電性材料を埋め込んでビット線コンタクトＢＣ２を形成する。なお、このビット線コンタクトＢＣ２の形成と同時に、他のビット線ＢＬ２〜ＢＬ４に対応して既に形成されているビット線コンタクトに接続されるビット線コンタクトも形成される。同様に、メモリセル部５１から引き出されたワード線ＷＬ３に連通するコンタクトホール１２６を形成し、このコンタクトホール１２６内に導電性材料を埋め込んでワード線コンタクトＷＣ２を形成する。このワード線コンタクトＷＣ２は、ワード線ＷＬ３，ＷＬ５と接続される。なお、このワード線コンタクトＷＣ２の形成と同時に、他のワード線ＷＬ２，ＷＬ４に対応して既に形成されているワード線コンタクトに接続されるワード線コンタクトも形成される。

さらに、リソグラフィ技術とエッチング技術とを用いて、メモリセル部５１とコンタクト形成部５２の周囲を囲む溝１２７を形成し、この溝１２７内に絶縁性材料を埋め込んでガードリング１４２を形成する。このガードリング１４２で囲まれた領域が、１つのセルアレイとなる。そして、第３の層間絶縁膜１４１の上面にダマシン法などの方法によって、ワード線コンタクトＷＣ２やビット線コンタクトＢＣ２に接続される配線１４３を形成する。

ついで、図３−７に示されるように、リソグラフィ技術とエッチング技術とを用いて、ガードリング１４２で囲まれた領域内のメモリセルＭＣやコンタクトＷＣ，ＢＣが形成されていない位置に、犠牲層除去用貫通孔１４５を形成する。この犠牲層除去用貫通孔１４５は、第３の層間絶縁膜１４１から第１の犠牲層１０８ａに到達する深さで形成される。

その後、図３−８に示されるように、Ｏ₂ガスなどを用いたアッシングまたはウエットエッチングによって、ガードリング１４２で囲まれた領域内の第１の支持膜１０１ａから第３の層間絶縁膜１４１までの間に存在する第１〜第８の犠牲層１０８ａ〜１０８ｈを除去する。このアッシング処理またはウエットエッチング処理によって第１〜第８の犠牲層１０８ａ〜１０８ｈが除去された後の領域は、空洞１３３となる。つまり、メモリセルＭＣ間の領域には固体材料が存在しない空間となっている。

ついで、図３−９に示されるように、第３の層間絶縁膜１４１に形成された犠牲層除去用貫通孔１４５を塞ぐように、シール層１４６を形成する。このシール層１４６は、たとえば、ポリイミドなどの有機材料を塗布することで形成される。これによって、ガードリング１４２で囲まれたセルアレイ２が封止される。なお、この封止は、ガードリング４２で囲まれた領域内の空洞１３３を真空、またはＡｒやＮ₂などの不活性ガスやＳＦ₆などの絶縁性ガスなどで満たすことができる。以上の処理工程によって、図１−１〜図１−２に示される不揮発性記憶装置が得られる。

第１の実施の形態によれば、メモリセルＭＣの周囲を空洞１３３にし、この空洞１３３内を真空、またはＡｒやＮ₂などの不活性ガスやＳＦ₆などの絶縁性ガスなどで満たすようにした。これによって、メモリセルＭＣの周囲がＳｉＯ₂からなる絶縁膜で囲まれる従来の場合に比して、抵抗変化層ＲＷで発生した熱が逃げ難くなり、動作中の抵抗変化層ＲＷの温度の低下を小さくすることができる。その結果、抵抗変化層ＲＷの温度が高い状態で、高抵抗状態／低抵抗状態の切替え処理が行われた場合に、抵抗変化層ＲＷの状態を容易に切替えることができ、不揮発性記憶装置の消費電力を従来の場合に比して低減することができるという効果を有する。

また、メモリセルＭＣ間は真空、またはＳｉＯ₂よりも熱伝導率の小さいＡｒやＮ₂などの不活性ガスやＳＦ₆などの絶縁性ガスなどで満たされているので、選択メモリセルＭＣで発生した熱が隣接する非選択メモリセルＭＣに伝わって、その非選択メモリセルＭＣが加熱されることによる誤動作の発生を防止することができるという効果も有する。

さらに、隣接するメモリセルＭＣ間は固体材料で満たされていないため、従来の構造のように、抵抗変化層ＲＷと絶縁膜との間の拡散および反応を防止することができるとともに、絶縁膜を通じた抵抗変化層ＲＷからの電流のリークを防止することもできるという効果を有する。

（第２の実施の形態）
第１の実施の形態では、メモリセルの周囲をすべて空洞にし、そこを真空にするか、またはＡｒやＮ₂などの不活性ガスやＳＦ₆などの絶縁性ガスなどを満たした場合を説明した。しかし、第１の実施の形態の効果を得るためには、少なくとも抵抗変化層の周囲に、絶縁膜が形成されていなければよい。そこで、第２の実施の形態では、このような場合を例に挙げて説明する。

図４は、第２の実施の形態による不揮発性記憶装置のメモリセルの構造の一例を模式的に示す断面図である。第２の実施の形態では、メモリセルＭＣを構成する整流素子Ｄの周囲にのみ絶縁層１０９が形成されている。この絶縁層１０９は、抵抗変化層ＲＷの周囲を覆わないように形成されている。なお、その他の構成は、第１の実施の形態と同様であるので、その説明を省略する。

このような構造の不揮発性記憶装置の製造方法について説明する。図５は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。まず、図３−１（ａ）〜（ｃ）に示されるように、ワード線ＷＬ１上に、整流素子Ｄ１、下部電極層ＬＥ１、抵抗変化層ＲＷ１、上部電極層ＵＥ１およびキャップ膜ＣＡＰ１が積層された柱状構造のメモリセルＭＣを形成した後、ＳｉＯ₂などからなる絶縁層１０９を、メモリセルＭＣ間を埋めるように形成する。この絶縁層１０９は、上面が抵抗変化層ＲＷ１よりも低くなるようにたとえばＲＩＥ法などの方法でエッチバックされる。これによって、整流素子Ｄ１の周囲に絶縁層１０９が形成される。

ついで、メモリセルＭＣ間を埋めるように犠牲層１０８ａを形成する。この犠牲層１０８ａとして、ポリイミドなどの有機材料を用いることができる。犠牲層１０８ａを形成した後、キャップ膜ＣＡＰ１の上面が露出するまで、キャップ膜ＣＡＰ１の上面よりも厚く形成された犠牲層１０８ａを除去する。これによって、犠牲層１０８ａは、抵抗変化層ＲＷ１の周囲に形成されることになる。

その後は、第１の実施の形態の図３−２以降で説明した工程と同様の工程を実行する。ただし、各メモリ層の形成工程では、図５に示した方法でメモリセルＭＣの周囲に絶縁層１０９と犠牲層１０８とを形成する。以上によって、図４に示される構造の不揮発性記憶装置が得られる。

第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。

（第３の実施の形態）
図６は、第３の実施の形態による不揮発性記憶装置のメモリセルの構造の一例を模式的に示す断面図である。第３の実施の形態では、メモリセルＭＣを構成する整流素子Ｄ、抵抗変化素子ＶＲおよびキャップ膜ＣＡＰの周囲をＳｉＮ膜などからなる保護膜１３４で被覆した構成を有する。この保護膜１３４は、メモリセルＭＣ間を満たすガス中に、たとえばメモリセルＭＣを構成する膜を劣化させる成分が混入してしまっている場合に、その成分とメモリセルＭＣとが接触することを防ぐ機能を有する。たとえば、ガス中に水蒸気が含まれている場合には、保護膜１３４をＳｉＮ膜で構成することで、メモリセルＭＣの水蒸気による劣化を防ぐことができる。なお、その他の構成は、第１の実施の形態と同様であるので、その説明を省略する。

このような構造の不揮発性記憶装置の製造方法について説明する。図７は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。まず、図３−１（ａ）〜（ｃ）に示されるように、ワード線ＷＬ１上に、整流素子Ｄ１、下部電極層ＬＥ１、抵抗変化層ＲＷ１、上部電極層ＵＥ１およびキャップ膜ＣＡＰ１が積層された柱状構造のメモリセルＭＣを形成した後、ＣＶＤ法などの成膜法によって、柱状構造のメモリセルＭＣの側面を被覆するように、ＳｉＮなどからなる保護膜１３４を形成する。その後、エッチバックによって、メモリセルＭＣの上面と、メモリセルＭＣ間のワード線ＷＬ１上に形成された保護膜１３４を除去する。これによって、メモリセルＭＣの側面に保護膜１３４が形成される。

その後は、第１の実施の形態の図３−１（ｄ）以降で説明した工程と同様の工程を実行する。ただし、各メモリ層の形成工程では、図７に示した方法でメモリセルＭＣの側面に保護膜１３４を形成する。以上によって、図６に示される構造の不揮発性記憶装置が得られる。

第３の実施の形態によれば、メモリセルＭＣの周囲を保護膜１３４で被覆したので、メモリセルＭＣ間の空洞１３３内にメモリセルＭＣを構成する膜を劣化させる成分が混入してしまっている場合でも、メモリセルＭＣの劣化を防ぐことができるという効果を、第１の実施の形態の効果に加えて得ることができる。

２…セルアレイ、３…周辺回路、４…配線、１０…半導体基板、１１…素子分離絶縁膜、１２…セル制御用トランジスタ、５１…メモリセル部、５２…コンタクト形成部、１０１，１０１ａ〜１０１ｈ…支持膜、１０２…配線材料膜、１０３ａ，１０３ｂ…半導体層、１０４ａ，１０４ｂ，ＬＥ，ＬＥ１，ＬＥ２…下部電極層、１０５ａ，１０５ｂ，ＲＷ，ＲＷ１，ＲＷ２…抵抗変化層、１０６ａ，１０６ｂ，ＵＥ，ＵＥ１，ＵＥ２…上部電極層、１０７ａ，１０７ｂ，ＣＡＰ，ＣＡＰ１，ＣＡＰ２…キャップ膜、１０８，１０８ａ〜１０８ｈ…犠牲層、１０９…絶縁層、１２１，１２２…レジスト、１２３〜１２６…コンタクトホール、１２７…溝、１３１…配線形成用溝、１３２…バリアメタル膜、１３３…空洞、１３４…保護膜、１４１…第３の層間絶縁膜、１４２…ガードリング、１４３…配線、１４５…犠牲層除去用貫通孔、１４６…シール層、ＢＣ，ＢＣ１，ＢＣ２…ビット線コンタクト、ＢＬ，ＢＬ１〜ＢＬ４…ビット線、Ｄ，Ｄ１，Ｄ２…整流素子、ＭＣ…メモリセル、ＶＲ…抵抗変化素子、ＷＣ，ＷＣ１，ＷＣ２…ワード線コンタクト、ＷＬ，ＷＬ１〜ＷＬ５…ワード線。

Claims (5)

1. 第１の方向に延在する第１の配線と、
   前記第１の配線とは異なる高さに形成される第２の配線と、
   前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される、抵抗変化素子と整流素子とを含む抵抗変化型メモリセルと、
   を備え、
   隣接する前記抵抗変化型メモリセル間のうち少なくとも前記抵抗変化素子の周囲は、真空にされ、またはガスによって満たされていることを特徴とする不揮発性記憶装置。
2. 前記抵抗変化型メモリセルの側面を被覆する保護膜をさらに備えることを特徴とする請求項１に記載の不揮発性記憶装置。
3. 同じ高さに形成される複数の前記第１の配線と、同じ高さに形成される複数の前記第２の配線との交差位置に形成される複数の前記抵抗変化型メモリセルを有し、隣接する前記抵抗変化型メモリセル間のうち少なくとも前記抵抗変化素子の周囲が真空にされ、またはガスによって満たされている構造のメモリ層の周囲を囲むガードリング層と、
   最上層に形成される前記メモリ層上に形成される絶縁膜と、
   をさらに備えることを特徴とする請求項１または２に記載の不揮発性記憶装置。
4. 前記第１および第２の配線は、前記第１および第２の配線とほぼ同じ厚さを有し、前記第１および第２の配線の形成位置と同じ高さに形成される絶縁膜によって支持されることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
5. 前記抵抗変化素子は、酸化物であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。

Images