JP2011164534A - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- JP2011164534A JP2011164534A JP2010030254A JP2010030254A JP2011164534A JP 2011164534 A JP2011164534 A JP 2011164534A JP 2010030254 A JP2010030254 A JP 2010030254A JP 2010030254 A JP2010030254 A JP 2010030254A JP 2011164534 A JP2011164534 A JP 2011164534A
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- scanning circuit
- display device
- transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【課題】正規走査回路、反転走査回路を形成した表示装置において、走査線の一方の端部と、他方の端部での立下がり時定数のバラツキを軽減する。
【解決手段】表示領域と周辺領域と、複数の走査線と、周辺領域の一方の側に設けられ、複数の走査線と接続される正規走査回路と、周辺領域の他方の側に設けられ、複数の走査線と接続される反転走査回路とを備える表示装置において、正規走査回路は、複数の走査線に対して、第１の方向に順次走査電圧を供給し、反転走査回路は、複数の走査線に対して、第２の方向に順次走査電圧を供給し、一方の側には、複数の第１のトランジスタが形成され、他方の側には、複数の第２のトランジスタが形成され、複数の第１のトランジスタは、ソース電極とドレイン電極の内の一方の電極が、複数の走査線の一つと接続され、複数の第２のトランジスタは、ソース電極とドレイン電極の内の一方の電極が、複数の走査線の一つと接続される。
【選択図】図１In a display device in which a regular scanning circuit and an inversion scanning circuit are formed, variations in falling time constants at one end and the other end of a scanning line are reduced.
A display area, a peripheral area, a plurality of scanning lines, a normal scanning circuit provided on one side of the peripheral area, connected to the plurality of scanning lines, and provided on the other side of the peripheral area, In a display device including an inverting scanning circuit connected to a plurality of scanning lines, the regular scanning circuit sequentially supplies a scanning voltage in the first direction to the plurality of scanning lines, and the inverting scanning circuit includes a plurality of scanning lines. A scanning voltage is sequentially supplied to the scanning line in the second direction, a plurality of first transistors are formed on one side, and a plurality of second transistors are formed on the other side. The plurality of first transistors have one of the source electrode and the drain electrode connected to one of the plurality of scanning lines, and the plurality of second transistors have one electrode of the source electrode and the drain electrode. Is connected to one of the plurality of scanning lines.
[Selection] Figure 1
Description
本発明は、表示装置に係わり、特に、高精細化の表示パネルを有する表示装置に適用して有効な技術に関する。 The present invention relates to a display device, and more particularly to a technique effective when applied to a display device having a high-definition display panel.
デジタルカメラ用の液晶表示パネルでは、カメラ撮影時のモニタ表示をフレキシブルに変更できるように、表示画面を上下反転させる機能のついた製品が既に販売されている。この上下反転機能は、入力画像信号の加工でも実現できるが、液晶表示パネルの走査方向を反転させることでも可能である。特に、液晶表示パネルでの反転は、ＴＦＴ駆動基板の回路のみの変更で実現できるためコスト的に有利である。
一方、最近のデジタルカメラ用の液晶表示パネルは高精細化が進み、ＶＧＡクラス以上の液晶表示パネルが商品化されている。液晶表示パネルの高精細化が進むと、１水平方向の画素数が多くなり、１水平方向の走査線（ゲート線ともいう）に、各画素内の画素トランジスタのゲート電極が多数接続されることになる。
これにより、１水平方向の走査線の容量が増加し、走査回路からＨｉｇｈレベル（以下、Ｈレベル）の選択走査電圧が供給されている状態の各走査線に、走査回路からＬｏｗレベル（以下、Ｌレベル）の非選択走査電圧を供給する時の立下がり時定数のバラツキが問題となる。
前述の問題点を解決するための１つの手法として、各走査線の走査回路に接続されてない側に、水平帰線期間（水平ブランキング期間）のみ動作し、各走査線を同時にリセットするリセット回路を設けることが、下記特許文献１に記載されている。
また、前述の問題点を解決するための他の手法として、複数の画素がマトリクス状に配置された画素アレイの両サイドに走査回路を設け、各走査線の両側から選択走査電圧、非選択走査電圧を供給する液晶表示装置も商品化されている。
Liquid crystal display panels for digital cameras are already on the market with a function to flip the display screen upside down so that the monitor display during camera shooting can be flexibly changed. This upside down function can be realized by processing the input image signal, but can also be performed by inverting the scanning direction of the liquid crystal display panel. In particular, inversion in a liquid crystal display panel can be realized by changing only the circuit of the TFT drive substrate, which is advantageous in terms of cost.
On the other hand, liquid crystal display panels for recent digital cameras have been improved in definition, and liquid crystal display panels of the VGA class or higher have been commercialized. As the definition of liquid crystal display panels increases, the number of pixels in one horizontal direction increases, and a large number of gate electrodes of pixel transistors in each pixel are connected to one horizontal scanning line (also referred to as a gate line). become.
As a result, the capacity of the scanning line in one horizontal direction is increased, and each scanning line in a state where a high-level (hereinafter referred to as H level) selection scanning voltage is supplied from the scanning circuit is transferred from the scanning circuit to the low level (hereinafter referred to as “low level”). The variation of the falling time constant when supplying the non-selection scanning voltage of L level becomes a problem.
As one method for solving the above-described problems, reset is performed only on the horizontal blanking period (horizontal blanking period) on the side of each scanning line not connected to the scanning circuit and simultaneously resets each scanning line. The provision of a circuit is described in Patent Document 1 below.
As another method for solving the above-described problems, scanning circuits are provided on both sides of a pixel array in which a plurality of pixels are arranged in a matrix, and a selective scanning voltage and non-selective scanning are performed from both sides of each scanning line. Liquid crystal display devices that supply voltage have also been commercialized.
しかしながら、複数の画素がマトリクス状に配置された画素アレイの両サイドに、画素トランジスタと同時に形成される薄膜トランジスタで構成される走査回路を形成した液晶表示装置において、上下反転機能を付加する場合に、画素アレイの両サイドの走査回路に上下反転機能を付加することは、回路規模が増大するので、液晶表示パネルのパネルサイズが大きくなりコスト上昇を招く。
この問題点は、画素アレイの両サイドに形成される走査回路の片方を、順方向走査用の正規走査回路、もう片方を逆方向走査用の反転走査回路とすることで解決することができる。
しかしながら、画素アレイの両サイドの一方に順方向走査用の正規走査回路、他方に逆方向走査用の反転走査回路を形成した場合に、液晶表示パネルの高精細化が進み、１水平方向の画素数が多くなると、１水平方向の走査線の容量が増加し、正規走査回路（あるいは、反転走査回路）からＨレベルの選択走査電圧が供給されている状態の各走査線に、正規走査回路（あるいは、反転走査回路）からＬレベルの非選択走査電圧を供給する時の立下がり時定数のバラツキが問題となる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、複数の画素がマトリクス状に配置された画素アレイの両サイドの一方に順方向走査用の正規走査回路、他方に逆方向走査用の反転走査回路を形成した表示装置において、走査線の一方の端部と、他方の端部での立下がり時定数のバラツキを軽減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
However, in a liquid crystal display device in which a scanning circuit composed of thin film transistors formed simultaneously with pixel transistors is formed on both sides of a pixel array in which a plurality of pixels are arranged in a matrix, when adding a vertical inversion function, Adding the upside down function to the scanning circuits on both sides of the pixel array increases the circuit scale, which increases the panel size of the liquid crystal display panel and increases the cost.
This problem can be solved by using one of the scanning circuits formed on both sides of the pixel array as a normal scanning circuit for forward scanning and the other as an inverting scanning circuit for backward scanning.
However, when a regular scanning circuit for forward scanning is formed on one of both sides of the pixel array and an inverting scanning circuit for backward scanning is formed on the other side, the definition of the liquid crystal display panel has been increased, and one horizontal pixel When the number increases, the capacity of one horizontal scanning line increases, and each scanning line in a state where the H level selected scanning voltage is supplied from the regular scanning circuit (or the inverting scanning circuit) Alternatively, there is a problem of variations in the falling time constant when the L level non-selection scanning voltage is supplied from the inverting scanning circuit.
The present invention has been made to solve the problems of the prior art, and an object of the present invention is to perform forward scanning on one of both sides of a pixel array in which a plurality of pixels are arranged in a matrix. In a display device in which a normal scanning circuit and a reverse scanning circuit for reverse scanning are formed on the other side, it becomes possible to reduce variations in falling time constants at one end of the scanning line and the other end. To provide technology.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示領域と、前記表示領域を囲う周辺領域とを有する表示パネルと、前記複数の画素に走査電圧を供給する複数の走査線と、前記周辺領域の一方の側に設けられ、前記複数の走査線の各々と接続されている正規走査回路と、前記周辺領域の前記一方の側と対向する他方の側に設けられ、前記複数の走査線の各々と接続されている反転走査回路とを備える表示装置であって、前記正規走査回路は、前記複数の走査線に対して、第１の方向に順次前記走査電圧を供給し、前記反転走査回路は、前記複数の走査線に対して、前記第１の方向とは反対方向の第２の方向に順次前記走査電圧を供給し、前記一方の側には、複数の第１のトランジスタが形成され、前記他方の側には、複数の第２のトランジスタが形成され、前記複数の第１のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続され、前記複数の第２のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続されている。
（２）（１）において、前記複数の第１のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給され、前記複数の第２のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給されている。
（３）（１）または（２）において、前記複数の第１のトランジスタ及び前記複数の第２のトランジスタのゲート電極の各々は、共通の信号線に接続されている。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) A display panel having a display region having a plurality of pixels, a peripheral region surrounding the display region, a plurality of scanning lines for supplying a scanning voltage to the plurality of pixels, and one side of the peripheral region A normal scanning circuit provided and connected to each of the plurality of scanning lines, and provided on the other side of the peripheral region opposite to the one side and connected to each of the plurality of scanning lines. The normal scanning circuit sequentially supplies the scanning voltage in a first direction to the plurality of scanning lines, and the inversion scanning circuit includes the plurality of scanning lines. The scanning voltage is sequentially supplied to a line in a second direction opposite to the first direction, and a plurality of first transistors are formed on the one side, and the other side is formed on the other side. Are formed with a plurality of second transistors, In each of the first transistors, one of a source electrode and a drain electrode is connected to one of the plurality of scanning lines, and each of the plurality of second transistors includes a source electrode and a drain electrode. One of the electrodes is connected to one of the plurality of scanning lines.
(2) In (1), the plurality of first transistors are supplied with a ground potential to the other electrode different from the one electrode, and the plurality of second transistors are different from the one electrode. A ground potential is supplied to the other electrode.
(3) In (1) or (2), each of the gate electrodes of the plurality of first transistors and the plurality of second transistors is connected to a common signal line.
（４）（１）ないし（３）の何れかにおいて、前記第１のトランジスタと前記第２のトランジスタとは、各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給する。
（５）（４）において、前記第１のトランジスタのオン抵抗は、前記正規走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記正規走査回路の各出力端子から見た前記正規走査回路の内部抵抗よりも低く、前記第２のトランジスタのオン抵抗は、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗よりも低い。
（６）（１）ないし（３）の何れかにおいて、前記第１のトランジスタは、前記反転走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給し、前記第２のトランジスタは、前記正規走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給する。
（７）（６）において、前記第１のトランジスタのオン抵抗をＲ１、前記第２のトランジスタのオン抵抗をＲ２、前記正規走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記正規走査回路の各出力端子から見た前記正規走査回路の内部抵抗をＲ３、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗をＲ４とするとき、０．８×Ｒ１≦Ｒ４≦１．２×Ｒ１、０．８×Ｒ２≦Ｒ３≦１．２×Ｒ２を満足する。
（８）（１）ないし（７）の何れかにおいて、前記正規走査回路と前記反転走査回路とは、前記複数の画素が形成される基板上に形成され、且つ半導体層が多結晶シリコン層から成る薄膜トランジスタを有し、前記薄膜トランジスタは、前記複数の画素が有する画素トランジスタと一体に形成される。
（９）（１）ないし（８）の何れかにおいて、前記第１のトランジスタと前記第２のトランジスタは、半導体層が多結晶シリコン層から成ると共に前記複数の画素が形成される基板上に形成され、且つ前記複数の画素が有する画素トランジスタと一体に形成される。
（１０）（１）ないし（９）の何れかにおいて、前記表示パネルは、液晶表示パネルであり、前記表示装置は、液晶表示装置である。
(4) In any one of (1) to (3), the first transistor and the second transistor are turned on in each horizontal blanking period, and a non-selected scanning voltage is supplied to each scanning line. To do.
(5) In (4), the on-resistance of the first transistor is viewed from each output terminal of the normal scanning circuit when the non-selection scanning voltage is supplied from the normal scanning circuit to each scanning line. The on-resistance of the second transistor is lower than the internal resistance of the normal scanning circuit, and the non-selection scanning voltage is supplied from the inverting scanning circuit to the scanning lines. It is lower than the internal resistance of the inverting scanning circuit as viewed from the output terminal.
(6) In any one of (1) to (3), the first transistor is turned on in each horizontal blanking period during which the inverting scanning circuit is operating, and a non-selected scanning voltage is applied to each scanning line. The second transistor is turned on in each horizontal blanking period during which the normal scanning circuit is operating, and supplies a non-selected scanning voltage to each scanning line.
(7) In (6), the on-resistance of the first transistor is R1, the on-resistance of the second transistor is R2, and the non-selection scanning voltage is supplied from the regular scanning circuit to each scanning line. Sometimes the internal resistance of the normal scanning circuit viewed from each output terminal of the normal scanning circuit is R3, and when the non-selection scanning voltage is supplied from the inverting scanning circuit to each scanning line, When the internal resistance of the inverting scanning circuit viewed from each output terminal is R4, 0.8 × R1 ≦ R4 ≦ 1.2 × R1 and 0.8 × R2 ≦ R3 ≦ 1.2 × R2 are satisfied.
(8) In any one of (1) to (7), the regular scanning circuit and the inversion scanning circuit are formed on a substrate on which the plurality of pixels are formed, and the semiconductor layer is formed of a polycrystalline silicon layer. The thin film transistor is formed integrally with a pixel transistor included in the plurality of pixels.
(9) In any one of (1) to (8), the first transistor and the second transistor are formed on a substrate on which a semiconductor layer is formed of a polycrystalline silicon layer and the plurality of pixels are formed. And formed integrally with a pixel transistor included in the plurality of pixels.
(10) In any one of (1) to (9), the display panel is a liquid crystal display panel, and the display device is a liquid crystal display device.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、複数の画素がマトリクス状に配置された画素アレイの両サイドの一方に順方向走査用の正規走査回路、他方に逆方向走査用の反転走査回路を形成した表示装置において、走査線の一方の端部と、他方の端部での立下がり時定数のバラツキを軽減することが可能となる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, in a display device in which a normal scanning circuit for forward scanning is formed on one of both sides of a pixel array in which a plurality of pixels are arranged in a matrix, and an inverting scanning circuit for backward scanning is formed on the other. It is possible to reduce the variation in the falling time constant between one end of the scanning line and the other end.
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。本実施例の液晶表示装置は、デジタルカメラの表示部として使用される、小型のＴＦＴ方式の液晶表示装置である。
本実施例の液晶表示装置は、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
また、第１の基板（ＳＵＢ１）は、第２の基板（ＳＵＢ２）よりも大きな面積を有し、第１の基板（ＳＵＢ１）の、第２の基板（ＳＵＢ２）と対向しない領域には、半導体チップ（ＣＩＰ）が実装され、さらに、当該領域の一辺の周辺部には、フレキシブル配線基板（ＦＰＣ）が実装される。
なお、基板の材質は絶縁性の基板であればよく、ガラスに限られず、プラスチックなどでもよい。また、カラーフィルタは第２の基板側ではなく第１の基板側に設けてもよい。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
また、本発明において、液晶表示パネルの内部構造とは関係がない場合は、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted.
FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal display device according to an embodiment of the present invention. The liquid crystal display device of this embodiment is a small TFT liquid crystal display device used as a display unit of a digital camera.
The liquid crystal display device of this embodiment includes a first substrate (also referred to as a TFT substrate or an active matrix substrate) (SUB1) provided with a pixel electrode, a thin film transistor, and the like, and a second substrate (a counter electrode) on which a color filter or the like is formed. (Substrate) (SUB2) is overlapped with a predetermined gap, and both substrates are bonded together by a seal material provided in a frame shape in the vicinity of the peripheral edge between the two substrates, and part of the seal material. Liquid crystal is sealed and sealed inside the sealing material between the substrates from the provided liquid crystal sealing port, and a polarizing plate is attached to the outside of both substrates.
Further, the first substrate (SUB1) has a larger area than the second substrate (SUB2), and a region of the first substrate (SUB1) that does not face the second substrate (SUB2) has a semiconductor. A chip (CIP) is mounted, and a flexible wiring board (FPC) is mounted on the peripheral portion of one side of the region.
The material of the substrate may be an insulating substrate, and is not limited to glass, and may be plastic. Further, the color filter may be provided not on the second substrate side but on the first substrate side. The counter electrode is provided on the second substrate side in the case of a TN liquid crystal display panel or a VA liquid crystal display panel. In the case of the IPS system, it is provided on the first substrate side.
In the present invention, when there is no relation to the internal structure of the liquid crystal display panel, detailed description of the internal structure of the liquid crystal display panel is omitted. Furthermore, the present invention can be applied to a liquid crystal display panel having any structure.
図２は、本発明の実施例の液晶表示装置の液晶表示パネルの概略構成を示すブロック図である。
図２において、ＣＩＰは半導体チップであり、この半導体チップ（ＣＩＰ）の内部には、表示制御回路（ＣＣＳ）と、映像線駆動回路（ＤＣＳ）が設けられる。また、ＧＣＰは正規走査回路、ＧＣＲは反転走査回路である。
ＡＲは、表示領域であり、表示領域（ＡＲ）内には複数の画素がマトリクス状に形成される。各画素は、複数の走査線（または、ゲート線）（Ｇ）と映像線（または、ドレイン線、ソース線）（Ｄ）との交差する部分に対応して設けられる。各画素は、画素トランジスタ（ＴＦＴ）と、画素トランジスタ（ＴＦＴ）のソース電極に接続される画素電極（ＰＸ）とを有する。
ここで、画素電極（ＰＸ）と、Ｖｃｏｍの共通電圧が供給される対向電極との間には、液晶層が挟持されるので、画素電極（ＰＸ）と対向電極との間には、液晶容量（ＣＬＣ）が形成される。さらに、画素電極（ＰＸ）と、対向電極との間には、保持容量（Ｃａｄｄ）も形成される。
なお、図２では、画素電極（ＰＸ）は、２個のみを図示しているが、この画素電極（ＰＸ）、画素トランジスタ（ＴＦＴ）および保持容量（Ｃａｄｄ）は、マトリクス状に複数設けられる。
本実施例の液晶表示パネルにおいて、列方向に配置された各画素の画素トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ）に接続され、各映像線（Ｄ）は映像線駆動回路（ＤＣＳ）に接続される。
また、行方向に配置された各画素における画素トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ）に接続され、各走査線（Ｇ）は、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）に接続される。ここで、画素トランジスタ（ＴＦＴ）は、半導体層が多結晶シリコン層から成る薄膜トランジスタで構成される。
FIG. 2 is a block diagram showing a schematic configuration of the liquid crystal display panel of the liquid crystal display device according to the embodiment of the present invention.
In FIG. 2, CIP is a semiconductor chip, and a display control circuit (CCS) and a video line driving circuit (DCS) are provided inside the semiconductor chip (CIP). GCP is a normal scanning circuit, and GCR is an inverting scanning circuit.
AR is a display area, and a plurality of pixels are formed in a matrix in the display area (AR). Each pixel is provided corresponding to a portion where a plurality of scanning lines (or gate lines) (G) and video lines (or drain lines or source lines) (D) intersect. Each pixel has a pixel transistor (TFT) and a pixel electrode (PX) connected to the source electrode of the pixel transistor (TFT).
Here, since the liquid crystal layer is sandwiched between the pixel electrode (PX) and the counter electrode to which the common voltage of Vcom is supplied, the liquid crystal capacitance is interposed between the pixel electrode (PX) and the counter electrode. (C LC ) is formed. Furthermore, a storage capacitor (Cadd) is also formed between the pixel electrode (PX) and the counter electrode.
In FIG. 2, only two pixel electrodes (PX) are shown, but a plurality of pixel electrodes (PX), pixel transistors (TFT), and storage capacitors (Cadd) are provided in a matrix.
In the liquid crystal display panel of this embodiment, the drain electrodes of the pixel transistors (TFTs) of the respective pixels arranged in the column direction are respectively connected to the video lines (D), and each video line (D) is connected to the video line driving circuit ( DCS).
Further, the gate electrodes of the pixel transistors (TFTs) in the respective pixels arranged in the row direction are connected to the scanning lines (G), and each scanning line (G) is connected to the normal scanning circuit (GCP) and the inverting scanning circuit ( GCR). Here, the pixel transistor (TFT) is formed of a thin film transistor whose semiconductor layer is a polycrystalline silicon layer.
本実施例では、図１に示すように、半導体チップ（ＣＩＰ）は、液晶表示パネルの第１の基板（ＳＵＢ１）の１辺の周辺部に実装される。また、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）は、画素トランジスタ（ＴＦＴ）と同様、半導体層が多結晶シリコン層から成る薄膜トランジスタで構成される。そして、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）は、第１の基板（ＳＵＢ１）上で、複数の画素がマトリクス状に配置された画素アレイの両側に、画素トランジスタ（ＴＦＴ）と一体に形成される。
表示制御回路（ＣＣＳ）は、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、映像線駆動回路（ＤＣＳ）、および、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）を制御・駆動する。
正規走査回路（ＧＣＰ）、または、反転走査回路（ＧＣＲ）は、表示制御回路（ＣＣＳ）の制御の基に走査線（Ｇ）に順次選択走査電圧を供給し、また、映像線駆動回路（ＤＣＳ）は、表示制御回路（ＣＣＳ）の基に、映像線（Ｄ）に映像電圧（即ち、表示データに対応する階調電圧）を供給する。
液晶表示パネルに画像を表示する際、正規走査回路（ＧＣＰ）は、走査線（Ｇ）を上から下（あるいは、下から上）に向かって選択し、また、反転走査回路（ＧＣＲ）は、走査線（Ｇ）を下から上（あるいは、上から下）に向かって選択する。これにより、正規走査回路（ＧＣＰ）に代えて、反転走査回路（ＧＣＲ）を選択することにより、液晶表示パネルに表示される画像の上下を反転することができる。
一方、ある走査線（Ｇ）の選択期間中に、映像線駆動回路（ＤＣＳ）は、表示データに対応する階調電圧を、映像線（Ｄ）に供給する。
映像線（Ｄ）に供給された階調電圧は、選択された画素の画素トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＣＬＣ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
In this embodiment, as shown in FIG. 1, the semiconductor chip (CIP) is mounted on the peripheral portion of one side of the first substrate (SUB1) of the liquid crystal display panel. Further, the regular scanning circuit (GCP) and the inverting scanning circuit (GCR) are constituted by thin film transistors in which the semiconductor layer is a polycrystalline silicon layer, like the pixel transistor (TFT). The normal scanning circuit (GCP) and the inverting scanning circuit (GCR) are integrated with the pixel transistor (TFT) on both sides of the pixel array in which a plurality of pixels are arranged in a matrix on the first substrate (SUB1). Formed.
The display control circuit (CCS) is based on display control signals and display data (R, G, B) of clock signals, display timing signals, horizontal synchronization signals, and vertical synchronization signals transmitted from the computer body. In addition, the video line driving circuit (DCS), the normal scanning circuit (GCP), and the inverting scanning circuit (GCR) are controlled and driven.
The normal scanning circuit (GCP) or the inverting scanning circuit (GCR) sequentially supplies the selected scanning voltage to the scanning lines (G) under the control of the display control circuit (CCS), and the video line driving circuit (DCS). ) Supplies a video voltage (that is, a gradation voltage corresponding to display data) to the video line (D) based on the display control circuit (CCS).
When displaying an image on the liquid crystal display panel, the normal scanning circuit (GCP) selects the scanning line (G) from the top to the bottom (or from the bottom to the top), and the reverse scanning circuit (GCR) The scanning line (G) is selected from bottom to top (or from top to bottom). Accordingly, by selecting an inversion scanning circuit (GCR) instead of the normal scanning circuit (GCP), it is possible to invert the image displayed on the liquid crystal display panel.
On the other hand, during the selection period of a certain scanning line (G), the video line driving circuit (DCS) supplies the gradation voltage corresponding to the display data to the video line (D).
The gradation voltage supplied to the video line (D) is applied to the pixel electrode (PX) via the pixel transistor (TFT) of the selected pixel, and finally, the storage capacitor (Cadd) and the liquid crystal A charge is charged in the capacitor (C LC ), and an image is displayed by controlling liquid crystal molecules.
本実施例は、複数の画素がマトリクス状に配置された画素アレイの両サイドの一方のサイドに正規走査回路（ＧＣＰ）、他方のサイドに反転走査回路（ＧＣＲ）を設けた液晶表示パネルにおいて、水平帰線期間（Ｈ_ＢＬＫ）内にのみ動作し、全ての走査線（Ｇ）を同時にリセット、即ち、画素トランジスタ（ＴＦＴ）をオフ状態にするリセットトランジスタ（ＴＲ１，ＴＲ２）を、画素アレイの左右に設けたことを特徴とする。ここで、リセットトランジスタ（ＴＲ１，ＴＲ２）は、画素トランジスタ（ＴＦＴ）と同様、半導体層が多結晶シリコン層から成る薄膜トランジスタで構成される。そして、リセットトランジスタ（ＴＲ１，ＴＲ２）は、画素トランジスタ（ＴＦＴ）と一体に形成される。
本実施例により、液晶表示パネルに画像を表示する際に、有効表示領域の各画素の共通電圧ムラ（特に、表示面の左右の共通電圧の電位差）を抑圧でき、フリッカ、輝度ムラ等の表示品質を向上させることができる。その、理由を以下にのべる。
液晶表示パネルにおいて、走査線（Ｇ）に付加される容量の増加に伴う画質劣化は、１水平期間に１水平方向の画素への書き込みが完了さえすれば、走査線（Ｇ）上の電圧の立下り時定数が原因となって発生する。これは、例えば、走査線（Ｇ）を片側のみでリセットした場合、即ち、走査線（Ｇ）の片側から非選択走査電圧を供給した場合、当然、非選択走査電圧が供給された走査線（Ｇ）の片側に近い近端は時定数が低く、非選択走査電圧が供給された走査線（Ｇ）の片側から遠い遠端は高くなる。
水平方向の各画素に書き込まれた階調電圧は、走査線（Ｇ）上の電圧が非選択走査電圧となって（即ち、立下がって）、最終的な保持電圧となるが、走査線（Ｇ）上の電圧が立下がる時のフィードスルーが最終的に画素電圧に重畳される。
重畳されるフィードスルーは、単に走査線（Ｇ）と画素電極（ＰＸ）との間の容量結合のみではなく、走査線（Ｇ）上の電圧の立下りの途中段階（画素トランジスタ（ＴＦＴ）がＯＮ状態の段階）でも、画素電極（ＰＸ）と走査線（Ｇ）との間の容量結合により、電荷の再配分が起こり、再配分自体も時定数を持つ。
This embodiment is a liquid crystal display panel in which a normal scanning circuit (GCP) is provided on one side of both sides of a pixel array in which a plurality of pixels are arranged in a matrix, and an inversion scanning circuit (GCR) is provided on the other side. The reset transistors (TR1, TR2) that operate only during the horizontal blanking period (H_BLK) and reset all the scanning lines (G) at the same time, that is, turn off the pixel transistors (TFTs). It is provided. Here, the reset transistor (TR1, TR2) is formed of a thin film transistor whose semiconductor layer is a polycrystalline silicon layer, as in the case of the pixel transistor (TFT). The reset transistors (TR1, TR2) are formed integrally with the pixel transistor (TFT).
According to this embodiment, when displaying an image on the liquid crystal display panel, it is possible to suppress common voltage unevenness (particularly, the potential difference between the common voltages on the left and right of the display surface) of each pixel in the effective display area, and display flicker, uneven brightness, and the like. Quality can be improved. The reason is as follows.
In a liquid crystal display panel, image quality deterioration due to an increase in capacitance added to the scanning line (G) is caused by the voltage on the scanning line (G) as long as writing to pixels in one horizontal direction is completed in one horizontal period. This occurs due to the fall time constant. This is because, for example, when the scanning line (G) is reset only on one side, that is, when a non-selected scanning voltage is supplied from one side of the scanning line (G), naturally, the scanning line ( The near end near one side of G) has a low time constant, and the far end far from one side of the scanning line (G) supplied with the non-selection scanning voltage becomes high.
The gradation voltage written to each pixel in the horizontal direction is the final selection voltage (ie, falls) when the voltage on the scanning line (G) becomes the non-selection scanning voltage. G) The feedthrough when the upper voltage falls is finally superimposed on the pixel voltage.
The superimposed feedthrough is not only the capacitive coupling between the scanning line (G) and the pixel electrode (PX), but also in the middle of the fall of the voltage on the scanning line (G) (the pixel transistor (TFT) Even in the ON state), charge redistribution occurs due to capacitive coupling between the pixel electrode (PX) and the scanning line (G), and the redistribution itself has a time constant.
非選択走査電圧が供給された走査線（Ｇ）の片側に近い近端と、遠端で立下り時定数が異なると、この電荷の再配分に差が生じ、結果的に、画素アレイの左右でフィードスルー量が異なり、例えば、最適共通電圧が、画素アレイの左右で差が生じてフリッカ、輝度差の原因となる。
これに対して、本実施例では、画素アレイの左右にリセットトランジスタ（ＴＲ１，ＴＲ２）を設け、このリセットトランジスタ（ＴＲ１，ＴＲ２）を、水平帰線期間（Ｈ_ＢＬＫ）内に動作させることにより、全ての走査線（Ｇ）を同時にリセット、即ち、画素トランジスタ（ＴＦＴ）をオフ状態にする。
このように、本実施例では、画素アレイの左右から、均等に、走査線（Ｇ）上の電圧を立ち下げることができるので、前述したような「最適共通電圧が、画素アレイの左右で差が生じフリッカ、輝度差の原因となる」という問題点を抑圧することができる。しかも、１走査線（Ｇ）毎に１対のリセットトランジスタ（ＴＲ１，ＴＲ２）の２個の薄膜トランジスタで実現できるので、回路規模の増大も回避することができる。
If the falling time constant differs between the near end near one side of the scanning line (G) to which the non-selection scanning voltage is supplied and the far end, a difference occurs in this charge redistribution, and as a result, the left and right sides of the pixel array For example, the optimum common voltage differs between the left and right sides of the pixel array, causing flicker and luminance difference.
In contrast, in this embodiment, reset transistors (TR1, TR2) are provided on the left and right sides of the pixel array, and the reset transistors (TR1, TR2) are operated within the horizontal blanking period (H_BLK). Are simultaneously reset, that is, the pixel transistor (TFT) is turned off.
As described above, in this embodiment, the voltage on the scanning line (G) can be evenly dropped from the left and right sides of the pixel array. Can cause flickering and a luminance difference ”. In addition, since it can be realized by two thin film transistors of a pair of reset transistors (TR1, TR2) for each scanning line (G), an increase in circuit scale can be avoided.
なお、図３に示すように、通常、画素アレイの左右の正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）には、１フレーム期間内の非選択走査期間に非選択走査信号（ＣＫＢ）により動作し、各走査線（Ｇ）に非選択走査電圧を供給するリセット用のトランジスタ（ＴＲ３）が設けられる。このトランジスタ（ＴＲ３）は、前述の１対のリセットトランジスタ（ＴＲ１，ＴＲ２）と同様の働きを行う。
本実施例では、走査線（Ｇ）上の非選択走査電圧を保持するのではなく、立下がり時定数のみを揃える１対のリセットトランジスタ（ＴＲ１，ＴＲ２）を走査線（Ｇ）毎に個別に設ける点が特徴である。
したがって、本実施例の１対のリセットトランジスタ（ＴＲ１，ＴＲ２）のオン抵抗は、正規走査回路（ＧＣＰ）あるいは反転走査回路（ＧＣＲ）内のトランジスタ（ＴＲ３）のオン抵抗より低くなければならない。
即ち、本実施例では、リセットトランジスタ（ＴＲ１）のオン抵抗は、正規走査回路（ＧＣＰ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、正規走査回路（ＧＣＰ）の各出力端子から見た正規走査回路（ＧＣＰ）の内部抵抗よりも低く、かつ、リセットトランジスタ（ＴＦ２）のオン抵抗は、反転走査回路（ＧＣＲ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、反転走査回路（ＧＣＲ）の各出力端子から見た反転走査回路（ＧＣＲ）の内部抵抗よりも低くなければならない。
このように、本実施例では、画素アレイの水平方向の画素のフィードスルーの左右間の差を抑圧できるため、表示品質を向上させることができる。
As shown in FIG. 3, normally, the normal scanning circuit (GCP) and the inverting scanning circuit (GCR) on the left and right sides of the pixel array are supplied with a non-selected scanning signal (CKB) during a non-selected scanning period within one frame period. A reset transistor (TR3) that operates and supplies a non-selected scanning voltage to each scanning line (G) is provided. This transistor (TR3) performs the same function as the pair of reset transistors (TR1, TR2) described above.
In the present embodiment, a pair of reset transistors (TR1, TR2) that do not hold the non-selection scanning voltage on the scanning line (G) but align only the falling time constant are individually provided for each scanning line (G). The feature is that it is provided.
Therefore, the on-resistance of the pair of reset transistors (TR1, TR2) in this embodiment must be lower than the on-resistance of the transistor (TR3) in the normal scanning circuit (GCP) or the inverting scanning circuit (GCR).
That is, in this embodiment, the on-resistance of the reset transistor (TR1) is set so that the non-selection scanning voltage is inputted to each scanning line (G) from the normal scanning circuit (GCP). The on-resistance of the reset transistor (TF2) is lower than the internal resistance of the normal scanning circuit (GCP) as viewed from the output terminal, and the non-selected scanning voltage is input to each scanning line (G) from the inverting scanning circuit (GCR). In this case, it must be lower than the internal resistance of the inverting scanning circuit (GCR) viewed from each output terminal of the inverting scanning circuit (GCR).
Thus, in this embodiment, since the difference between the left and right feedthroughs of the pixels in the horizontal direction of the pixel array can be suppressed, the display quality can be improved.
前述の実施例において、画素アレイの左右に設けたリセットトランジスタ（ＴＲ１，ＴＲ２）の両方を、水平帰線期間（Ｈ_ＢＬＫ）内に動作させる必要はなく、片側の走査回路が動作している時は、動作していない走査回路側のリセットトランジスタのみを動作させても、前述の実施例と同様の効果が得ることが可能である。
即ち、図４に示すように、表示制御回路（ＣＣＳ）の制御の基に、正規走査回路（ＧＣＰ）が動作している場合は、水平帰線期間（Ｈ_ＢＬＫ）内にリセットトランジスタ（ＴＲ２）のみを動作させ、あるいは、反転走査回路（ＧＣＲ）が動作している場合は、水平帰線期間（Ｈ_ＢＬＫ）内にリセットトランジスタ（ＴＲ１）のみを動作させても、前述の実施例と同様の効果が得ることが可能である。
但し、この場合、正規走査回路（ＧＣＰ）と反転走査回路（ＧＣＲ）のリセット用のトランジスタ（ＴＲ３）のオン抵抗と、本実施例の１対のリセットトランジスタ（ＴＲ１，ＴＲ２）のオン抵抗は、極力同じとし、走査線リセット時の左右の時定数を同じにする必要がある。
即ち、リセットトランジスタ（ＴＲ１）のオン抵抗をＲ１、リセットトランジスタ（ＴＲ２）のオン抵抗をＲ２、正規走査回路（ＧＣＰ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、正規走査回路（ＧＣＰ）の各出力端子から見た正規走査回路（ＧＣＰ）の内部抵抗をＲ３、反転走査回路（ＧＣＲ）から各走査線（Ｇ）に非選択走査電圧を入力している時に、反転走査回路（ＧＣＲ）の各出力端子から見た反転走査回路（ＧＣＲ）の内部抵抗をＲ４とするとき、０．８×Ｒ１≦Ｒ４≦１．２×Ｒ１、０．８×Ｒ２≦Ｒ３≦１．２×Ｒ２を満足する必要がある。
なお、前述の実施例では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ表示装置などの他の表示装置に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
In the above-described embodiment, it is not necessary to operate both the reset transistors (TR1, TR2) provided on the left and right sides of the pixel array within the horizontal blanking period (H_BLK), and when the scanning circuit on one side is operating Even if only the reset transistor on the side of the scanning circuit that is not operating is operated, it is possible to obtain the same effect as in the above-described embodiment.
That is, as shown in FIG. 4, when the normal scanning circuit (GCP) is operating based on the control of the display control circuit (CCS), only the reset transistor (TR2) is in the horizontal blanking period (H_BLK). Or when the inverting scanning circuit (GCR) is operating, even if only the reset transistor (TR1) is operated during the horizontal blanking period (H_BLK), the same effect as in the previous embodiment can be obtained. It is possible to obtain.
However, in this case, the on resistance of the reset transistor (TR3) of the normal scanning circuit (GCP) and the inverting scanning circuit (GCR) and the on resistance of the pair of reset transistors (TR1, TR2) of this embodiment are As much as possible, the left and right time constants at the time of scanning line reset must be the same.
That is, when the on-resistance of the reset transistor (TR1) is R1, the on-resistance of the reset transistor (TR2) is R2, and the non-selection scanning voltage is input to each scanning line (G) from the normal scanning circuit (GCP), The internal resistance of the normal scanning circuit (GCP) viewed from each output terminal of the scanning circuit (GCP) is R3, and is inverted when a non-selected scanning voltage is input from the inverting scanning circuit (GCR) to each scanning line (G). When the internal resistance of the inverting scanning circuit (GCR) viewed from each output terminal of the scanning circuit (GCR) is R4, 0.8 × R1 ≦ R4 ≦ 1.2 × R1, 0.8 × R2 ≦ R3 ≦ 1 .2 × R2 must be satisfied.
In the above-described embodiment, the embodiment in which the present invention is applied to the liquid crystal display device has been described. However, the present invention is not limited to this, and may be applied to other display devices such as an organic EL display device. It goes without saying that it is possible.
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
ＳＵＢ１ 第１の基板
ＳＵＢ２ 第２の基板
ＦＰＣ フレキシブル配線基板
ＡＲ 表示領域
ＣＩＰ 半導体チップ
ＣＣＳ 表示制御回路
ＤＣＳ 映像線駆動回路
ＧＣＰ 正規走査回路
ＧＣＲ 反転走査回路
ＰＸ 画素電極
ＴＦＴ 画素トランジスタ
Ｇ 走査線（または、ゲート線）
Ｄ 映像線（または、ドレイン線、ソース線）
ＣＬＣ 液晶容量
Ｃａｄｄ 保持容量
ＴＲ１，ＴＲ２，ＴＲ３ 薄膜トランジスタ
SUB1 First substrate SUB2 Second substrate FPC Flexible wiring board AR Display area CIP Semiconductor chip CCS Display control circuit DCS Video line drive circuit GCP Regular scanning circuit GCR Inversion scanning circuit PX Pixel electrode TFT Pixel transistor G Scanning line (or gate) line)
D Video line (or drain line, source line)
C LC liquid crystal capacitor Cadd Holding capacitor TR1, TR2, TR3 Thin film transistor
Claims (10)
前記複数の画素に走査電圧を供給する複数の走査線と、
前記周辺領域の一方の側に設けられ、前記複数の走査線の各々と接続されている正規走査回路と、
前記周辺領域の前記一方の側と対向する他方の側に設けられ、前記複数の走査線の各々と接続されている反転走査回路とを備える表示装置であって、
前記正規走査回路は、前記複数の走査線に対して、第１の方向に順次前記走査電圧を供給し、
前記反転走査回路は、前記複数の走査線に対して、前記第１の方向とは反対方向の第２の方向に順次前記走査電圧を供給し、
前記一方の側には、複数の第１のトランジスタが形成され、
前記他方の側には、複数の第２のトランジスタが形成され、
前記複数の第１のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続され、
前記複数の第２のトランジスタの各々は、ソース電極とドレイン電極の内の一方の電極が、前記複数の走査線の一つと接続されていることを特徴とする表示装置。 A display panel having a display area having a plurality of pixels and a peripheral area surrounding the display area;
A plurality of scanning lines for supplying a scanning voltage to the plurality of pixels;
A regular scanning circuit provided on one side of the peripheral region and connected to each of the plurality of scanning lines;
A display device comprising: an inversion scanning circuit provided on the other side of the peripheral region opposite to the one side and connected to each of the plurality of scanning lines;
The regular scanning circuit sequentially supplies the scanning voltage in a first direction to the plurality of scanning lines;
The inversion scanning circuit sequentially supplies the scanning voltage to the plurality of scanning lines in a second direction opposite to the first direction;
A plurality of first transistors are formed on the one side,
A plurality of second transistors are formed on the other side,
Each of the plurality of first transistors has one of a source electrode and a drain electrode connected to one of the plurality of scan lines,
In each of the plurality of second transistors, one of a source electrode and a drain electrode is connected to one of the plurality of scanning lines.
前記複数の第２のトランジスタは、前記一方の電極とは異なる他方の電極に接地電位が供給されていることを特徴とする請求項１に記載の表示装置。 In the plurality of first transistors, a ground potential is supplied to the other electrode different from the one electrode,
The display device according to claim 1, wherein a ground potential is supplied to the other electrode different from the one electrode in the plurality of second transistors.
前記第２のトランジスタのオン抵抗は、前記反転走査回路から前記各走査線に前記非選択走査電圧を供給している時に、前記反転走査回路の各出力端子から見た前記反転走査回路の内部抵抗よりも低いことを特徴とする請求項４に記載の表示装置。 The on-resistance of the first transistor is the internal resistance of the normal scanning circuit viewed from each output terminal of the normal scanning circuit when the non-selection scanning voltage is supplied from the normal scanning circuit to the scanning lines. Lower than
The on-resistance of the second transistor is the internal resistance of the inverting scanning circuit viewed from each output terminal of the inverting scanning circuit when the non-selection scanning voltage is supplied from the inverting scanning circuit to each scanning line. The display device according to claim 4, wherein the display device is lower.
前記第２のトランジスタは、前記正規走査回路が動作中の各水平帰線期間内にオンとなり、前記各走査線に非選択走査電圧を供給することを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。 The first transistor is turned on in each horizontal blanking period during which the inverting scanning circuit is operating, and supplies a non-select scanning voltage to each scanning line,
4. The second transistor according to claim 1, wherein the second transistor is turned on in each horizontal blanking period in which the normal scanning circuit is operating, and supplies a non-selection scanning voltage to each scanning line. The display device according to any one of the above.
前記薄膜トランジスタは、前記複数の画素が有する画素トランジスタと一体に形成されることを特徴とする請求項１から請求項７の何れか１項に記載の表示装置。 The regular scanning circuit and the inverting scanning circuit include a thin film transistor formed on a substrate on which the plurality of pixels are formed, and a semiconductor layer made of a polycrystalline silicon layer,
The display device according to claim 1, wherein the thin film transistor is formed integrally with a pixel transistor included in the plurality of pixels.
前記表示装置は、液晶表示装置であることを特徴とする請求項１から請求項９の何れか１項に記載の表示装置。 The display panel is a liquid crystal display panel,
The display device according to claim 1, wherein the display device is a liquid crystal display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010030254A JP2011164534A (en) | 2010-02-15 | 2010-02-15 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010030254A JP2011164534A (en) | 2010-02-15 | 2010-02-15 | Display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011164534A true JP2011164534A (en) | 2011-08-25 |
Family
ID=44595247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010030254A Pending JP2011164534A (en) | 2010-02-15 | 2010-02-15 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011164534A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021185422A (en) * | 2013-09-12 | 2021-12-09 | 株式会社半導体エネルギー研究所 | Display device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07294882A (en) * | 1994-04-22 | 1995-11-10 | Sony Corp | Active matrix display device |
| JP2006017815A (en) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | Driving circuit and display apparatus using the same |
| JP2008009368A (en) * | 2006-06-29 | 2008-01-17 | Lg Phillips Lcd Co Ltd | Liquid crystal display device and driving method thereof |
| JP2009027265A (en) * | 2007-07-17 | 2009-02-05 | Nec Lcd Technologies Ltd | Semiconductor circuit, display device using the same, and driving method thereof |
| JP2010002812A (en) * | 2008-06-23 | 2010-01-07 | Videocon Industries Ltd | Liquid crystal display device |
-
2010
- 2010-02-15 JP JP2010030254A patent/JP2011164534A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07294882A (en) * | 1994-04-22 | 1995-11-10 | Sony Corp | Active matrix display device |
| JP2006017815A (en) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | Driving circuit and display apparatus using the same |
| JP2008009368A (en) * | 2006-06-29 | 2008-01-17 | Lg Phillips Lcd Co Ltd | Liquid crystal display device and driving method thereof |
| JP2009027265A (en) * | 2007-07-17 | 2009-02-05 | Nec Lcd Technologies Ltd | Semiconductor circuit, display device using the same, and driving method thereof |
| JP2010002812A (en) * | 2008-06-23 | 2010-01-07 | Videocon Industries Ltd | Liquid crystal display device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021185422A (en) * | 2013-09-12 | 2021-12-09 | 株式会社半導体エネルギー研究所 | Display device |
| US11636819B2 (en) | 2013-09-12 | 2023-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US12142238B2 (en) | 2013-09-12 | 2024-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8416231B2 (en) | Liquid crystal display | |
| KR101623593B1 (en) | Liquid crystal display | |
| US8139012B2 (en) | Liquid-crystal-device driving method, liquid crystal device, and electronic apparatus | |
| KR101488197B1 (en) | Liquid crystal display device and method of driving the same | |
| US8411009B2 (en) | Liquid crystal display device and method for driving the same | |
| US20060119755A1 (en) | Liquid crystal display device | |
| CN101286306A (en) | Liquid crystal display device | |
| US20110019118A1 (en) | Liquid crystal display device | |
| CN105954949A (en) | Array substrate and liquid crystal panel | |
| KR101970800B1 (en) | Liquid crystal display device | |
| US9129573B2 (en) | Image display system and method | |
| JP2008241828A (en) | Display device | |
| US8928702B2 (en) | Display device having a reduced number of signal lines | |
| US9140942B2 (en) | Liquid crystal display device and multi-display system | |
| JP2004240263A (en) | Display drive device and drive control method thereof | |
| US20100265226A1 (en) | Display device | |
| US8207959B2 (en) | Display device | |
| US20100309108A1 (en) | Liquid crystal display device | |
| JP2011164534A (en) | Display device | |
| US20120262364A1 (en) | Liquid crystal drive circuit, liquid crystal display device provided therewith, and drive method for liquid crystal drive circuit | |
| US8193999B2 (en) | Display device | |
| KR20040042484A (en) | A method for driving liquid crystal display device | |
| KR102298850B1 (en) | Liquid crystal display device | |
| WO2018062024A1 (en) | Display panel | |
| JP2006030835A (en) | Array substrate, liquid crystal display and driving method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130508 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130514 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131001 |