JP2011120204A

JP2011120204A - 内部コマンド生成回路

Info

Publication number: JP2011120204A
Application number: JP2010116535A
Authority: JP
Inventors: Kyong Ha Lee; 京夏李
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2009-11-30
Filing date: 2010-05-20
Publication date: 2011-06-16
Also published as: KR101096261B1; US20110128811A1; US8520466B2; KR20110060514A; US8254202B2; US20120294106A1

Abstract

【課題】電流消耗を減少させることができる内部コマンド生成回路を提供する。
【解決手段】本発明の内部コマンド生成回路は、読出しまたは書込み動作のためのコマンドを受信して、所定の周期で発生する複数のパルスを含む第１バーストパルスを生成するバーストパルス発生部と、前記第１バーストパルスをシフトして内部コマンドを生成するパルスシフト部と、を含み、前記内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる。
【選択図】図１

Description

本発明は、内部コマンド生成回路に関するものである。

周知の如く、データ入出力時に、クロックの立ち上がりエッジ及び立ち下がりエッジの両方でそれぞれ同期してデータを入出力できるようにするＤＤＲ（Double Data Rate）は、連続した読出しまたは書込み動作を效果的に行うためにバーストモード（BURST MODE）で動作する。

バーストモードでは、ＢＬ４、ＢＬ８及びＢＬ１６が提供される。ここで、ＢＬ４は、バースト長（Burst Length）が４に設定されて、一つのコマンドによって４ビットのデータが入出力されるモードをいい、ＢＬ８は、バースト長が８に設定されて、一つのコマンドによって８ビットのデータが入出力されるモードをいい、ＢＬ１６は、バースト長が１６に設定されて、一つのコマンドによって１６ビットのデータが入出力されるモードをいう。

ＤＤＲではプリパッチ機能を用いる。一般に、ＤＤＲは、２ビットプリパッチが適用されて２ビットのデータが連続入出力され、ＤＤＲ２は、４ビットプリパッチが適用されて４ビットのデータが連続入出力される。

半導体メモリ装置で読出しまたは書込み動作が行われると、設定されたバーストモードによって発生するパルスの数が決定される内部コマンドが生成される。具体的に、バーストモードがＢＬ４に設定される場合は内部コマンドのパルスは発生せず、バーストモードがＢＬ８に設定される場合は内部コマンドのパルスが１個発生し、バーストモードがＢＬ１６に設定される場合は内部コマンドパルスが３個発生する。

これは、４ビットプリパッチが適用されたＤＤＲ２で、読出しまたは書込み動作を行うために読出しまたは書込みコマンドが入力されると、基本的に４ビットのデータが連続入出力され、内部コマンドのパルスが発生する度に４ビットのデータが連続入出力されるためである。
なお、本出願と関連のある技術が、特許文献１に開示されている。

米国特許第6449674号明細書

本発明は、電流消耗を減少させることができる内部コマンド生成回路を提供する。

このために、本発明は、読出しまたは書込み動作のためのコマンドを受信して、所定の周期で発生する複数のパルスを含む第１バーストパルスを生成するバーストパルス発生部と、該第１バーストパルスをシフトして内部コマンドを生成するパルスシフト部と、を含む内部コマンド生成回路を提供する。

本発明において、前記内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる。

本発明の内部コマンド生成回路によれば、電流消耗を減らすことができる。

本発明の一実施例による内部コマンド生成回路の回路図である。図１に示す第１シフタの回路図である。図１に示す内部コマンド生成回路の動作を説明するためのタイミング図である。本発明の他の実施例による内部コマンド生成回路の回路図である。図４に示す内部コマンド生成回路に含まれたバーストパルス発生部の回路図である。図４に示す内部コマンド生成回路に含まれたパルスシフト部の回路図である。図４に示す内部コマンド生成回路の動作を説明するためのタイミング図である。

以下、添付の図面を参照しつつ、本発明の好適な実施例について説明する。ただし、下記の実施例は、例示的なもので、本発明の思想を制限するためのものではない。

図１は、本発明の一実施例による内部コマンド生成回路の回路図である。

図１に示すように、本実施例による内部コマンド生成回路は、入力信号生成部１０、パルス生成部１１及び内部コマンド生成部１２で構成される。

入力信号生成部１０は、第１バースト信号ＳＢＬ４及びリセット信号ＲＥＳＥＴを受信して論理演算を行う論理部１００と、論理部１００の出力信号及び読出しコマンドＲＤ＿ＣＭＤに応答してノードｎｄ１０を駆動する駆動部１０１と、ノードｎｄ１０の信号をラッチして第１入力信号ＩＮ１として伝達するラッチ部１０２と、クロック信号ＣＬＫがハイレベルである区間で、第２バースト信号ＳＢＬ１６を第２入力信号ＩＮ２として伝達する論理部１０３と、で構成される。ここで、第１バースト信号ＳＢＬ４は、バースト長（Burst Length）が４に設定される場合にハイレベルにイネーブルされる信号であり、第２バースト信号ＳＢＬ１６は、バースト長が１６に設定される場合にハイレベルにイネーブルされる信号である。また、リセット信号ＲＥＳＥＴは、ハイレベルに初期化された信号である。

パルス生成部１１は、第１シフタ１１０、第２シフタ１１１及び第３シフタ１１２で構成される。第１シフタ１１０は、図２に示すように、伝達ゲートＴ１０〜Ｔ１２、ラッチ部１１３〜１１５、インバータＩＶ１１及びＮＡＮＤゲートＮＤ１０で構成されて、ハイレベルの第１入力信号ＩＮ１が入力される場合にローレベルのリセット信号ＲＥＳＥＴを生成し、クロック信号ＣＬＫの一周期区間の間にハイレベルにイネーブルされるパルスを含む第１パルス信号ＹＢＳＴＰ１を生成する。第２シフタ１１１は、ハイレベルの第２入力信号ＩＮ２が入力される場合に、第１パルス信号ＹＢＳＴＰ１をクロック信号ＣＬＫの２周期区間だけシフトして第２パルス信号ＹＢＳＴＰ２として出力する。また、第３シフタ１１２は、ハイレベルの第２入力信号ＩＮ２が入力される場合に、第２パルス信号ＹＢＳＴＰ２をクロック信号ＣＬＫの２周期区間だけシフトして第３パルス信号ＹＢＳＴＰ３として出力する。

内部コマンド生成部１２は、バーストコマンドＢＳＴ＿ＣＭＤの反転信号と第１パルス信号ＹＢＳＴＰ１を受信する論理部１２０と、バーストコマンドＢＳＴ＿ＣＭＤの反転信号と第２パルス信号ＹＢＳＴＰ２を受信する論理部１２１と、バーストコマンドＢＳＴ＿ＣＭＤの反転信号と第３パルス信号ＹＢＳＴＰ３を受信する論理部１２２と、論理部１２０〜１２２の出力信号を受信して第４パルス信号ＹＢＳＴとして出力する論理部１２３と、第４パルス信号ＹＢＳＴとクロック信号ＣＬＫを受信して内部コマンドＩＮＴＣＭＤを生成する論理部１２４と、で構成される。このような構成の内部コマンド生成部１２は、バーストコマンドＢＳＴ＿ＣＭＤがローレベルである状態で、第１〜第３パルス信号ＹＢＳＴＰ１〜３を第４パルス信号ＹＢＳＴとして伝達し、第４パルス信号ＹＢＳＴは、クロック信号ＣＬＫがハイレベルの区間で、内部コマンドＩＮＴＣＭＤとして伝達される。ここで、バーストコマンドＢＳＴ＿ＣＭＤは、読出し動作による内部コマンドＩＮＴＣＭＤの生成動作を中断するために外部から印加されるインタラプト信号である。

このような構成の内部コマンド生成回路の動作を、ＢＬ４、ＢＬ８、ＢＬ１６に区別して説明すると、下記の通りである。

まず、ＢＬ４に設定された場合、すなわち、バースト長が４に設定された場合、第１バースト信号ＳＢＬ４がハイレベルであり、第２バースト信号ＳＢＬ１６はローレベルであるから、入力信号生成部１０は、ローレベルの第１入力信号ＩＮ１及び第２入力信号ＩＮ２を生成する。したがって、パルス生成部１１で生成される第１〜第３パルス信号ＹＢＳＴＰ１〜３はいずれもローレベルを維持するので、内部コマンド生成部１２から出力される内部コマンドＩＮＴＣＭＤはローレベルを維持する。

次に、ＢＬ８の場合、第１バースト信号ＳＢＬ４及び第２バースト信号ＳＢＬ１６は両方ともローレベルであるから、入力信号生成部１０は、ハイレベルの第１入力信号ＩＮ１とローレベルの第２入力信号ＩＮ２を生成する。パルス生成部１１は、読出しコマンドが入力された時点からクロック信号ＣＬＫの１周期半の区間だけ遅れた時点から、クロック信号ＣＬＫの１周期区間のパルス幅を有するパルスを含む第１パルス信号ＹＢＳＴＰ１を生成する。内部コマンド生成部１２は、第１パルス信号ＹＢＳＴＰ１のパルスを内部コマンドＩＮＴＣＭＤとして伝達するので、内部コマンドＩＮＴＣＭＤのパルスは１個発生する。

最後に、ＢＬ１６の場合における動作を図３に基づいてより具体的に説明する。図３に示すように、ＢＬ１６の場合、第１バースト信号ＳＢＬ４はローレベル、第２バースト信号ＳＢＬ１６はハイレベルであるから、ｔ１時点で読出しコマンドＲＤ＿ＣＭＤが入力される場合、入力信号生成部１０は、ハイレベルの第１入力信号ＩＮ１及び第２入力信号ＩＮ２を生成する。第１シフタ１１０は、ハイレベルの第１入力信号ＩＮ１が入力される場合にローレベルのリセット信号ＲＥＳＥＴを生成するので、第１入力信号ＩＮ１は、クロック信号ＣＬＫの１周期区間経過後にローレベルに遷移する。したがって、第１シフタ１１０は、第１入力信号ＩＮ１をクロック信号ＣＬＫに同期してシフトして、ｔ２時点からクロック信号ＣＬＫの１周期区間だけパルス幅を有するパルスを含む第１パルス信号ＹＢＳＴＰ１を生成する。また、第２シフタ１１１は、第１パルス信号ＹＢＳＴＰ１をクロック信号ＣＬＫの２周期区間だけシフトして第２パルス信号ＹＢＳＴＰ２として出力し、第３シフタ１１２は、第２パルス信号ＹＢＳＴＰ２をクロック信号ＣＬＫの２周期区間だけシフトして第３パルス信号ＹＢＳＴＰ３として出力する。したがって、内部コマンド生成部１２で生成される第４パルス信号ＹＢＳＴは、ｔ２、ｔ４及びｔ６時点でクロック信号ＣＬＫの１周期区間だけパルス幅を有するパルスを含み、内部コマンド生成部１２で生成される内部コマンドＩＮＴＣＭＤは、ｔ３、ｔ５及びｔ７時点でクロック信号ＣＬＫの半周期区間だけパルス幅を有するパルスを含む。

以上の内部コマンド生成回路に関する構成及び動作についての説明は、読出し動作時に内部コマンドＩＮＴＣＭＤを生成する回路に限定して説明した。しかし、入力信号生成部１０に入力される読出しコマンドＲＤ＿ＣＭＤを、書込み動作時にハイレベルにイネーブルされる書込みコマンドＷＴ＿ＣＭＤに取り替えることによって、本実施例の内部コマンド生成回路から、書込み動作時に内部コマンドを生成する内部コマンド生成回路を導き出すことは当業者とって自明である。

図４は、本発明の他の実施例による内部コマンド生成回路の回路図である。

図４に示すように、本実施例による内部コマンド生成回路は、バーストパルス発生部２及びパルスシフト部３で構成される。

バーストパルス発生部２は、図５に示すように、読出しコマンドＲＤ＿ＣＭＤ（読出し動作のためのコマンド）及び内部コマンドＩＮＴＲＤ＿ＣＭＤを受信して否定論理和演算を行うＮＯＲゲートＮＲ２０と、ＮＯＲゲートＮＲ２０及びＮＯＲゲートＮＲ２１の出力信号を受信してノードｎｄ２０を駆動する駆動部２０と、パワーアップ区間でノードｎｄ２０を接地電圧ＶＳＳで初期化するＮＭＯＳトランジスタＮ２０と、ノードｎｄ２０の信号をラッチするラッチ部２１（第１ノードの信号をラッチする第１ラッチ部の一例）と、クロック信号ＣＬＫに応答してラッチ部２１の出力信号をバッファリングして出力するインバータＩＶ２０（第１ラッチ部の出力信号をバッファリングして第２ノードに伝達する第１バッファの一例）と、インバータＩＶ２０の出力信号をラッチするラッチ部２２（第２ノードの信号をラッチする第２ラッチ部の一例）と、ラッチ部２２の出力信号と反転クロック信号ＣＬＫＢを受信して否定論理和演算を行うＮＯＲゲートＮＲ２１と、クロック信号ＣＬＫに応答してラッチ部２２の出力信号をバッファリングして出力するインバータＩＶ２１（第２ラッチ部の出力信号をバッファリングして伝達する論理素子の一例）と、パワーアップ区間で第１バーストパルスＢＰ１を接地電圧ＶＳＳで初期化するＮＭＯＳトランジスタＮ２１と、で構成される。このような構成のバーストパルス発生部２は、読出しコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力される時点からクロック信号ＣＬＫの１周期区間だけ経過した時点からクロック信号ＣＬＫの１周期区間だけパルス幅を有するパルスを含む第１バーストパルスＢＰ１を生成する。なお、駆動部２０は、読出しコマンドまたは内部コマンドのパルスが入力される区間からクロック信号の既設定された区間の間にノードｎｄ２０を駆動するものであり、読出しコマンドまたは内部コマンドのパルスが入力される区間でノードｎｄ２０をプルアップ駆動するプルアップ素子と、論理素子としてのインバータＩＶ２１の出力信号に応答してノードｎｄ２０をプルダウン駆動するプルダウン素子と、を含む。

具体的に、読出しコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力されると、駆動部２０は、ノードｎｄ２０をハイレベルに駆動し、ハイレベルに駆動されたノードｎｄ２０の信号は、ローレベルのクロック信号ＣＬＫに応答して駆動されるインバータＩＶ２０、及びハイレベルのクロック信号ＣＬＫＢに応答して駆動されるインバータＩＶ２１を通して第１バーストパルスＢＰ１として伝達される。ハイレベルに駆動されたノードｎｄ２０の信号によってラッチ部２２はローレベルを出力し、ＮＯＲゲートＮＲ２１は、反転クロック信号ＣＬＫＢがローレベルである区間でハイレベルを出力するので、駆動部２０はノードｎｄ２０をローレベルに駆動する。ローレベルに駆動されたノードｎｄ２０の信号はインバータＩＶ２０、ＩＶ２１を通してクロック信号ＣＬＫの１周期区間だけ経過後に第１バーストパルスＢＰ１として伝達される。

パルスシフト部３は、図６に示すように、第１シフト部３０及び第２シフト部３１で構成される。

第１シフト部３０では、第１バーストパルスＢＰ１をクロック信号ＣＬＫに同期してシフトして第２バーストパルスＢＰ２を生成し、バースト終了信号ＢＳＴ＿ＥＮＤのパルスが入力されると第２バーストパルスＢＰ２はディセーブルされるようになっている。

具体的に、第１シフト部３０は、第１バーストパルスＢＰ１とバースト終了信号ＢＳＴ＿ＥＮＤの反転信号を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ３０と、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢに応答してＮＡＮＤゲートＮＤ３０の出力信号をバッファリングして第１バーストパルスＢＰ１として伝達するインバータＩＶ３１と、ＮＡＮＤゲートＮＤ３０の出力信号とクロック信号ＣＬＫを受信して否定論理和演算を行うＮＯＲゲートＮＲ３０と、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢに応答してＮＯＲゲートＮＲ３０の出力信号をバッファリングして第２バーストパルスＢＰ２として出力するインバータＩＶ３２と、で構成される。

このような構成の第１シフト部３０は、バースト終了信号ＢＳＴ＿ＥＮＤがローレベルの状態で第１バーストパルスＢＰ１を反転させ、クロック信号ＣＬＫの半周期区間だけシフトして第２バーストパルスＢＰ２として出力する。ここで、バースト終了信号ＢＳＴ＿ＥＮＤのパルスは、バーストモードがＢＬ４に設定された場合には発生せず、バーストモードがＢＬ８に設定された場合、読出しコマンドＲＤ＿ＣＭＤのパルスが入力される時点からクロック信号ＣＬＫの３周期区間が経過した後に発生し、バーストモードがＢＬ１６に設定された場合、読出しコマンドＲＤ＿ＣＭＤのパルスが入力される時点からクロック信号ＣＬＫの７周期区間が経過した後に発生する。

第２シフト部３１では、第２バーストパルスＢＰ２をクロック信号ＣＬＫに同期してシフトして内部コマンドＩＮＴＲＤ＿ＣＭＤを生成し、バーストコマンドＢＳＴ＿ＣＭＤのパルスが入力されると内部コマンドＩＮＴＲＤ＿ＣＭＤはディセーブルされるようになっている。

具体的に、第２シフト部３１は、第２バーストパルスＢＰ２、読出しコマンドＲＤ＿ＣＭＤ及びバーストコマンドＢＳＴ＿ＣＭＤを受信して否定論理和演算を行うＮＯＲゲートＮＲ３１と、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢに応答してＮＯＲゲートＮＲ３１の出力信号をバッファリングして第３バーストパルスＢＰ３として伝達するインバータＩＶ３３と、第３バーストパルスＢＰ３及びクロック信号ＣＬＫを受信して論理積演算を行って、内部コマンドＩＮＴＲＤ＿ＣＭＤとして出力する論理部３１０と、で構成される。

このような構成の第２シフト部３１は、読出しコマンドＲＤ＿ＣＭＤ及びバーストコマンドＢＳＴ＿ＣＭＤが入力されない状態で第２バーストパルスＢＰ２を反転させて第３バーストパルスＢＰ３として伝達し、クロック信号ＣＬＫがハイレベルの区間で、第３バーストパルスＢＰ３を内部コマンドＩＮＴＲＤ＿ＣＭＤとして出力する。

以上のように、内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる。

このような構成の内部コマンド生成回路の動作を説明すると、下記の通りである。ただし、ここでは、図７を参照してＢＬ１６の場合を取り上げて説明する。

まず、ｔ１０時点で、読出しコマンドＲＤ＿ＣＭＤのパルスが入力されると、駆動部２０は、パワーアップ区間で、ローレベルに初期化されたノードｎｄ２０がハイレベルに駆動する。ノードｎｄ２０がハイレベルに駆動してからクロック信号ＣＬＫの半周期区間だけ経過すると、ラッチ部２２は、ハイレベルの入力信号をラッチしてローレベルの信号を出力するので、ＮＯＲゲートＮＲ２０はハイレベルを出力し、駆動部２０はノードｎｄ２０をローレベルに遷移させる。したがって、第１バーストパルスＢＰ１は、ｔ１１時点でハイレベルに遷移し、ｔ１３時点でローレベルに遷移する。すなわち、第１バーストパルスＢＰ１は、クロック信号ＣＬＫの１周期区間だけパルス幅を有するパルスを含む。

続いて、バースト終了信号ＢＳＴ＿ＥＮＤがローレベルの状態で第１シフト部３０は第１バーストパルスＢＰ１を反転させ、クロック信号ＣＬＫの半周期区間だけシフトして第２バーストパルスＢＰ２として出力する。したがって、第１シフト部３０から出力される第２バーストパルスＢＰ２は、ｔ１２時点でローレベルに遷移し、クロック信号ＣＬＫの１周期区間だけ経過した後にハイレベルに遷移する。

次いで、読出しコマンドＲＤ＿ＣＭＤまたはバーストコマンドＢＳＴ＿ＣＭＤのパルスが入力されない状態で、第２シフト部３１は第２バーストパルスＢＰ２を反転させて第３バーストパルスＢＰ３として伝達し、クロック信号ＣＬＫがハイレベルの区間で第３バーストパルスＢＰ３を内部コマンドＩＮＴＲＤ＿ＣＭＤとして出力する。したがって、第２シフト部３１から出力される内部コマンドＩＮＴＲＤ＿ＣＭＤは、ｔ１３時点でハイレベルに遷移し、クロック信号ＣＬＫの半周期区間だけ経過した後にローレベルに遷移するパルスを含む。

次に、ｔ１３時点で発生した内部コマンドＩＮＴＲＤ＿ＣＭＤのパルスはバーストパルス発生部２に入力されて、ｔ１４時点からｔ１６時点までハイレベルパルス幅を有する第１バーストパルスＢＰ１のパルスを生成し、第１バーストパルスＢＰ１のパルスは、上記の説明のように、ｔ１６時点で発生する内部コマンドＩＮＴＲＤ＿ＣＭＤのパルスを生成する。

同様に、ｔ１６時点で発生する内部コマンドＩＮＴＲＤ＿ＣＭＤのパルスはバーストパルス発生部２に入力されて、ｔ１７時点からｔ１９時点までハイレベルパルス幅を有する第１バーストパルスＢＰ１のパルスを生成し、第１バーストパルスＢＰ１のパルスは、上記の説明のように、ｔ１９時点で発生する内部コマンドＩＮＴＲＤ＿ＣＭＤのパルスを生成する。

続いて、ｔ２０時点でバーストコマンドＢＳＴ＿ＣＭＤのハイレベルパルスが発生すると、第１シフト部３０は、第１バーストパルスＢＰ１から第２バーストパルスＢＰ２を生成しない。すなわち、第１シフト部３０は、第２バーストパルスＢＰ２をローレベルに初期化させる。

本実施例の内部コマンド生成回路は、バーストモード別に動作するシフタ回路を使用せずに、内部コマンドＩＮＴＲＤ＿ＣＭＤをフィードバックして、バーストコマンドＢＳＴ＿ＣＭＤのハイレベルパルスが発生する時点までパルスを発生させる。したがって、本実施例の内部コマンド生成回路は、レイアウト面積が小さく、電流消耗を減らすことができる。

以上の内部コマンド生成回路に関する構成及び動作についての説明は、読出し動作時に内部コマンドＩＮＴＲＤ＿ＣＭＤを生成する回路に限定してなされた。しかし、バーストパルス発生部２及びパルスシフト部３に入力される読出しコマンドＲＤ＿ＣＭＤを書込みコマンドＷＴ＿ＣＭＤ（書込み動作のためのコマンド）に取り替えることによって、本実施例の内部コマンド生成回路から、書込み動作時に内部コマンドＩＮＴＲＤ＿ＣＭＤを生成する内部コマンド生成回路を導き出すことは当業者にとって自明である。

Claims

読出しまたは書込み動作のためのコマンドを受信して、所定の周期で発生する複数のパルスを含む第１バーストパルスを生成するバーストパルス発生部と、
前記第１バーストパルスをシフトして内部コマンドを生成するパルスシフト部と、
を含み
前記内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる、内部コマンド生成回路。
前記バーストパルス発生部は、前記コマンドまたは前記内部コマンドのパルスが入力される区間からクロック信号の既設定された区間の間に第１ノードを駆動する駆動部を含む、請求項１に記載の内部コマンド生成回路。
前記バーストパルス発生部は、
前記第１ノードの信号をラッチする第１ラッチ部と、
前記クロック信号に応答して前記第１ラッチ部の出力信号をバッファリングして第２ノードに伝達する第１バッファと、
前記第２ノードの信号をラッチする第２ラッチ部と、
前記クロック信号に応答して前記第２ラッチ部の出力信号をバッファリングして伝達する論理素子と、
をさらに含む、請求項２に記載の内部コマンド生成回路。
前記駆動部は、
前記コマンドまたは前記内部コマンドのパルスが入力される区間で前記第１ノードをプルアップ駆動するプルアップ素子と、
前記論理素子の出力信号に応答して前記第１ノードをプルダウン駆動するプルダウン素子と、
を含む、請求項３に記載の内部コマンド生成回路。
前記バーストパルス発生部は、前記クロック信号に応答して前記第２ノードの信号をバッファリングして前記第１バーストパルスとして出力する第２バッファをさらに含む、請求項３に記載の内部コマンド生成回路。
前記パルスシフト部は、
前記第１バーストパルスをクロック信号に同期してシフトして第２バーストパルスを生成し、前記バースト終了信号のパルスが入力されると前記第２バーストパルスはディセーブルされる第１シフト部と、
前記第２バーストパルスを前記クロック信号に同期してシフトして前記内部コマンドを生成し、前記バーストコマンドのパルスが入力されると前記内部コマンドはディセーブルされる第２シフト部と、
を含む、請求項１に記載の内部コマンド生成回路。
前記バースト終了信号のパルスは、バーストモードがＢＬ８に設定された場合、前記コマンドが入力される時点から前記クロック信号の３周期区間経過後に発生し、前記バーストモードがＢＬ１６に設定された場合、前記コマンドが入力される時点から前記クロック信号の７周期区間経過後に発生する、請求項６に記載の内部コマンド生成回路。
前記第１シフト部は、
前記第１バーストパルス及び前記バースト終了信号の反転信号を受信して論理演算を行う第１論理素子と、
前記クロック信号に応答して前記第１論理素子の出力信号をバッファリングして前記第１バーストパルスとして伝達する第１バッファと、
前記クロック信号に応答して前記第１論理素子の出力信号をバッファリングする第２論理素子と、
前記クロック信号に応答して前記第２論理素子の出力信号をバッファリングして前記第２バーストパルスとして出力する第２バッファと、
を含む、請求項６に記載の内部コマンド生成回路。
前記バーストコマンドは、前記内部コマンド生成動作を中断するために外部から印加されるインタラプト信号である、請求項６に記載の内部コマンド生成回路。
前記第２シフト部は、
前記第２バーストパルス、前記コマンド及び前記バーストコマンドを受信して論理演算を行う論理素子と、
前記クロック信号に応答して前記論理素子の出力信号をバッファリングして前記第２バーストパルスとして伝達するバッファと、
前記クロック信号に応答して前記論理素子の出力信号をバッファリングする論理部と、
を含む、請求項６に記載の内部コマンド生成回路。