JP2011108692A

JP2011108692A - Method of manufacturing silicon wafer for cmos device

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Publication number: JP2011108692A
Application number: JP2009259275A
Authority: JP
Inventors: Kazuo Tezuka; 和男手塚; Ryosuke Fukaya; 亮介深谷
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2009-11-12
Filing date: 2009-11-12
Publication date: 2011-06-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a silicon wafer for a CMOS device having the optimal characteristics even for a small transistor having a p-MOS transistor and an n-MOS transistor with the same characteristics and equipped with a SiGe film providing a strain characteristic by an optimal stress for the n-MOS transistor and a SiC film providing a strain characteristic by an optimal stress for the p-MOS transistor on the same silicon substrate. <P>SOLUTION: In the method of manufacturing the silicon wafer for the CMOS device, the SiGe film and the SiC film are formed isolated from each other on a surface of the same silicon substrate using a selective epitaxial method or an ion implantation method, whereby an n-MOS device and a p-MOS device required for configuring the CMOS device are manufactured on the same silicon substrate isolated from each other like islands. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、ＣＭＯＳデバイス用シリコンウェハの製造方法に関し、特に、同一シリコン基材上にｎ−ＭＯＳ用歪シリコン（ｎ−ＭＯＳトランジスタ）とｐ−ＭＯＳ用歪シリコン（ｐ−ＭＯＳトランジスタ）とを一緒に製造する方法に関する。 The present invention relates to a method for manufacturing a silicon wafer for CMOS devices, and in particular, strained silicon for n-MOS (n-MOS transistor) and strained silicon for p-MOS (p-MOS transistor) are combined on the same silicon substrate. It relates to a manufacturing method.

近年、半導体デバイスの微細化が進められると共に、デバイスの動作速度の高速化、高集積化や、薄膜化の要求がますます高まっている。その際に、基材（例えば、シリコン基材）上に各種の薄膜を形成するが、このような種々の成膜工程、例えばＣＭＯＳデバイス製造工程においては、その下地となるシリコン基材表面に自然酸化膜（ＳｉＯ_２膜）が存在する場合、デバイス特性が悪化するため、成膜前に自然酸化膜等を除去し、活性状態の基材表面とし、その上に所望の薄膜を堆積させ、ＣＭＯＳデバイス用シリコンウェハを製造することが必要である。 In recent years, with the progress of miniaturization of semiconductor devices, there has been an increasing demand for higher device operation speed, higher integration, and thinner films. At that time, various thin films are formed on a base material (for example, a silicon base material). In such various film formation processes, for example, a CMOS device manufacturing process, the surface of the silicon base material that is the base is naturally formed. When an oxide film (SiO ₂ film) is present, device characteristics deteriorate, so the natural oxide film and the like are removed before film formation to form an active substrate surface, and a desired thin film is deposited on the surface of the CMOS. It is necessary to produce silicon wafers for devices.

また、従来、ＣＭＯＳデバイスにおいて、歪シリコンデバイス用ＳｉＧｅ膜の形成された歪シリコンウェハでは、電子と正孔の両方に最適な移動度をもたらす歪を与えることができず、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとの特性のそろったＣＭＯＳデバイスを構成することが困難であった。最適なＣＭＯＳデバイスを構成する方法としては、それぞれのトランジスタに最適な歪を別個に与えるローカル歪による歪トランジスタの作製方法がある。しかし、このローカル歪トランジスタの作製方法では、それぞれのデバイスに最適なプロセスを用いるために、長く複雑なデバイス作製プロセスを必要としていた。また、応力膜を用いた歪シリコンデバイスでは、トランジスタのサイズが小さくなると、応力が必要なチャネル部分に充分な応力が掛らず、トランジスタの性能の向上が見込まれない欠点があった。 Conventionally, in a CMOS device, a strained silicon wafer on which a SiGe film for a strained silicon device is formed cannot give a strain that provides optimum mobility for both electrons and holes. -It was difficult to construct a CMOS device having the same characteristics as MOS transistors. As a method for constructing an optimum CMOS device, there is a method for producing a strained transistor by local strain which separately gives optimum strain to each transistor. However, this method of manufacturing a local strained transistor requires a long and complicated device manufacturing process in order to use an optimum process for each device. Further, in the strained silicon device using the stress film, when the size of the transistor is reduced, a sufficient stress is not applied to the channel portion where the stress is required, and the improvement of the transistor performance is not expected.

ＣＭＯＳデバイスを作製する場合、上記したように、ほぼ同じ特性のｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとが必要になるが、従来技術の上記歪シリコン技術を用いた場合、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとの特性をあわせるのが難しく、より複雑なローカル歪技術を用いてもトランジスタのサイズが小さくなると効果が小さくなるという欠点を有していた。 When manufacturing a CMOS device, as described above, an n-MOS transistor and a p-MOS transistor having substantially the same characteristics are required. However, when the conventional strained silicon technique is used, an n-MOS transistor and a p-MOS transistor are used. -It is difficult to match the characteristics with the MOS transistor, and even if a more complicated local distortion technique is used, the effect is reduced when the transistor size is reduced.

ＣＭＯＳデバイスを作製する場合、従来は、一枚の同一シリコン基材の表面にＳｉＧｅ膜及びＳｉＣ膜を同じように製造することができなかった。そのため、例えば、図１２に示すように、Ｓｉ基板１２０１上にＳｉＯ_２膜（ＢＯＸ酸化膜）１２０２、その上に活性シリコン膜１２０３（実際にデバイスを作製する部分）を作製して、通常のＳＯＩ基板とし、このＳＯＩ基板上に応力用ＳｉＮ膜１２０４、スペーサ絶縁膜１２０５及びゲート電極１２０６を作製している。ここで、従来技術の場合、応力用ＳｉＮ膜１２０４の膨張応力で活性シリコン膜１２０３に応力をかける。また、スペーサ絶縁膜１２０５は、ゲートＬＤＤ構造作製のスペーサであり、例えば、ＳｉＯ_２又はＳｉＮからなり、ゲート電極１２０６は、例えば、ポリシリコン、シリサイド又は高融点金属からなる。 In the case of manufacturing a CMOS device, conventionally, a SiGe film and a SiC film could not be manufactured in the same manner on the surface of one sheet of the same silicon substrate. Therefore, for example, as shown in FIG. 12, a SiO ₂ film (BOX oxide film) 1202 is formed on a Si substrate 1201, and an active silicon film 1203 (portion for actually manufacturing a device) is formed on the SiO ₂ film (BOX oxide film) 1202. As a substrate, a stress SiN film 1204, a spacer insulating film 1205, and a gate electrode 1206 are formed on this SOI substrate. Here, in the case of the prior art, the active silicon film 1203 is stressed by the expansion stress of the stress SiN film 1204. The spacer insulating film 1205 is a spacer for forming a gate LDD structure, and is made of, for example, SiO ₂ or SiN. The gate electrode 1206 is made of, for example, polysilicon, silicide, or a refractory metal.

さらに、ＳｉＧｅ層及びＳｉＣ層を用いる半導体装置として、半導体基板と、半導体基板上に形成される積層体であるゲート構造と、半導体基板の表面内に形成される電極領域と、この電極領域の直下部に形成される低比誘電率層とを備えている半導体装置が知られている（例えば、特許文献１参照）。この場合、電極領域はｐ型ＳｉＧｅ層であり、低比誘電率層はＳｉＣ層であって、ＳｉＧｅ層の直下部にＳｉＣ層が形成されている。 Further, as a semiconductor device using a SiGe layer and a SiC layer, a semiconductor substrate, a gate structure which is a stacked body formed on the semiconductor substrate, an electrode region formed in the surface of the semiconductor substrate, and a position immediately below the electrode region 2. Description of the Related Art A semiconductor device including a low relative dielectric constant layer formed on a part is known (for example, see Patent Document 1). In this case, the electrode region is a p-type SiGe layer, the low relative dielectric constant layer is a SiC layer, and a SiC layer is formed immediately below the SiGe layer.

ＣＭＯＳデバイス作製の前処理としての上記自然酸化膜の除去には、従来、フッ酸等を使用する湿式処理や、１０００℃程度の高温による水素アニール処理が用いられていた。しかし、この湿式処理では、微細なホールの底部まで液が浸透し難いこと及びウェハ表面に好ましくないフッ素が残留すること等の問題があった。そのため、近年の処理温度の低温化と半導体デバイスの微細化に伴って、乾式処理による自然酸化膜除去の要求がある。 Conventionally, wet processing using hydrofluoric acid or the like, and hydrogen annealing at a high temperature of about 1000 ° C. have been used to remove the natural oxide film as a pretreatment for manufacturing a CMOS device. However, in this wet processing, there are problems such that the liquid hardly penetrates to the bottom of fine holes and undesirable fluorine remains on the wafer surface. Therefore, with the recent reduction in processing temperature and miniaturization of semiconductor devices, there is a demand for removing a natural oxide film by dry processing.

このような低温での乾式処理による自然酸化膜除去方法の一つとして、少なくとも水素原子を含むガスを高周波放電させ、プラズマを発生させて生成した少なくとも水素を含むラジカルと三フッ化窒素ガス（ＮＦ_３ガス）との混合物から生成したフッ化アンモニウムをエッチングガスとして用いたドライエッチング方法が知られている（例えば、特許文献２及び３参照）。このドライエッチング方法では、前記エッチングガスと基板表面の自然酸化膜とを反応せしめることで基板表面にケイフッ化アンモニウム（（ＮＨ_４）_２ＳｉＦ_６）等の反応生成物を生じせしめ、この反応生成物を所定の温度に加熱して分解、蒸発させて除去することにより、酸化膜のない清浄な基板表面を得ている。 As one of the methods for removing a natural oxide film by dry treatment at such a low temperature, a radical containing at least hydrogen and a nitrogen trifluoride gas (NF) produced by generating a plasma by high-frequency discharge of a gas containing at least hydrogen atoms. A dry etching method using ammonium fluoride produced from a mixture of ₃ gas) as an etching gas is known (for example, see Patent Documents 2 and 3). In this dry etching method, a reaction product such as ammonium fluorosilicate ((NH ₄ ) ₂ SiF ₆ ) is generated on the substrate surface by reacting the etching gas with a natural oxide film on the substrate surface. Is heated to a predetermined temperature, decomposed, evaporated and removed to obtain a clean substrate surface without an oxide film.

特許文献３の場合、自然酸化物を除去するために要する温度は１２０〜１５０℃であり、自然酸化物の除去処理に要する時間は３０分強である。しかし、自然酸化膜を除去処理した基材を取り出すために、室温まで冷却する必要があり、その待機時間を入れると、時間がかかり過ぎるという問題がある。 In the case of Patent Document 3, the temperature required for removing the natural oxide is 120 to 150 ° C., and the time required for the removal process of the natural oxide is just over 30 minutes. However, in order to take out the base material from which the natural oxide film has been removed, it is necessary to cool to room temperature, and if the waiting time is included, there is a problem that it takes too much time.

特開２００９−２６９７２号公報JP 2009-26972 A 特開２００３−１３３２８４号公報JP 2003-133284 A 特開２００６−２２９０８５号公報JP 2006-229085 A

本発明の課題は、上述の従来技術の問題点を解決することにあり、ＣＭＯＳデバイスを作製する場合において、同じ特性のｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとを有し、ｎ−ＭＯＳトランジスタに最適な応力による歪特性をもたらすＳｉＧｅ膜と、ｐ−ＭＯＳトランジスタに最適な応力による歪特性をもたらすＳｉＣ膜とを同一シリコン基材上に備えた、小さいサイズのトランジスタに対しても、最適な特性を持つＣＭＯＳデバイス用のシリコンウェハの製造方法を提供することにある。 An object of the present invention is to solve the above-mentioned problems of the prior art, and in the case of manufacturing a CMOS device, the n-MOS transistor has an n-MOS transistor and a p-MOS transistor having the same characteristics. Optimal characteristics even for small size transistors with SiGe film that provides optimal stress-induced strain characteristics and SiC film that provides optimal stress-related strain characteristics for p-MOS transistors on the same silicon substrate A method of manufacturing a silicon wafer for a CMOS device having

本発明のＣＭＯＳデバイス用シリコンウェハの製造方法は、同一シリコン基材の表面に、選択エピタキシャル法又はイオン注入法を用い、ＳｉＧｅ膜及びＳｉＣ膜を分離して形成し、ＣＭＯＳデバイスを構成するために必要なｎ−ＭＯＳデバイス、及びｐ−ＭＯＳデバイスを同一シリコン基材上に島状に製造することを特徴とする。 The method for manufacturing a silicon wafer for a CMOS device of the present invention is to form a CMOS device by forming a SiGe film and a SiC film separately on the surface of the same silicon substrate by using a selective epitaxial method or an ion implantation method. Necessary n-MOS devices and p-MOS devices are manufactured in an island shape on the same silicon substrate.

前記シリコン基材が、シリコン基板又はＳＯＩ基板であることを特徴とする。 The silicon substrate is a silicon substrate or an SOI substrate.

前記ＳｉＧｅ膜及びＳｉＣ膜に関し、最初にＳｉＧｅ膜を形成し、次いでＳｉＣ膜を形成するか、又は最初にＳｉＣ膜を形成し、次いでＳｉＧｅ膜を形成することを特徴とする。 The SiGe film and the SiC film are characterized in that the SiGe film is first formed and then the SiC film is formed, or the SiC film is formed first and then the SiGe film is formed.

本発明のシリコンウェハの製造方法は、隣接するシリコン基材同士の間隔を２ｍｍ乃至５ｍｍに設定して配置された複数のシリコン基材の表面上の自然酸化膜をフッ化水素又はフッ化アンモニウムと反応させる第１の工程と、前記反応によって生じた反応生成物を２００℃以上、５３０℃以下で加熱・蒸発させて除去する第２の工程とを有するドライエッチング工程を実施してシリコン基材表面の自然酸化膜を除去し、同一シリコン基材の表面に、選択エピタキシャル法又はイオン注入法を用い、ＳｉＧｅ膜及びＳｉＣ膜を分離して形成し、ＣＭＯＳデバイスを構成するために必要なｎ−ＭＯＳデバイス、及びｐ−ＭＯＳデバイスを同一シリコン基材上に島状に製造することを特徴とする。 In the method for producing a silicon wafer of the present invention, a natural oxide film on the surface of a plurality of silicon base materials arranged with an interval between adjacent silicon base materials set to 2 mm to 5 mm is converted into hydrogen fluoride or ammonium fluoride. The silicon substrate surface is subjected to a dry etching process including a first process for reaction and a second process for removing the reaction product generated by the reaction by heating and evaporation at 200 ° C. or higher and 530 ° C. or lower. N-MOS required to construct a CMOS device by removing the natural oxide film and forming the SiGe film and the SiC film separately on the surface of the same silicon substrate using the selective epitaxial method or the ion implantation method. A device and a p-MOS device are manufactured in an island shape on the same silicon substrate.

前記隣接するシリコン基材同士の間隔が２ｍｍ未満であると、作業が困難であり、５ｍｍを超えると、自然酸化膜の除去が困難になる。また、前記反応生成物の加熱・蒸発温度が２００℃未満であると、反応生成物の蒸発が困難であり、反応生成物が残留しやすいという問題があり、５３０℃を超えると、現在の装置構成上好ましくない。 If the distance between the adjacent silicon substrates is less than 2 mm, the operation is difficult, and if it exceeds 5 mm, it is difficult to remove the natural oxide film. Further, when the heating / evaporation temperature of the reaction product is less than 200 ° C., there is a problem that the reaction product is difficult to evaporate and the reaction product tends to remain. It is not preferable in terms of configuration.

前記第２の工程における圧力を大気圧に設定することを特徴とし、また、前記ドライエッチング工程を、表面から自然酸化膜を除去したシリコン基材表面上にさらに成膜する次工程を実施する成膜装置内で実施することを特徴とする。これにより、シリコンウェハの製造工程がコンパクトになる。 The pressure in the second step is set to atmospheric pressure, and the dry etching step is a step of further forming a film on the surface of the silicon substrate from which the natural oxide film has been removed. It is implemented in a membrane device. Thereby, the manufacturing process of a silicon wafer becomes compact.

本発明によれば、同一のシリコン基材上のｎ−ＭＯＳトランジスタ作製部にＳｉＧｅ膜を、また、ｐ−ＭＯＳトランジスタ作製部にＳｉＣ膜をそれぞれ分離して選択的エピタキシャル成長することによって、最適な歪特性をもつｎ−ＭＯＳトランジスタと最適な歪特性を持つｐ−ＭＯＳトランジスタとを島状に製造できるので、ＣＭＯＳデバイスとして最適な動作をするデバイスの作製が可能となるという効果を奏する。 According to the present invention, the optimum strain is obtained by selectively epitaxially growing the SiGe film on the n-MOS transistor fabrication part and the SiC film on the p-MOS transistor fabrication part on the same silicon substrate. Since an n-MOS transistor having characteristics and a p-MOS transistor having optimum distortion characteristics can be manufactured in an island shape, it is possible to produce a device that operates optimally as a CMOS device.

本発明のＣＭＯＳデバイス用シリコンウェハを製造する前処理として使用できる自然酸化膜の除去方法に用いるドライエッチング装置の一構成例を示す模式的断面図。The typical sectional view showing the example of 1 composition of the dry etching apparatus used for the removal method of the natural oxide film which can be used as pre-processing which manufactures the silicon wafer for CMOS devices of the present invention. 図１に示したドライエッチング装置によりエッチング処理した後のウェハを加熱処理して反応生成物を蒸発せしめる縦型炉（高温炉）の一構成例を示す模式的断面図。FIG. 2 is a schematic cross-sectional view showing a configuration example of a vertical furnace (high-temperature furnace) in which a wafer after being etched by the dry etching apparatus shown in FIG. 1 is heated to evaporate a reaction product. ウェハを載置するウェハボートの一構成例を示す模式的断面図であり、（ａ）は従来のウェハボートの模式的断面図、（ｂ）は本発明における前処理で用いることができるウェハボートの模式的断面図。It is typical sectional drawing which shows one structural example of the wafer boat which mounts a wafer, (a) is typical sectional drawing of the conventional wafer boat, (b) is a wafer boat which can be used by the pre-processing in this invention. FIG. 図１に示すドライエッチング装置及び図２に示す高温炉を用いて自然酸化膜の除去を実施するプロセスを説明するためのフローチャートであり、（ａ）はドライエッチング装置での処理、（ｂ）は高温炉での処理。FIG. 3 is a flowchart for explaining a process of removing a natural oxide film using the dry etching apparatus shown in FIG. 1 and the high temperature furnace shown in FIG. 2, (a) is a process in the dry etching apparatus, and (b) is a flowchart. Processing in a high temperature furnace. 本発明のＣＭＯＳデバイス用シリコンウェハを製造する際のＳｉＧｅ膜成長装置の一構成例を示す模式的断面図。The typical sectional view showing the example of 1 composition of the SiGe film growth device at the time of manufacturing the silicon wafer for CMOS devices of the present invention. 本発明のＣＭＯＳデバイス用シリコンウェハを製造する際のＳｉＧｅ膜成長装置とその前処理としての自然酸化膜除去装置とを組み合わせた場合の一構成例を示す模式的断面図。The typical sectional view showing one example of composition at the time of combining the SiGe film growth device at the time of manufacturing the silicon wafer for CMOS devices of the present invention, and the natural oxide film removal device as the pretreatment. 本発明の実施の形態１のプロセスにおけるＳｉＧｅ膜成長装置での処理を説明するためのフローチャート。The flowchart for demonstrating the process in the SiGe film growth apparatus in the process of Embodiment 1 of this invention. 本発明の実施の形態１における選択エピタキシャル法によるＳｉＧｅ膜及びＳｉＣ膜の成長プロセスを説明するための工程図。FIG. 5 is a process diagram for explaining a growth process of a SiGe film and a SiC film by a selective epitaxial method in the first embodiment of the present invention. 本発明の実施の形態２のプロセスにおける自然酸化物除去処理及びＳｉＧｅ膜成長装置での処理を説明するためのフローチャート。The flowchart for demonstrating the natural oxide removal process in the process of Embodiment 2 of this invention, and the process in a SiGe film growth apparatus. 本発明の実施の形態２における選択エピタキシャル法によるＳｉＧｅ膜及びＳｉＣ膜の成長プロセスを説明するための工程図。Process drawing for demonstrating the growth process of the SiGe film | membrane and SiC film | membrane by the selective epitaxial method in Embodiment 2 of this invention. 本明の実施の形態３におけるイオン注入法によるＧｅイオン注入及びＣイオン注入プロセスを説明するための工程図。Process drawing for demonstrating the Ge ion implantation by the ion implantation method and C ion implantation process in Embodiment 3 of this invention. 従来技術によるＣＭＯＳ用シリコンウェハ。Conventional silicon wafer for CMOS.

まず、本発明に従ってＣＭＯＳデバイス用シリコンウェハを製造する際に、その前処理として実施する自然酸化膜の除去方法について説明し、次いでＣＭＯＳ用シリコンウェハの製造方法について説明する。 First, when manufacturing a silicon wafer for a CMOS device according to the present invention, a method for removing a natural oxide film as a pretreatment will be described, and then a method for manufacturing a silicon wafer for CMOS will be described.

図１は、本発明に従ってＣＭＯＳデバイス用シリコンウェハを製造する際に、その前処理として実施することができる自然酸化膜の除去方法に用いるドライエッチング装置１の一構成例を示す模式的断面図である。ドライエッチング装置１は、例えば、５０枚程度のバッチ単位でシリコン基材１０１の自然酸化膜の除去処理を行うものであり、エッチング室１０２と、エッチング室内へ導入される反応ガス（Ｎ_２、ＮＨ_３）を励起して活性種（ラジカル）を発生させるためのマイクロ波励起機構１０３と、エッチング室と連結されているロードロック室１０４と、ロードロック室と連結されているクリーンブース１０５とで構成されている。エッチング室１０２内には、図面上では、処理されるシリコン基材１０１を所定の間隔で載置してある石英製ウェハボート１０６（図３（ｂ）参照）が、ロードロック室１０４から搬送され、配置されている状態が示されている。エッチング室１０２の外周には、ヒータ１０７等の加熱手段が設けられ、また、このエッチング室には、エッチング室内を排気できるように真空ポンプ１０８が取り付けられている。ロードロック室１０４には、室内を排気するための真空ポンプ１０９が取り付けられている。クリーンブース１０５内には、ウェハカセット１１０が載置され、このウェハカセットをロボット１１１によりクリーンブース１０５とロードロック室１０４との間を搬送できるように構成されている。 FIG. 1 is a schematic cross-sectional view showing a configuration example of a dry etching apparatus 1 used for a method of removing a natural oxide film that can be performed as a pretreatment when manufacturing a silicon wafer for a CMOS device according to the present invention. is there. The dry etching apparatus 1 performs, for example, a removal process of a natural oxide film of the silicon substrate 101 in batch units of about 50 sheets, and includes an etching chamber 102 and a reaction gas (N ₂ , NH introduced into the etching chamber). ₃ ) A microwave excitation mechanism 103 for exciting active species (radicals) by exciting them, a load lock chamber 104 connected to the etching chamber, and a clean booth 105 connected to the load lock chamber. Has been. In the etching chamber 102, a quartz wafer boat 106 (see FIG. 3B) on which the silicon substrate 101 to be processed is placed at a predetermined interval is transferred from the load lock chamber 104 in the drawing. The state of being arranged is shown. A heating means such as a heater 107 is provided on the outer periphery of the etching chamber 102, and a vacuum pump 108 is attached to the etching chamber so that the etching chamber can be evacuated. A vacuum pump 109 for evacuating the room is attached to the load lock chamber 104. A wafer cassette 110 is placed in the clean booth 105, and the wafer cassette can be transferred between the clean booth 105 and the load lock chamber 104 by a robot 111.

図２は、図１に示したドライエッチング装置１によりエッチング処理した後のウェハを加熱処理して揮発性反応生成物を蒸発せしめる縦型炉（高温炉）の一構成例を示す模式的断面図である。この縦型炉２は、例えば、チャンバ２０１と、チャンバに連結されているロードロック室２０２と、ロードロック室と連結されているクリーンブース２０３とで構成されている。チャンバ２０１内には、図面上では、処理されるシリコン基材２０４を所定の間隔で載置してある石英製ウェハボート２０５（図３（ｂ））が、ロードロック室２０２から搬送され、配置されている状態が示されている。チャンバ２０１の外周には、ヒータ２０６等の加熱手段が設けられ、また、チャンバ２０１には、チャンバ内を排気できるように真空ポンプ２０７が取り付けられている。ロードロック室２０２には、室内を排気するための真空ポンプ２０８が取り付けられている。クリーンブース２０３内には、ウェハカセット２０９が載置され、このウェハカセットをロボット２１０によりクリーンブース２０３とロードロック室２０２との間を搬送できるように構成されている。 FIG. 2 is a schematic cross-sectional view showing a configuration example of a vertical furnace (high temperature furnace) that heats the wafer after being etched by the dry etching apparatus 1 shown in FIG. 1 and evaporates volatile reaction products. It is. The vertical furnace 2 includes, for example, a chamber 201, a load lock chamber 202 connected to the chamber, and a clean booth 203 connected to the load lock chamber. In the chamber 201, a quartz wafer boat 205 (FIG. 3B) on which silicon substrates 204 to be processed are placed at a predetermined interval is transported from the load lock chamber 202 and arranged in the drawing. The state is shown. A heating unit such as a heater 206 is provided on the outer periphery of the chamber 201, and a vacuum pump 207 is attached to the chamber 201 so that the inside of the chamber can be evacuated. A vacuum pump 208 for exhausting the room is attached to the load lock chamber 202. A wafer cassette 209 is placed in the clean booth 203, and the wafer cassette can be transferred between the clean booth 203 and the load lock chamber 202 by the robot 210.

上記したように、ドライエッチング装置１と縦型炉２とを別々に示して説明したが、これらを組み合わせて一つの自然酸化膜除去装置としてもよいことは勿論である。 As described above, the dry etching apparatus 1 and the vertical furnace 2 are separately shown and described, but it is needless to say that these may be combined into one natural oxide film removing apparatus.

図３はシリコン基材の載置されている石英製ウェハボートの一構成例を示す模式的断面図であり、（ａ）は従来のウェハボートを示し、（ｂ）は本発明で用いるウェハボートを示す。図３（ａ）において、３０１はシリコン基材、３０２はウェハボートであり、隣接するシリコン基材同士の間隔は、５ｍｍを超えているが、図３（ｂ）において、３０３はシリコン基材、３０４はウェハボートであり、隣接するシリコン基材同士の間隔は２ｍｍ乃至５ｍｍの範囲で等間隔に設定されていることが好ましい。 FIG. 3 is a schematic cross-sectional view showing an example of the structure of a quartz wafer boat on which a silicon base material is placed. (A) shows a conventional wafer boat, and (b) shows a wafer boat used in the present invention. Indicates. In FIG. 3 (a), 301 is a silicon substrate, 302 is a wafer boat, and the interval between adjacent silicon substrates exceeds 5 mm. In FIG. 3 (b), 303 is a silicon substrate, 304 is a wafer boat, and the interval between adjacent silicon substrates is preferably set at an equal interval in the range of 2 mm to 5 mm.

以下、図３（ｂ）に示すウェハボート３０４を用い、図１に示すドライエッチング装置１及び図２に示す縦型炉２を用いて自然酸化膜除去を実施するプロセスについて、エッチング装置での処理を示すフローチャート（図４（ａ））及び高温炉での処理を示すフローチャート（図４（ｂ））を参照して説明する。 Hereinafter, with respect to the process of removing the natural oxide film using the dry etching apparatus 1 shown in FIG. 1 and the vertical furnace 2 shown in FIG. 2 using the wafer boat 304 shown in FIG. Will be described with reference to a flow chart (FIG. 4 (a)) and a flow chart (FIG. 4 (b)) showing processing in a high temperature furnace.

例えば、図４（ａ）に示すように、まず、図１に示すドライエッチング装置１のクリーンブース１０５内に載置されているウェハカセット１１０をロボット１１１によりロードロック室１０４へ移送し、ここでシリコン基材１０１をウェハカセット１１０から石英製ウェハボート１０６（図３（ｂ）のウェハボート３０４）に移し、ロードロック室１０４内を所定の圧力（例えば、２００〜４００Ｐａ）まで排気する。次いで、ウェハボート１０６をエッチング室１０２内に移送した後、反応ガス（例えば、窒素ガス、アンモニアガス等）を導入する際に、マイクロ波励起機構１０３によりマイクロ波を印加（５〜１０分間、また、１〜２ｋＷ、好ましくは１．８ｋＷ投入）し、励起して生成したＨラジカルをエッチング室１０２内へ導入し、温度２５〜５０℃で反応（エッチング）を行う。この反応ガスの導入量は、一般に４０００〜６０００ｓｃｃｍであればよい。また、反応ガスとしての三フッ化窒素（ＮＦ_３）ガスは、マイクロ波励起機構１０３を介さずに直接エッチング室１０２内へ導入する（一般に、３０００〜４０００ｓｃｃｍ）。また、反応ガスとしてのアンモニアガス：窒素ガス：三フッ化窒素ガスの混合比は、一般には１〜３：５〜７：２〜４、好ましくは２：６：３であって、その合計流量が１３〜１５リットル／分、好ましくは１４．４リットル／分であれば良い。このような条件下で所定の時間（２〜５分）エッチングする。 For example, as shown in FIG. 4A, first, the wafer cassette 110 placed in the clean booth 105 of the dry etching apparatus 1 shown in FIG. 1 is transferred to the load lock chamber 104 by the robot 111, where The silicon substrate 101 is transferred from the wafer cassette 110 to the quartz wafer boat 106 (wafer boat 304 in FIG. 3B), and the load lock chamber 104 is evacuated to a predetermined pressure (for example, 200 to 400 Pa). Next, after transferring the wafer boat 106 into the etching chamber 102, when introducing a reaction gas (for example, nitrogen gas, ammonia gas, etc.), a microwave is applied by the microwave excitation mechanism 103 (for 5 to 10 minutes, or 1 to 2 kW, preferably 1.8 kW), and the excited H radicals are introduced into the etching chamber 102 and reacted (etched) at a temperature of 25 to 50 ° C. The amount of reaction gas introduced may generally be 4000 to 6000 sccm. Further, nitrogen trifluoride (NF ₃ ) gas as a reaction gas is directly introduced into the etching chamber 102 without passing through the microwave excitation mechanism 103 (generally 3000 to 4000 sccm). Moreover, the mixing ratio of ammonia gas: nitrogen gas: nitrogen trifluoride gas as a reaction gas is generally 1-3: 5-7: 2-4, preferably 2: 6: 3, and its total flow rate Is 13 to 15 liters / minute, preferably 14.4 liters / minute. Etching is performed for a predetermined time (2 to 5 minutes) under such conditions.

上記エッチングプロセスにおいては、アンモニアガスと窒素ガスとの混合ガスを励起して得られる水素ラジカルと三フッ化窒素ガスとの反応により、エッチング室１０２内でフッ化アンモニウムを生成せしめ、このフッ化アンモニウムとシリコン基材１０１上の自然酸化膜との反応により、ケイフッ化アンモニウムを形成せしめる。これは、以下の反応式で示される。 In the etching process, ammonium fluoride is generated in the etching chamber 102 by reaction of hydrogen radicals obtained by exciting a mixed gas of ammonia gas and nitrogen gas and nitrogen trifluoride gas. And a natural oxide film on the silicon substrate 101 are formed to form ammonium silicofluoride. This is shown by the following reaction formula.

［化１］
ＮＨ_３ → ＮＨ_２＋Ｈ^＊
Ｈ^＊＋ＮＦ_３ → ＮＨ_４Ｆ
ＳｉＯ_２＋ＮＨ_４Ｆ → Ｈ_２Ｏ＋（ＮＨ_４）_２ＳｉＦ_６ [Chemical 1]
NH ₃ → NH ₂ + H ^*
H ^* + NF ₃ → NH ₄ F
SiO ₂ + NH ₄ F → H ₂ O + (NH ₄ ) ₂ SiF ₆

エッチングの終了後、反応ガスの導入及びマイクロ波の印加を停止し、エッチング室１０２の排気を行う。ヒータ１０７に通電してシリコン基材１０１を２００℃に加熱する。その後、ヒータ１０７への通電を停止し、エッチング室１０２中のウェハボート１０６をロードロック室１０４内へ移送し、このボートからシリコン基材１０１をウェハカセット１１０に移す。 After the etching is completed, the introduction of the reaction gas and the application of the microwave are stopped, and the etching chamber 102 is exhausted. The heater 107 is energized to heat the silicon substrate 101 to 200 ° C. Thereafter, energization of the heater 107 is stopped, the wafer boat 106 in the etching chamber 102 is transferred into the load lock chamber 104, and the silicon substrate 101 is transferred from this boat to the wafer cassette 110.

次いで、図４（ｂ）に示すように、上記したようにして得られたケイフッ化アンモニウムが表面に形成されたシリコン基材が載置されている図１に示すウェハカセット１１０（図２に示すウェハカセット２０９）を、図２に示す縦型炉２のクリーンブース２０３からロボット２１０によりロードロック室２０２内へ移送し、ここでシリコン基材２０４をウェハカセット２０９からウェハボート２０５（図３（ｂ）のウェハボート３０４）に移し、このウェハボートを、所定の温度及び圧力（例えば、２００℃を超える温度及び大気圧程度の圧力）に保持されているチャンバ（高温炉）２０１内に移送した後、チャンバ内を排気し、３０分間保持し、ケイフッ化アンモニウムを蒸発させる。次いで、チャンバ内に窒素ガス等のパージガスを流しながら、チャンバ２０１内をベントした後、チャンバ内のウェハボート２０５をロードロック室２０２内に移送し、このボートからシリコン基材２０４をウェハカセット２０９に移し、このカセットをクリーンブース２０３内へ移送して自然酸化膜の除去プロセスを終了する。この全工程の処理時間は、従来よりも短かった。 Next, as shown in FIG. 4B, the wafer cassette 110 shown in FIG. 1 (shown in FIG. 2) on which the silicon base material on which the ammonium silicofluoride obtained as described above is placed is mounted. The wafer cassette 209) is transferred from the clean booth 203 of the vertical furnace 2 shown in FIG. 2 into the load lock chamber 202 by the robot 210. Here, the silicon substrate 204 is transferred from the wafer cassette 209 to the wafer boat 205 (FIG. 3B). ) Wafer boat 304), and this wafer boat is transferred into a chamber (high temperature furnace) 201 maintained at a predetermined temperature and pressure (for example, a temperature exceeding 200 ° C. and a pressure of about atmospheric pressure). The chamber is evacuated and held for 30 minutes to evaporate ammonium silicofluoride. Next, while purging a purge gas such as nitrogen gas in the chamber, the chamber 201 is vented, and then the wafer boat 205 in the chamber is transferred into the load lock chamber 202, and the silicon substrate 204 is transferred from the boat to the wafer cassette 209. Then, the cassette is transferred into the clean booth 203 to complete the process of removing the natural oxide film. The processing time of all the processes was shorter than before.

上記のようにして自然酸化膜を除去したシリコン基材を用いてＣＭＯＳデバイス用シリコンウェハを製造するために、まず、図５に示すＳｉＧｅ膜成長装置により、基材表面にＳｉＧｅ膜を形成する。図５にその一構成例の模式的断面図を示すＳｉＧｅ膜成長装置５は、５０枚程度のバッチ単位でシリコン基材表面にＳｉＧｅ膜の形成を行うものであり、内部にシリコン基材５０１を設置できるようになっており、かつ反応ガス（例えば、Ｈ_２、ＳｉＨ_４、ＧｅＨ_４ガス等）を導入できるように構成されているＳｉＧｅ成膜室５０２と、この成膜室と連結されているロードロック室５０３と、このロードロック室と連結されているクリーンブース５０４とで構成されている。成膜室５０２には、図面上では、処理されるシリコン基材５０１を所定の間隔で載置してあるウェハボート５０５が、ロードロック室５０３から搬送され、設置されている状態が示されている。成膜室５０２の外周には、ヒータ５０６等の加熱手段が設けられ、また、この成膜室には、室内を排気するための真空ポンプ５０７が取り付けられている。ロードロック室５０３には、室内を排気するための真空ポンプ５０８が取り付けられている。クリーンブース５０４内には、ウェハカセット５０９が設置された状態が示され、このウェハカセットをロボット５１０によりクリーンブース５０４とロードロック室５０３との間を搬送できるように構成されている。 In order to manufacture a silicon wafer for a CMOS device using the silicon substrate from which the natural oxide film has been removed as described above, first, an SiGe film is formed on the substrate surface by the SiGe film growth apparatus shown in FIG. FIG. 5 shows a schematic cross-sectional view of one configuration example of the SiGe film growth apparatus 5 that forms SiGe films on the surface of a silicon substrate in batch units of about 50 sheets. A SiGe film formation chamber 502 that can be installed and configured to be able to introduce a reactive gas (for example, H ₂ , SiH ₄ , GeH ₄ gas, etc.) is connected to this film formation chamber. The load lock chamber 503 and a clean booth 504 connected to the load lock chamber are configured. In the drawing, the film forming chamber 502 is shown in a state where a wafer boat 505 on which silicon substrates 501 to be processed are placed at predetermined intervals is transferred from the load lock chamber 503 and installed. Yes. A heating unit such as a heater 506 is provided on the outer periphery of the film formation chamber 502, and a vacuum pump 507 for exhausting the chamber is attached to the film formation chamber. A vacuum pump 508 for exhausting the room is attached to the load lock chamber 503. A state where a wafer cassette 509 is installed is shown in the clean booth 504, and the wafer cassette can be transferred between the clean booth 504 and the load lock chamber 503 by the robot 510.

図６は、上記した図１に示す自然酸化膜除去装置（エッチング室１０２）と図５に示すＳｉＧｅ膜成長装置５とを組み合わせた場合の一構成例を示す模式的断面図である。この自然酸化膜除去装置及びＳｉＧｅ膜成長装置については、上記図１及び図５と同じであるので、説明を省略する。なお、同じ構成要素に対しては同じ参照番号を付してある。 FIG. 6 is a schematic cross-sectional view showing a configuration example in the case where the natural oxide film removing apparatus (etching chamber 102) shown in FIG. 1 is combined with the SiGe film growing apparatus 5 shown in FIG. The natural oxide film removing apparatus and the SiGe film growing apparatus are the same as those shown in FIGS. 1 and 5 and will not be described. In addition, the same reference number is attached | subjected to the same component.

実施の形態１：
本実施の形態では、高速デバイス用としてＳＯＩ（silicon on insulator）基板を用い、その上にＳｉＧｅ膜／ＳｉＣ膜を成長せしめたＣＭＯＳデバイス用シリコンウェハの製造方法について、ＳｉＧｅ膜成長装置での処理を示すフローチャート（図７）及びＳｉＧｅ膜及びＳｉＣ膜の成長プロセスを説明するための工程図（図８（ａ）〜（ｐ））を参照して説明する。 Embodiment 1:
In this embodiment, a silicon wafer manufacturing method for a CMOS device in which an SOI (silicon on insulator) substrate is used for a high-speed device and a SiGe film / SiC film is grown thereon is processed by a SiGe film growth apparatus. This will be described with reference to the flowchart shown in FIG. 7 and the process diagrams (FIGS. 8A to 8P) for explaining the growth process of the SiGe film and the SiC film.

図７に示すように、まず、図５に示すＳｉＧｅ膜成長装置５のクリーンブース５０４内に載置されているウェハカセット５０９をロボット５１０によりロードロック室５０３へ移送し、ここでシリコン基材５０１をウェハカセット５０９から石英製ウェハボート５０５に移し、ロードロック室内を所定の圧力（例えば、１０〜１０^−２Ｐａ）まで排気する。次いで、ウェハボート５０５をＳｉＧｅ成膜室（ＳｉＧｅ成長室）５０２内に移送した後、ヒータ５０６に通電してシリコン基材５０１を例えば４５０℃に加熱し、反応ガス（例えば、Ｈ_２、ＳｉＨ_４、ＧｅＨ_４等）を導入しＳｉＧｅ膜の成長を行う。この反応ガスの導入量は、一般に１００〜２０００ｓｃｃｍであればよい。また、反応ガスとしての例えば、Ｈ_２：ＳｉＨ_４：ＧｅＨ_４ガスの混合比は、一般には、１０〜１０００：１〜１０：１〜１０、好ましくは２０：１：１であって、その合計流量が０．１〜２リットル／分、好ましくは０．５リットル／分であれば良い。このような条件下で所定の時間（１０〜１２０分）成膜する。 As shown in FIG. 7, first, the wafer cassette 509 placed in the clean booth 504 of the SiGe film growth apparatus 5 shown in FIG. 5 is transferred to the load lock chamber 503 by the robot 510, where the silicon substrate 501 is transferred. Is transferred from the wafer cassette 509 to the quartz wafer boat 505, and the load lock chamber is evacuated to a predetermined pressure (for example, 10 to 10 ⁻² Pa). Next, after the wafer boat 505 is transferred into the SiGe film formation chamber (SiGe growth chamber) 502, the heater 506 is energized to heat the silicon substrate 501 to 450 ° C., for example, and reaction gases (for example, H ₂ , SiH _4). , GeH _4, etc.) is introduced to grow a SiGe film. The amount of reaction gas introduced may generally be 100 to 2000 sccm. The mixing ratio of, for example, H ₂ : SiH ₄ : GeH ₄ gas as the reaction gas is generally 10 to 1000: 1 to 10: 1 to 10, preferably 20: 1: 1, and the total The flow rate may be 0.1-2 liters / minute, preferably 0.5 liters / minute. Film formation is performed under such conditions for a predetermined time (10 to 120 minutes).

次いで、ヒータへの通電を停止すると共に、反応ガスの導入を停止し、ＳｉＧｅ成膜室５０２内を排気した後、ウェハボート５０５をロードロック室５０３に移送し、ＳｉＧｅ成膜されたシリコン基材５０１をウェハボート５０５からウェハカセット５０９へ移す。その後、以下述べるように、ＳｉＧｅ膜及びＳｉＣ膜の成長を行う。 Next, the energization of the heater is stopped, the introduction of the reaction gas is stopped, the SiGe film formation chamber 502 is exhausted, the wafer boat 505 is transferred to the load lock chamber 503, and the silicon substrate on which the SiGe film is formed. 501 is transferred from the wafer boat 505 to the wafer cassette 509. Thereafter, as described below, the SiGe film and the SiC film are grown.

例えば図８の工程図に示すように、まず、ＳＯＩ基板８０１を準備する（図８（ａ））。このＳＯＩ基板８０１は、シリコン基板８０２と表面のシリコン層８０４との間にＳｉＯ_２膜（ＢＯＸ酸化膜）８０３が挿入された構造の基板である。本実施の形態では、シリコン基板８０２上に１００〜１０００ｎｍ程度のＢＯＸ酸化膜８０３及び１０〜１００ｎｍ程度のシリコン層８０４を備えたＳＯＩ８０１基板を用いる。 For example, as shown in the process diagram of FIG. 8, first, an SOI substrate 801 is prepared (FIG. 8A). This SOI substrate 801 is a substrate having a structure in which a SiO ₂ film (BOX oxide film) 803 is inserted between a silicon substrate 802 and a surface silicon layer 804. In this embodiment mode, an SOI 801 substrate including a BOX oxide film 803 with a thickness of about 100 to 1000 nm and a silicon layer 804 with a thickness of about 10 to 100 nm is used over a silicon substrate 802.

このＳＯＩ基板８０１上に、ＳｉＧｅ選択成長時のマスクとなるシリコン酸化膜８０５を厚さ１００〜１０００ｎｍ程度で形成した（図８（ｂ））後、この酸化膜８０５に対して、ｎ−ＭＯＳトランジスタ（ｎ−チャネルトランジスタ）作製領域８０６の部分の酸化膜を取り除くパターンニングを行い、この作製領域８０６のみにシリコンが露出し、残りの部分がマスク酸化膜８０５ａで覆われた状態とする（図８（（ｃ））。 A silicon oxide film 805 serving as a mask at the time of SiGe selective growth is formed on the SOI substrate 801 with a thickness of about 100 to 1000 nm (FIG. 8B), and then an n-MOS transistor is formed on the oxide film 805. (N-channel transistor) Patterning is performed to remove the oxide film in the manufacturing region 806, and silicon is exposed only in the manufacturing region 806, and the remaining portion is covered with the mask oxide film 805a (FIG. 8). ((C)).

この状態で、酸化膜８０５が除去されてシリコンが露出した作製領域８０６の表面上に、ＣＶＤ法により、Ｓｉ原子含有ガス（例えば、ＳｉＨ_４ガス又はＳｉ_２Ｈ_６ガス等）、Ｇｅ原子含有ガス（例えば、ＧｅＨ_４ガス等）、及びハロゲンガス（例えば、Ｃｌ_２ガス等）を用い、成長温度４５０〜６５０℃程度で選択的エピタキシャル成長を実施し、膜厚１０〜１００ｎｍ程度のＳｉＧｅ膜８０６ａを成長せしめる（図８（ｄ））。成長温度が４５０℃未満であると膜の成長が起こらず、６５０℃を超えるとマスク酸化膜８０５ａ上にも膜の成長が起こり、ポリシリコンが生じてしまう。この選択的エピタキシャル成長はハロゲンを用いる方法でも用いない方法でもいずれでも良い。この選択的エピタキシャル成長の場合、Ｓｉに対するＧｅの濃度は作製するｎ−ＭＯＳトランジスタに必要とされる特性に依存するが、通常５〜８０％程度、好ましくは１０％〜５０％程度であれば、所望の特性が得られる。 In this state, a Si atom-containing gas (for example, SiH ₄ gas or Si ₂ H ₆ gas) or a Ge atom-containing gas is formed on the surface of the manufacturing region 806 from which the oxide film 805 is removed and silicon is exposed by a CVD method. (e.g., GeH ₄ gas, etc.) and halogen gas (e.g., Cl ₂ gas, etc.) used to implement the selective epitaxial growth at a growth temperature of 450 to 650 degree ° C., the growth of the SiGe film 806a having a thickness of about 10~100nm (Fig. 8 (d)). If the growth temperature is lower than 450 ° C., the film does not grow. If the growth temperature exceeds 650 ° C., the film also grows on the mask oxide film 805a and polysilicon is generated. This selective epitaxial growth may be either a method using halogen or a method not using it. In the case of this selective epitaxial growth, the concentration of Ge with respect to Si depends on the characteristics required for the n-MOS transistor to be produced, but is usually about 5 to 80%, preferably about 10% to 50%. The following characteristics can be obtained.

この状態で一旦マスク酸化膜８０５ａを除去し（図８（ｅ））、次いでＳｉＣ選択的エピタキシャル成長用のマスクとなる酸化膜（ＳｉＯ_２膜）８０７を１００〜１０００ｎｍ程度の厚さで形成した（図８（ｆ））後、この酸化膜８０７に対して、ｐ−ＭＯＳトランジスタ（ｐ−チャネルトランジスタ）作製領域８０８の酸化膜を取り除くパターンニングを行い、この作製領域８０８のみにシリコンが露出し、残りの部分がマスク酸化膜８０７ａで覆われている状態とする（図８（ｇ））。 In this state, the mask oxide film 805a is once removed (FIG. 8E), and then an oxide film (SiO ₂ film) 807 serving as a mask for SiC selective epitaxial growth is formed to a thickness of about 100 to 1000 nm (FIG. 8). 8 (f)), patterning is performed on the oxide film 807 to remove the oxide film in the p-MOS transistor (p-channel transistor) manufacturing region 808, and silicon is exposed only in the manufacturing region 808, and the rest Is covered with the mask oxide film 807a (FIG. 8G).

この状態で、酸化膜８０７が除去されてシリコンが露出した作製領域８０８の表面上に、ＣＶＤ法により、Ｓｉ原子含有ガス（例えば、ＳｉＨ_４ガス又はＳｉ_２Ｈ_６ガス）、Ｃ原子含有ガス（例えば、ＣＨ_３ＳｉＨ_５ガス又はＣ_３Ｈ_８ガス）、及びハロゲンガス（例えば、Ｃｌ_２ガス）を用い、成長温度５００〜７００℃程度で選択的エピタキシャル成長を実施し、膜厚１０〜１００ｎｍ程度のＳｉＣ膜８０８ａを成長せしめる（図８（ｈ））。成長温度が５００℃未満であると膜の成長が起こらず、７００℃を超えるとマスク酸化膜８０７ａ上にも膜の成長が起こり、ポリシリコンが生じてしまう。この選択的エピタキシャル成長の場合、Ｓｉに対するＣの濃度は作製するｐ−ＭＯＳトランジスタに必要とされる特性に依存するが、通常０．５〜３％程度、好ましくは１〜２％程度であれば、所望の特性が得られる。０．５％未満であると所望の特性が得られず、また、３％を超えると歪みが大きくなり過ぎ、膜の成長中に歪みに耐えられなくなり、結晶が割れてしまう。 In this state, a Si atom-containing gas (for example, SiH ₄ gas or Si ₂ H ₆ gas), a C atom-containing gas (for example, SiH ₄ gas or Si ₂ H ₆ gas) is formed on the surface of the manufacturing region 808 where the oxide film 807 is removed and silicon is exposed. For example, selective epitaxial growth is performed at a growth temperature of about 500 to 700 ° C. using CH ₃ SiH ₅ gas or C ₃ H ₈ gas) and a halogen gas (for example, Cl ₂ gas), and the film thickness is about 10 to 100 nm. An SiC film 808a is grown (FIG. 8H). If the growth temperature is less than 500 ° C., the film does not grow. If the growth temperature exceeds 700 ° C., the film also grows on the mask oxide film 807a and polysilicon is generated. In the case of this selective epitaxial growth, the concentration of C relative to Si depends on the characteristics required for the p-MOS transistor to be produced, but is usually about 0.5 to 3%, preferably about 1 to 2%. Desired properties are obtained. If it is less than 0.5%, desired characteristics cannot be obtained, and if it exceeds 3%, the distortion becomes too large, and the film cannot withstand the distortion during the growth of the film, and the crystal is broken.

この状態で一旦マスク酸化膜８０７ａを除去する（図８（ｉ））。 In this state, the mask oxide film 807a is once removed (FIG. 8 (i)).

上記例では、最初にＳｉＧｅ膜８０６ａを作製し、次いでＳｉＣ膜８０８ａを作製したが、この順番は逆であっても良い。 In the above example, the SiGe film 806a is first manufactured and then the SiC film 808a is manufactured. However, this order may be reversed.

次いで、ＳＯＩ基板８０１の表面全体に、この基板表層のシリコン層８０４の所定の領域を除去する際のマスクとして、窒化膜（ＳｉＮ膜）８０９を１００〜１０００ｎｍ程度で形成した（図８（ｊ））後、ＳｉＧｅ膜８０６ａ及びＳｉＣ膜８０８ａが形成されている領域に対抗する表面上の窒化膜８０９ａを残すように窒化膜８０９をパターンニングする（図８（ｋ））。このシリコン層の除去は、ＣＭＯＳデバイス特性の改善のためである。この状態で、シリコン層８０４の選択的エッチングを行い、シリコン基板８０２上のＢＯＸ酸化膜８０３の上に、シリコン層８０４ａ上に形成されたＳｉＧｅ形成部分（ｎ−ＭＯＳトランジスタ作製領域８０６ａ）とシリコン層８０４ａ上に形成されたＳｉＣ形成部分（ｐ−ＭＯＳトランジスタ作製領域８０８ａ）とが島状に離間して配置されるようにする（図８（ｌ））。次いで、窒化膜８０９ａを除去した（図８（ｍ））後、各島が埋まる程度のシリコン酸化膜８１０を、例えば２００〜２０００ｎｍ程度の厚さで形成する（図８（ｎ））。このシリコン酸化膜形成方法は、例えばＨＤＰ−ＣＶＤ法で行うことができる。 Next, a nitride film (SiN film) 809 having a thickness of about 100 to 1000 nm is formed on the entire surface of the SOI substrate 801 as a mask for removing a predetermined region of the silicon layer 804 on the surface of the substrate (FIG. 8J). After that, the nitride film 809 is patterned so as to leave a nitride film 809a on the surface facing the region where the SiGe film 806a and the SiC film 808a are formed (FIG. 8K). This removal of the silicon layer is to improve the CMOS device characteristics. In this state, the silicon layer 804 is selectively etched to form a SiGe formation portion (n-MOS transistor fabrication region 806a) and a silicon layer formed on the silicon layer 804a on the BOX oxide film 803 on the silicon substrate 802. The SiC forming portion (p-MOS transistor manufacturing region 808a) formed on 804a is arranged so as to be spaced apart in an island shape (FIG. 8L). Next, after removing the nitride film 809a (FIG. 8 (m)), a silicon oxide film 810 that fills each island is formed with a thickness of, for example, about 200 to 2000 nm (FIG. 8 (n)). This silicon oxide film forming method can be performed by, for example, the HDP-CVD method.

シリコン酸化膜８１０の形成後、ＣＭＰ処理を行い、それぞれの島の頭が出るレベルまでシリコン酸化膜８１０を研磨・除去する（図８（ｏ））。ここでは、ＳｉＧｅ膜８０６ａ部分とＳｉＣ膜８０８ａ部分とがシリコン酸化膜８１０ａによって分離された形に見える。ＳｉＧｅ膜８０６ａ部分とＳｉＣ膜８０８ａ部分とが同じ一つの基板上に島状に形成されている。 After the formation of the silicon oxide film 810, a CMP process is performed, and the silicon oxide film 810 is polished and removed to a level where the head of each island comes out (FIG. 8 (o)). Here, it appears that the SiGe film 806a portion and the SiC film 808a portion are separated by the silicon oxide film 810a. The SiGe film 806a portion and the SiC film 808a portion are formed in an island shape on the same substrate.

次いで、シリコンの選択成長を行う。ＳｉＧｅ膜８０６ａ部分とＳｉＣ膜８０８ａ部分との表面上に、アクティブシリコン層８１１を炉内圧力１０〜０．１Ｐａ、成長温度４５０〜６００℃、水素流量１００〜１０００ｓｃｃｍ、シラン流量１０〜２００ｓｃｃｍ、成長時間１０〜１２０分の条件で選択成長により形成する（図８（ｐ））。このシリコン層８１１の厚さはトランジスタに求められる特性に依存するが、通常、１０〜１００ｎｍ程度の範囲であれば所望の特性が得られる。 Next, selective growth of silicon is performed. On the surface of the SiGe film 806a portion and the SiC film 808a portion, the active silicon layer 811 is subjected to a furnace pressure of 10 to 0.1 Pa, a growth temperature of 450 to 600 ° C., a hydrogen flow rate of 100 to 1000 sccm, a silane flow rate of 10 to 200 sccm, and a growth time. They are formed by selective growth under conditions of 10 to 120 minutes (FIG. 8 (p)). The thickness of the silicon layer 811 depends on characteristics required for the transistor, but usually desired characteristics can be obtained in the range of about 10 to 100 nm.

その後、５００〜８００℃で熱処理を実施し、ＳｉＧｅ膜８０６ａ内とＳｉＣ膜８０８ａ内の歪を緩和させ、各膜の上に形成したシリコン層８１１に歪応力を発生させる。ＳｉＧｅ膜及びその上のシリコンがｎ−ＭＯＳトランジスタ作製部位となり、ＳｉＣ膜及びその上のシリコンがｐ−ＭＯＳトランジスタ作製部位となる。かくして得られたシリコンウェハは、それぞれのＭＯＳトランジスタに最適なキャリア移動度を得られる点から、ＣＭＯＳデバイス用として有用であることが確認できた。 After that, heat treatment is performed at 500 to 800 ° C., the strain in the SiGe film 806a and the SiC film 808a is relaxed, and strain stress is generated in the silicon layer 811 formed on each film. The SiGe film and silicon thereon are n-MOS transistor fabrication sites, and the SiC film and silicon thereon are p-MOS transistor fabrication sites. The silicon wafer thus obtained was confirmed to be useful for a CMOS device from the viewpoint of obtaining the optimum carrier mobility for each MOS transistor.

なお、上記ＳｉＧｅ膜及びＳｉＣ膜に関し、ＳｉＧｅ膜の場合は、Ｇｅ原子径がＳｉ原子径より大きいため、シリコン層上に成長して２層となったときに歪みが生じて、引っ張り方向に応力がかかり、電子のスピードが速くなるので、ｎ−チャネルトランジスタとして適しており、また、ＳｉＣの場合は、Ｃ原子径はＳｉ原子径より小さいため、シリコン層上に成長して２層となったときに縮こまる方向（圧縮方向）の応力が掛かり、応力を外側に分散させ、ホールのスピードが速くなるので、ホールをチャネルとするのに良く、ｐ−チャネルトランジスタとして適している。 Regarding the SiGe film and the SiC film, since the Ge atom diameter is larger than the Si atom diameter in the case of the SiGe film, distortion occurs when the layer grows on the silicon layer to form two layers, and stress is applied in the tensile direction. This increases the speed of electrons and is suitable as an n-channel transistor. In the case of SiC, since the C atom diameter is smaller than the Si atom diameter, it grows on the silicon layer to become two layers. A stress in the direction of compression (compression direction) is sometimes applied, and the stress is dispersed to the outside and the hole speed is increased. Therefore, the hole is good for a channel, and is suitable as a p-channel transistor.

実施の形態２：
本実施の形態では、ＳＯＩ基板の代わりに通常のシリコン基板を用いて実施の形態１と同様に、ＳｉＧｅ膜／ＳｉＣ膜が形成されたＣＭＯＳデバイス用シリコンウェハを製造する方法について、ＳｉＧｅ膜の成長プロセスのフローチャート及びＳｉＧｅ膜及びＳｉＣ膜の成長プロセスの工程図をそれぞれ示す図９及び図１０（ａ）〜（ｌ）を参照して説明する。 Embodiment 2:
In the present embodiment, as in the first embodiment, using a normal silicon substrate instead of an SOI substrate, a method for manufacturing a silicon wafer for a CMOS device on which a SiGe film / SiC film is formed is described. The process will be described with reference to FIG. 9 and FIGS. 10A to 10L showing process flowcharts and process diagrams of the growth process of the SiGe film and the SiC film, respectively.

例えば、図９に示すように、図４（ａ）の場合と同様に、まず、図１に示すドライエッチング装置１のクリーンブース１０５内に載置されているウェハカセット１１０をロボット１１１によりロードロック室１０４へ移送し、ここでシリコン基材１０１をウェハカセット１１０からウェハボート１０６（図３（ｂ）のウェハボート３０４）に移し、ロードロック室１０４内を所定の圧力まで排気する。次いで、ウェハボート１０６をエッチング室１０２内に移送した後、反応ガス（例えば、窒素ガス、アンモニアガス等）をエッチング室１０２内へ導入する際に、マイクロ波励起機構１０３によりマイクロ波を印加（５〜１０分間、また、１〜２ｋＷ、好ましくは１．８ｋＷ投入）して、励起して生成したＨラジカルをエッチング室１０２内へ導入し、圧力２００〜４００Ｐａ、温度２５〜５０℃で反応（エッチング）を行う。この反応ガスの導入量は、一般に４０００〜６０００ｓｃｃｍであればよい。また、反応ガスとしての三フッ化窒素ガスは、マイクロ波励起機構１０３を介さずに直接エッチング室１０２内へ導入する（一般に、３０００〜４０００ｓｃｃｍ）。また、反応ガスとしてのアンモニアガス：窒素ガス：三フッ化窒素ガスの混合比は、一般には、１〜３：５〜７：２〜４、好ましくは２：６：３であって、その合計流量が１３〜１５リットル／分、好ましくは１４．４リットル／分であれば良い。このような条件下で所定の時間（２〜５分）エッチングする。 For example, as shown in FIG. 9, as in the case of FIG. 4A, first, the wafer cassette 110 placed in the clean booth 105 of the dry etching apparatus 1 shown in FIG. The silicon substrate 101 is transferred from the wafer cassette 110 to the wafer boat 106 (wafer boat 304 in FIG. 3B), and the load lock chamber 104 is evacuated to a predetermined pressure. Next, after transferring the wafer boat 106 into the etching chamber 102, microwaves are applied by the microwave excitation mechanism 103 when a reactive gas (for example, nitrogen gas, ammonia gas, etc.) is introduced into the etching chamber 102 (5 For 10 minutes, and 1 to 2 kW, preferably 1.8 kW), and the excited H radicals are introduced into the etching chamber 102 and reacted at a pressure of 200 to 400 Pa and a temperature of 25 to 50 ° C. (etching). )I do. The amount of reaction gas introduced may generally be 4000 to 6000 sccm. Further, nitrogen trifluoride gas as a reaction gas is directly introduced into the etching chamber 102 without passing through the microwave excitation mechanism 103 (generally 3000 to 4000 sccm). Moreover, the mixing ratio of ammonia gas: nitrogen gas: nitrogen trifluoride gas as a reaction gas is generally 1-3: 5-7: 2-4, preferably 2: 6: 3, and the total thereof The flow rate is 13 to 15 liters / minute, preferably 14.4 liters / minute. Etching is performed for a predetermined time (2 to 5 minutes) under such conditions.

上記エッチングプロセスにおいては、アンモニアガスと窒素ガスとの混合ガスを励起して得られる水素ラジカルと三フッ化窒素ガスとの反応により、エッチング室１０２内でフッ化アンモニウムを生成せしめ、このフッ化アンモニウムとシリコン基材１０１上の自然酸化膜との反応により、ケイフッ化アンモニウムを形成せしめる。これは、上記の反応式で示される。 In the etching process, ammonium fluoride is generated in the etching chamber 102 by reaction of hydrogen radicals obtained by exciting a mixed gas of ammonia gas and nitrogen gas and nitrogen trifluoride gas. And a natural oxide film on the silicon substrate 101 are formed to form ammonium silicofluoride. This is shown in the above reaction equation.

エッチングの終了後、反応ガスの導入及びマイクロ波の印加を停止し、エッチング室１０２の排気を行う。その後、ヒータ１０７に通電してシリコン基材１０１を２００℃程度に加熱しても良い。通電した場合は、ヒータ１０７への通電を停止した後、エッチング室１０２中のウェハボート１０６をロードロック室１０４内へ移送し、次いでこのボートを図５に示すＳｉＧｅ成膜室５０２に移送する。 After the etching is completed, the introduction of the reaction gas and the application of the microwave are stopped, and the etching chamber 102 is exhausted. Thereafter, the silicon substrate 101 may be heated to about 200 ° C. by energizing the heater 107. When energized, the energization of the heater 107 is stopped, the wafer boat 106 in the etching chamber 102 is transferred into the load lock chamber 104, and then this boat is transferred to the SiGe film forming chamber 502 shown in FIG.

ウェハボートを成膜室５０２内に移送した後、ヒータ５０６に通電してシリコン基材５０１を例えば５００℃に加熱し、反応ガス（例えば、Ｈ_２、ＳｉＨ_４、ＧｅＨ_４等）を導入し、ＳｉＧｅ膜の成長を行う。この反応ガスの導入量、混合比及び合計流量は、上記した通りであればよい。 After the wafer boat is transferred into the film formation chamber 502, the heater 506 is energized to heat the silicon substrate 501 to, for example, 500 ° C., and a reactive gas (eg, H ₂ , SiH ₄ , GeH _4, etc.) is introduced, A SiGe film is grown. The introduction amount of the reaction gas, the mixing ratio, and the total flow rate may be as described above.

次いで、ヒータ５０６への通電を停止すると共に、反応ガスの導入を停止し、ＳｉＧｅ成膜室５０２内を排気する。その後、ウェハボート５０５をロードロック室５０３に移送し、ＳｉＧｅ成膜されたシリコン基材５０１をウェハボート５０５からウェハカセット５０９へ移す。 Next, energization of the heater 506 is stopped, introduction of the reaction gas is stopped, and the inside of the SiGe film formation chamber 502 is exhausted. Thereafter, the wafer boat 505 is transferred to the load lock chamber 503, and the silicon substrate 501 on which the SiGe film is formed is transferred from the wafer boat 505 to the wafer cassette 509.

以下、ＳｉＧｅ膜／ＳｉＣ膜を成長せしめたＣＭＯＳデバイス用シリコンウェハの製造方法について、ＳｉＧｅ膜及びＳｉＣ膜の成長プロセスの工程図を示す図１０（ａ）〜（ｌ）を参照して説明する。 Hereinafter, a method for manufacturing a silicon wafer for a CMOS device on which a SiGe film / SiC film is grown will be described with reference to FIGS. 10A to 10L showing process diagrams of a growth process of the SiGe film and the SiC film.

まず、シリコン基板１００１を準備する（図１０（ａ））。このシリコン基板１００１上に、ＳｉＧｅ選択成長時のマスクとなるシリコン酸化膜１００２を厚さ１００〜１０００ｎｍ程度で形成した（図１０（ｂ））後、この酸化膜１００２に対して、ｎ−ＭＯＳトランジスタ（ｎ−チャネルトランジスタ）作製領域１００３の酸化膜を取り除くパターンニングを行い、この作製領域１００３のみにシリコンが露出し、残りの部分がマスク酸化膜１００２ａで覆われた状態とする（図１０（（ｃ））。 First, a silicon substrate 1001 is prepared (FIG. 10A). A silicon oxide film 1002 serving as a mask for SiGe selective growth is formed on the silicon substrate 1001 with a thickness of about 100 to 1000 nm (FIG. 10B), and an n-MOS transistor is formed on the oxide film 1002. (N-channel transistor) Patterning is performed to remove the oxide film in the manufacturing region 1003, and silicon is exposed only in the manufacturing region 1003, and the remaining portion is covered with the mask oxide film 1002a (FIG. 10 (( c)).

この状態で、シリコン酸化膜１００２が除去されてシリコンが露出した作製領域１００３の表面上に、ＣＶＤ法により、Ｓｉ原子含有ガス（例えば、ＳｉＨ_４ガス又はＳｉ_２Ｈ_６ガス等）、Ｇｅ原子含有ガス（例えば、ＧｅＨ_４ガス等）、及びハロゲンガス（Ｃｌ_２ガス等）を用い、成長温度４５０〜６５０℃程度で選択的エピタキシャル成長を実施し、膜厚１０〜１００ｎｍ程度のＳｉＧｅ膜１００３ａを成長せしめる（図１０（ｄ））。成膜温度が４５０℃未満であると膜の成長が起こらず、６５０℃を超えるとマスク酸化膜１００２ａ上にも膜の成長が起こり、ポリシリコンが生じてしまう。この選択的エピタキシャル成長はハロゲンを用いる方法でも用いない方法でもいずれでも良い。この選択的エピタキシャル成長の場合、Ｓｉに対するＧｅの濃度は上記した通りであれば、所望の特性が得られる。 In this state, a Si atom-containing gas (for example, SiH ₄ gas or Si ₂ H ₆ gas) or Ge atom-containing material is formed on the surface of the manufacturing region 1003 where the silicon oxide film 1002 is removed and silicon is exposed by CVD. Using a gas (for example, GeH ₄ gas) and a halogen gas (Cl ₂ gas, etc.), selective epitaxial growth is performed at a growth temperature of about 450 to 650 ° C. to grow a SiGe film 1003a having a thickness of about 10 to 100 nm. (FIG. 10 (d)). If the film formation temperature is lower than 450 ° C., no film growth occurs. If the film formation temperature exceeds 650 ° C., film growth also occurs on the mask oxide film 1002a, resulting in polysilicon. This selective epitaxial growth may be either a method using halogen or a method not using it. In this selective epitaxial growth, if the concentration of Ge with respect to Si is as described above, desired characteristics can be obtained.

この状態で一旦マスク酸化膜１００２ａを除去し（図１０（ｅ））、次いでＳｉＣ選択成長用のマスク酸化膜（ＳｉＯ_２膜）１００４を１００〜１０００ｎｍ程度の厚さで形成した（図１０（ｆ））後、この酸化膜１００４に対して、ｐ−ＭＯＳトランジスタ（ｐ−チャネルトランジスタ）作製領域１００５の酸化膜を取り除くパターンニングを行い、この作製領域１００５のみにシリコンが露出し、残りの部分がマスク酸化膜１００４ａで覆われた状態とする（図１０（ｇ））。 In this state, the mask oxide film 1002a is temporarily removed (FIG. 10E), and then a mask oxide film (SiO ₂ film) 1004 for SiC selective growth is formed to a thickness of about 100 to 1000 nm (FIG. 10F). )) Thereafter, the oxide film 1004 is patterned to remove the oxide film in the p-MOS transistor (p-channel transistor) fabrication region 1005, and silicon is exposed only in the fabrication region 1005, and the remaining portion is exposed. The state is covered with the mask oxide film 1004a (FIG. 10G).

この状態で、酸化膜１００４が除去されてシリコンが露出した作製領域１００５の表面上に、ＣＶＤ法により、Ｓｉ原子含有ガス（例えば、ＳｉＨ_４ガス又はＳｉ_２Ｈ_６ガス等）、Ｃ原子含有ガス（例えば、ＣＨ_３ＳｉＨ_５ガス又はＣ_３Ｈ_８ガス等）、及びハロゲンガス（例えば、Ｃｌ_２ガス等）を用い、成長温度５００〜７００℃程度で選択的エピタキシャル成長を実施し、膜厚１０〜１００ｎｍ程度のＳｉＣ膜１００５ａを成長せしめる（図１０（ｈ））。成長温度が５００℃未満であると膜の成長が起こらず、７００℃を超えるとマスク酸化膜１００４ａ上にも膜の成長が起こり、ポリシリコンが生じてしまう。この選択的エピタキシャル成長の場合、Ｓｉに対するＣの濃度は上記した通りであれば、所望の特性が得られる。 In this state, a Si atom-containing gas (for example, SiH ₄ gas or Si ₂ H ₆ gas) or a C atom-containing gas is formed on the surface of the manufacturing region 1005 where the oxide film 1004 is removed and silicon is exposed by a CVD method. _(e.g., CH 3 SiH ₅ gas or _C 3 _{H 8} gas), and a halogen gas (e.g., Cl ₂ gas, etc.) used to implement the selective epitaxial growth at a growth temperature of 500 to 700 degree ° C., thickness 10 An SiC film 1005a of about 100 nm is grown (FIG. 10H). If the growth temperature is less than 500 ° C., the film does not grow. If the growth temperature exceeds 700 ° C., the film also grows on the mask oxide film 1004a and polysilicon is generated. In this selective epitaxial growth, if the concentration of C relative to Si is as described above, desired characteristics can be obtained.

この状態で一旦マスク酸化膜１００４ａを除去し、シリコン基板１００１上のＳｉＧｅ形成部分（ｎ−ＭＯＳトランジスタ作製部分１００３ａ）とＳｉＣ形成部分（ｐ−ＭＯＳトランジスタ作製部分１００５ａ）とが島状に離間して配置されるようにする（図１０（ｉ））。 In this state, the mask oxide film 1004a is once removed, and the SiGe formation part (n-MOS transistor production part 1003a) and the SiC formation part (p-MOS transistor production part 1005a) on the silicon substrate 1001 are separated in an island shape. It arrange | positions (FIG.10 (i)).

上記例では、最初にＳｉＧｅ膜１００３ａを作製し、次いでＳｉＣ膜１００５ａを作製したが、この順番は逆であっても良い。 In the above example, the SiGe film 1003a is first produced and then the SiC film 1005a is produced, but this order may be reversed.

次いで、シリコン基板１００１の表面全体に、各島が埋まる程度のシリコン酸化膜１００６を、例えば２００〜２０００ｎｍ程度の厚さで成長せしめる（図１０（ｊ））。このシリコン酸化膜形成方法は、例えばＨＤＰ−ＣＶＤ法で行うことができる。 Next, a silicon oxide film 1006 in which each island is buried is grown on the entire surface of the silicon substrate 1001 with a thickness of, for example, about 200 to 2000 nm (FIG. 10J). This silicon oxide film forming method can be performed by, for example, the HDP-CVD method.

酸化膜１００６の形成後、ＣＭＰ処理を行い、それぞれの島の頭が出るレベルまでシリコン酸化膜１００６を研磨・除去する（図１０（ｋ））。ここでは、ＳｉＧｅ膜１００３ａ部分とＳｉＣ膜１００５ａ部分とが酸化膜１００６ａによって分離された形に見える。ＳｉＧｅ膜１００３ａ部分とＳｉＣ膜１００５ａ部分とが同じ一つの基板上に島状に形成されている。 After the formation of the oxide film 1006, a CMP process is performed, and the silicon oxide film 1006 is polished and removed to a level where the head of each island comes out (FIG. 10 (k)). Here, it appears that the SiGe film 1003a portion and the SiC film 1005a portion are separated by the oxide film 1006a. The SiGe film 1003a portion and the SiC film 1005a portion are formed in an island shape on the same substrate.

次いで、シリコンの選択成長を行った。ＳｉＧｅ膜１００３ａ部分とＳｉＣ膜１００５ａ部分との表面上に、アクティブシリコン層を炉内圧力１０〜０．１Ｐａ、成長温度４５０〜６００℃、水素流量１００〜１０００ｓｃｃｍ、シラン流量１０〜２００ｓｃｃｍ、成長時間１０〜１２０分の条件で選択成長により形成する（図１０（ｌ））。このシリコン層の厚さはトランジスタに求められる特性に依存するが、通常、１０〜１００ｎｍ程度の範囲であれば所望の特性が得られる。 Next, selective growth of silicon was performed. On the surface of the SiGe film 1003a portion and the SiC film 1005a portion, an active silicon layer is subjected to a furnace pressure of 10 to 0.1 Pa, a growth temperature of 450 to 600 ° C., a hydrogen flow rate of 100 to 1000 sccm, a silane flow rate of 10 to 200 sccm, and a growth time of 10 It is formed by selective growth under the condition of ~ 120 minutes (FIG. 10 (l)). The thickness of the silicon layer depends on the characteristics required for the transistor, but usually desired characteristics can be obtained in the range of about 10 to 100 nm.

その後、５００〜８００℃程度の温度で熱処理を実施し、ＳｉＧｅ膜１００３ａ内とＳｉＣ膜１００５ａ内の歪を緩和させ、各膜の上に形成したシリコン層１００７に歪応力を発生させた。ＳｉＧｅ膜及びその上のシリコンがｎ−ＭＯＳトランジスタ作製部位となり、ＳｉＣ膜及びその上のシリコンがｐ−ＭＯＳトランジスタ作製部位となる。かくして得られたシリコンウェハは、上記したように、それぞれのＭＯＳトランジスタに最適なキャリア移動度が得られる点から、ＣＭＯＳデバイス用として有用であることが確認できた。 After that, heat treatment was performed at a temperature of about 500 to 800 ° C., the strain in the SiGe film 1003a and the SiC film 1005a was relaxed, and strain stress was generated in the silicon layer 1007 formed on each film. The SiGe film and silicon thereon are n-MOS transistor fabrication sites, and the SiC film and silicon thereon are p-MOS transistor fabrication sites. As described above, it was confirmed that the silicon wafer thus obtained was useful for a CMOS device because optimum carrier mobility was obtained for each MOS transistor.

実施の形態３：
本実施の形態は、イオン注入法を用い、ＳＯＩ基板の表層のシリコン層内にＧｅイオン及びＣイオンを注入し、ＢＯＸ酸化膜上に、ＳｉＧｅ膜／ＳｉＣ膜を島状に形成せしめたＣＭＯＳデバイス用シリコンウェハの製造方法に係わり、この点について、図１１（ａ）〜（ｐ）を参照して説明する。 Embodiment 3:
In this embodiment, a CMOS device in which Ge ions and C ions are implanted into a silicon layer on the surface of an SOI substrate by using an ion implantation method, and an SiGe film / SiC film is formed in an island shape on the BOX oxide film. This point will be described with reference to FIGS. 11A to 11P.

まず、ＳＯＩ基板１１０１を準備する（図１１（ａ））。このＳＯＩ基板１１０１は、実施の形態１で説明したように、シリコン基板１１０２と表面のシリコン層１１０４との間にＳｉＯ_２膜（ＢＯＸ酸化膜）１１０３が挿入された構造の基板である。本実施の形態では、シリコン基板１１０２上に１００〜１０００ｎｍ程度のＢＯＸ酸化膜１１０３及び１０〜１００ｎｍ程度のシリコン層１１０４を備えたＳＯＩ基板１１０１を用いる。 First, an SOI substrate 1101 is prepared (FIG. 11A). As described in Embodiment Mode 1, the SOI substrate 1101 is a substrate having a structure in which an SiO ₂ film (BOX oxide film) 1103 is inserted between the silicon substrate 1102 and the surface silicon layer 1104. In this embodiment mode, an SOI substrate 1101 including a BOX oxide film 1103 having a thickness of about 100 to 1000 nm and a silicon layer 1104 having a thickness of about 10 to 100 nm is used over the silicon substrate 1102.

このＳＯＩ基板１１０１上に、Ｇｅイオン注入時のマスクとなるシリコン酸化膜１１０５を厚さ１００〜１０００ｎｍ程度で形成した（図１１（ｂ））後、この酸化膜１１０５に対して、ｎ−ＭＯＳトランジスタ（ｎ−チャネルトランジスタ）作製領域の酸化膜を取り除くパターンニングを行い、この領域のみにシリコンが露出し、残りの領域がマスク酸化膜１１０５ａで覆われた状態とする（図１１（（ｃ））。 A silicon oxide film 1105 serving as a mask during Ge ion implantation is formed on the SOI substrate 1101 with a thickness of about 100 to 1000 nm (FIG. 11B), and then an n-MOS transistor is formed on the oxide film 1105. (N-channel transistor) Patterning is performed to remove the oxide film in the manufacturing region, and silicon is exposed only in this region, and the remaining region is covered with the mask oxide film 1105a (FIG. 11 (c)). .

この状態で、酸化膜１１０５が除去されたｎ−ＭＯＳトランジスタ作製領域のシリコン層に対して、Ａ方向からＧｅイオンを注入する（図１１（（ｄ））。この際、エネルギー：１０〜５０ｋｅＶ程度、及びイオン注入量：１Ｅ１４〜１Ｅ１７ｃｍ^−２程度として行う。この場合、シリコン層１１０４に対するＧｅイオン注入量は、体積換算でシリコン層中のＧｅ濃度が５〜５０％程度となるようにした。この濃度であれば、ｎ−ＭＯＳトランジスタに必要とされる所望の特性が得られる。 In this state, Ge ions are implanted from the A direction into the silicon layer in the n-MOS transistor fabrication region from which the oxide film 1105 has been removed (FIG. 11 (d)), with energy of about 10 to 50 keV. , and ion implantation amount:.. 1E14~1E17cm performed as about ^-2 in this case, Ge ion implantation amount for the silicon layer 1104, Ge concentration in the silicon layer with reduced volume was set to be 5 to 50% this If it is a density | concentration, the desired characteristic required for an n-MOS transistor will be acquired.

次いで、マスク酸化膜１１０５ａをエッチング除去し、Ｇｅイオンが注入されたＧｅイオン注入シリコン領域層１１０４ａを有するシリコン層１１０４を形成する（図１１（ｅ））。 Next, the mask oxide film 1105a is removed by etching to form a silicon layer 1104 having a Ge ion implanted silicon region layer 1104a implanted with Ge ions (FIG. 11E).

このシリコン層１１０４の全表面上に、Ｃイオン注入時のマスクとなるシリコン酸化膜１１０６を１００〜１０００ｎｍ程度の厚さで形成し（図１１（ｆ））、ｐ−ＭＯＳトランジスタ（ｐ−チャネルトランジスタ）作製領域の酸化膜を取り除くパターニングを行い、この領域のみにシリコンが露出し、残りの領域がマスク酸化膜１１０６ａで覆われた状態とする（図１１（ｇ））。 A silicon oxide film 1106 serving as a mask for C ion implantation is formed on the entire surface of the silicon layer 1104 with a thickness of about 100 to 1000 nm (FIG. 11F), and a p-MOS transistor (p-channel transistor) is formed. ) Patterning is performed to remove the oxide film in the manufacturing region, and silicon is exposed only in this region, and the remaining region is covered with the mask oxide film 1106a (FIG. 11G).

この状態で、シリコン酸化膜１１０６が除去されたｐ−ＭＯＳトランジスタ作製領域のシリコン層に対して、Ｂ方向からＣイオンを注入する（図１１（（ｈ））。この際、エネルギー：１０〜５０ｋｅＶ程度、及び注入量：１Ｅ１３〜１Ｅ１６ｃｍ^−２程度として行う。この場合、シリコン層に対するＣイオン注入量は、体積換算でシリコン層中のＧｅ濃度が０．５〜３．０％程度となるようにした。これによりｐ−ＭＯＳトランジスタに必要とされる所望の特性が得られる。 In this state, C ions are implanted from the B direction into the silicon layer in the p-MOS transistor manufacturing region from which the silicon oxide film 1106 has been removed (FIG. 11 (h)), with energy of 10 to 50 keV. extent, and injection amount:. 1E13~1E16cm performed as about ^-2 in this case, C ion implantation amount for the silicon layer, as the Ge concentration in the silicon layer in terms of volume is about 0.5 to 3.0% As a result, desired characteristics required for the p-MOS transistor can be obtained.

マスクとして用いた酸化膜１１０６ａを、エッチング除去し、Ｇｅイオン注入シリコン領域層１１０４ａ及びＣイオン注入シリコン領域層１１０４ｂを有するシリコン層１１０４を得る（図１１（ｉ））。 The oxide film 1106a used as a mask is removed by etching to obtain a silicon layer 1104 having a Ge ion implanted silicon region layer 1104a and a C ion implanted silicon region layer 1104b (FIG. 11 (i)).

次いで、ＳＯＩ基板表面上に薄い（１０〜１００ｎｍ程度）シリコン層１１０７をエピタキシャル成長させ（図１１（ｊ））、このシリコン層１１０７上に、シリコン層１１０７及び１１０４をエッチ除去する際のマスクとしての窒化シリコン膜１１０８を１００〜１０００ｎｍ程度の厚さで成長させた（図１１（ｋ））後、Ｇｅイオン注入シリコン領域層１１０４ａ及びＣイオン注入シリコン領域層１１０４ｂの上の窒化膜を残すようにパターニングし、マスク窒化膜１１０８ａを形成する（図１１（ｌ））。 Next, a thin (about 10 to 100 nm) silicon layer 1107 is epitaxially grown on the SOI substrate surface (FIG. 11J), and nitridation is used as a mask when the silicon layers 1107 and 1104 are removed by etching on the silicon layer 1107. After the silicon film 1108 is grown to a thickness of about 100 to 1000 nm (FIG. 11 (k)), the silicon film 1108 is patterned to leave a nitride film on the Ge ion implanted silicon region layer 1104a and the C ion implanted silicon region layer 1104b. Then, a mask nitride film 1108a is formed (FIG. 11L).

この状態で、シリコン層１１０７及び１１０４の選択シリコンエッチングを行い、ＳＯＩ基板のＢＯＸ酸化膜１１０３上にＧｅイオン注入シリコン領域層１１０４ａ（ｎ−ＭＯＳトランジスタ作製領域）とＣイオン注入シリコン領域層１１０４ｂ（ｐ−ＭＯＳトランジスタ作製領域）とが島状に配置されるようにした（図１１（ｍ））後、マスク窒化膜１１０８ａを除去する（図１１（ｎ））。その結果、窒化膜除去を実施したＳＯＩ基板のＢＯＸ酸化膜１１０３上に、Ｇｅイオン注入シリコン領域層１１０４ａとＣイオン注入シリコン領域層１１０４ｂとがそれぞれ表面の薄いシリコン層１１０７ａと共に島状に離間して形成された。Ｇｅイオン注入シリコン領域層１１０４ａとＣイオン注入シリコン領域層１１０４ｂとが同じ一つの基板上に島状に形成されている。 In this state, selective silicon etching of the silicon layers 1107 and 1104 is performed, and a Ge ion implanted silicon region layer 1104a (n-MOS transistor fabrication region) and a C ion implanted silicon region layer 1104b (p) are formed on the BOX oxide film 1103 of the SOI substrate. The mask nitride film 1108a is removed (FIG. 11 (n)) after the MOS transistor fabrication region is arranged in an island shape (FIG. 11 (m)). As a result, the Ge ion-implanted silicon region layer 1104a and the C ion-implanted silicon region layer 1104b are separated in an island shape together with the thin silicon layer 1107a on the BOX oxide film 1103 of the SOI substrate from which the nitride film is removed. Been formed. The Ge ion-implanted silicon region layer 1104a and the C ion-implanted silicon region layer 1104b are formed in an island shape on the same substrate.

次いで、イオン活性化及びストレス緩和熱処理を実施し（図１１（ｏ））、シリコン層１１０７ａに歪を導入する。この熱処理温度は、６００〜１０００℃で行う。かくして、Ｇｅイオンを注入した領域がｎ−ＭＯＳトランジスタ作製領域（ｎ−チャネル（ｎ−ｃｈ））となり、Ｃイオンを注入した領域がｐ−ＭＯＳトランジスタ作製領域（ｐ−チャネル（ｐ−ｃｈ））となる（図１１（ｐ））。 Next, ion activation and stress relaxation heat treatment are performed (FIG. 11 (o)), and strain is introduced into the silicon layer 1107a. The heat treatment temperature is 600 to 1000 ° C. Thus, the region into which the Ge ions are implanted becomes the n-MOS transistor fabrication region (n-channel (n-ch)), and the region into which the C ions are implanted is the p-MOS transistor fabrication region (p-channel (p-ch)). (FIG. 11 (p)).

実施の形態４：
本実施の形態では、図１に示すドライエッチング装置１及び図２に示す縦型炉２並びに図３（ｂ）に示す石英製ウェハボート３０４を用い、図４（ａ）及び（ｂ）に示すフローチャートに従ってシリコン基材表面上の自然酸化膜を除去した。このウェハボート３０４としては、複数枚のシリコン基材を、隣接する基材同士を２ｍｍ、３ｍｍ、４ｍｍ及び５ｍｍの等間隔で載置できるように構成されたものをそれぞれ用い、また、比較のために１．５ｍｍ、５．５ｍｍ及び６ｍｍの等間隔で載置できるように構成されたものをそれぞれ用いた。 Embodiment 4:
In this embodiment, the dry etching apparatus 1 shown in FIG. 1, the vertical furnace 2 shown in FIG. 2, and the quartz wafer boat 304 shown in FIG. 3B are used, as shown in FIGS. 4A and 4B. The natural oxide film on the silicon substrate surface was removed according to the flowchart. As this wafer boat 304, a plurality of silicon base materials, which are configured so that adjacent base materials can be mounted at equal intervals of 2 mm, 3 mm, 4 mm and 5 mm, are used, respectively, for comparison. And 1.5 mm, 5.5 mm, and 6 mm, respectively, were used so that they could be placed at regular intervals.

始めに、真空中で、アンモニアガスと窒素ガスとの混合ガスに対してマイクロ波を印加して励起し、水素ラジカルを得た。かくして得られた水素ラジカルと三フッ化窒素ガスとを反応させてフッ化アンモニウムガスを生成せしめ、エッチングガスとしてのこのフッ化アンモニウムガスとシリコン基材表面上の自然酸化膜とを反応させてケイフッ化アンモニウムを生成させた。このとき、シリコン基材を、アンモニアガス、窒素ガス、及び三フッ化窒素ガスの混合比が２：６：３で合計流量が１４．４リットル／分、圧力が２６６Ｐａの雰囲気に晒し、８分間励起マイクロ波を２．８ｋＷ投入して処理した。 First, in a vacuum, a microwave was applied to a mixed gas of ammonia gas and nitrogen gas and excited to obtain hydrogen radicals. The hydrogen radical thus obtained is reacted with nitrogen trifluoride gas to produce ammonium fluoride gas. This ammonium fluoride gas as an etching gas reacts with a natural oxide film on the surface of the silicon substrate to react with silicon fluoride. Ammonium chloride was produced. At this time, the silicon substrate is exposed to an atmosphere in which the mixing ratio of ammonia gas, nitrogen gas, and nitrogen trifluoride gas is 2: 6: 3, the total flow rate is 14.4 liters / minute, and the pressure is 266 Pa, for 8 minutes. An excitation microwave was applied at 2.8 kW.

次に、表面にケイフッ化アンモニウムが形成されたシリコン基材を２００℃に保持した高温炉のチャンバ内に入れ、チャンバ内を大気圧程度に設定し、３０分間処理して、ケイフッ化アンモニウムを蒸発させた後、ウェハを取り出した。 Next, a silicon base material having ammonium silicofluoride formed on the surface is placed in a chamber of a high temperature furnace maintained at 200 ° C., the inside of the chamber is set to about atmospheric pressure, and the treatment is performed for 30 minutes to evaporate ammonium silicofluoride. Then, the wafer was taken out.

上記全工程の処理時間は、約３０分であった。 The processing time for all the steps was about 30 minutes.

上記のようにして得たエッチング済みシリコン基材のエッチング量について、エッチング前のシリコン酸化膜の膜厚と、エッチング後のシリコン酸化膜の膜厚とをそれぞれ複数箇所測定し、各測定箇所におけるエッチング量（エッチング前とエッチング後との膜厚差）を測定した。その結果、隣接するシリコン基材同士を２ｍｍ、３ｍｍ、４ｍｍ及び５ｍｍの間隔で載置できるように構成された各ウェハボートを用いた場合は、シリコン基材間に生じるエッチングガスがシリコン基材同士の間からシリコン基材の外側へ拡散し、流出するのが抑制されて、二次エッチングによるエッチング量の増大と面内均一化を実現できた。一方、隣接するシリコン基材同士を１．５ｍｍ、５．５ｍｍ及び６ｍｍの間隔で載置できるように構成された各ウェハボートを用いた場合、１．５ｍｍでは、好ましいエッチングができず、また、５．５ｍｍ及び６ｍｍでは、間隔が広くなるに従って、シリコン基材間に生じるエッチングガスがシリコン基材同士の間からシリコン基材の外側へ拡散し、流出するために、二次エッチングの作用を利用できず、エッチング量の増大や面内均一化を達成できなかった。 Regarding the etching amount of the etched silicon substrate obtained as described above, the film thickness of the silicon oxide film before etching and the film thickness of the silicon oxide film after etching are respectively measured at a plurality of locations, and etching at each measurement location is performed. The amount (thickness difference between before and after etching) was measured. As a result, when using each wafer boat configured so that adjacent silicon substrates can be placed at intervals of 2 mm, 3 mm, 4 mm and 5 mm, the etching gas generated between the silicon substrates is generated between the silicon substrates. It was possible to suppress the diffusion and outflow from the gap to the outside of the silicon substrate, and increase the etching amount by the secondary etching and achieve in-plane uniformity. On the other hand, when using each wafer boat configured so that adjacent silicon substrates can be placed at intervals of 1.5 mm, 5.5 mm, and 6 mm, a preferable etching cannot be performed at 1.5 mm. At 5.5 mm and 6 mm, the etching gas generated between the silicon base materials diffuses from between the silicon base materials to the outside of the silicon base material and flows out as the distance increases. It was not possible to increase the etching amount or to achieve in-plane uniformity.

本発明によれば、ＣＭＯＳデバイス作製工程で特別な追加工程を必要とせず、高速動作尚且つ低消費電力を達成できるＣＭＯＳデバイス用シリコンウェハの製造方法を提供できるので、半導体デバイス、特にＣＭＯＳデバイスの技術分野で利用可能である。 According to the present invention, it is possible to provide a method for manufacturing a silicon wafer for a CMOS device that does not require a special additional process in the CMOS device manufacturing process, and can achieve high-speed operation and low power consumption. Available in the technical field.

１ドライエッチング装置２縦型炉
５膜成長装置１０１シリコン基材
１０２エッチング室１０３マイクロ波励起機構
１０４ロードロック室１０５クリーンブース
１０６ウェハボート１０７ヒータ
１０８、１０９真空ポンプ１１０ウェハカセット
１１１ロボット２０１チャンバ
２０２ロードロック室２０３クリーンブース
２０４シリコン基材２０５ウェハボート
２０５石英製ウェハボート２０６ヒータ
２０７、２０８真空ポンプ２０９ウェハカセット
２１０ロボット３０４ウェハボート
５０１シリコン基材５０２成膜室
５０３ロードロック室５０４クリーンブース
５０５ウェハボート５０６ヒータ
５０７、５０８真空ポンプ５０９ウェハカセット
５１０ロボット８０１基板
８０２シリコン基板８０３酸化膜
８０４シリコン層８０４ａシリコン層
８０５シリコン酸化膜８０５ａマスク酸化膜
８０６ｎ−ＭＯＳトランジスタ作製領域
８０６ａＳｉＧｅ膜（ｎ−ＭＯＳトランジスタ作製領域）
８０７酸化膜８０７ａマスク酸化膜
８０８ｐ−ＭＯＳトランジスタ作製領域
８０８ａＳｉＣ膜（ｐ−ＭＯＳトランジスタ作製領域）
８０９、８０９ａ窒化膜８１０、８１０ａシリコン酸化膜
８１１シリコン層１００１シリコン基板
１００２シリコン酸化膜１００２ａマスク酸化膜
１００３ｎ−ＭＯＳトランジスタ作製領域
１００３ａＳｉＧｅ膜（ｎ−ＭＯＳトランジスタ作製部分）
１００４酸化膜１００４ａマスク酸化膜
１００５ｐ−ＭＯＳトランジスタ作製領域
１００５ａＳｉＣ膜（ｐ−ＭＯＳトランジスタ作製部分）
１００６シリコン酸化膜１００６ａ酸化膜
１００７シリコン層１１０１基板
１１０２シリコン基板１１０３酸化膜
１１０４シリコン層１１０４ａイオン注入シリコン領域層
１１０４ｂイオン注入シリコン領域層１１０５シリコン酸化膜
１１０５ａマスク酸化膜１１０６シリコン酸化膜
１１０６ａマスク酸化膜１１０７シリコン層
１１０７ａシリコン層１１０８窒化膜
１１０８ａマスク窒化膜１２０１Ｓｉ基板
１２０２ＳｉＯ_２膜１２０３活性シリコン膜
１２０４応力用ＳｉＮ膜１２０５スペーサ絶縁膜
１２０６ゲート電極

DESCRIPTION OF SYMBOLS 1 Dry etching apparatus 2 Vertical furnace 5 Film growth apparatus 101 Silicon base material 102 Etching chamber 103 Microwave excitation mechanism 104 Load lock chamber 105 Clean booth 106 Wafer boat 107 Heater 108, 109 Vacuum pump 110 Wafer cassette 111 Robot 201 Chamber 202 Load Lock chamber 203 Clean booth 204 Silicon substrate 205 Wafer boat 205 Quartz wafer boat 206 Heater 207, 208 Vacuum pump 209 Wafer cassette 210 Robot 304 Wafer boat 501 Silicon substrate 502 Deposition chamber 503 Load lock chamber 504 Clean booth
505 Wafer boat 506 Heater 507, 508 Vacuum pump 509 Wafer cassette 510 Robot 801 Substrate 802 Silicon substrate 803 Oxide film 804 Silicon layer 804a Silicon layer 805 Silicon oxide film 805a Mask oxide film 806 n-MOS transistor fabrication region 806a SiGe film (n- MOS transistor fabrication area)
807 Oxide film 807a Mask oxide film 808 p-MOS transistor fabrication region 808a SiC film (p-MOS transistor fabrication region)
809, 809a Nitride film 810, 810a Silicon oxide film 811 Silicon layer 1001 Silicon substrate 1002 Silicon oxide film 1002a Mask oxide film 1003 n-MOS transistor production region 1003a SiGe film (n-MOS transistor production part)
1004 Oxide film 1004a Mask oxide film 1005 p-MOS transistor fabrication region 1005a SiC film (p-MOS transistor fabrication portion)
1006 Silicon oxide film 1006a Oxide film 1007 Silicon layer 1101 Substrate 1102 Silicon substrate 1103 Oxide film 1104 Silicon layer 1104a Ion implanted silicon region layer 1104b Ion implanted silicon region layer 1105 Silicon oxide film 1105a Mask oxide film 1106 Silicon oxide film 1106a Mask oxide film 1107 Silicon layer 1107a Silicon layer 1108 Nitride film 1108a Mask nitride film 1201 Si substrate 1202 SiO ₂ film 1203 Active silicon film 1204 Stress SiN film 1205 Spacer insulating film 1206 Gate electrode

Claims

In a method for manufacturing a silicon wafer for a CMOS device, n is necessary for forming a CMOS device by forming a SiGe film and an SiC film separately on the surface of the same silicon substrate by using a selective epitaxial method or an ion implantation method. A method for producing a silicon wafer, wherein the MOS device and the p-MOS device are produced in an island shape on the same silicon substrate.

2. The method for producing a silicon wafer according to claim 1, wherein the silicon substrate is a Si substrate or an SOI substrate.

3. The SiGe film and the SiC film, wherein the SiGe film is first formed and then the SiC film is formed, or the SiC film is formed first, and then the SiGe film is formed. Silicon wafer manufacturing method.

A first step of reacting hydrogen oxide or ammonium fluoride with a natural oxide film on the surfaces of a plurality of silicon substrates arranged with an interval between adjacent silicon substrates set to 2 mm to 5 mm; and the reaction A dry etching step having a second step of removing the reaction product generated by the above by heating and evaporating at 200 ° C. or more and 530 ° C. or less to remove the natural oxide film on the silicon substrate surface, An n-MOS device and a p-MOS device required for constituting a CMOS device are formed on the same surface by using a selective epitaxial method or an ion implantation method on the surface of the base material, and separating the SiGe film and the SiC film. A method for producing a silicon wafer, comprising producing an island shape on a substrate.

5. The method for producing a silicon wafer according to claim 4, wherein the pressure in the second step is set to atmospheric pressure.

6. The silicon wafer according to claim 4 or 5, wherein the dry etching step is performed in a film forming apparatus for performing a next step of further forming a film on the surface of the silicon base material from which the natural oxide film is removed from the surface. Manufacturing method.