JP2011060802A

JP2011060802A - Semiconductor integrated circuit

Info

Publication number: JP2011060802A
Application number: JP2009205547A
Authority: JP
Inventors: Nayuta Kariya; 奈由太刈谷
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-09-07
Filing date: 2009-09-07
Publication date: 2011-03-24

Abstract

【課題】ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。
【解決手段】ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。
【選択図】図７[PROBLEMS] To further improve soft error resistance and latch-up resistance.
A semiconductor integrated circuit having a CMOS layout is configured as follows. The semiconductor integrated circuit (1) is formed in the substrate (2), the substrate (2), the N well (5) formed along the first direction, and the substrate (2) along the first direction. And a P well (6) formed adjacent to the N well (5) through the element isolation region (7). Then, a deep N well (3) formed along a second direction different from the first direction is formed on the substrate (2) below the element isolation region (7), and formed along the second direction. And a deep P well (4) formed adjacent to the deep N well (3).
[Selection] Figure 7

Description

本発明は、半導体集積回路に関し、特にＣＭＯＳレイアウトを有する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a CMOS layout.

半導体製造技術の進歩によって、製造される半導体集積回路の高集積化が進み、その半導体集積回路を構成するトランジスタなどの素子の微細化が急速に進んできている。そのため、素子の微細化に伴うソフトエラーやラッチアップを考慮した半導体技術が知られている（例えば、特許文献１、２参照）。 Advances in semiconductor manufacturing technology have led to higher integration of manufactured semiconductor integrated circuits, and rapid miniaturization of elements such as transistors constituting the semiconductor integrated circuits. For this reason, semiconductor technologies that take into account soft errors and latch-ups associated with element miniaturization are known (see, for example, Patent Documents 1 and 2).

特許文献１には、Ｐ型半導体基板の表面からその内部に亘って複数のＮウェル領域と複数のＰウェル領域とが基板主面方向に交互に並ぶように形成された半導体集積回路が記載されている。その半導体集積回路のＰ型半導体基板におけるＮウェル領域、及びＰウェル領域の下側に、Ｄｅｅｐ−Ｎウェル領域が形成されている。そのＤｅｅｐ−Ｎウェル領域によって、Ｎウェル領域同士が電気的に接続されている。また、Ｐウェル領域の少なくとも一部分は、Ｐ型半導体基板におけるＤｅｅｐ−Ｎウェル領域が形成されていない領域と接続している。 Patent Document 1 describes a semiconductor integrated circuit in which a plurality of N-well regions and a plurality of P-well regions are alternately arranged in the substrate main surface direction from the surface of a P-type semiconductor substrate to the inside thereof. ing. A Deep-N well region is formed below the N well region and the P well region in the P type semiconductor substrate of the semiconductor integrated circuit. The N well regions are electrically connected to each other by the Deep-N well region. Further, at least a part of the P well region is connected to a region where the Deep-N well region in the P-type semiconductor substrate is not formed.

特許文献２には、高濃度基板（ＰｏｎＰ^＋基板）に、ＰウェルとＮウェルとを形成し、その下層に埋め込みＮウェルを形成した半導体集積回路が記載されている。そのＰウェルにＮＭＯＳＦＥＴを形成し、そのＮウェルにＰＭＯＳＦＥＴを形成している。そして、ＰウェルのＰウェル電位を、所定電位にするＰウェル電位接続部を設け、このＰウェル電位接続部の直下領域には、埋め込みＮウェルが存在しない領域を設けている。 Patent Document 2 describes a semiconductor integrated circuit in which a P well and an N well are formed on a high concentration substrate (PonP ⁺ substrate), and a buried N well is formed in the lower layer. An NMOSFET is formed in the P well, and a PMOSFET is formed in the N well. Then, a P well potential connection portion for setting the P well potential of the P well to a predetermined potential is provided, and a region where no buried N well exists is provided immediately below the P well potential connection portion.

特開２００６−１２０８５２号公報JP 2006-120852 A 特開２００５−１４２３２１号公報JP 2005-142321 A

特許文献１に記載の技術では、ＰウェルとＰ型基板とが電気的に接続された領域が残るように、Ｎウェル同士を電気的に接続するＤｅｅｐ−Ｎウェルを設けている。そのため、Ｐウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させている。また、特許文献２に記載の技術では、その埋め込みＮウェルによって、ソフトエラー耐性を向上させ、Ｐウェルを基板に接続することで、ラッチアップ耐性を向上させている。近年の半導体集積回路に対する高機能化や高性能化の要求に伴って、ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。 In the technique described in Patent Document 1, a Deep-N well that electrically connects N wells is provided so that a region where the P well and the P-type substrate are electrically connected remains. Therefore, the latch-up breakdown voltage is improved by reducing the N-well resistance while suppressing the increase in the P-well resistance. In the technique described in Patent Document 2, the soft N-well is improved by the embedded N-well, and the latch-up resistance is improved by connecting the P-well to the substrate. With the recent demand for higher functionality and higher performance of semiconductor integrated circuits, further improvements in soft error resistance and latch-up resistance are required.

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 [Means for Solving the Problems] will be described below using the numbers used in [DETAILED DESCRIPTION]. These numbers are added to clarify the correspondence between the description of [Claims] and [Mode for Carrying Out the Invention]. However, these numbers should not be used to interpret the technical scope of the invention described in [Claims].

上記の課題を解決するために、ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、前記基板（２）に、第１方向に沿って形成されたＮウェル（５）と、前記基板（２）に、前記第１方向に沿って形成され、素子分離領域（７）を介して前記Ｎウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、前記素子分離領域（７）よりも下の前記基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、前記第２方向に沿って形成され、前記ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。 In order to solve the above problems, a semiconductor integrated circuit having a CMOS layout is configured as follows. The semiconductor integrated circuit (1) includes a substrate (2), an N well (5) formed in the first direction on the substrate (2), and the substrate (2) in the first direction. And a P well (6) formed next to the N well (5) through an element isolation region (7). A deep N well (3) formed in a second direction different from the first direction, formed in the substrate (2) below the element isolation region (7), and along the second direction. And a deep P well (4) formed adjacent to the deep N well (3).

複数のＮウェル（５）は、その下のディープＮウェル（３）を介して互い電気的に接続されている。そのため、実質的なＮウェル抵抗が低減される、同様に、複数のＰウェル（６）は、その下に配置されたディープＰウェル（４）を介して互いに電気的に接続される、そのため、Ｐウェル抵抗が低減される。 The plurality of N wells (5) are electrically connected to each other via the deep N well (3) therebelow. Therefore, the substantial N-well resistance is reduced. Similarly, the plurality of P-wells (6) are electrically connected to each other via the deep P-well (4) arranged thereunder, so P-well resistance is reduced.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ソフトエラー耐性やラッチアップ耐性の高い半導体集積回路を構成することが可能となる。 If the effects obtained by typical ones of the inventions disclosed in the present application are briefly described, a semiconductor integrated circuit having high soft error resistance and high latch-up resistance can be configured.

図１は、本実施形態の半導体集積回路１の構成を例示する平面図である。FIG. 1 is a plan view illustrating the configuration of the semiconductor integrated circuit 1 of this embodiment. 図２は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。FIG. 2 is a cross-sectional view illustrating a cross-sectional configuration of the semiconductor integrated circuit 1 of this embodiment. 図３は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。FIG. 3 is a cross-sectional view illustrating a cross-sectional configuration of the semiconductor integrated circuit 1 of this embodiment. 図４は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。FIG. 4 is a cross-sectional view illustrating a cross-sectional configuration of the semiconductor integrated circuit 1 of this embodiment. 図５は、本実施形態の半導体集積回路１の構成を概念的に例示する概念図である。FIG. 5 is a conceptual diagram conceptually illustrating the configuration of the semiconductor integrated circuit 1 of the present embodiment. 図６は、本実施形態のディープＮウェル３とディープＰウェル４とを形成するときの条件を例示するグラフである。FIG. 6 is a graph illustrating conditions when forming the deep N well 3 and the deep P well 4 of this embodiment. 図７は、本実施形態の半導体集積回路１における、過剰キャリア発生時の過剰キャリアの流れを示す平面図である。FIG. 7 is a plan view showing the flow of excess carriers when excess carriers are generated in the semiconductor integrated circuit 1 of the present embodiment. 図８は、Ｐウェル電位変動時のＳＲＡＭのスタティックノイズマージン（ＳＮＭ）の状態を例示するグラフである。FIG. 8 is a graph illustrating the state of the static noise margin (SNM) of the SRAM when the P-well potential varies. 図９は、異なる構造のＳＲＡＭセルにおける、ウェル抵抗の違いを例示するグラフである。FIG. 9 is a graph illustrating the difference in well resistance in SRAM cells having different structures.

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図１は、本実施形態の半導体集積回路１の構成を例示する平面図である。本実施形態の半導体集積回路１は、アレイ状に配置された複数のトランジスタ（ＮチャネルＭＯＳトランジスタ８、ＰチャネルＭＯＳトランジスタ９）を備えている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. FIG. 1 is a plan view illustrating the configuration of the semiconductor integrated circuit 1 of this embodiment. The semiconductor integrated circuit 1 of the present embodiment includes a plurality of transistors (N-channel MOS transistor 8 and P-channel MOS transistor 9) arranged in an array.

図１を参照すると、本実施形態の半導体集積回路１は、特定の方向に沿って延伸するＮウェル５と、Ｐウェル６と、ＳＴＩ（Shallow Trench Isolation：素子分離領域）７とを備えている。そのＳＴＩ（Shallow Trench Isolation：素子分離領域）７は、Ｎウェル５とＰウェル６とを分離している。Ｎウェル５とＰウェル６は、ストライプ状に交互に配置されている。そのＮウェル５には、複数のＰチャネルＭＯＳトランジスタ９が形成されている。また、そのＰウェル６には、複数のＮチャネルＭＯＳトランジスタ８が形成されている。複数のＮチャネルＭＯＳトランジスタ８の各々は、ゲート電極１１と、Ｎ＋拡散層１２と、Ｎ＋拡散層１３とを備えている。複数のＰチャネルＭＯＳトランジスタ９の各々は、ゲート電極１５と、Ｐ＋拡散層１６と、Ｐ＋拡散層１７とを備えている。半導体集積回路１は、ＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９とを組み合わせてＣＭＯＳトランジスタを形成する。 Referring to FIG. 1, the semiconductor integrated circuit 1 of this embodiment includes an N well 5, a P well 6, and an STI (Shallow Trench Isolation) 7 that extend along a specific direction. . The STI (Shallow Trench Isolation) 7 separates the N well 5 and the P well 6. The N well 5 and the P well 6 are alternately arranged in a stripe shape. A plurality of P-channel MOS transistors 9 are formed in the N well 5. A plurality of N channel MOS transistors 8 are formed in the P well 6. Each of the plurality of N-channel MOS transistors 8 includes a gate electrode 11, an N + diffusion layer 12, and an N + diffusion layer 13. Each of the plurality of P-channel MOS transistors 9 includes a gate electrode 15, a P + diffusion layer 16, and a P + diffusion layer 17. The semiconductor integrated circuit 1 combines an N channel MOS transistor 8 and a P channel MOS transistor 9 to form a CMOS transistor.

本実施形態の半導体集積回路１は、ディープＮウェル３とディープＰウェル４とを備えている。その半導体集積回路１において、上述のＮウェル５とＰウェル６は、概ね同層に形成されている。ディープＮウェル３とディープＰウェル４は、Ｎウェル５またはＰウェル６が形成される層の下に形成されている。ここにおいて、ディープＮウェル３またはディープＰウェル４は、Ｎウェル５やＰウェル６が延伸する方向と異なる方向に沿って形成されている。なお、以下の本実施形態においては、ディープＮウェル３またはディープＰウェル４が、Ｎウェル５やＰウェル６が延伸する方向と概ね直角に延伸している場合を例示している。 The semiconductor integrated circuit 1 of this embodiment includes a deep N well 3 and a deep P well 4. In the semiconductor integrated circuit 1, the above-described N well 5 and P well 6 are formed in substantially the same layer. The deep N well 3 and the deep P well 4 are formed under the layer in which the N well 5 or the P well 6 is formed. Here, the deep N well 3 or the deep P well 4 is formed along a direction different from the direction in which the N well 5 or the P well 6 extends. In the following embodiment, the case where the deep N well 3 or the deep P well 4 extends substantially perpendicular to the direction in which the N well 5 or the P well 6 extends is illustrated.

図２は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。図２は、上述の図１におけるＡ−Ａ’断面を例示している。Ａ−Ａ’断面における半導体集積回路１は、交互に配置されたＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９とを備えている。図２を参照すると、ＮチャネルＭＯＳトランジスタ８は、Ｐウェル６に設けられている。ＮチャネルＭＯＳトランジスタ８のゲート電極１１は、ゲート絶縁膜１４を介して、そのチャネル領域の上に形成されている。また、ＰチャネルＭＯＳトランジスタ９は、Ｎウェル５に設けられている。ＰチャネルＭＯＳトランジスタ９のゲート電極１５は、ゲート絶縁膜１８を介して、そのチャネル領域の上に形成されている。 FIG. 2 is a cross-sectional view illustrating a cross-sectional configuration of the semiconductor integrated circuit 1 of this embodiment. FIG. 2 illustrates an A-A ′ cross section in FIG. 1 described above. The semiconductor integrated circuit 1 in the A-A ′ cross section includes N-channel MOS transistors 8 and P-channel MOS transistors 9 arranged alternately. Referring to FIG. 2, N channel MOS transistor 8 is provided in P well 6. The gate electrode 11 of the N channel MOS transistor 8 is formed on the channel region via the gate insulating film 14. P channel MOS transistor 9 is provided in N well 5. The gate electrode 15 of the P channel MOS transistor 9 is formed on the channel region via the gate insulating film 18.

本実施形態の半導体集積回路１のＡ−Ａ’断面において、交互に配置されたＮウェル５とＰウェル６の下には、ディープＮウェル３が形成されている。そのディープＮウェル３は、Ｎウェル５とＰウェル６とが形成される層の下で、かつ、半導体基板２よりも上の層に位置している。図２に示されているように、そのディープＮウェル３は、複数のＮウェル５の各々の下部において、それらを電気的に接続している。 In the A-A ′ cross section of the semiconductor integrated circuit 1 of the present embodiment, deep N wells 3 are formed under alternately arranged N wells 5 and P wells 6. The deep N well 3 is located below the layer where the N well 5 and the P well 6 are formed and above the semiconductor substrate 2. As shown in FIG. 2, the deep N well 3 electrically connects them at the lower part of each of the plurality of N wells 5.

図３は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。図３は、上述の図１におけるＢ−Ｂ’断面を例示している。Ｂ−Ｂ’断面における半導体集積回路１は、交互に配置されたＮウェル５とＰウェル６の下に形成されたディープＰウェル４を備えている。そのディープＰウェル４は、複数のＰウェル６の各々の下部において、それらを電気的に接続している。 FIG. 3 is a cross-sectional view illustrating a cross-sectional configuration of the semiconductor integrated circuit 1 of this embodiment. FIG. 3 illustrates the B-B ′ cross section in FIG. 1 described above. The semiconductor integrated circuit 1 in the B-B ′ cross section includes deep P wells 4 formed under N wells 5 and P wells 6 arranged alternately. The deep P well 4 is electrically connected to the lower part of each of the plurality of P wells 6.

図４は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。図４は、上述の図１におけるＣ−Ｃ’断面を例示している。図４を参照すると、Ｐウェル６（または図示されていないＮウェル５）の下において、ディープＮウェル３とディープＰウェル４とが交互に配置されている。 FIG. 4 is a cross-sectional view illustrating a cross-sectional configuration of the semiconductor integrated circuit 1 of this embodiment. FIG. 4 illustrates the C-C ′ cross section in FIG. 1 described above. Referring to FIG. 4, deep N wells 3 and deep P wells 4 are alternately arranged under P well 6 (or N well 5 not shown).

図５は、本実施形態の半導体集積回路１の構成を概念的に例示する概念図である。図５に例示する半導体構造物は、図１に例示した本実施形態の半導体集積回路１のＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９とを省略している。図５に示されているように、Ｎウェル５とＰウェル６は、交互に配置されることによって縞状のウェルを構成している。ディープＮウェル３とディープＰウェル４とは、その縞の方向と異なる方向の縞模様を形成するように配置されている。なお、本実施形態の半導体集積回路１において、ディープＮウェル３やディープＰウェル４の幅は、Ｎウェル５やＰウェル６の幅と同等であっても良いし、Ｎウェル５やＰウェル６の幅を基準にしたとき、その幅の数倍〜十数倍程度の幅であっても良い。 FIG. 5 is a conceptual diagram conceptually illustrating the configuration of the semiconductor integrated circuit 1 of the present embodiment. The semiconductor structure illustrated in FIG. 5 omits the N-channel MOS transistor 8 and the P-channel MOS transistor 9 of the semiconductor integrated circuit 1 of the present embodiment illustrated in FIG. As shown in FIG. 5, the N well 5 and the P well 6 are alternately arranged to form a striped well. The deep N well 3 and the deep P well 4 are arranged so as to form a stripe pattern in a direction different from the stripe direction. In the semiconductor integrated circuit 1 of the present embodiment, the width of the deep N well 3 or the deep P well 4 may be equal to the width of the N well 5 or the P well 6, or the N well 5 or the P well 6. The width may be several times to about several tens of times the width.

本実施形態の半導体集積回路１は、トランジスタのソースやドレインとなる拡散層が形成されるＮウェル５とＰウェル６とを備えている。そのＮウェル５とＰウェル６は、特定の方向に延伸するように形成されている。また、ＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９との周辺の表面付近には、ＳＴＩ（Shallow Trench Isolation：素子分離領域）７が形成されている。本実施形態の半導体集積回路１は、離れて配置されている複数のＮウェル５を、ディープＮウェル３によって電気的に接続し、離れて配置されている複数のＰウェル６を、ディープＰウェル４によって電気的に接続している。図６は、本実施形態のディープＮウェル３とディープＰウェル４とを形成するときの条件を例示するグラフである。図６の（ａ）〜（ｄ）に示されているように、ディープＮウェル３またはディープＰウェル４は、ピーク濃度が１ｅ１７〜１ｅ１８／ｃｍ^３、ピーク深さが１μｍ程度であることが好ましい。なお、本実施形態の半導体集積回路１において、半導体基板２は、Ｎ型半導体基板でもＰ型半導体基板でも良く、また、不純物濃度に依存することはない。 The semiconductor integrated circuit 1 according to the present embodiment includes an N well 5 and a P well 6 in which diffusion layers serving as the source and drain of a transistor are formed. The N well 5 and P well 6 are formed to extend in a specific direction. An STI (Shallow Trench Isolation) 7 is formed in the vicinity of the surface around the N channel MOS transistor 8 and the P channel MOS transistor 9. In the semiconductor integrated circuit 1 of the present embodiment, a plurality of N wells 5 that are spaced apart are electrically connected by a deep N well 3, and a plurality of P wells 6 that are spaced apart are connected to a deep P well. 4 is electrically connected. FIG. 6 is a graph illustrating conditions when forming the deep N well 3 and the deep P well 4 of this embodiment. As shown in FIGS. 6A to 6D, the deep N well 3 or the deep P well 4 preferably has a peak concentration of 1e17 to 1e18 / cm ³ and a peak depth of about 1 μm. . In the semiconductor integrated circuit 1 of this embodiment, the semiconductor substrate 2 may be an N-type semiconductor substrate or a P-type semiconductor substrate, and does not depend on the impurity concentration.

図７は、本実施形態の半導体集積回路１における、過剰キャリア発生時の過剰キャリアの流れを示す平面図である。電子経路２１は、本実施形態の半導体集積回路１における電子の流れを例示している。正孔経路２２は、本実施形態の半導体集積回路１の正孔の流れを例示している。図７に示されているように、本実施形態の半導体集積回路１では、概ね平行に配置された複数のＮウェル５は、その下のディープＮウェル３を介して互い電気的に接続されている。そのため、実質的なＮウェル抵抗が低減される、同様に、概ね平行に配置された複数のＰウェルは、その下に配置されたディープＰウェル４を介して互いに電気的に接続される、そのため、Ｐウェル抵抗が低減される。 FIG. 7 is a plan view showing the flow of excess carriers when excess carriers are generated in the semiconductor integrated circuit 1 of the present embodiment. The electron path 21 exemplifies the flow of electrons in the semiconductor integrated circuit 1 of the present embodiment. The hole path 22 illustrates the hole flow of the semiconductor integrated circuit 1 of the present embodiment. As shown in FIG. 7, in the semiconductor integrated circuit 1 of the present embodiment, a plurality of N wells 5 arranged substantially in parallel are electrically connected to each other via a deep N well 3 therebelow. Yes. Therefore, the substantial N-well resistance is reduced. Similarly, a plurality of P-wells arranged substantially in parallel are electrically connected to each other via the deep P-well 4 arranged therebelow. , P-well resistance is reduced.

本実施形態の半導体集積回路１は、Ｎウェル抵抗とＰウェル抵抗との両方の抵抗が低減されるため、Ｎウェル、Ｐウェルともに電位が変動しにくく、ラッチアップ耐性が向上する。例えば、ＳＲＡＭセルなどの一部領域に、放射線起因などで過剰な電子、正孔が発生した想定したとする。図７に示されているように、このとき、その発生した電子は、ディープＮウェル３を介して複数のＮウェル５へ送られる。同様に、その発生した正孔は、ディープＰウェル４を介して複数のＰウェル６へ送られる。複数のＮウェル５は、電源線２３に接続され、複数のＰウェル６は、接地線２４に接続されている。そのため、ディープＮウェル３、ディープＰウェル４を介して、同じ導電型の複数のウェルが接続されたとき、Ｎウェル５、Ｐウェル６の実質的なウェル抵抗が低減され、Ｎウェル５、Ｐウェル６の両方の電位変動が抑制され、ラッチアップの抑制が実現される。 In the semiconductor integrated circuit 1 of the present embodiment, since both the N well resistance and the P well resistance are reduced, the potentials of both the N well and the P well hardly change, and the latch-up resistance is improved. For example, it is assumed that excessive electrons and holes are generated due to radiation or the like in a partial region such as an SRAM cell. As shown in FIG. 7, at this time, the generated electrons are sent to the plurality of N wells 5 through the deep N well 3. Similarly, the generated holes are sent to the plurality of P wells 6 through the deep P well 4. The plurality of N wells 5 are connected to the power supply line 23, and the plurality of P wells 6 are connected to the ground line 24. Therefore, when a plurality of wells of the same conductivity type are connected via the deep N well 3 and the deep P well 4, the substantial well resistance of the N well 5 and the P well 6 is reduced, and the N well 5, P Both potential fluctuations of the well 6 are suppressed, and latch-up is suppressed.

図８は、Ｐウェル電位変動時のＳＲＡＭのスタティックノイズマージン（ＳＮＭ）の状態を例示するグラフである。図８のグラフは、ＳＲＡＭのＰウェル電位変動時に、スタティックノイズマージン（ＳＮＭ）が低下することを表している。また、図８の矢印Ａは、従来のＰウェル電位変動量を例示し、図８の矢印Ｂは、本実施形態の半導体集積回路１のＰウェル電位変動量を例示している。 FIG. 8 is a graph illustrating the state of the static noise margin (SNM) of the SRAM when the P-well potential varies. The graph of FIG. 8 shows that the static noise margin (SNM) decreases when the SRAM P-well potential varies. An arrow A in FIG. 8 exemplifies a conventional P well potential fluctuation amount, and an arrow B in FIG. 8 exemplifies the P well potential fluctuation amount of the semiconductor integrated circuit 1 of the present embodiment.

本実施形態の半導体集積回路１は、従来の半導体集積回路と比較して、Ｐウェル抵抗が低減されている。そのため、放射線起因で過剰なキャリアが発生したときのＰウェル電位変動が低減される。図８を参照すると、従来の半導体集集積回路では、矢印Ａで例示するＰウェル電位変動が生じる。本実施形態の半導体集積回路１の場合、矢印Ｂで例示するようなＰウェル電位変動が生じ、そのＰウェル電位変動は相対的に小さい。その結果、ＳＮＭの低下が小さく、ＳＲＡＭの誤動作を防止することが可能となる。 In the semiconductor integrated circuit 1 of this embodiment, the P-well resistance is reduced as compared with the conventional semiconductor integrated circuit. Therefore, P-well potential fluctuation when excessive carriers are generated due to radiation is reduced. Referring to FIG. 8, in the conventional semiconductor integrated circuit, the P well potential fluctuation exemplified by arrow A occurs. In the case of the semiconductor integrated circuit 1 of the present embodiment, a P well potential variation as exemplified by the arrow B occurs, and the P well potential variation is relatively small. As a result, the decrease in SNM is small and it is possible to prevent malfunction of the SRAM.

［比較例］
以下に、上述の本実施形態の半導体集積回路１に対する比較例について説明を行う。図９は、異なる構造のＳＲＡＭセルにおける、ウェル抵抗の違いを例示するグラフである。図９のグラフは、ＳＲＡＭセルの中心部からセル外周のウェルコンタクトまでのウェル抵抗を例示している。図９に示されているように、ディープウェルのレイアウトが異なると、Ｎウェル抵抗とＰウェル抵抗に違いが生じる。例えば、ディープＮウェルを全面にレイアウトする場合や、ディープＮウェルのみをストライプ状にレイアウトする場合は、Ｎウェル抵抗が低減されている。しかし、Ｐウェル抵抗は、必ずしも効果的に低減されていない。これは、空乏層の広がりによる、ＰウェルとＰ型半導体基板との電気的な分離が原因となっている。 [Comparative example]
Below, the comparative example with respect to the semiconductor integrated circuit 1 of this embodiment mentioned above is demonstrated. FIG. 9 is a graph illustrating the difference in well resistance in SRAM cells having different structures. The graph of FIG. 9 illustrates the well resistance from the center of the SRAM cell to the well contact on the outer periphery of the cell. As shown in FIG. 9, if the layout of the deep well is different, there is a difference between the N well resistance and the P well resistance. For example, when the deep N well is laid out over the entire surface, or when only the deep N well is laid out in a stripe shape, the N well resistance is reduced. However, the P-well resistance is not necessarily reduced effectively. This is caused by electrical separation between the P-well and the P-type semiconductor substrate due to the spread of the depletion layer.

上述のように、本実施形態の半導体集積回路１は、ディープＮウェルとディープＰウェルとを、交互にストライプ状にレイアウトしている。図９の（４）に示されているように、本実施形態の半導体集積回路１は、Ｎウェル抵抗とＰウェル抵抗とが、バランスよく低減されている。また、図９に示されているように、ディープＮウェルとディープＰウェルとを交互にストライプ状にレイアウトすることで、不純物の注入量やウェルの幅に依存することなく、従来の半導体集積回路よりもＰウェル抵抗が低減される。 As described above, in the semiconductor integrated circuit 1 of this embodiment, the deep N wells and the deep P wells are alternately laid out in a stripe shape. As shown in (4) of FIG. 9, in the semiconductor integrated circuit 1 of this embodiment, the N well resistance and the P well resistance are reduced in a balanced manner. In addition, as shown in FIG. 9, the deep N well and the deep P well are alternately laid out in a stripe pattern, so that the conventional semiconductor integrated circuit does not depend on the impurity implantation amount or the well width. As a result, the P-well resistance is reduced.

一般的な半導体デバイスにおいて、ＰＮ接合の空乏層幅は、不純物濃度に依存する。例えば、一定の逆バイアスでは、不純物濃度が小さいほど急激に空乏層幅が大きくなる。通常使用されている比抵抗が約１０オームのＰ型半導体基板は、不純物濃度が約１ｅ１５／ｃｍ^３である。このときに、例えば逆バイアス１．０Ｖでの空乏層幅は、約２.０μｍとなる。したがって、Ｎウェルの間隔が２.０μｍ以下では、そのウェルの下面全体へ空乏層が広がり、ＰウェルとＰ型半導体基板とが、電気的に分離されてしまう。そのため、効果的なＰウェル抵抗の低減効果を得ることが困難となる。 In a general semiconductor device, the depletion layer width of the PN junction depends on the impurity concentration. For example, at a constant reverse bias, the depletion layer width increases rapidly as the impurity concentration decreases. A commonly used P-type semiconductor substrate having a specific resistance of about 10 ohms has an impurity concentration of about 1e15 / cm ³ . At this time, for example, the depletion layer width at a reverse bias of 1.0 V is about 2.0 μm. Therefore, when the interval between the N wells is 2.0 μm or less, a depletion layer spreads over the entire lower surface of the well, and the P well and the P-type semiconductor substrate are electrically separated. Therefore, it is difficult to obtain an effective P well resistance reduction effect.

本実施形態の半導体集積回路１は、上述したように、不純物濃度が１ｅ１７／ｃｍ^３以上のディープＰウェル４を備えている。上述したように、ディープＮウェルとディープＰウェルとを、交互にストライプ状にレイアウトしている。このとき、そのディープＰウェル４の作用によって、空乏層の広がりを抑制する。これによって、Ｎウェル抵抗とＰウェル抵抗とを、バランスよく低減させることが可能となる。さらに、本実施形態の半導体集積回路１は、半導体基板２の導電型が、Ｎ型またはＰ型のどちらかに制限されることがない。また、本実施形態の半導体集積回路１は、半導体基板２の不純物濃度に依存することがない。したがって、微細レイアウトでも、Ｎウェル５とＰウェル６との両方の抵抗の低減が可能となる。 As described above, the semiconductor integrated circuit 1 of this embodiment includes the deep P well 4 having an impurity concentration of 1e17 / cm ³ or more. As described above, deep N wells and deep P wells are alternately laid out in stripes. At this time, the expansion of the depletion layer is suppressed by the action of the deep P well 4. This makes it possible to reduce the N well resistance and the P well resistance in a balanced manner. Furthermore, in the semiconductor integrated circuit 1 of the present embodiment, the conductivity type of the semiconductor substrate 2 is not limited to either N type or P type. Further, the semiconductor integrated circuit 1 of the present embodiment does not depend on the impurity concentration of the semiconductor substrate 2. Therefore, the resistance of both the N well 5 and the P well 6 can be reduced even in a fine layout.

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、上述の実施形態において、半導体集積回路１が、ディープＮウェル３が延伸する方向に概ね直角な方向に延伸するＮウェル５を有し、また、ディープＰウェル４が延伸する方向に概ね直角な方向に延伸するＰウェル６を有する場合を例示している。本実施形態の半導体集積回路１において、ディープＮウェル３やディープＰウェル４が延伸する方向に制限はない。ディープＮウェル３が、複数のＮウェル５を電気的に接続し、ディープＰウェル４が、複数のＰウェル６を電気的に接続することで、半導体集積回路１は、上述の効果を発揮する。 The embodiment of the present invention has been specifically described above. The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. For example, in the above-described embodiment, the semiconductor integrated circuit 1 has the N well 5 extending in a direction substantially perpendicular to the direction in which the deep N well 3 extends, and is substantially perpendicular to the direction in which the deep P well 4 extends. The case where it has the P well 6 extended | stretched in an arbitrary direction is illustrated. In the semiconductor integrated circuit 1 of the present embodiment, there is no limitation on the extending direction of the deep N well 3 and the deep P well 4. The deep N well 3 electrically connects the plurality of N wells 5, and the deep P well 4 electrically connects the plurality of P wells 6, so that the semiconductor integrated circuit 1 exhibits the above-described effects. .

１…半導体集積回路
２…半導体基板
３…ディープＮウェル
４…ディープＰウェル
５…Ｎウェル
６…Ｐウェル
７…ＳＴＩ（Shallow Trench Isolation：素子分離領域）
８…ＮチャネルＭＯＳトランジスタ
９…ＰチャネルＭＯＳトランジスタ
１１…ゲート電極
１２…Ｎ^＋拡散層
１３…Ｎ^＋拡散層
１４…ゲート絶縁膜
１５…ゲート電極
１６…Ｐ^＋拡散層
１７…Ｐ^＋拡散層
１８…ゲート絶縁膜
２１…電子経路
２２…正孔経路
２３…電源線
２４…接地線 DESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit 2 ... Semiconductor substrate 3 ... Deep N well 4 ... Deep P well 5 ... N well 6 ... P well 7 ... STI (Shallow Trench Isolation)
8 ... N-channel MOS transistor 9 ... P-channel MOS transistor 11 ... Gate electrode 12 ... N ⁺ diffusion layer 13 ... N ⁺ diffusion layer 14 ... Gate insulating film 15 ... Gate electrode 16 ... P ⁺ diffusion layer 17 ... P ⁺ diffusion layer 18 ... Gate insulating film 21 ... Electronic path 22 ... Hole path 23 ... Power supply line 24 ... Ground line

Claims

A semiconductor integrated circuit having a CMOS layout,
A substrate,
An N well formed in the substrate along the first direction;
A P well formed in the substrate along the first direction and formed adjacent to the N well through an element isolation region;
A deep N well formed on the substrate below the element isolation region and formed along a second direction different from the first direction;
A semiconductor integrated circuit, comprising: a deep P well formed along the second direction and formed adjacent to the deep N well.

The semiconductor integrated circuit according to claim 1,
The substrate is
A well forming layer region in which the N well and the P well are formed;
A deep well formation layer region disposed under the well formation layer region, wherein the deep N well and the deep P well are formed;
A semiconductor integrated circuit comprising: a substrate lower layer region disposed under the deep well formation layer region.

The semiconductor integrated circuit according to claim 2,
The substrate lower layer region is
A semiconductor integrated circuit, which is formed of a semiconductor having the same conductivity type as either the deep N well or the deep P well, and contains impurities at a lower concentration than either the deep N well or the deep P well.

The semiconductor integrated circuit according to any one of claims 1 to 3, further comprising:
Another N well arranged side by side with the N well across the P well;
Another P well arranged side by side with the P well across the N well,
The deep N well is
Electrically connecting the N well and another N well;
The deep P well is
A semiconductor integrated circuit for electrically connecting the P well and another P well.

The semiconductor integrated circuit according to claim 1, wherein
The substrate is
When impurities of about 1e15 / cm ³ are included,
The deep N well is
Containing 1e17 / cm ³ or more of impurities,
The deep P well is
A semiconductor integrated circuit containing impurities of 1e17 / cm ³ or more.

The semiconductor integrated circuit according to any one of claims 1 to 5,
The semiconductor integrated circuit, wherein each of the deep N well and the deep P well has a peak depth of about 1 μm.

The semiconductor integrated circuit according to any one of claims 1 to 6,
The N-well is
Comprising a plurality of P-channel transistors;
The P-well is
Comprising a plurality of N-channel transistors;
The deep N well is
Supplying excess carriers generated in at least one of the plurality of P-channel transistors arranged in an upper layer and causing malfunction of the P-channel transistor to the ground line through each of the plurality of N-wells;
The deep P well is
Semiconductor that supplies excess carriers generated in at least one of the plurality of N-channel transistors arranged in an upper layer and causing malfunction of the N-channel transistor to the power supply line through each of the plurality of P-wells Integrated circuit.

A substrate,
A plurality of N wells formed in the substrate along the first direction;
A plurality of P wells disposed between the plurality of N wells and formed in the substrate along the first direction;
An element isolation region;
A plurality of deep N wells formed along the second direction different from the first direction, formed on the substrate below the element isolation region;
A plurality of deep P wells disposed between the plurality of deep N wells and formed along the second direction;
Each of the plurality of deep N wells is
Connected to the plurality of N wells so as to reduce the N well resistance of each of the plurality of N wells;
Each of the plurality of deep P wells is
A semiconductor integrated circuit connected to the plurality of P wells so as to reduce the P well resistance of each of the plurality of P wells.

The semiconductor integrated circuit according to claim 8, wherein
Each of the plurality of deep N wells is
Supplying excess carriers generated in at least one of the plurality of N wells arranged in an upper layer to a power supply line through each of the plurality of N wells;
Each of the plurality of deep P wells is
A semiconductor integrated circuit that supplies excess carriers generated in at least one of the plurality of P wells arranged in an upper layer to a ground line through each of the plurality of P wells.