JP2011018742A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】多層配線を有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１上に第１配線用絶縁膜ＩＭ１を形成し、第１配線用絶縁膜ＩＭ１に配線溝ＴＭ１を形成する。その後、配線溝ＴＭ１に銅を主体とする導体膜を埋め込むことで配線ＭＷ１を形成する。続いて、配線ＭＷ１上にキャップ導体膜ＭＣ１を形成した後、キャップ導体膜ＭＣ１に表面研磨を施す。特に、キャップ導体膜ＭＣ１はＡＬＤ法によって配線ＭＷ１上に選択的に形成する。
【選択図】図１２

Description

本発明は、半導体装置の製造技術に関し、特に、多層配線を有する半導体装置に適用して有効な技術に関するものである。

半導体装置は、それを構成するＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）（以下、単にＭＩＳトランジスタ）などの半導体素子の微細化による高集積化や、配線の微細化による高集積化によって高性能化される。配線の微細化に関しては、配線材料として銅（Ｃｕ）を用いる技術がある。銅は、比抵抗がアルミニウム（Ａｌ）よりも低いこと、融点が高くエレクトロマイグレーションが起こり難いこと、ストレスマイグレーションが起こり難いことなどを理由として、微細化に適した配線材料とされている。

半導体装置の銅配線においては、その底面および側面にタンタル（Ｔａ）やチタン（Ｔｉ）などの金属またはそれらの窒化物からなるバリア金属（バリアメタル）が形成される。これにより、層間絶縁膜への銅の拡散を防止し、また、エレクトロマイグレーション耐性を向上させる。また、銅配線の上面には、シリコン（Ｓｉ）の窒化物や炭化物などからなるキャップ絶縁膜が形成される。これにより、銅配線の酸化を防止する。

例えば、無電解めっき法によって、銅配線上に選択的にコバルト（Ｃｏ）キャップ膜を形成する技術がある（非特許文献１）。

また、例えば、ＣＶＤ法によって、銅配線上に選択的にコバルトキャップ膜を形成する技術がある（非特許文献２）。

また、例えば、ＣＶＤ法によって、銅配線上に選択的にタングステン（Ｗ）キャップ膜を形成する技術がある（特許文献１）。

また、例えば、銅配線上のキャップ膜として、ルテニウム（Ｒｕ）膜を適用する技術がある（特許文献２〜５）。

特開２００７−４２６６２号公報 特開２００８−２０５４５８号公報 特開２００８−３４６３３号公報 特開２００７−１４２４２１号公報 特開２００５−１７５４７９号公報

「プロシーディングス・オブ・ザ・アイアイティーシー（Proceedings of the IITC）」２００４年、ｐ．７５−７７ 「エーディーエムイーティーエー（ＡＤＭＥＴＡ）予稿集」２００８年、ｐ．１５５−１６０

本発明者らが検討した上記の先行技術では、銅配線のキャップ膜として、コバルト、タングステンまたはルテニウム膜などの導電性金属膜を適用している。これは、銅の酸化を防ぐという目的に加え、微細化に伴って増加する配線容量を低減する効果の発現を目的とし、銅配線のキャップ膜として、絶縁膜ではなく金属膜を適用する技術である。

本発明者らが検討した上記の金属性キャップ膜形成技術では、フォトリソグラフィ法などによらず、銅配線への電気めっきまたは無電解めっきにより銅配線上に選択的にコバルト、タングステンまたはルテニウムを形成する。これにより、フォトリソグラフィ法に要するマスク工程数を削減できる。また、めっき法であれば、フォトリソグラフィ法におけるマスクの合わせずれを懸念する必要が無く、銅配線をより微細化・高集積化するのに適している。

しかしながら、上記のめっき法であっても、完全に選択的に銅配線上にのみキャップ導体膜を形成できるものではなく、層間絶縁膜上にもキャップ導体膜が僅かに形成されてしまうことが分かった。ここで、上述のように、キャップ導体膜は配線間容量を低減するために導電性の金属膜を適用しているから、層間絶縁膜上に導体膜が形成された状態となる。このような導体膜は、層間絶縁膜中をマイグレーションし絶縁不良を引き起こすなど、信頼性を損なう原因となり得る。そして、このように層間絶縁膜上に残留するキャップ導体膜は、更なる微細化に際してより顕著になる。

そこで、本発明の目的は、多層配線を有する半導体装置の信頼性を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。

半導体基板上に多層配線を形成する工程を有する半導体装置の製造方法であって、半導体基板上に多層配線を形成する工程は、半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜に第１配線溝を形成する工程と、第１配線溝を埋め込むようにして第１配線を形成する工程と、第１配線上にキャップ導体膜を形成する工程と、キャップ導体膜に表面研磨を施す工程とを有し、銅を主体とする導体膜によって第１配線を形成し、ＡＬＤ法によって、第１配線上に選択的にキャップ導体膜を形成することを特徴とする。

本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。

即ち、多層配線を有する半導体装置の信頼性を向上させることができる。

本発明の実施の形態である半導体装置の製造工程中における要部断面図である。 図１に続く半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２の要部ｐ０１を拡大して示した拡大図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１４の要部ｐ０２を拡大して示した拡大図である。 本発明の実施の形態である半導体装置の製造工程の特性を表すグラフ図である。 図１４に続く半導体装置の製造工程中における要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

本実施の形態の半導体装置の製造方法を説明する。図１は、製造工程中におけるシリコン基板（半導体基板）１のうち、ｎＭＩＳ領域ＲｎおよびｐＭＩＳ領域Ｒｐの要部断面図を示している。本実施の形態の半導体装置の製造方法は、シリコン基板１上に、ｎチャネル型のＭＩＳトランジスタＱｎ（以下、単にｎ型ＭＩＳトランジスタＱｎ）やｐチャネル型のＭＩＳトランジスタＱｐ（以下、単にｐ型ＭＩＳトランジスタＱｐ）を形成する工程と、多層配線を形成する工程とを有する。はじめに、各トランジスタＱｎ，Ｑｐを形成する工程を説明する。

まず、例えばｐ型の単結晶シリコンからなるシリコン基板１（半導体ウェハと称する平面略円形状の半導体の薄板）を用意する。続いて、そのシリコン基板１の主面に分離部２を形成する。分離部２は、酸化シリコン膜などからなる浅い溝型の絶縁体（Shallow Trench Isolation：ＳＴＩ）によって形成されている。分離部２は、シリコン基板１にエッチングを施すことで溝を形成し、続いてシリコン基板１の主面上に化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法により除去することで形成する。

その後、シリコン基板１のｎＭＩＳ領域Ｒｎにｐ型不純物、例えばホウ素（Ｂ）をイオン注入してｐ型ウェル３を形成する。また、シリコン基板１のｐＭＩＳ領域Ｒｐにｎ型不純物、例えばリン（Ｐ）をイオン注入してｎ型ウェル４を形成する。この後、ｐ型ウェル３またはｎ型ウェル４に後に形成するトランジスタの閾値を制御するための不純物をイオン注入しても良い。

次に、例えばフッ酸水溶液を用いたウェットエッチングによりシリコン基板１の表面を洗浄した後、シリコン基板１を熱酸化して、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜５を形成する。

次に、図２に示すように、ゲート絶縁膜５上に、ゲート電極用の導体膜を形成した後、レジストパターンをエッチングマスクとしたドライエッチングによりゲート電極用の導体膜を加工して、導体膜からなるゲート電極６ｎ，６ｐを形成する。ゲート電極用の導体膜としては、例えばＣＶＤ法などによって、多結晶シリコン（ポリシリコンとも言う）を主体とする導体膜を形成する。特に、ｎＭＩＳ領域Ｒｎにはｎ型不純物が導入された多結晶シリコンからなるゲート電極６ｎを形成し、ｐＭＩＳ領域Ｒｐにはｐ型不純物が導入された多結晶シリコンからなるゲート電極６ｐを形成する。

続いて、ｎＭＩＳ領域Ｒｎのｐ型ウェル３に、例えばヒ素（Ａｓ）をイオン注入する。このとき、ゲート電極６ｎがイオン注入マスクとなって、ゲート電極６ｎの側方下部のｐ型ウェル３にイオン注入が施される。このようにして、ｎ型半導体領域であるエクステンション領域７をｎＭＩＳ領域Ｒｎに形成する。また、同様に、ｐＭＩＳ領域Ｒｐのｎ型ウェル４に、例えばフッ化ホウ素（ＢＦ）をイオン注入する。このとき、ゲート電極６ｐがイオン注入マスクとなって、ゲート電極６ｐの側方下部のｎ型ウェル４にイオン注入が施される。このようにして、ｐ型半導体領域であるエクステンション領域８をｐＭＩＳ領域Ｒｐに形成する。

次に、図３に示すように、シリコン基板１の主面に酸化シリコンからなる絶縁膜を、ＣＶＤ法などにより形成し、これをエッチバックすることで、ゲート電極６ｎ，６ｐの側壁を覆うようなサイドウォールスペーサ９を形成する。ここでは、酸化シリコン膜と窒化シリコン膜との積層膜によって、サイドウォールスペーサ９を形成しても良い。

続いて、ｎＭＩＳ領域Ｒｎのｐ型ウェル３に、例えばヒ素をイオン注入する。このとき、ゲート電極６ｎおよびサイドウォールスペーサ９がイオン注入マスクとなって、ｎＭＩＳ領域Ｒｎのサイドウォールスペーサ９の側方下部のｐ型ウェル３に、イオン注入が施される。このようにして、ｎ型半導体領域であるソースドレイン領域１０を、ｎＭＩＳ領域Ｒｎに形成する。ｎＭＩＳ領域Ｒｎのソースドレイン領域１０は、同じｎ型のエクステンション領域７と比較して、ｎ型不純物濃度が高く、基板表面からの深さが深い。また、同様に、ｐＭＩＳ領域Ｒｐのｎ型ウェル４に、例えばフッ化ホウ素をイオン注入する。このとき、ゲート電極６ｐおよびサイドウォールスペーサ９がイオン注入マスクとなって、ｐＭＩＳ領域Ｒｐのサイドウォールスペーサ９の側方下部のｎ型ウェル４に、イオン注入が施される。このようにして、ｐ型半導体領域であるソースドレイン領域１１を、ｐＭＩＳ領域Ｒｐに形成する。ｐＭＩＳ領域Ｒｐのソースドレイン領域１１は、同じｐ型のエクステンション領域８と比較して、ｐ型不純物濃度が高く、基板表面からの深さが深い。

次に、図４に示すように、サリサイド技術により、各ゲート電極６ｎ，６ｐおよびソースドレイン領域１０，１１の表面に、低抵抗の金属シリサイド層１２を形成する。金属シリサイド層１２としては、例えば、ニッケルシリサイド（ＮｉＳｉ）、ニッケル合金シリサイド、コバルトシリサイド（ＣｏＳｉ）、タングステンシリサイド（ＷＳｉ）、または、白金シリサイド（ＰｔＳｉ）を形成する。例えば、ニッケルシリサイドを形成する場合には、まず、シリコン基板１の主面上にスパッタリング法などによりニッケル膜を形成する。その後、熱処理を施すことで、シリコンとニッケルとが触れている箇所でシリサイド反応を起こさせる。ここで、シリコンとニッケルとが触れている箇所が、各ゲート電極６ｎ，６ｐおよびソースドレイン領域１０，１１の表面である。そして、未反応のニッケル膜をエッチングにより除去する。このようにして、自己整合的に、上記の箇所に金属シリサイド層１２を形成することができる。

以上のようにして、シリコン基板１の主面のｎＭＩＳ領域Ｒｎにｎ型ＭＩＳトランジスタＱｎ、ｐＭＩＳ領域Ｒｐにｐ型ＭＩＳトランジスタＱｐを形成する。

続いて、本実施の形態の半導体装置の製造方法では、多層配線の形成工程となる。以下で、本実施の形態の半導体装置の製造方法が有する多層配線の形成工程について、詳しく説明する。

図５に示すように、シリコン基板１の主面上に、ＣＶＤ法により窒化シリコン膜１３を形成する。続いて、窒化シリコン膜１３上に、プラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる酸化シリコン膜１４を形成する。このように、窒化シリコン膜１３と酸化シリコン膜１４からなる層間絶縁膜を形成する。その後、酸化シリコン膜１４の表面をＣＭＰ法により研磨する。下地段差に起因して窒化シリコン膜１３の表面に凹凸形状が形成されていても、酸化シリコン膜１４の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。

続いて、レジストパターンをエッチングマスクとして酸化シリコン膜１４および窒化シリコン膜１３を順にエッチングし、接続孔（コンタクトホール）１５を所定の箇所に形成する。所定の箇所とは、例えば、各トランジスタＱｎ，Ｑｐの各ゲート電極６ｎ，６ｐおよび各ソースドレイン領域１０，１１の上方に位置する窒化シリコン膜１３および酸化シリコン膜１４である。ここで、接続孔１５を形成するために酸化シリコン膜１４にエッチングを施す際には、窒化シリコン膜１３がエッチングストッパ膜として機能する。このように、酸化シリコン膜１４の下地膜として窒化シリコン膜１３が形成された構造とすることで、自己整合的に接続孔１５を形成できる。

次に、図６に示すように、接続孔１５の内部を含むシリコン基板１の主面上に、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）を順に形成して、この積層膜からなるコンタクト用バリア導体膜１６ａを形成する。チタン膜は酸素原子を多く固溶できることから金属シリサイド層１２表面の還元材として用いられて、金属シリサイド層１２との接触抵抗を低減する機能を有する。また、窒化チタン膜は後の工程で接続孔１５の内部に埋め込まれる金属膜の構成原子が拡散するのを抑制または防止する機能を有する。チタン膜および窒化チタン膜からなるコンタクト用バリア導体膜１６ａは、例えば、スパッタリング法やＣＶＤ法などによって形成する。

その後、例えばＣＶＤ法などによって、接続孔１５の内部を含むシリコン基板１の主面上に、タングステン（Ｗ）からなるコンタクト用導体膜１６ｂを形成する。

次に、図７に示すように、例えばＣＭＰ法により、コンタクト用導体膜１６ｂの表面を平坦化する。その際、接続孔１５の外部に堆積したコンタクト用導体膜１６ｂおよびコンタクト用バリア導体膜１６ａを除去する。これにより、接続孔１５内にコンタクト用バリア導体膜１６ａおよびコンタクト用導体膜１６ｂが埋め込まれ、コンタクトプラグ（接続プラグ）１６が形成される。以上のようにして、窒化シリコン膜１３、酸化シリコン膜１４およびコンタクトプラグ１６からなるコンタクト層ＣＬを形成する。

次に、図８に示すように、シリコン基板１上のうち、コンタクト層ＣＬ上に、バリア絶縁膜ＩＢ１を形成する。その後、シリコン基板１上のうち、バリア絶縁膜ＩＢ１を覆うようにして、第１配線用絶縁膜（第１絶縁膜）ＩＭ１を形成する。バリア絶縁膜ＩＢ１は、後の工程で第１配線用絶縁膜ＩＭ１中に形成する金属配線が絶縁膜中に拡散するのを防ぐことを目的の一つとして形成される。

ここで、バリア絶縁膜ＩＢ１および第１配線用絶縁膜ＩＭ１としては、エッチング選択比が取れるような材料を選択する。言い換えれば、バリア絶縁膜ＩＢ１および第１配線用絶縁膜ＩＭ１として、同一条件のエッチングに対して互いにエッチング速度の異なる絶縁材料を用いる。

例えば、バリア絶縁膜ＩＢ１としては、窒化シリコンを主体とする絶縁膜をＣＶＤ法などによって形成する。また、例えば、第１配線用絶縁膜ＩＭ１としては、酸化シリコンを主体とする絶縁膜、または、酸化シリコンよりも比誘電率の低い絶縁膜（Ｌｏｗ−ｋ材料とも言う）をＣＶＤ法などによって形成する。このように、エッチング速度の異なる材料を適用する効果に関しては、後に詳しく説明する。

続いて、第１配線用絶縁膜ＩＭ１を覆うようにして、キャップ絶縁膜ＩＣ１を形成する。キャップ絶縁膜ＩＣ１としては、窒化シリコンを主体とする絶縁膜を、ＣＶＤ法などによって形成する。

次に、図９に示すように、キャップ絶縁膜ＩＣ１上に、所望の形状に加工したフォトレジスト膜１７を形成する。ここで、所望の形状とは、後の工程で第１配線用絶縁膜ＩＭ１に形成される配線パターンを反転した形状である。フォトレジスト膜１７の加工は、フォトレジスト塗布、露光および現像といった一連のフォトリソグラフィ工程によって行う。

続いて、フォトレジスト膜１７をエッチングマスクとして、キャップ絶縁膜ＩＣ１、第１配線用絶縁膜ＩＭ１、および、バリア絶縁膜ＩＢ１に対してエッチングを施すことで、フォトレジスト膜１７から露出した部分の上記各絶縁膜ＩＣ１，ＩＭ１，ＩＢ１を除去する。これにより、キャップ絶縁膜ＩＣ１、第１配線用絶縁膜ＩＭ１およびバリア絶縁膜ＩＢ１に配線溝（第１配線溝）ＴＭ１を形成する。このとき、上述のように、第１配線用絶縁膜ＩＭ１とバリア絶縁膜ＩＢ１とは、エッチング速度の異なる材料を用いている。従って、第１配線用絶縁膜ＩＭ１にエッチングを施す際に、下地のバリア絶縁膜ＩＢ１をエッチングストッパとして適用できる。これにより、下地のコンタクト層ＣＬにダメージを与え難い加工方法とすることができる。以上のエッチング工程後、フォトレジスト膜１７を除去する。

次に、図１０に示すように、配線溝ＴＭ１の側壁および底面を含む各絶縁膜ＩＣ１，ＩＭ１，ＩＢ１の表面を覆うようにしてバリア導体膜ＭＢ１を形成する。バリア導体膜ＭＢ１は、後の工程で配線溝ＴＭ１の中に形成する金属配線が第１配線用絶縁膜ＩＭ１などの絶縁膜と接触し化学反応を起こすことで抵抗値が増加するのを防ぐことを目的の一つとして形成される。このような目的に適した材料として、タンタルまたはチタンを含む導体膜を主体としたバリア導体膜ＭＢ１を形成する。例えば、タンタル、チタン、窒化タンタル、窒化チタン、または、いずれかの積層構造などがある。これらの導体膜は、例えば、スパッタリング法などのＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ（Chemical Vapor Deposition）法、または、ＡＬＤ（Atomic Layer Deposition）法などによって形成する。

続いて、配線溝ＴＭ１の側壁および底面を含む各絶縁膜ＩＣ１，ＩＭ１，ＩＢ１の表面のうち、バリア導体膜ＭＢ１を覆うようにして、シード層ＳＤ１を形成する。ここでは、銅を主体とする導体膜からなるシード層ＳＤ１を、例えば、スパッタリング法などによって形成する。その後、電気めっき法によって、シード層ＳＤ１上に、配線溝ＴＭ１を十分に埋め込むようにして、銅を主体とする導体膜からなる配線用導体膜（第１配線用導体膜）ＭＷａを形成する。

次に、図１１に示すように、配線用導体膜ＭＷａに対してＣＭＰ（Chemical and Mechanical Polishing）法による表面研磨を施す。これにより、第１配線用絶縁膜ＩＭ１およびバリア絶縁膜ＩＢ１が有する配線溝ＴＭ１に配線用導体膜ＭＷａが埋め込まれ、配線用導体膜ＭＷａからなる配線（第１配線）ＭＷ１が形成される。また、当該ＣＭＰ工程の際に、キャップ絶縁膜ＩＣ１を研磨ストッパ膜として機能させることもできる。その場合、当該ＣＭＰ工程によってキャップ絶縁膜ＩＣ１を全て除去した構造であっても、除去せずに残した構造であっても良い。本図１１では、キャップ絶縁膜ＩＣ１が全て除去された構造として図示している。

続く工程を、図１２およびその要部ｐ０１を拡大して示した図１３を用いて説明する。本工程では、配線ＭＷ１上にキャップ導体膜ＭＣ１を形成する。上述のように、キャップ導体膜ＭＣ１は、配線ＭＷ１が酸化されるのを防ぐことを目的の一つとして形成される。更に、配線容量を低減させる目的から、キャップ導体膜ＭＣ１として導電性の金属膜を形成する。本実施の形態の半導体装置の製造方法では、例えば、キャップ導体膜ＭＣ１として、コバルト、タングステン、または、ルテニウムなどを、例えばＡＬＤ法、または、めっき法（電気めっき法または無電解めっき法）によって、８ｎｍ程度形成する。このように、ＡＬＤ法またはめっき法によって導電性のキャップ導体膜ＭＣ１を形成することで、絶縁性の第１配線用絶縁膜ＩＭ１上には形成され難く、同じ導電性の配線ＭＷ１の上には形成され易くなる。即ち、キャップ導体膜ＭＣ１は配線ＭＷ１上に選択的に形成される。

しかしながら、本工程において、キャップ導体膜ＭＣ１は配線ＭＷ１上にのみ、完全に選択的に形成されることは無く、第１配線用絶縁膜ＩＭ１上にも形成される。このように、本来絶縁膜である第１配線用絶縁膜ＩＭ１上に、導電性のキャップ導体膜ＭＣ１が残存していると、絶縁不良などの課題を引き起こす原因となる。そこで、この課題を回避すべく、本実施の形態の半導体装置の製造方法は以下の工程を有する。

続く工程を、図１４およびその要部ｐ０２を拡大して示した図１５を用いて説明する。本工程では、ＣＭＰ法によってキャップ導体膜ＭＣ１に表面研磨を施す。このとき、配線ＭＷ１上のキャップ導体膜ＭＣ１と、第１配線用絶縁膜ＩＭ１上のキャップ導体膜ＭＣ１とは、同様に表面研磨によって除去されていく。しかし、上記図１２および上記図１３を用いて説明したように、キャップ導体膜ＭＣ１はＡＬＤ法またはめっき法によって、配線ＭＷ１上に選択的に形成しているため、第１配線用絶縁膜ＩＭ１上のキャップ導体膜ＭＣ１の量は、配線ＭＷ１上に比べて少ない。従って、表面研磨において、第１配線用絶縁膜ＩＭ１上のキャップ導体膜ＭＣ１は除去し、配線ＭＷ１上にはキャップ導体膜ＭＣ１を残すという条件を選択することができる。これにより、第１配線用絶縁膜ＩＭ１上にはキャップ導体膜ＭＣ１が無く、配線ＭＷ１上にのみキャップ導体膜ＭＣ１が配置された構造を実現できる。従って、本実施の形態の半導体装置の製造方法によれば、層間絶縁膜中などへの導体の拡散が起こり難い構造を形成でき、結果として、多層配線を有する半導体装置の信頼性を向上させることができる。

また、上記では、キャップ導体膜ＭＣ１を形成する材料として、コバルト、タングステンまたはルテニウムがあると説明した。中でも、ルテニウムを主体とする導体膜は、ＣＭＰ法における除去レートが、他と比較して遅い。即ち、本実施の形態の半導体装置の製造方法において、キャップ導体膜ＭＣ１としてルテニウムを主体とする導体膜を形成した場合、その後のＣＭＰ工程では、比較的ゆっくりとキャップ導体膜ＭＣ１の除去が進むことになる。従って、キャップ導体膜ＭＣ１としてルテニウムを用いることで、第１配線用絶縁膜ＩＭ１上のキャップ導体膜ＭＣ１を除去し、配線ＭＷ１上にキャップ導体膜ＭＣ１を残すといった選択的なＣＭＰ工程を施し易くなる。なぜなら、研磨速度が遅いことで、第１配線用絶縁膜ＩＭ１上のキャップ導体膜ＭＣ１が除去され、配線ＭＷ１上にのみキャップ導体膜ＭＣ１が配置された構造となっている時間を長く維持できるからである。即ち、このような構造の状態でＣＭＰ工程を停止し易くなる。このような理由から、本実施の形態の半導体装置の製造方法では、キャップ導体膜ＭＣ１として、ルテニウムを主体とする導体膜を形成した方が、より好ましい。

また、ＡＬＤ法においては、工程を開始しても膜の堆積が始まらないまたは堆積速度が遅い期間を有することがある。本願では、この期間をインキュベーションタイムと記す。本実施の形態の半導体装置の製造方法では、ＡＬＤ法によってキャップ導体膜ＭＣ１を形成し、更に、インキュベーションタイムの間に、キャップ導体膜ＭＣ１を形成する方が、より好ましい。その理由を以下で説明する。

本発明者らの検証によれば、インキュベーションタイムの間のＡＬＤ法によるキャップ導体膜ＭＣ１の形成であれば、更に、第１配線用絶縁膜ＩＭ１上に形成され難くなることが分かった。従って、インキュベーションタイムの間にＡＬＤ法によってキャップ導体膜ＭＣ１を形成することで、より選択的に配線ＭＷ１上にキャップ導体膜ＭＣ１を形成することができる。そして、上述のように、キャップ導体膜ＭＣ１形成後にＣＭＰ法による表面研磨を施すことで、より確実に、配線ＭＷ１上にのみキャップ導体膜ＭＣ１が形成され、第１配線用絶縁膜ＩＭ１上には配置されない構造を実現できる。このような理由から、本実施の形態の半導体装置の製造方法では、ＡＬＤ法によってキャップ導体膜ＭＣ１を形成し、更に、インキュベーションタイムの間に、キャップ導体膜ＭＣ１を形成する方が、より好ましい。

ここで、キャップ導体膜ＭＣ１としてルテニウムを主体とする導体膜を形成する場合の、より具体的な形成方法を説明する。ＡＬＤ法においては、ルテニウムを含む原料ガスをシリコン基板１に供給する工程と、シリコン基板１を高周波（一例として１３．５６ｋＨｚの高周波に基づく２００Ｗ）で励起したアンモニア（ＮＨ_３）ガスを用いて処理する工程とを繰り返す。ルテニウムを含む原料ガスとしては、ビス（シクロペンタジエニル）ルテニウム（Ｒｕ（Ｃ_５Ｈ_４Ｃ_２Ｈ_５）_２、または、Ｒｕ（ＥｔＣｐ）_２と称する）を用い、成膜温度は一例として３５０℃とする。

また、上記のほかにも、例えば、原料ガスとしてＲｕ（Ｃ_７Ｈ_１１）（Ｃ_７Ｈ_９）（Ｒｕ ＤＥＲと称する）を用いて成膜温度３００℃とする方法や、原料ガスとしてＲｕ（Ｃ_５Ｈ_５）_２（Ｒｕ（ＣＰ）_２と称する）を用いて成膜温度を３５０℃とする方法などでも、ＡＬＤ法によってルテニウム膜からなるキャップ導体膜ＭＣ１を形成することができる。ただし、本実施の形態の半導体装置の製造方法では、上述のインキュベーションタイムが、Ｒｕ ＤＥＲよりも長くなるような原料ガスを用いることで、ルテニウムを主体とする導体膜によってキャップ導体膜ＭＣ１を形成する方が、より好ましい。その理由を以下で説明する。

ＡＬＤ法におけるインキュベーションタイムは、原料ガスによって異なることが分かっている。特に、ＡＬＤ法によって、金属膜上にルテニウムを形成する場合のインキュベーションタイムの違いについて、本発明者らは検証している。これに関して、図１６を用いて説明する。図１６は、横軸に成膜時間、縦軸にルテニウム膜厚を取ったグラフ図である。例えば、原料ガスとしてＲｕ（ＣＰ）_２や、Ｒｕ（ＥｔＣｐ）_２を用いた場合には、成膜初期において成膜速度が遅い領域を有し、この期間がインキュベーションタイムである。一方、原料ガスとしてＲｕ ＤＥＲを用いた場合には、明確なインキュベーションタイムが無い。従って、上述のように、インキュベーションタイムを利用して、ルテニウム膜からなるキャップ導体膜ＭＣ１を形成する方が効果的である本実施の形態の製造方法においては、ＡＬＤ法における原料ガスとしてＲｕ ＤＥＲよりもインキュベーションタイムが長くなるような、上記の原料ガスを用いた方が、より好ましい。

また、インキュベーションタイムがより長くなるような原料ガスを用いた方が、膜厚の制御がし易くなる。本図１６に示したように、本発明者らの検証により、原料ガスとしてＲｕ（ＥｔＣｐ）_２を用いた場合にインキュベーションタイムが長くなることが分かっている。以上のような理由から、本実施の形態の半導体装置の製造方法において、ＡＬＤ法によってルテニウム膜からなるキャップ導体膜ＭＣ１を形成する場合、原料ガスとしてＲｕ（ＥｔＣｐ）_２を用いる方が、より好ましい。

以上のようにして、バリア絶縁膜ＩＢ１、第１配線用絶縁膜ＩＭ１、バリア導体膜ＭＢ１、シード層ＳＤ１、配線ＭＷ１、および、キャップ導体膜ＭＣ１からなる第１配線層Ｍ１を形成する。

続く工程では、図１７に示すように、一般的なデュアルダマシン法などによって、第１ビア層Ｖ１および第２配線層Ｍ２を形成する。デュアルダマシン法によって第１ビア層Ｖ１および第２配線層Ｍ２を形成した場合、下層から順に、バリア絶縁膜１８、第１ビア用絶縁膜１９、バリア絶縁膜２０、および、第２配線用絶縁膜２１からなる層間絶縁膜の中に、ビアプラグ部と配線部との一体的な構造であるビア・配線用導体膜２２が形成される。層間絶縁膜とビア・配線用導体膜２２との間には、ビア・配線用バリア導体膜２３が形成される。ビア・配線用バリア導体膜２３としては、例えば、下層から順に窒化タンタル、タンタル、および、シード層としての銅の積層構造を有している。また、ビア・配線用導体膜２２としては、電気めっき法により銅を形成する。その後、同様の工程を繰り返すことで、多層配線構造を形成する。

以上、図５〜図１７を用いて説明した工程が、本実施の形態の半導体装置の製造方法が有する、多層配線を形成する工程である。

特に、上記図１２〜上記図１６を用いて説明したように、本実施の形態の半導体装置の製造方法では、銅からなる配線ＭＷ１上に選択的にキャップ導体膜ＭＣ１を形成した後、ＣＭＰを施すことで、第１配線用絶縁膜ＩＭ１上のキャップ導体膜ＭＣ１を除去する工程を有していた。これにより、上述のように、層間絶縁膜中などへの導体の拡散が起こり難い構造を形成でき、結果として、多層配線を有する半導体装置の信頼性を向上させることができる。

ここで、このような効果をもたらす製造方法は、上記の説明では第１配線層Ｍ１に対して適用する例を示したが、多層配線のうちのいずれの配線層に適用しても、同様に効果的である。ただし、本実施の形態の半導体装置の製造方法においては、多層配線のうち、シリコン基板１側から数えて１層目の配線層、即ち、第１配線層Ｍ１に適用して、より効果的である。なぜなら、本技術により解決し得る課題は、上述のように、微細な配線パターンであるほどより顕著になるものであり、多層配線においては、下層の配線層ほど微細なパターンとなっているからである。このような理由から、本実施の形態１の製造方法は、より下層の配線層の製造工程に適用して、より効果的である。また、このように微細なパターンを要する下層配線層に本技術を適用し、上層配線層にはＣＭＰなどによる除去工程は施さず、通常のキャップ導体膜の形成方法によるものとすることで、製造コストを削減することもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、多層配線を備えた半導体装置に適用することができる。

１ シリコン基板（半導体基板）
２ 分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ｎ，６ｐ ゲート電極
７，８ エクステンション領域
９ サイドウォールスペーサ
１０，１１ ソースドレイン領域
１２ 金属シリサイド層
１３ 窒化シリコン膜
１４ 酸化シリコン膜
１５ 接続孔（コンタクトホール）
１６ コンタクトプラグ
１６ａ コンタクト用バリア導体膜
１６ｂ コンタクト用導体膜
１７ フォトレジスト膜
１８，２０ バリア絶縁膜
１９ 第１ビア用絶縁膜
２１ 第２配線用絶縁膜
２２ ビア・配線用導体膜
２３ ビア・配線用バリア導体膜
ＣＬ コンタクト層
ＩＢ１ バリア絶縁膜
ＩＣ１ キャップ絶縁膜
ＩＭ１ 第１配線用絶縁膜（第１絶縁膜）
Ｍ１ 第１配線層
Ｍ２ 第２配線層
ＭＢ１ バリア導体膜
ＭＣ１ キャップ導体膜
ＭＷ１ 配線（第１配線）
ＭＷａ 配線用導体膜（第１配線用導体膜）
Ｑｎ ｎ型ＭＩＳトランジスタ
Ｑｐ ｐ型ＭＩＳトランジスタ
Ｒｎ ｎＭＩＳ領域
Ｒｐ ｐＭＩＳ領域
ＳＤ１ シード層
ＴＭ１ 配線溝（第１配線溝）
Ｖ１ 第１ビア層

Claims (11)

1. 半導体基板上に多層配線を形成する工程を有する半導体装置の製造方法であって、
   前記半導体基板上に前記多層配線を形成する工程は、
   （ａ）前記半導体基板上に第１絶縁膜を形成する工程と、
   （ｂ）前記第１絶縁膜に第１配線溝を形成する工程と、
   （ｃ）前記第１配線溝を埋め込むようにして第１配線を形成する工程と、
   （ｄ）前記第１配線上にキャップ導体膜を形成する工程と、
   （ｅ）前記キャップ導体膜に表面研磨を施す工程とを有し、
   前記（ｃ）工程では、銅を主体とする導体膜によって前記第１配線を形成し、
   前記（ｄ）工程では、ＡＬＤ法またはめっき法によって、前記第１配線上に選択的に前記キャップ導体膜を形成することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｄ）工程では、前記ＡＬＤ法によって前記キャップ導体膜を形成する際に、インキュベーションタイムの間に、前記キャップ導体膜を形成することを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記（ｄ）工程では、ルテニウムを主体とする導体膜によって前記キャップ導体膜を形成することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｄ）工程では、前記ＡＬＤ法において、前記インキュベーションタイムが、Ｒｕ（Ｃ_７Ｈ_１１）（Ｃ_７Ｈ_９）よりも長い原料ガスを用いることで、前記ルテニウムを主体とする導体膜によって前記キャップ導体膜を形成することを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｄ）工程では、前記ＡＬＤ法において、Ｒｕ（Ｃ_５Ｈ_４Ｃ_２Ｈ_５）_２を前記原料ガスとして用いることで、前記ルテニウムを主体とする導体膜によって前記キャップ導体膜を形成することを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記半導体基板上に前記多層配線を形成する工程のうち、前記（ａ）〜前記（ｅ）工程は、前記多層配線のうち、前記半導体基板側から数えて１層目の配線層を形成する工程であることを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記（ｅ）工程では、ＣＭＰ法によって前記キャップ導体膜に表面研磨を施すことを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記半導体基板上に前記多層配線を形成する工程は、前記（ｂ）工程後、前記（ｃ）工程前に、更に、
   （ｆ）前記第１配線溝の側壁および底面を覆うようにして、シード層を形成する工程を有し、
   前記（ｆ）工程では、銅を主体とする導体膜からなる前記シード層を形成し、
   前記（ｃ）工程では、電気めっき法によって、前記シード層を覆い、かつ、前記第１配線溝を埋め込むようにして第１配線用導体膜を形成し、前記第１配線用導体膜を表面研磨することで、前記第１配線用導体膜が前記第１配線溝を埋め込むような形状の前記第１配線を形成することを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記半導体基板上に前記多層配線を形成する工程は、前記（ｂ）工程後、前記（ｆ）工程前に、更に、
   （ｇ）前記第１配線溝の側壁および底面を覆うようにして、バリア導体膜を形成する工程を有し、
   前記（ｇ）工程では、タンタルまたはチタンを含む導体膜を主体とした前記バリア導体膜を形成し、
   前記（ｆ）工程では、前記第１配線溝の側壁および底面のうち、前記バリア導体膜を覆うようにして、前記シード層を形成することを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記半導体基板上に前記多層配線を形成する工程は、前記（ａ）工程前に、更に、
    （ｈ）前記半導体基板上にバリア絶縁膜を形成する工程を有し、
    前記（ｈ）工程および前記（ａ）工程では、前記バリア絶縁膜および前記第１絶縁膜として、同一条件のエッチングに対して互いにエッチング速度の異なる絶縁材料を用い、
    前記（ａ）工程では、前記半導体基板上のうち、前記バリア絶縁膜を覆うようにして、前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法について、
    前記（ｈ）工程では、前記バリア絶縁膜として、窒化シリコンを主体とする絶縁膜を形成し、
    前記（ａ）工程では、前記第１絶縁膜として、酸化シリコンよりも比誘電率の低い絶縁膜を形成することを特徴とする半導体装置の製造方法。

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