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JP2011009595A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2011009595A JP2009153254A JP2009153254A JP2011009595A JP 2011009595 A JP2011009595 A JP 2011009595A JP 2009153254 A JP2009153254 A JP 2009153254A JP 2009153254 A JP2009153254 A JP 2009153254A JP 2011009595 A JP2011009595 A JP 2011009595A
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Abstract

【課題】ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。このポリ・シリコン埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、これにより、リーク不良が誘発されていることが明らかとなった。
【解決手段】本願発明は、相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。
【選択図】図２１

Description

本発明は、半導体装置（または半導体集積回路装置）のデバイス構造およびその製造方法におけるシリコン系基板への埋め込みプラグ技術に適用して有効な技術に関する。
日本特開２００７−０５３１２４号公報（特許文献１）には、シリコン系半導体単結晶基板中にポリ・シリコンなどのシリコン系埋め込みプラグを形成したＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む集積回路技術が開示されている。
日本特開２００４−１０３７１５号公報（特許文献２）には、バイポーラ・トランジスタのオン抵抗を下げるために、シリコン系半導体単結晶基板中にシリコン系埋め込みプラグを形成した集積回路技術が開示されている。
日本特開２００３−１５８１７８号公報（特許文献３）または米国特許公開２００３−００９４６６９号公報（特許文献４）には、複数のバイポーラ・トランジスタ間を分離する分離領域にあるシリコン系絶縁型埋め込み分離領域を導通プラグとして使用する技術が開示されている。
日本特開２００６−３１９２８２号公報（特許文献５）には、シリコン系半導体単結晶基板に形成されたトレンチ表面の洗浄技術として、希弗酸薬液等で洗浄した後、純水リンス・ステップを除く洗浄の最終ステップとして、酸化性薬液でウエット洗浄する技術が開示されている。
特開２００７−０５３１２４号公報 特開２００４−１０３７１５号公報 特開２００３−１５８１７８号公報 米国特許公開２００３−００９４６６９号公報 特開２００６−３１９２８２号公報
ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、通常の縦型ＭＯＳＦＥＴと異なり、横方向の不純物の拡散を利用したもので、シリコン系半導体基板（たとえば、Ｐ型エピタキシャル単結晶シリコン基板）の裏面がソース電極（ソース外部端子）となることを最大の特徴としている。また、ＡＢ級での動作が可能なため、ゲート負電源等も不要であり、ＣＭＯＳプロセスとの整合性も良好であるため、高周波アンプ等の集積回路に多用されている。
ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。
このポリ・シリコン埋め込みプラグに関して、本願発明者らの検討によって、埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、この転位により、リーク不良が誘発されていることが明らかとなった。そして、この転位の原因を本願発明者らが解析したところ、ポリ・シリコン埋め込みプラグ用埋め込み孔の内面に生成した自然酸化膜によって、ポリ・シリコン埋め込みプラグの固相エピタキシャル成長が不均等となり、そこからの応力によって、周辺に転位が発生し、その結果、リーク不良を誘発していることが明らかとなった。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体装置または、その製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、（たとえばＰ型の）シリコン系単結晶基板層とエピタキシャル基板の境界面のような相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、シリコン系単結晶基板層とエピタキシャル基板の境界面のような相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われているので、周辺に不所望な応力が発生することがない。
本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部の模式上面図（ゲート電極構造完成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（エピタキシャル・ウエハ受け入れ時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（プラグ埋め込み孔形成用ハード・マスク膜形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（プラグ埋め込み孔形成用レジスト膜形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（プラグ埋め込み孔形成用ハード・マスク膜パターニング時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（プラグ埋め込み孔形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（プラグ埋め込み時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（エッチバック時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（プラグ埋め込み孔形成用ハード・マスク膜除去時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ形成用ライナ酸化シリコン膜形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ形成用窒化シリコン膜形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ形成用レジスト膜形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ形成用窒化シリコン膜等パターニング時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ用溝形成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ用溝内表面酸化時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ＳＴＩ構造完成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ゲート電極構造完成時点）である。 本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（ウエハ工程完了時点）である。 本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部のポリ・シリコン・プラグ及びその周辺部の断面構造図（例１）である。 本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部のポリ・シリコン・プラグ及びその周辺部の断面構造図（例２）である。 本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部のポリ・シリコン・プラグ及びその周辺部の断面構造図（例３）である。 図２１のＺ−Ｚ’断面図である。 本願の一実施の形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄工程及びその前後のプロセス・ブロック・フロー図である。 本願の一実施の形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄条件と残存酸化シリコン膜（ＳｉＯ２，ＢＳｉｘＯｙ等を含む）の関係を示すＸＰＳ（Ｘ−Ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデータプロット図である。 図１のＹ−Ｙ’断面に対応するデバイス（本願の一実施の形態の半導体装置）のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。 図１のＹ−Ｙ’断面に対応するデバイス（比較例）のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）第１の主面および第２の主面を有する第１導電型のシリコン系単結晶からなる半導体基板；
（ｂ）前記半導体基板内の前記第２の主面側に設けられた第１の不純物濃度を有する第１の半導体層；
（ｃ）前記半導体基板内の前記第１の主面側に、前記第１の半導体層と接するように設けられ、第２の不純物濃度を有する第２の半導体層；
（ｄ）前記第１の主面側から前記第２の半導体層を貫通して前記第１の半導体層の内部に達するシリコン系プラグ、
ここで、前記プラグは、以下を含む：
（ｄ１）中央部の多結晶領域；
（ｄ２）前記第１と第２の半導体層の境界領域を含み、前記第１および第２の主面側の方向における前記境界の近傍に、前記多結晶領域の周囲を覆うように形成された固相エピタキシャル領域。
２．前記１項の半導体装置において、前記第１導電型はＰ型である。
３．前記１または２項の半導体装置において、前記プラグには、ボロンがドープされている。
４．前記１から３項のいずれか一つの半導体装置において、前記第２の半導体層は、エピタキシャル層である。
５．前記１から４項のいずれか一つの半導体装置において、前記第１の不純物濃度は、前記第２の不純物濃度よりも高い。
６．前記１から５項のいずれか一つの半導体装置において、前記プラグのボロン濃度は、前記第１の不純物濃度よりも高い。
７．前記１から６項のいずれか一つの半導体装置において、前記境界から前記第１の主面側への固相エピタキシャル層の延在長および前記第２の主面側への固相エピタキシャル層の延在長は、それぞれ２００ｎｍ以上である。
８．前記１から６項のいずれか一つの半導体装置において、前記多結晶領域は、前記第１の主面側の上面を除き、前記固相エピタキシャル領域によって被覆されている。
９．前記１から８項のいずれか一つの半導体装置において、前記第１の不純物濃度は、前記第２の不純物濃度よりも、１０００倍以上高い。
１０．前記１から９項のいずれか一つの半導体装置において、前記プラグの上端は、ＬＤＭＯＳＦＥＴのP+型コンタクト領域に連結している。
１１．以下の工程を含む半導体装置の製造方法：
（ａ）第１の不純物濃度の第１の半導体層および、これと境界を接し、第２の不純物濃度の第２の半導体層を有する第１導電型のシリコン系単結晶半導体ウエハを準備する工程；
（ｂ）前記ウエハの前記第２の半導体層側の第１の主面側から前記第１の半導体層側の第２の主面側に向けて、前記前記第２の半導体層を貫通し、前記第１の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程；
（ｃ）前記ホールの内面のシリコン系酸化膜を除去する工程；
（ｄ）前記工程（ｃ）の後、前記ホールの前記内面に実質的にシリコン系酸化膜がない状態で、前記ホール内をポリ・シリコン部材により埋め込む工程；
（ｅ）前記工程（ｄ）の後、前記ウエハに対して、摂氏８００度以上の熱処理を実行する工程。
１２．前記１１項の半導体装置の製造方法において、前記第１導電型はＰ型である。
１３．前記１１または１２項の半導体装置の製造方法において、前記ポリ・シリコン部材には、ボロンがドープされている。
１４．前記１１から１３項のいずれか一つの半導体装置の製造方法において、前記第２の半導体層は、エピタキシャル層である。
１５．前記１１から１４項のいずれか一つの半導体装置の製造方法において、前記第１の不純物濃度は、前記第２の不純物濃度よりも高い。
１６．前記１１から１５項のいずれか一つの半導体装置の製造方法において、前記ポリ・シリコン部材のボロン濃度は、前記第１の不純物濃度よりも高い。
１７．前記１１から１６項のいずれか一つの半導体装置の製造方法において、前記第１の不純物濃度は、前記第２の不純物濃度よりも、１０００倍以上高い。
１８．前記１１から１７項のいずれか一つの半導体装置の製造方法において、前記プラグの上端は、ＬＤＭＯＳＦＥＴのP+型コンタクト領域に連結する。
１９．前記１１から１８項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ホールの内面を摂氏７０度以上９０度未満の希弗酸により１０分以上、洗浄する工程。
２０．前記１１から１９項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ２）前記ホールの内面に対して、水素を主要な成分の一つとする還元性ガス雰囲気によって、プラズマ処理を施す工程。
２１．前記１１から２０項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ３）前記ホールの内面を、常温の硝酸を主要な成分の一つとし、弗酸が添加された洗浄液により洗浄する工程；
（ｃ４）前記工程（ｃ３）の後、前記ホールの内面を、常温の希弗酸により１分以上、洗浄する工程。
２２．前記１１から２１項のいずれか一つの半導体装置の製造方法において、前記工程（ｅ）の後、前記ホール内の前記ポリ・シリコン部材が固相エピタキシャルの状態に結晶成長する。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種単体トランジスタ（能動素子）、および、各種トランジスタを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよび配線形成工程、特に、比較的下層のローカル配線等において、特に微細加工が要求される。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．「ポリ・シリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）」、「多結晶シリコン」等というときは、特に、そうでない旨明示したとき、および、明らかにそうでない場合を除き、通常の多結晶（Ｐｏｌｙ−Ｃｒｙｓｔａｌｉｎｅ）シリコン系部材の外、アモルファス・シリコン系部材も含むものとする。これは、多結晶状態とアモルファス状態の境目は、必ずしも明確ではないからである。
また、本願において、シリコン系プラグに関して「固相エピタキシャル領域」とは、固相エピタキシャル過程が進行した領域を示し、「多結晶領域」とは、固相エピタキシャル過程が実質的に進行していない領域を示す。
７．本願において、「常温」、「室温」というときは、摂氏２５度を標準とし、摂氏１５度から摂氏３５度程度までの温度範囲を言う。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の一実施の形態の半導体装置およびその製造方法の要部アウトライン等の説明（主に図１９から図２６）
図１９は本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部のポリ・シリコン・プラグ及びその周辺部の断面構造図（例１）である。図２０は本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部のポリ・シリコン・プラグ及びその周辺部の断面構造図（例２）である。図２１は本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部のポリ・シリコン・プラグ及びその周辺部の断面構造図（例３）である。図２２は図２１のＺ−Ｚ’断面図である。なお、図２２の断面構造は、円以外の形状でも構わない。図２３は本願の一実施の形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄工程及びその前後のプロセス・ブロック・フロー図である。図２４は本願の一実施形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄条件と残存酸化シリコン膜（ＳｉＯ２，ＢＳｉｘＯｙ等を含む）の関係を示すＸＰＳ（Ｘ−Ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデータプロット図である。図２５は図１のＹ−Ｙ’断面に対応するデバイス（本願の一実施の形態の半導体装置）のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。図２６は図１のＹ−Ｙ’断面に対応するデバイス（比較例）のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。これらに基づいて、本願の一実施の形態の半導体装置およびその製造方法の要部アウトライン等の説明を行う。
図２６は比較例として示したもので、ポリ・シリコン・プラグ７ｂを埋め込むためのプラグ埋め込み孔（ビア・ホール）の内面の洗浄処理として、標準的な洗浄方法を施したものである。ここで用いた標準的な洗浄方法としては、液温摂氏５０度のアンモニア過酸化水素混合水溶液（体積比でアンモニア：過酸化水素：水＝０．２：１：１０）による洗浄１５分（第１ステップ：主にパーティクルや有機汚染の除去）に続き、液温摂氏８０度の希弗酸（体積比で弗酸：水＝１：５００）による洗浄５分（第２ステップ：主に自然酸化膜の除去）を実施した。図２６からわかるように、埋め込みプラグ７ｂは、比較的低濃度のP型エピタキシャル層１ｅの表面から、同層を貫通して、比較的高濃度のP＋型単結晶シリコン基板層１ｓの内部に至っている。ここで、エピタキシャル層１ｅとシリコン基板部１ｓの境界６の上方では、ポリ・シリコン・プラグ７ｂ（埋め込みプラグ）は全体的に内側の多結晶領域３７（白い部分）と外側の固相エピタキシャル領域３６（黒い部分）に分離している。一方、エピタキシャル層１ｅとシリコン基板部１ｓの境界６の下方では、ほぼ全体が多結晶領域３７（白い部分）となっている。
これは、シリコン基板部１ｓにおける埋め込みプラグ７ｂの表面においては、固相エピタキシ過程の進行が妨げられているものと見られる。即ち、不純物であるボロンが高濃度にドープされた領域では、酸化の成長速度が速くなる傾向があり、自然酸化膜が生成しやすくなることが本発明者らによって明らかになった。
これに関して、図２４は、各種の洗浄仕様とボロンがドープされたシリコン表面の残存自然酸化膜の関係を示すＸＰＳデータである。なお、この試料の洗浄方法としては、液温摂氏５０度のアンモニア過酸化水素混合水溶液（体積比でアンモニア：過酸化水素：水＝０．２：１：１０）による洗浄５分（第１ステップ）に続き、各試料について以下の仕様で処理（第２ステップ）した。すなわち、以下のごとくである。
（１）試料ａ：第２ステップなし（参照試料）、
（２）試料ｂ：液温摂氏８０度の希弗酸（ＤＨＦ）、体積比組成弗酸：水＝１：９９、洗浄時間２分、
（３）試料ｃ：液温摂氏８０度の希弗酸（ＤＨＦ）、体積比組成弗酸：水＝１：９９、洗浄時間８分、
（４）試料ｄ：ＨＦ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：２：１００、洗浄時間２分（液温は常温）、
（５）試料ｅ：ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ＝１：５０：５０、洗浄時間２分（液温は常温）＋希弗酸（ＤＨＦ）、体積比組成弗酸：水＝１：１００、洗浄時間２分（液温は常温）。
図２４より以下のことが読み取れる。すなわち、酸化剤を含まない弗酸系処理では８分洗浄しても、若干、自然酸化膜が残る。自然酸化膜の残留の程度は、酸化剤を含む弗酸＆過酸化水素系と同等である。この自然酸化膜の残留が、固相エピタキシ過程の進行を阻害しているものと考えられる。従って、図２３のポリ・シリコン・プラグ埋め込み前洗浄工程６１においては、プラグ埋め込み孔（ビア・ホール）５内の自然酸化膜をほぼ完全に除去することが重要である。横軸がずれていること、および、データｂ、ｃの相違から、残留成分はＳｉＯ２ではなくＢＳｉｘＯｙのようなものであると考えられる（ＢＳｉｘＯｙは、通常のＳｉＯ２よりも除去しにくいと考えられる）。更に、シリコン・エッチング性の弗酸＆硝酸系の洗浄液等によると、比較的短時間で自然酸化膜を効率よく除去することができる。従って、酸化剤を含まない弗酸系では、１０分以上の処理が必要となる（ただし、以下に説明するように、硝酸系の薬液を用いる洗浄を挿入することにより、希弗酸処理時間の短縮および液温の低温化が可能である）。
これらのデータより、以下のことが明らかとなった。すなわち、
（１）図２３のポリ・シリコン・プラグ埋め込み前洗浄工程６１としては、アンモニア＆過酸化水素水溶液処理６２等のパーティクルや有機汚染の除去を主目的とする第１ステップおよび、酸化剤を含まない弗酸系洗浄液（たとえば希弗酸、すなわちＤＨＦ）による自然酸化膜を除去するための第２ステップを比較的長時間、たとえば、組成体積比ＨＦ：Ｈ２Ｏ＝１：５００（液温摂氏８０度）であれば、１０分以上、望ましくは、１２分以上、たとえば１５分程度、洗浄処理を施す。ここで、希弗酸の液温を上げているのは、常温の希弗酸と比較して、摂氏７０度以上の希弗酸は、自然酸化膜を完全に除去するのに、より有効とされているからである。
なお、アンモニア＆過酸化水素水溶液は、前記組成（体積比でアンモニア：過酸化水素：水＝０．２：１：１０）に限らず、ＲＣＡ洗浄におけるＡＰＭ（体積比でアンモニア：過酸化水素：水＝１：１：５、液温摂氏７０度から８０度程度、処理時間１０分程度）やその他の洗浄液でもよい。
（２）第２ステップにおける希弗酸洗浄の代替方法としては、弗酸＆硝酸系の洗浄液を用いたものでもよい（第２ステップが更に二つのステップに分かれる）。
具体例としては、たとえば、以下の二つを例示することができる。すなわち、以下のごとくである。
（２−１）ＨＦ：ＨＮＯ３：Ｈ２Ｏ＝１：５００：２５０（体積比）で１０秒程度処理（液温常温）した後、組成体積比ＨＦ：Ｈ２Ｏ＝１：５００の希弗酸（液温摂氏２５度、すなわち常温）で２分程度処理する（図２３の弗酸＆硝酸水溶液処理６２ｆ）。
（２−２）ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ：Ｈ２Ｏ＝１：７０：７５：３０（体積比）で２分程度処理（液温常温）した後、組成体積比ＨＦ：Ｈ２Ｏ＝１：１００の希弗酸（液温摂氏２５度、すなわち常温）で２分程度処理する（図２３の弗酸＆硝酸＆酢酸水溶液処理６２ａ）。
ここに示した二つの例のように、硝酸を主要な成分とし、弗酸が添加された薬液は、シリコン面をエッチングする性質が強く（アンモニア＆過酸化水素系よりも強い）、異常な自然酸化膜の除去能力が高いと考えられる。従って、これら二つの硝酸系薬液処理を主要な要素とする洗浄の特徴は、硝酸を主要な成分とし、弗酸が添加された薬液により、常温洗浄処理した後、たとえば常温の希弗酸によって１分以上洗浄処理するところにある。
（３）また、（１）および（２）において、最終の希弗酸処理の前に、水素プラズマ処理７３（水素を主要な成分の一つとする還元性ガス中でのプラズマ処理）を挿入してもよい（なお、この処理は必須ではない）。これによって、最終の希弗酸処理時間を短縮することが可能となる。また、水素プラズマ処理７４は、最終の希弗酸処理の後でもよい。水素プラズマ処理７３，７４は、少なくとも１回行えば、前記の効果がある。水素プラズマ処理７３，７４（水素プラズマ処理７１もほぼ同じ）の条件としては、たとえば、ウエハ・ステージ温度摂氏４００度程度（３５０度から４５０度）、処理時間６０秒程度（４０秒から９０秒）、水素流量３００ｓｃｃｍ程度、アルゴン流量２００ｓｃｃｍ程度、高周波パワー７５０ワット程度（印加高周波周波数３５０ｋＨｚ）を例示することができる。
ここで、図２３により、本願の一実施の形態の半導体装置の製造方法におけるポリ・シリコン・プラグ埋め込み前洗浄工程及びその前後のプロセス・ブロック・フローを説明する。
図２３に示すように、ポリ・シリコン・プラグ埋め込み前の洗浄工程６１の前には、プラグ埋め込み孔形成後の洗浄工程５１がある。なお、プラグ埋め込み孔形成工程については、セクション２で説明する。プラグ埋め込み孔形成後洗浄工程５１は、プラグ埋め込み孔形成工程中に形成された各種の汚染や不所望な酸化膜を除去するためのものであり、たとえば、アンモニア＆過酸化水素水溶液処理５２および、それに続く希弗酸処理５３等から構成することができる。もちろん、異なる薬液洗浄の間には、純水リンス処理が入り、一連の洗浄の最後の薬液洗浄（ここでは希弗酸処理５３）の後には、純水リンス処理および乾燥処理が入るが、煩雑であるので、説明は省略する（他の部分でも同じ）。アンモニア＆過酸化水素水溶液処理５２の条件としては、たとえば、液温摂氏５０度のアンモニア過酸化水素混合水溶液（体積比でアンモニア：過酸化水素：水＝０．２：１：１０）による洗浄１０分を例示することができる。また、希弗酸処理５３の条件としては、たとえば、液温摂氏８０度の希弗酸（体積比で弗酸：水＝１：５００）による洗浄１０分を例示することができる。ここで、先に説明したのと同様に、水素プラズマ処理７１を挿入してもよい。
次に、図２３に示すように、ポリ・シリコン・プラグ埋め込み前洗浄工程６１を実施する。このようにドライ・エッチング処理とＣＶＤ工程等の間に、同様の洗浄工程が繰り返されるのは、その間の搬送中や大気中に汚染や自然酸化膜が導入される可能性があるからである。ポリ・シリコン・プラグ埋め込み前洗浄工程６１は、たとえば、アンモニア＆過酸化水素水溶液処理６２および、それに続く希弗酸処理６３等から構成することができる。アンモニア＆過酸化水素水溶液処理６２の条件としては、たとえば、液温摂氏５０度のアンモニア過酸化水素混合水溶液（体積比でアンモニア：過酸化水素：水＝０．２：１：１０）による洗浄１０分を例示することができる。また、希弗酸処理６３の条件としては、たとえば、液温摂氏８０度の希弗酸（体積比で弗酸：水＝１：５００）による洗浄１５分を例示することができる。ここで、先に説明したのと同様に、水素プラズマ処理７３を挿入してもよい。
なお、図２３に示すように、希弗酸処理６３の代わりに、弗酸＆硝酸水溶液処理６２ｆや弗酸＆硝酸＆酢酸水溶液処理６２ａのように、最初にシリコン部材を削る特性を有する薬液洗浄を実施した後、希弗酸系の薬液により、残存した酸化シリコン系の自然酸化膜等を除去するようにしてもよい。この場合は、処理が常温になるので、枚葉洗浄等に特に好適である。この種の硝酸系洗浄において、先に説明した水素プラズマ処理７３を挿入する場合は、残留酸化膜を完全に除去するという観点から、硝酸系薬液処理と希弗酸系薬液処理の間に挿入するのが好適である。
図２３に示すように、希弗酸処理６３、リンス、乾燥が終了して、ポリ・シリコン・プラグ埋め込み前洗浄工程６１が完了すると、ウエハ１は、ポリ・シリコン・プラグ埋め込み工程８１のために、ポリ・シリコンＣＶＤ装置に向け移送される。なお、先に説明したのと同様な水素プラズマ処理７４をポリ・シリコン・プラグ埋め込み工程８１の直前に挿入してもよい。
ポリ・シリコン・プラグ埋め込み工程８１については、次セクションで説明する。
以上のポリ・シリコン・プラグ埋め込み前洗浄工程６１を経て作られた埋め込みプラグ７ｂの構造的特徴について、図２５に基づいて説明する。図２５から明白なように、図２６の場合と相違して、埋め込みプラグ７ｂの表面全域（上面を除き）が固相エピタキシャル領域３６によって被覆されている。これは、エピタキシャル層１ｅばかりでなく、ボロン濃度が高いP＋型単結晶シリコン基板層１ｓにおいても、固相エピタキシ過程が比較的均等に進行しているからである。
この様子を模式的に示したのが図１９である。すなわち、埋め込みプラグ７ｂ（シリコン系プラグ）の中央部には、略円柱状の多結晶領域３７があり、その周辺は上面を除き、全域を固相エピタキシャル領域３６が被覆している。即ち、多結晶領域３７の外側（周囲）に固相エピタキシャル領域３６が覆われている。このように、埋め込みプラグ７ｂの表面全域で固相エピタキシャル領域３６が比較的均等に形成される状態では、境界部６周辺に不所望な応力が発生しないため、当該部分から転位等の欠陥が発生することもない。
この境界部６周辺からの転位発生防止という観点で考えると、固相エピタキシャル領域３６は、必ずしも埋め込みプラグ７ｂの表面の全域で比較的均等に形成される必要はなく、図２０のように、エピタキシャル層１ｅ側の埋め込みプラグ７ｂの表面にできた固相エピタキシャル領域３６がシリコン基板層１ｓの内部まで一定距離だけ伸びていればよいことになる。もちろん、埋め込みプラグ７ｂが固相エピタキシャル領域３６のみで形成されていてもよい。ここで、エピタキシャル層１ｅ側の埋め込みプラグ７ｂの表面にできた固相エピタキシャル領域３６は、エピタキシャル層１ｅのボロン濃度が低いので、洗浄条件に依存せず、比較的均等に形成される。
このことから、境界部６周辺に不所望な応力が発生させないという点に限定すれば、図２１およびそのＺ−Ｚ’断面に対応する図２２に示すように、エピタキシャル層１ｅとシリコン基板層１ｓの境界６の上下の一定の幅（境界の上方への固相エピタキシャル層延在長Ｌｅ、境界の下方への固相エピタキシャル層延在長Ｌｓ）で、固相エピタキシャル領域３６が形成されていればよいことがわかる。
具体的には、境界の上方への固相エピタキシャル層延在長Ｌｅ及び境界の下方への固相エピタキシャル層延在長Ｌｓのそれぞれが、２００ｎｍ以上あれば、応力の集中は回避可能と見られる。
即ち、図２１、図２２に示すように、境界部６の近傍に不所望な応力が発生させないという点に限定すれば、境界部６の領域を含み、エピタキシャル層１ｅとシリコン基板層１ｓの境界部６の上下の一定の幅で、多結晶領域３７の周囲を覆うように固相エピタキシャル領域３６が形成されていれば良い。
２．本願の一実施の形態の半導体装置の要部構造および半導体装置の製造方法におけるデバイス要部断面プロセス・フロー等の説明（主に図１から１８）
図２から図１８は本願の一実施の形態の半導体装置の製造方法に関するデバイス・プロセス断面フロー図（エピタキシャル・ウエハ受け入れ時点からウエハ工程完了時点まで）である。図１は図１７に対応する本願の一実施の形態の半導体装置におけるＬＤＭＯＳＦＥＴ部の模式上面図（ゲート電極構造完成時点）である。これらに基づいて、本願の一実施の形態の半導体装置の要部構造および半導体装置の製造方法におけるデバイス要部断面プロセス・フロー等の説明を行う。
図２に示すように、たとえば、P型の２００φのシリコン単結晶エピタキシャル・ウエハ１（シリコン系単結晶半導体基板）を準備する（なお、必要に応じて、３００φウエハでも４５０φウエハでもよい。また、エピタキシャル・ウエハではないウエハでもよい。更に、必要があるときは、Ｎ型のウエハでもよい）。エピタキシャル・ウエハ１は、下方のP＋型単結晶シリコン基板層１ｓ（すなわち、「第１の半導体層」であり、厚さは、たとえば、７００マイクロ・メートル程度、範囲としては、たとえば、５００から１０００マイクロ・メートル）と、その第１の主面１ａ（裏面１ｂの反対側の主面）側にP型ウエハのエピタキシャル層１ｅ（すなわち、「第２の半導体層」であり、厚さは、たとえば、２マイクロ・メートル程度、範囲としては、たとえば、１から２０マイクロ・メートル）等から構成される。ここで、シリコン基板層１ｓとエピタキシャル層１ｅは、境界６を介して、境を接している。シリコン基板層１ｓの不純物濃度（ボロン濃度）としては、たとえば、５．７X１０１９/ｃｍ３（第１の不純物濃度）を例示することができる。一方、エピタキシャル層１ｅの不純物濃度（ボロン濃度）としては、たとえば、６．７X１０１４/ｃｍ３（第２の不純物濃度）を例示することができる。シリコン基板層１ｓの不純物濃度は、オン抵抗を下げるため、できるだけ高いことが要求され、エピタキシャル層１ｅの不純物濃度の方は、チャネル部の特性および耐圧等の確保の観点か比較的低いことが要求されている。従って、通常、シリコン基板層１ｓの不純物濃度は、エピタキシャル層１ｅの不純物濃度より、高く、具体的にはエピタキシャル層１ｅの不純物濃度より１０００倍（望ましくは１００００倍）以上、高濃度である。なお、埋め込みプラグ７ｂのボロン濃度は、通常、シリコン基板層１ｓの不純物濃度よりも更に高く、７X１０２０/ｃｍ３程度が一般的である。
次に、図３に示すように、プラグ埋め込み孔形成用ハード・マスク膜２を形成する。ハード・マスク膜２としては、たとえば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（たとえば、処理温度は摂氏６８０度程度）による１５０ｎｍ程度の厚さのＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）ＳｉＯ２等を例示することができる。
次に、図４に示すように、ウエハ１のほぼ全面に、プラグ埋め込み孔形成用レジスト膜３を塗布する。
次に、図５に示すように、通常のリソグラフィにより、レジスト膜３にプラグ埋め込み孔形成用開口４を開口する。続いて、レジスト膜３を対エッチング・マスクとして、ドライ・エッチング（エッチング・ガス雰囲気としては、たとえば、フルオロ・カーボン・ガス−Ｏ２系等を例示することができる）により開口４をハード・マスク膜２まで延長する。ここで不要になったレジスト膜３を除去する。
次に、図６に示すように、ハード・マスク膜２を対エッチング・マスクとして、ドライ・エッチング（エッチング・ガス雰囲気としては、たとえば、Ｃｌ２−ＨＢｒ−Ｈｅ−Ｏ２系等を例示することができる）により開口４に対応するウエハ１のデバイス面１ａにエピタキシャル層１ｅを貫通してシリコン基板層１ｓの内部に至るプラグ埋め込み孔５を形成する（プラグ埋め込み孔５の深さは、エピタキシャル層１ｅの厚さを２マイクロ・メートルとして、２．７マイクロ・メートル程度である）。
次に、図２３に示すように、プラグ埋め込み孔形成後洗浄工程５１を実施する。続けて、ポリシリコン・プラグ埋め込み前洗浄工程６１を実施する。図２３に示すように、これらの工程の詳細はセクション１で説明したごとくである。
次に、図７に示すように、ポリシリコン・プラグ埋め込みのためのポリシリコンＣＶＤ工程を実施することにより、プラグ埋め込み孔５およびウエハ１のデバイス面１ａのほぼ全面にポリシリコン膜７を形成する。この工程は、たとえば、次の２段階で実施することができる。すなわち、ボロン・ドープ・ポリシリコン膜（たとえば、処理温度摂氏４００度程度、膜厚４００ｎｍ程度）を形成し、続いて、ノンドープポリシリコン膜（たとえば、処理温度摂氏５３０度程度、膜厚１００ｎｍ程度）を形成する。
次に、図８に示すように、ドライ・エッチング（エッチング・ガスは、たとえばＳＦ６，ステージ温度は、たとえば摂氏５度程度）によりポリシリコン膜７のエッチバック（エッチング量５００ｎｍ程度）を実行する。これにより、埋め込みプラグ７ｂが形成される。
次に、図９に示すように、表面酸化前洗浄を実行することにより、プラグ埋め込み孔形成用ハード・マスク膜２を除去する。ここで、表面酸化前洗浄は、アンモニア＆過酸化水素水溶液処理および、それに続く希弗酸処理等から構成することができる。アンモニア＆過酸化水素水溶液処理の条件としては、たとえば、液温摂氏５０度のアンモニア過酸化水素混合水溶液（体積比でアンモニア：過酸化水素：水＝０．２：１：１０）による洗浄１５分を例示することができる。希弗酸処理の条件としては、たとえば、液温常温の希弗酸（体積比で弗酸：水＝１：１９）による洗浄７．５分を例示することができる。
次に、図１０に示すように、熱酸化により、表面酸化を実行し、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）形成用のパッド酸化シリコン膜８を形成する。この酸化条件としては、酸化摂氏８００度程度、ウエット雰囲気、処理時間１０分、膜厚１０ｎｍ程度を例示することができる。
次に、図１１に示すように、パッド酸化シリコン膜８上に、ＣＶＤにより、ＳＴＩ窒化シリコン膜９を形成する（処理温度摂氏７８０度程度、膜厚１２０ｎｍ程度）。
次に、図１２に示すように、通常のリソグラフィにより、ＳＴＩ形成用レジスト膜１３をパターニングする。続いて、図１３に示すように、レジスト膜１３をマスクとして、下地のパッド酸化シリコン膜８および窒化シリコン膜９を一括して、パターニングする。
次に、図１４に示すように、レジスト膜１３、パッド酸化シリコン膜８および窒化シリコン膜９がある状態で、ドライ・エッチングにより、エピタキシャル層１ｅにＳＴＩ用溝１１（溝深さは、たとえば３８５ｎｍ程度）を形成する。ここで、不要になったＳＴＩ形成用レジスト膜１３を除去する。
次に、図１５に示すように、ＳＴＩライナ酸化を実行して、ＳＴＩ用溝１１内に、熱酸化のより、ＳＴＩライナ酸化シリコン膜１２を形成（処理温度摂氏１０００度程度、処理時間２７分程度、膜厚３０ｎｍ程度）する。なお、これらの摂氏８００度以上の熱処理により、主に、埋め込みプラグ７ｂの固相エピタキシャル領域３６が形成される（埋め込み当初は、アモルファスや多結晶シリコン状態）。続いて、ウエハ１のデバイス面１ａのほぼ全面に埋め込み用の酸化シリコン膜を形成する。この酸化シリコン膜としては、たとえば、モノシラン、アルゴン、酸素等を含有するガス雰囲気を用いたＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による膜厚３７０ｎｍ程度の酸化シリコン膜を例示することができる。
次に、図１６に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）等により、不要な酸化シリコン膜、パッド酸化シリコン膜８および窒化シリコン膜９を除去すると、ＳＴＩ用溝１１内にＳＴＩ埋め込み絶縁膜１４が残る。
続いて、図１および図１７（図１のＸ−Ｘ’断面）に示すように、順次、ＬＤＭＯＳＦＥＴ２６を構成する主要な拡散領域（不純物ドープ領域）およびゲート電極構造（ゲート絶縁膜２３、その上に形成されたポリシリコンまたはポリサイド等のゲート電極２４、これらの両側に形成されたサイド・ウォール・スペーサ絶縁膜２５等からなる）等を形成する。ゲート絶縁膜２３の下方のP型エピタキシャル層１ｅの内部には、P型ウエル領域１５（パンチスルー・ストッパ）が形成されており、埋め込みプラグ７ｂ周辺のP型エピタキシャル層１ｅの表面領域には、P+型コンタクト領域１６が形成されている。ゲート電極構造のソース側には、N＋型ソース領域１７およびN−型オフセット・ソース領域が設けられており、同ドレイン側には、N＋型ドレイン領域１８、N型オフセット・ドレイン領域２１およびN−型オフセット・ドレイン領域１９が設けられている。
次に、図１８は、ウエハ工程がほぼ完了した時点（バック・グラインディングにより、シリコン基板層１ｓの厚さは、たとえば、１００マイクロ・メートル程度とされている）の図１７に対応するデバイス断面図である。図１７におけるウエハ１のデバイス面１ａ上には、プリ・メタル絶縁膜２８が形成され、その中にタングステン・プラグ２９が埋め込まれている。プリ・メタル絶縁膜２８上には、第１層アルミ配線膜３２および第１層層間絶縁膜３１が設けられ、第１層層間絶縁膜３１には、タングステン・プラグ３３が埋め込まれている。同様に、第１層層間絶縁膜３１上には、第２層アルミ配線膜３４及びそれを覆うファイナル・パッシベーション膜３５が設けられている。
一方、ウエハ１の裏面１ｂには、裏面メタル電極膜２７がスパッタリング等により形成されている。裏面メタル電極膜２７としては、具体的には、たとえば、形成順に、ニッケル膜、チタン膜、ニッケル膜、および金膜から成る多層金属膜を例示することができる。
３．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態においては、ＬＤＭＯＳＦＥＴ単体またはＬＤＭＯＳＦＥＴを搭載した集積回路装置について具体的に説明したが、本願発明はそれに限定されるものではなく、相互に不純物濃度の異なる複数のシリコン系単結晶領域間の境界面を貫通するシリコン系多結晶部材を有する半導体装置等に広く適用できることは言うまでもない。また、本願では、最も現実的な問題であるボロン・ドープ基板、ボロン・ドープ・エピタキシャル領域、およびボロン・ドープ・シリコン系プラグの間に起こる問題について、具体的に説明したが、本願発明はそれに限定されるものではなく、Ｎ型不純物領域間、Ｎ型不純物領域とＰ型不純物領域間で起こる問題についても、同様に適用できることは言うまでもない。
更に、前記実施の形態においては、バックエンド・プロセスについては、アルミニウム系通常配線に例をとり具体的に説明したが、本願発明はそれに限定されるものではなく、銅系または銀系のダマシン配線等を用いたデバイスにも適用できることは言うまでもない。
１ ウエハ（半導体基板）
１ａ ウエハの第１の主面（デバイス面）
１ｂ ウエハの第２の主面（裏面）
１ｅ P型ウエハのエピタキシャル層
１ｓ P＋型単結晶シリコン基板層
２ プラグ埋め込み孔形成用ハード・マスク膜
３ プラグ埋め込み孔形成用レジスト膜
４ プラグ埋め込み孔形成用開口
５ プラグ埋め込み孔（ビア・ホール）
６ エピタキシャル層とシリコン基板部の境界
７ プラグ用ポリシリコン層
７ｂ 埋め込みプラグ
８ パッド酸化シリコン膜
９ 窒化シリコン膜
１１ ＳＴＩ用溝
１２ ＳＴＩライナ酸化シリコン膜
１３ ＳＴＩ形成用レジスト膜
１４ ＳＴＩ埋め込み絶縁膜
１５ P型ウエル
１６ P+型コンタクト領域
１７ N＋型ソース領域
１８ N＋型ドレイン領域
１９ N−型オフセット・ドレイン領域
２１ N型オフセット・ドレイン領域
２２ N−型オフセット・ソース領域
２３ ゲート絶縁膜
２４ ゲート電極
２５ サイド・ウォール・スペーサ絶縁膜
２６ ＬＤＭＯＳＦＥＴ
２７ 裏面メタル電極膜
２８ プリ・メタル絶縁膜
２９ タングステン・プラグ
３１ 第１層層間絶縁膜
３２ 第１層アルミ配線膜
３３ タングステン・プラグ
３４ 第２層アルミ配線膜
３５ ファイナル・パッシベーション膜
３６ 固相エピタキシャル領域
３７ 多結晶領域
５１ プラグ埋め込み孔形成後洗浄工程
５２ アンモニア＆過酸化水素水溶液処理
５３ 希弗酸処理
６１ ポリシリコン・プラグ埋め込み前洗浄工程
６２ アンモニア＆過酸化水素水溶液処理
６２ａ 弗酸＆硝酸＆酢酸水溶液処理
６２ｆ 弗酸＆硝酸水溶液処理
６３ 希弗酸処理
７１，７３，７４ 気相水素プラズマ処理
８１ ポリシリコン・プラグ埋め込み工程
Ｌｅ 境界の上方への固相エピタキシャル層延在長
Ｌｓ 境界の下方への固相エピタキシャル層延在長

Claims (21)

  1. 以下を含む半導体装置：
    （ａ）第１の主面および第２の主面を有する第１導電型のシリコン系単結晶からなる半導体基板；
    （ｂ）前記半導体基板内の前記第２の主面側に設けられた第１の不純物濃度を有する第１の半導体層；
    （ｃ）前記半導体基板内の前記第１の主面側に、前記第１の半導体層と接するように設けられ、第２の不純物濃度を有する第２の半導体層；
    （ｄ）前記第１の主面側から前記第２の半導体層を貫通して前記第１の半導体層の内部に達するシリコン系プラグ、
    ここで、前記プラグは、以下を含む：
    （ｄ１）中央部の多結晶領域；
    （ｄ２）前記第１と第２の半導体層の境界領域を含み、前記第１および第２の主面側の方向における前記境界の近傍に、前記多結晶領域の周囲を覆うように形成された固相エピタキシャル領域。
  2. 前記１項の半導体装置において、前記第１導電型はＰ型である。
  3. 前記１項の半導体装置において、前記プラグには、ボロンがドープされている。
  4. 前記１項の半導体装置において、前記第２の半導体層は、エピタキシャル層である。
  5. 前記１項の半導体装置において、前記第１の不純物濃度は、前記第２の不純物濃度よりも高い。
  6. 前記５項の半導体装置において、前記プラグのボロン濃度は、前記第１の不純物濃度よりも高い。
  7. 前記１項の半導体装置において、前記境界から前記第１の主面側への固相エピタキシャル層の延在長および前記第２の主面側への固相エピタキシャル層の延在長は、それぞれ２００ｎｍ以上である。
  8. 前記１項の半導体装置において、前記多結晶領域は、前記第１の主面側の上面を除き、前記固相エピタキシャル領域によって被覆されている。
  9. 前記１項の半導体装置において、前記第１の不純物濃度は、前記第２の不純物濃度よりも、１０００倍以上高い。
  10. 前記１項の半導体装置において、前記プラグの上端は、ＬＤＭＯＳＦＥＴのP+型コンタクト領域に連結している。
  11. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１の不純物濃度の第１の半導体層および、これと境界を接し、第２の不純物濃度の第２の半導体層を有する第１導電型のシリコン系単結晶の半導体ウエハを準備する工程；
    （ｂ）前記ウエハの前記第２の半導体層側の第１の主面側から前記第１の半導体層側の第２の主面側に向けて、前記前記第２の半導体層を貫通し、前記第１の半導体層の内部に達するプラグ埋め込み用ホールを形成する工程；
    （ｃ）前記ホールの内面のシリコン系酸化膜を除去する工程；
    （ｄ）前記工程（ｃ）の後、前記ホールの前記内面に実質的にシリコン系酸化膜がない状態で、前記ホール内をポリ・シリコン部材により埋め込む工程；
    （ｅ）前記工程（ｄ）の後、前記ウエハに対して、摂氏８００度以上の熱処理を実行する工程。
  12. 前記１１項の半導体装置の製造方法において、前記第１導電型はＰ型である。
  13. 前記１１項の半導体装置の製造方法において、前記ポリ・シリコン部材には、ボロンがドープされている。
  14. 前記１１項の半導体装置の製造方法において、前記第２の半導体層は、エピタキシャル層である。
  15. 前記１１項の半導体装置の製造方法において、前記第１の不純物濃度は、前記第２の不純物濃度よりも高い。
  16. 前記１１項の半導体装置の製造方法において、前記ポリ・シリコン部材のボロン濃度は、前記第１の不純物濃度よりも高い。
  17. 前記１１項の半導体装置の製造方法において、前記第１の不純物濃度は、前記第２の不純物濃度よりも、１０００倍以上高い。
  18. 前記１１項の半導体装置の製造方法において、前記プラグの上端は、ＬＤＭＯＳＦＥＴのP+型コンタクト領域に連結する。
  19. 前記１１項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
    （ｃ１）前記ホールの内面を摂氏７０度以上９０度未満の希弗酸により１０分以上、洗浄する工程。
  20. 前記１１項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
    （ｃ２）前記ホールの内面に対して、水素を主要な成分の一つとする還元性ガス雰囲気によって、プラズマ処理を施す工程。
  21. 前記１１項の半導体装置の製造方法において、前記工程（ｅ）の後、前記ホール内の前記ポリ・シリコン部材が固相エピタキシャルの状態に結晶成長する。
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