JP2010522454A - データ通信システムの高速パワーアップ - Google Patents

Abstract

データ通信システムは、第１のクロック発生回路を有する送信機と、第２のクロック発生回路を有する受信機とを具えている。第１及び第２のクロック発生回路のうちの少なくとも一方の特定のクロック発生回路が順次のデータバースト間でパワーダウンされるようになっている。このデータ通信システムは、前記特定のクロック発生回路がパワーダウンした際にこのデータ通信システムを実用使用状態に起動するのを促進させる。このデータ通信システムは、起動時に前記特定のクロック発生回路の動作量を予め決定した値にプリセットする。

Description

本発明は、第１のクロック発生回路を有する送信機と、第２のクロック発生回路を有する受信機とを具えるデータ通信システムに関するものである。

高速データ通信リンクは、通常、入出力（ＩＯ）シグナリング技術を用いており、このシグナリング技術は、実際のデータ転送速度とは関係なく、動作中にかなり大きな“静的な”電力消費部を必要とする。殆どの場合、この電力消費部の重要な部分は、伝送回線を通る信頼性のある信号伝達動作を得るために回線終端装置を駆動する必要性と関連する。一般に用いられているドライバの構造は、抵抗負荷された差動対である。一端又は両端に終端抵抗を提供する他の回線駆動の解決法も同様に可能である。後者の例は、ソースシリーズ終端及び遠端回線終端を行うフルブリッジドライバの構造である。この低電力化のソリューション（解決策）は、例えば２０００年２月に開催されたＩＥＥＥの国際固体回路会議の論文集における第２５１〜２５２頁の論文“Embedded Low-Cost 1.2Gb/s Inter-IC Serial Data Link in 0.35mm CMOS technology ”（G. W. den Besten氏著）に記載されており、あるモバイル・インダストリー・プロセッサー・インターフェース（ＭＩＰＩ：登録商標）に基づく高速インターフェースの実装（インプリメンテーション）に見ることができる。

モバイル・インダストリー・プロセッサー・インターフェース（ＭＩＰＩ）アライアンスは、携帯端末におけるインターフェースに対するオープン仕様を規定及び促進する目的を共有する携帯電話業界の主要企業を含むオープン会員組織である。ＭＩＰＩ仕様は、代表的に携帯端末システムに見られる周辺機器及びプロセッサ間のハードウェア及びソフトウェアインターフェースに対する標準規格を規定している。ＭＩＰＩアライアンスは、このような標準規格を規定し且つインダストリー・バリューチェーン（企業活動の流れ）に亘ってこれらの標準規格を採用するのを促進させることにより、システムの構成要素間の分裂を低減させるとともにその相互運用を改善して、携帯電話業界全体の利益を高めることを目的としている。このＭＩＰＩアライアンスは、マイクロプロセッサ、周辺機器及びソフトウェアインターフェースを中心とするオープンモバイルアライアンスや３ＧＰＰのような現存の標準化団体を補完するためのものである。

上述した終端されたＩＯシグナリング技術は、実際のデータ転送速度とは無関係に、動作中に直流電力を消費する（“ペイ・パー・タイム”）という共通点を有している。このことは、信号伝送中のみ電力を消費する（“ペイ・パー・シグナルトランジション（信号遷移）”）レイル・トゥ・レイル（登録商標）スイングを行う（低速）ＣＭＯＳ非終端ＩＯ技術と対照を成している。

電力効率（エネルギー／ビット）を高めるためには、終端されたリンクを代表的に、設計に許容されている可能な伝送速度範囲の高速側で動作させる必要がある。デジタル回路の電力消費量は周波数に対応し、ビット当たりのスタティック電力消費は減少する。従って、このような高速ＩＯを必要とする場合には、多くの場合（おそらく殆どの場合）、実際に必要とするよりも大きな帯域幅が得られるようにする。この場合、バーストモード通信（パケット）が好ましい。その理由は、特に帯域幅条件が、得られるリンク帯域幅よりも著しく小さい場合に、通常、常にスタンバイ状態に保つたり、低速度でリンク駆動したりするのが好ましくない為である。送信バースト間では、リンクのパワーを落として電力の消費量を低減化させることができる。しかし、データペイロード伝送に必要とする時間に加えて、伝送を開始したり終了させたりするのにある程度のオーバーヘッド時間が常に必要となる。データバーストを短くしても、電力効率の良い動作を維持するには、開始及び終了のオーバーヘッド時間をできるだけ短くする必要がある。

多くの場合、受信機（ＲＸ）においてデータバーストの発生を検出ことは、主たる障害とはならない。この検出は、スタンバイラインの状態に応じて、例えば、直流ラインレベル検出（ＭＩＰＩ Ｄ-ＰＨＹ）又はディファレンシャル型の振幅検出（ＵＳＢ２．０）、周期的なポーリング検出、アクティビティ検出、エッジ検出により行うことができる。（頭字語の“Ｄ−ＰＨＹ”は、シリアルインターフェースに対するＭＩＰＩの名称であり、２００ｍＶの公称スイングを用いる１．２ボルトのソース同期式スケーラブル低電圧シグナリング技術に基づいて、１レーン当たり１Ｇビット／秒までのレートで４レーンまで対応するものである。）或いはまた、通信を行う他の手段が高速（ＨＳ）伝送の付近に存在する場合には、例えば、多くの待機電力、メッセージ、指令又はコードワードを必要としない同じリンクを介する低速及び非同期の双方又は何れか一方の通信を用いて、データバーストの開始を識別しうる。この場合の問題は、全てをパワーダウンさせると、起動させたり、送信／受信準備状態（特にクロックのロッキング及び同期処理）に入ったりするのに多くの時間を要するおそれがあるということである。その理由は、通常の高速データ通信のソリューションには、（信頼的な）送信を可能にする前にクロックを安定させることが必要となる為である。

更に、主としてソース同期式及び埋め込みクロック式と称される高速シリアルインターフェースに対する２種類のクロックソリューションがある。ソース同期式のソリューションが埋め込みクロック式のソリューションよりも著しく優れた利点は、データとクロック（又はストローブ）信号とが相俟って必要とする全ての情報を含むということである。周波数は、シグナルインテグリティが保たれている限り、大きな範囲に亘って変えることができる。通常の埋め込みクロック式のソリューションの場合、周波数は伝送中安定であると仮定されており、データストリーム自体は、受信機を信頼的に同期させるために充分なクロック情報を含む必要がある。しかし、埋め込みクロック式のソリューションは高速度で起動できる。その理由は、データ及びクロック／ストローブに対し伝送路を整合させる問題がない為である。一方、埋め込みクロック式の受信機はクロック・データ・リカバリ（ＣＤＲ）機能を必要とするのに対し、ソース同期式のソリューションでは、得られたクロックで単にデータをスライスするだけで足りる。

通常の埋め込みクロック式のソリューションは幾つかのカテゴリーに細分しうる。

第１のカテゴリーは、フルレート又はハーフレートの同期ビットクロックを使用するか、或いは送信機（ＴＸ）から受信機（ＲＸ）へ伝送される固定で既知の周波数比を有する他の如何なる低周波クロック（例えば、バイト又はワードクロック）をも使用することに関するものである。この場合、データとの位相同期状態が保たれない。ＴＸ及びＲＸは同じクロック周波数（又はこれらのクロック周波数間の既知で固定の比）を共有し、ＲＸのみが位相整列（及び低周波の固定比のクロックが伝送されている場合にはクロック逓倍）を実行する必要がある。

第２のカテゴリーは、基準クロック信号を送信側から得る受信機ではなく、データストリーム中の埋め込みクロックに固定され、従って、このデータストリームからクロックとデータとの双方の情報を再生する受信機を採用する。このことは、データストリームが適切に符号化されて充分なクロック情報を含むようになっている場合に可能となるものである。このことは、２進伝送の場合、例えば８Ｂ１０Ｂコードで達成しうる。８Ｂ１０Ｂコードは、８ビットシンボル（記号）を１０ビットシンボルにマッピングしてＤＣバランス及び有界のディスパリティを達成するとともに、シンボル間干渉の減少によりクロック再生を可能にするのに充分な状態変化を達成するラインコードである（例えば、米国特許第４，４８６，７３９号明細書参照）。（低）調波への間違った周波数ロッキングを回避するためには、ある種の周波数ロッキング補助（エイド）手段を設けるか、又はデータの符号化により充分な周波数情報（例えば、マンチェスターコード）を暗黙的に提供する必要がある。周波数ロッキング補助手段を使用するのは、符号化の効率の理由で多くの場合に好ましいことである。周波数ロッキング補助手段には、例えば、データレート近辺及びデータストリーム中のトレーニングシーケンスの双方又はいずれか一方を得る補助を行う受信機のローカル基準クロックを含めることができる。

第３のカテゴリーでは、受信機は送信側から基準クロック信号を受信せずに、送信機及び受信機の各々は、これらの周波数が互いに接近している（例えば、百万分の数百程度の周波数差である）が正確には等しくないローカル基準クロック（すなわち、プレシオクロナスクロック）を有している。受信機のクロックは、ローカル基準クロックにロックされたままに保たれ、データは、データストリームをオーバーサンプリングすることによりデジタル領域で再生される。データが送信される前に、受信機のクロック信号がローカル基準クロックにロッキングし、次いで、実際のペイロードデータの伝送が行われる前に、トレーニングシーケンスを有するデータストリームに同期する場合には、ローカル基準クロックは周波数ロッキング補助手段として機能し、このことは第２のカテゴリーのソリューションの適用を受けているものである。

第２及び第３のカテゴリーによるソリューションに必要とする接続ラインは、第１のカテゴリー（ソース同期式のソリューション）の接続ラインよりも少なくて足りる。その理由は、これらの埋め込みクロック式のソリューションは、伝送すべき個別のクロック信号を必要としない為である。しかし、第２のカテゴリーのソリューションの場合、同期がより一層複雑となる。その理由は、位相同期を行う必要があり、受信機は、信頼のあるデータ受信が可能となる前に最初に適切な周波数を捕捉する必要がある為である。第３のカテゴリーのソリューションは、クロック信号が使用可能であれば、基準周波数が極めて近いという認識を用いて極めて迅速に起動しうる。しかし、この第３のカテゴリーのソリューションの場合、通常、両端においてほぼ等しい基準周波数が得られるようにする必要がある。この場合、実行するのが容易ではなく、システムに追加の基準発振器（場合によっては水晶発振器）が必要となるおそれがある。第１のカテゴリーのソリューションは第２及び第３のカテゴリーのソリューションよりも好ましいものではない。その理由は、第１のカテゴリーのソリューションの場合、多くの接続ラインが必要となるとともに、ＩＯ電力の点で費用が高くなる為である。

起動時間が重要であり、基準周波数が（通常のように）データ転送速度よりも著しく低い場合には、実際のデータ転送を行いうるようにする前に、代表的に送信機及び受信機の双方のクロック乗算器を動作させて安定状態にしておく必要がある。このことは、実際には、多くの場合にクロックを殆どの時間の間稼働状態にしておくことを意味する。その理由は、例えば、クロック乗算によるソリューションには一般に遅延ロックループ（ＤＬＬ）又は位相ロックループ（ＰＬＬ）が用いられている為、このクロック乗算によるソリューションは充分高速に起動できず、充分に正確にならない為である。これらの機能を有効に保っておき、高周波で動作させるにはかなり多くの電力を消費するおそれがある。

完全にパワーダウンした状態から出発してデータバーストを伝送する必要がある通常の通信システムを考慮する。最初に、送信機のクロック発生を起動する必要がある。クロック周波数及び位相が安定化されると、伝送を開始しうる。受信機は、データバーストがまもなく到着するというある種の指示に気付くまで、パワーダウン状態に留まっている。このことは、例えば、前述した如何なる方法によっても達成しうる。個別のサイドバンド信号を用いるのは好ましくない。その理由は、この場合、追加のワイヤが必要となる為である。受信機は、データ伝送がもうすぐ到来するという何らかの指示を検出した後、クロック発生を起動する必要があり、クロック信号に対する安定な周波数及び安定な位相が得られるまでにある時間が必要である。伝送の開始と、信頼的な受信が可能となる瞬時との間の時間で、受信機を同期させるためにトレーニングシーケンスを伝送する必要がある。送信機と受信機とのクロック発生処置の開始時間を（部分的に）重ならせるとともに、データ取得を速めるために追加の処置を講じることができるが、従来のシステムにおける起動時間は比較的長くかかる。その理由は、この起動時間は特に、クロックの起動と、周波数及び位相の双方の安定化と、ＰＬＬ又はＤＬＬの同期時間とにより決定される為である。データ伝送が終了した後の高速パワーダウンは通常は重要な問題ではない。

基準周波数を低くし、従って、クロック倍率を高くすることは、電力及び電磁波干渉（ＥＭＩ）の点で望ましいことである。しかし、このようにすることにより、同期処理が遅くなる。その理由は、クロック乗算ループの帯域幅をも安定化の理由で著しく小さくする必要がある為である。例えば、１０ＭHzの入力基準クロックを有するクロック乗算器のＰＬＬの場合、１ＭHzよりも小さいループ帯域幅が現実的であり、その結果、一般に位相安定化時間が１０μ秒よりも長くなる。位相フィルタリング特性を高めるために、基準周波数を更に低くするか又はループ帯域幅を更に小さくするか、或いはこれらの双方を行うと、起動時間が更に長くなる。周波数捕捉時間はこの位相同期時間の先頭に現われる。この時間は容易に起動時間よりも１０〜１００μ秒だけ、又はそれよりも長く先行させることができる。例えば、２Ｇｂ／秒のデータ伝送の場合、１００μ秒が２００，０００ビットに相当し、このことは、短いデータバーストの伝送は極めて効率的でなくなる（“ペイ・パー・タイム”の場合）ということを意味する。基準周波数を高くすると、起動時間を減少させることができるが、この減少は電力及びＥＭＩ問題に関する重要な課題を扱わずしてはそれ程のことではない。

起動持続時間問題は、従来の通信システムが送信機及び受信機の双方に対し内在する正確な絶対時間軸を暗黙的に前提としているという事実と著しく相関関係にある。その結果、システムは容易に理解しうるようになるが、このシステムは効率的でない。

米国特許第４，４８６，７３９号明細書 ＷＯ２０００／００５８４８

２０００年２月に開催されたＩＥＥＥの国際固体回路会議の論文集における第２５１〜２５２頁の論文"Embedded Low-Cost 1.2Gb/s Inter-IC Serial Data Link in 0.35mm CMOS technology"（G. W. den Besten氏著）

本発明の観点は、安定な周波数のクロック信号に頼ることなく、データ伝送が既に行われている間にクロック信号を変更して安定化しうるようにした埋め込みクロック式のデータ通信概念を提供することにある。本発明は、クロック周波数をゆっくり変化させ、これにより前述した従来のソリューションにおけるように、高速クロック乗算／発生を起動時よりも長時間前に動作状態にしておく必要性を、又はトレーニング期間を長くする必要性を排除することにより、完全なパワーダウン状態からの迅速な起動を可能にすることにある。本発明の他の観点は、送信機及び受信機の双方又はいずれか一方におけるクロック発生回路を所望の周波数にロッキングさせるのを加速させる手段を提供することにある。

本発明は、特に、第１のクロック発生回路を有する送信機と、第２のクロック発生回路を有する受信機とを具えるデータ通信システムを提供する。前記第１及び第２のクロック発生回路のうちの少なくとも一方の特定のクロック発生回路は、通信中の順次のデータバースト間でパワーダウン状態にする。前記データ通信システムは、前記特定のクロック発生回路のパワーダウン状態時にこのデータ通信システムを実用使用状態に起動するのを促進させる手段を有する。この手段は、起動時に前記特定のクロック発生回路の動作量を予め決定した値にプリセットするプリセット手段を有する。

前記動作量はアナログ量としうる。この場合、好ましくは、前記特定のクロック発生回路が周波数捕捉補助手段を有するようにする。前記動作量はデジタル量にもしうる。デジタルワードをレジスタ内にローディングすることにより、前記特定のクロック発生回路の周波数を安定化しうる場合には、周波数捕捉補助手段は必要としない。周波数捕捉補助手段は当該技術分野において既知である。このような周波数捕捉補助手段の一例は、制御すべきクロック信号を基準クロックと比較し、これら周波数間の差を表わす制御信号を生ぜしめる。周波数捕捉補助手段は代表的に、安定化しうるＰＬＬの周波数帯域幅が極めて狭い場合に、ＰＬＬを所望の周波数に駆動するのに用いられる。本発明は、特に受信機のクロック発生回路において、このクロック発生回路がパワーダウン状態になった後の起動時にこの周波数捕捉補助手段を用いることを提案する。

本発明の一例では、前記プリセット手段を動作させて、前の１つのデータバースト中に記憶させた前の動作量の値を、次の１つのデータバーストの通信に用いるための予め決定した値として用いる。バーストモードのデータ通信では、データ通信システムは、代表的に、順次のデータバーストに対し同様なビットレートで動作する。従って、前のバーストのクロック発生器の状態は、次のバーストに対する正確なプリセット値とみなされ、起動時間を著しく良好なものとしうる。

本発明の好ましい一例では、第１のクロック発生回路におけるクロック信号の特性が安定化される前に受信機へのデータ通信を開始するように送信機を設定し、受信機は、この特性が安定化されている間に受信されるデータを追跡するように設定する。クロック信号の特性は、例えば、クロック周波数又はクロック位相である。送信機のクロック信号の周波数又は位相がまだ安定化されていないが、ある範囲内にあるか又は他の予測可能な又は追跡可能な或いは予測及び追跡可能な特性を有する場合には、受信機はこのことを、受信データの再生に際し考慮する。このような受信機は、２００６年１１月２９日に出願された欧州特許出願第０６１２５０４８．６号明細書に記載されたような非同期式受信機、又は位相‐周波数変化を正確に追跡しうる同期式受信機とすることができる。

通信システムは、その実用使用状態でデータを伝送するための動作モードと、この通信システムを実用使用状態に安定化するための設定モード（コンフィギュレーションモード）とを有するようにするのが好ましい。設定モードでは、送信機及び受信機の特定の一方が送信機及び受信機の他方に、特性に関する情報、例えば、必要とするトレーニング時間、（例えば、安定化中の）周波数特性及び位相特性の双方又はいずれか一方、公称ビットレートを伝える。“公称ビットレート”の特性に関しては、零が不明確な開始位置である為にこの公称ビットレートを一次近似に対するインジケータとして用いることができる。このことは、同じインターフェースが、基本ビットレート、基本ビットレートの２倍、基本ビットレートの４倍、又は予め決定した他の何らかのビットレートのような複数のビットレートに対応する場合には、より一層重要となる。このように、送信機及び受信機の能力に関する情報は、システムが全体として支援を行いうる最大性能で動作しうるように交換しうる。この場合、システムは、送信機及び受信機の前記他方を、特性が安定化される前にデータ通信を可能にするように設定しうる。従って、送信機及び受信機は、通信遅延及び電力消費量を最小にするようにこれらの能力を決定することができる。

図１は、本発明によるシステムを示すブロック線図である。 図２は、本発明のシステムにおけるＰＬＬの起動動作を示す線図である。 図３は、同じく本発明のシステムにおけるＰＬＬの起動動作を示す線図である。 図４は、同じく本発明のシステムにおけるＰＬＬの起動動作を示す線図である。 図５は、同じく本発明のシステムにおけるＰＬＬの起動動作を示す線図である。 図６は、プリセット機能を有するＰＬＬ回路を示すブロック線図である。 図７は、プリセット機能を有する他のＰＬＬ回路を示すブロック線図である。 図８は、非同期式受信機を示すブロック線図である。 図９は、ＭＩＰＩ Ｄ‐ＰＨＹのエスケープモードの信号伝達を示す線図である。 図１０は、受信機を示すブロック線図である。 図１１は、デュアルディファレンシャルモードでの受信機の工程系統図である。 図１２は、１シンボル当り１ビットの通信を示す線図である。 図１３は、本発明の一実施例による復号用受信機を示す線図である。 図１４は、図１３に含まれる信号を示す線図である。 図１５は、本発明による受信機の他の実施例を示すブロック線図である。 図１６は、本発明による第１の概念の信号伝達を示す線図である。 図１７は、本発明による第２の概念の信号伝達を示す線図である。

以下に、本発明の実施例を添付図面につき詳細に説明する。これらの図面においては、類似の対応する要素に同じ符号を付してある。

前述したように、クロック発生及び乗算モジュールの周波数安定化及び位相安定化は、従来のシステムにおける高速起動に対する基本的な制限要因となっている。従来の通信ソリューションの更に厳しい基準クロックの制約がシステムレベルにおける重要な負担となるおそれがある。本発明は、これらの制限を解決するソリューションを提供するとともに、パワーダウン状態からの高速起動を可能にするものである。

図１は、本発明の伝送システム１００の基本機能を示すブロック線図である。このシステム１００は、送信機１０２と、受信機１０４と、これらを接続する通信チャネル１０６とを有している。通信チャネル１０６は埋め込みクロック式の情報を有するデータ信号を伝達する。この通信チャネル１０６は、例えば、シングルエンド方式又はディファレンシャル方式の電気又は光接続ラインとしうる。送信機１０２は、並列入力／直列出力モジュール１１０に接続された並列データ入力部１０８を有している。モジュール１１０は、ＰＬＬ１１４を有するクロック発生回路による制御の下でラインドライバ１１２に直列データを供給する。送信機１０２は、データ符号化モジュール（図示せず）をも有しうる。受信機１０４は、増幅器及びサンプリング区分１１６と、ＰＬＬ１１８を有するクロック発生回路と、クロック及びデータ再生モジュール１２０とを有する。受信機１０４は、チャネル１０６におけるデータバーストを検出するバースト検出器（図示せず）を有することもできる。

図２は、従来の二次ＰＬＬの起動時の動作を、起動時から経過する時間に対し得られる周波数の関係で示す特性線図２００である。交差斜線を付した領域２０２は、ＰＬＬが所望の周波数にロッキングしようとしている周波数探索期間を表わしている。領域２０２における動作は通常、サイクルスリップによる多数のスパイクを呈する。時点２０４で正しい周波数に近づくと、サイクルスリップが生じなくなり、ループは正しい位相の方向に円滑に安定する。ループが臨界以上に減衰されると、リンギングは生じない。時点２０６における正確な位相安定化を含む全起動時間には、ビット周期に比べて極めて長い時間を要するおそれがある。時点２０４における周波数ロッキングと時点２０６における位相安定化との間の時間は、ビット周期の数千倍の長さである。

図３は、ＰＬＬの動作を示す特性線図であり、この場合、ＰＬＬの周波数を起動中に正しい周波数に向けて積極的に駆動する周波数捕捉補助手段が、このＰＬＬに設けられている。この特性線図３００は、従来のＰＬＬに対しては特性線図２００と同様な特性を呈するが、特性線図３００の場合、ループがかなり早期に周波数ロッキングするように追加の周波数探索補助手段が適用される。すなわち、周波数ロッキングの時点３０２は、時点２０４における周波数ロッキングよりも早い時点に生じる。矢印３０４で示す著しい時間の改善が得られた。

図４は、特性線図３００と同様に周波数捕捉補助手段を用いるとともに、これに加えてプリセット手段を用いたＰＬＬの動作を示す特性線図４００である。この特性線図４００は、ループをプリセットすることにより、より多くの時間の改善が得られるということを示している。得られた累積時間の改善を矢印４０２で示す。更に、安定化中、周波数を、より厳しい限界内に留まらせることができる。起動時間を極めて短くするための主たる障害は依然として位相安定化を正確にすることにある。起動時間を短くするためには、クロック発生周波数ができるだけ早期に公称周波数に充分接近し（捕捉時間ＴＡＣＱ）、この瞬時ＴＡＣＱ後に周波数が比較的ゆっくり変化するとともに、周波数値が公称値を中心とするある最大限界値及び最小限界値を超えないようにする必要がある。このことを達成するためには、以下の手段を講じることができる。

第１の手段は、クロック発生ユニット及びクロック乗算ユニットの双方又はいずれか一方の起動条件をプリセットし、これにより初期の起動周波数を安定化することである。このことは、例えば、状態記憶要素（例えば、キャパシタ電圧、インダクタ電流、バイアス電圧、電流源の値及びデジタルレジスタ状態の何れか又は任意の組合せ）をプリセットすることにより達成しうる。第２の手段は、システムが代表的に順次のデータバーストに対し同様なビットレートで動作するようにした、バーストモードデータ通信に関するものである。従って、前のバーストのクロック発生ユニットの状態を次のバーストの正確なプリセット値に対して考慮して、起動時間を著しく良好なものにしうる。第３の手段は、複数の異なるデータレートを、所望に応じ記憶させうるようにすることである。次のデータバーストのデータレートが何らかの手段で、例えば、前のバースト内で又は他のある種類のラインシグナリングに対して予め受信機に伝達されると、受信機はこれをプリセット値に充当するように用いて、（殆ど）正しい周波数で起動しうるようになる。第４の手段は、周波数に対するプリセット値の関係がシステムにとって分かっている場合には、必要とするプリセット値を如何なる周波数に対してもすぐにプログラミングすることもできるという事実に基づくものである。例えば、システムリセット後の最初の起動中に生ぜしめうる上述した手段の何れも可能でない場合には、高速の周波数捕捉補助手段を適用して公称周波数に近い周波数を得るようにしうる。周波数発生回路が完全にデジタル的な電子回路である場合で、所望の周波数の値が予め分かっており、これをデジタルプリセットによりレジスタ内にローディングして、クロック発生回路が起動時から所望の周波数で動作するようにした場合には、周波数捕捉補助手段は必要としない。

図５は、図４につき説明したように、周波数捕捉補助手段及びプリセット手段を用いているとともに、これに加えて、正確な位相安定化をもはや待つ必要がないということがシステムにとって分かっている場合に、極めて短い起動時間後に動作しうるようにしたＰＬＬの特性線図５００である。例えば、送信機１０２は、位相がこの送信機１０２でまだ安定化されていない場合でも、受信機１０４が受信するデータを追跡しうるということを知っている。すなわち、ｄθ／ｄｔとして示される単位時間当りの位相（θ）の変化は、受信機がこれを追跡して受信されたデータを再生するのに充分小さいか又は予測可能なものである。アナログループが円滑に動作するようにするとともに、デジタルデータの再生中の位相追跡を容易にするには、実際の位相安定化を更にゆっくり行うのも有利である。安定化時間と円滑で安定な動作との間の通常の妥協は切り離して、これらが同時に最適化されるようにした。矢印５０２は、図２の設計に比べて、周波数捕捉補助手段と、プリセット手段と、位相安定化前の位相追跡との組み合わせを用いて得られる時間を示す。

図６は、送信機１０２及び受信機１０４の双方又はいずれか一方に用いるためのＰＬＬクロック乗算機能回路６００を示すブロック線図である。この回路６００は、図４につき説明した周波数プリセット手段を有する。この回路６００は、位相‐周波数検出器６０２と、電荷ポンプ６０４と、低域通過フィルタ６０６と、電圧制御発振器（ＶＯＣ）６０８と、除算器６１０とを有する。これらの構成素子６０２〜６１０が従来のＰＬＬを構成している。本発明によれば、この回路６００が、その戦略的なノードに生じる１つ以上の電圧のアナログ値をデジタル形態で記憶するプリセットブロック６１２を有する。これらの値は、ＰＬＬがロッキングされ安定化された状態を表わすものとして記憶される。ブロック６１２は、アナログ‐デジタル変換器（ＡＤＣ）と、１つ以上のレジスタと、デジタル‐アナログ変換器（ＤＡＣ）とを有している。記憶された値は、前のデータ伝送中にローディング、すなわち捕捉されたものである。或いはまた、システム１００はプリセットブロック６１２を制御するためのコントローラ（図示せず）を有し、このコントローラが、到来する伝送に関する予め決定した情報に基づいてどの値を記憶させるかを決定するようにする。プリセットブロック６１２は、再起動時に、関連するキャパシタを充電させ、これらキャパシタが記憶された値に対応する電圧を有し、従って、安定化を早めるようにする。

図７は、送信機１０２及び受信機１０４の双方又はいずれか一方に用いるための他のＰＬＬクロック乗算機能回路７００を示すブロック線図である。この回路７００は、プリセットブロック７０２を有するとともに、ＶＣＯの代わりに電流制御発振器（ＣＣＯ）７０４を有する。プリセットブロック７０２は、電流乗算器‐ＤＡＣと、固定初期制御電圧源とを有する。このループは、ＤＡＣのプリセット値が得られない場合には、デジタル的には粗同調されるおそれがある。微同調は、制御電圧によってアナログ帰還ループを介して達成される。回路７００の構成上の利点は、一次的には装置のパラメータの広がりに依存しない制御電圧に対する適切なアナログバイアスレベルをとるということである。ＰＬＬ回路６００及び７００の双方の例には、プリセット値がデジタルで記憶されるという利点がある。アナログ状態での記憶も可能であるが、漏洩の為に、正確なアナログ値を長期間記憶させておくのが容易でない。

受信機１０４は、初期捕捉時間後に現われる周波数及び位相の比較的ゆっくりした変化を追跡するために、追跡用の充分な帯域幅を有する高速ロッキング動作を行うようにするのが好ましい。このようにすることにより、信頼性のあるデータ受信が可能となる前に時間軸を極めて安定にする条件を不必要とする。（クロック・データ・リカバリ（ＣＤＲ）に対しては）、上述した充分な追跡帯域幅及び起動の向上を有するアナログ位相同期式受信機を用いることができる。しかし、クロック発生機能と位相／周波数追跡機能とが分離された高速ロッキング受信機を用いるのが好ましい。この高速ロッキング受信機は、例えば、非同期周波数を許容するデジタルデータ再生を行うオーバーサンプリング式のフロントエンドとして受信機を設定することにより実現しうる。ここで用語“非同期”とは、受信機１０４における到来データの速度と発生されるクロックとがいかなる端数比をも有することができ、従って、整数でない、又は整数に近い比を有しうるということを意味するものである。

この場合、（アナログ）送信及び受信の双方のクロック発生ＰＬＬ（又はＤＬＬ或いはその双方）に上述した起動の向上を行うことができる。デジタルデータの再生では、安定化、スペクトラム拡散クロックなどの際に生じる送信機１０２及び受信機１０４におけるクロック発生モジュールからのゆっくりした周波数（及び位相）の変化の集合が追跡される。この手段による重要な利点は、（アナログ／混合信号の）周波数発生動作が（デジタル）位相追跡から殆ど分断されるということである。この場合、デジタル追跡をより迅速に実現しうる。クロック発生／乗算は、ループの安定性や、位相伝達特性を平滑にフィルタリングする条件の為に、比較的ゆっくり行う必要がある。図８は、非同期式受信機８００を示すブロック線図である。

この受信機８００は、随意的な前置増幅器８０２と、バースト検出器８０４と、サンプリング兼位相整列モジュール８０６と、多層ＰＬＬ８０８と、ローカルクロック８１０と、データプロセッサ８１２とを有する。前置増幅器８０２とバースト検出器８０４とは受信機８００の直列入力端に接続されている。バースト検出器８０４は、データバーストを検出すると、ＰＬＬ８０８を有効化し、このＰＬＬ８０８がローカルクロック８１０から基準クロック信号を受けるようにする。前置増幅器８０２は、データがサンプリングされる前に、これらのデータを増幅し、これらの位相をＰＬＬ８０８による制御の下で整列させる。これらのデータはモジュール８０６でオーバーサンプリングされ、再生のためにプロセッサ８１２に供給される。プロセッサ８１２の出力端は並列の再生データを生じる。

本発明の通信リンクの他の重要な利点は、両端（送信機及び受信機）で独自の基準クロック周波数を用いうるということである。これらの周波数の絶対精度は、周波数がゆっくり変化する限り高くする必要はない。このことにより、水晶発振器の品質よりも低い品質のローカルクロック基準装置を用いうるようになり、デュアルシンプレックスリンク構造の場合に送信機及び受信機の双方に対しクロック発生／乗算を用いうるようになり（その理由は、受信機能に対しもはやデータのクロック同期を必要としない為である）、デジタルデータの再生が全範囲をカバーしうるかぎり、あるクロック周波数で動作している同じ受信機を用いて複数の異なるビットレートを受信しうるようになる。

通信のパワーダウン状態からの高速起動は例えば、以下の通りに行う。最初、送信機１０２及び受信機１０４はパワーダウン状態にある。更に、送信機のクロック発生と受信機のクロック発生とがパワーダウン状態にされており、ＩＯは低電力状態にある。次に、システム１００が送信機側で送信要求を送信機側に送る。送信機１０２は、そのクロック発生を起動させ、ＩＯをパワーアップさせ、受信機１０４にバーストがもうすぐ到来することを知らせ、従って、受信機１０４もそのクロック発生をパワーアップしうる。受信機１０４は、これに応答してウェイクアップし、必要なＩＯ機能を動作させ、そのクロック発生を起動させる。或いはまた、あるシステム構造では、受信機１０４及び送信機１０２がいつウェイクアップするかを予め知っておくようにでき、この情報を用いてこれらのクロック発生を（おそらく同時に）パワーアップしうるようにする。送信機１０２は、トレーニングシーケンスをその取得後にある期間の間送信し始め、受信機１０４がロッキングしうるようにする。特に、非同期式の受信機の場合、この期間は通常のアナログＰＬＬの位相同期期間に比べて短くしうる。受信機１０４の特性は、送信機１０２に伝えてこれに記憶させるか、又は最良の長さのトレーニングシーケンスに適合するように送信機１０２においてプログラミングしうる。その後、符号化されたデータがリンク１０６を介して送信される。この符号化には８Ｂ１０Ｂコードを用いることができる。バースト中の有効データの開始及び終了は適切なエクセプションコードワードで表わすことができる。送信の終了時には、プリセット値（得られる場合）を記憶することができる（前記参照）。送信の終了後には、クロック発生を停止させるとともにＩＯを低電力状態に戻すことにより、送信機１０２及び受信機１０４の双方をパワーダウン状態にすることができる。

クロック乗算ユニットに対する基準クロック周波数が低い場合には、全起動時間を早めるためにクロック乗算を２段階で実行することができる。この場合、第１のＰＬＬにより基準周波数を増倍させてある中間周波数を得るとともに、第２のＰＬＬによりこの中間周波数を増倍させて所望の周波数を得る。ある選択肢として、第１のＰＬＬを全ての時間に亘り動作状態に保っておくことができる。その理由は、第１のＰＬＬはそのクロックレートが低い為に第２のＰＬＬよりも小さい電力を消費する為である。或いはまた、第１のＰＬＬの制御ループはできるだけ高速となるように設定しうる。しかし、このようにすると、出力端において（丁度安定化しうる）位相特性をむしろ不安定にする。この場合、第２のＰＬＬは著しく高い入力周波数を受ける。このことは、第２のＰＬＬの絶対ループ帯域幅が第１のＰＬＬの絶対ループ帯域幅よりも大きい限り、この第２のＰＬＬが、全安定化時間を実際上増大させることなく、入力位相変化を多量にフィルタリングしうるということを意味する。従って、第２のＰＬＬのループは、２つの縦続接続されたＰＬＬ駆動式クロック乗算の全位相特性を平滑化させる。従って、受信機はこれらの平滑な変化を追跡する必要がある。増倍率が大きい場合には、上述した原理を、３つ以上のＰＬＬを従属接続したものに拡張しうる。従って、各クロック乗算ユニットを１つ以上のＰＬＬで構成することができる。クロック乗算のこの細分は、同期式、非同期式及びプレシオクロナス式の受信機の構造にとって有利である。

上述したデータ通信方法の起動時間が完全に最適化され、依然として幾らかの起動時間が残っている場合には、（高レベルで見られる）起動時間を短くする方法もある。この方法では、高速乗算に頼らないで得られる同じワイヤ又はリンクを介してデータを送信する方法が用いられる。この追加の通信方法でデータが既に送信されている場合には、高速モードをトレーニングするのに、この追加の通信方法を有効に用いるのが有利である。

最良の設計では、上述した手法により、最初に述べた通信方法がデータ伝送の準備完了状態となる瞬時まで、追加の方法を用いたデータ通信を行い、これに続いて一方のシグナリング方法から他方のシグナリング方法に、平滑に、すなわち、異常や途切れを生じることなく切り換える。これにより、最大の性能をリンクから排除する。その理由は、さもないと、（最初に述べた方法のみを用いた場合の）先行する学習時間が失われる為である。この追加の方法は、例えば、データ・ストローブ又はワン・スペースド・ホットエンコーディングを用いる非同期通信のような、ロッキングが行われずにパワーダウン状態から瞬時的に動作しうる通信方法とするのが好ましい。このワン・スペースド・ホットエンコーディングには、“０”信号と“１”信号とが用いられる。パルスを表す信号が極性を決定する。パルスは、パルス及びエッジの重なりを回避するためにスペース期間により分離されている。ＭＩＰＩ Ｄ‐ＰＨＹ仕様で用いられるこのシグナリングを示す図９を参照されたし。或いはまた、追加の通信方法は瞬時的ではなく、最初に述べた動作方法に比べて比較的迅速に動作するようにしうる。迅速な利用可能性は、例えば、マンチェスターコーディング又はパルス幅変調コーディングにより得ることができる。後者は、例えば、１つの低レベル期間が後続する２つの高レベル期間より成る符号１と、２つの低レベル期間が後続する１つの高レベル期間より成る符号０とから実現しうる。このようにすることにより、３期間毎に立ち下がりエッジを有するデータストリームが生じる。立ち上がりエッジの位置は変調される。このデータストリームはクロックドコンパレータ及びリセット式積分器により容易に再生しうる。同様な解決策が得られる他の方法として、全ての極性を交換することができる。

一般には、この追加の通信方法が、パワーダウン後に、最初に述べた通信方法よりも著しく高速に動作状態となりうる限り、この追加の通信方法を用いて、最初に述べた通信方法の起動時間のギャップを、この追加の通信方法を用いる送信に有効に利用し、これと同時に、最初に述べた通信方法への後の切り換えのためのリンクに対するトレーニングに有効に利用しうる。

追加の通信方法は、例えば、無終端ＣＭＯＳシグナリング又は低振幅の差動無終端シグナリングとすることができる。一方の通信方法から他方の通信方法に平滑に且つ高速に切り換えうるようにするのが特に有益である。このことは、ライン状態が如何なる瞬時にも双方の方法に対し明確に保たれていれば可能となるものである。例えば、遠端ライン終端がある場合と遠端ライン終端がない場合とに対し、同じ共通モードレベルでの差動シグナリングが上述した条件を満足するようにする。図１０は、このような二重差動モード動作（終端された場合及び終端されない場合）に対して設定した受信機１０００を示すブロック線図である。この受信機１０００は、選択的にスイッチオン及びスイッチオフしうるライン終端モジュール１００２を有する。低電力（ＬＰ）起動モードでは、データ通信はＬＰ差動増幅器１００４に導かれ、この差動増幅器の出力信号が低域通過フィルタ１００６に供給される。この低域通過フィルタ１００６の出力端は、モジュール１００８においてＬＰ通信処理を行うための信号を生じる。低域通過フィルタ１００６の出力は、他の低域通過フィルタ１０１０と、ワンショット回路１０１２と、セット‐リセットフリップフロップ１０１４と、状態機械１０１６とを有する制御区分にも供給される。高速（ＨＳ）モードでは、データ通信がモジュール１００２から、クロック及びデータ再生機能を有するＨＳ差動増幅器１０１８に導かれる。この差動増幅器１０１８の出力は、ワード同期ユニット１０２０に供給される。このワード同期ユニット１０２０の出力端は、状態機械１０１６に供給される制御データを抽出するためのユニット１０２２の入力端に接続されている。このユニット１０２２はデータをデコーダ１０２４に供給する。

状態機械１０１６は、モジュール１００８と、フリップフロップ１０１４と、ユニット１０２２とから制御信号を受ける。この状態機械１０１６は、セット‐リセットフリップフロップ１０１４に接続された制御出力端と、バイアス制御のために増幅器１００４に接続された制御出力端と、有効化や無効化を達成するために増幅器１０１８に接続された制御出力端とを有している。

図１１は、受信機１０００の二重差動モード動作におけるプロセスの流れを示している線図１１００である。プロセスは、増幅器１００４及び１０１８の双方に対し同じ共通モードレベルとした差動シグナリングのみに関するものである。ＬＰシグナリリングモードは、０．４Ｖ電源で終端された遠端開放構造を用いている。ＨＳシグナリングモードは、０．２Ｖ電源で終端された遠端終端構造（ＤＣ電源）を用いている。このようにすることにより、連続的で充分良好に規定されたライン状態でグリッジフリーモードの切り換えを可能にする。

２つ以上の信号を用いる場合、実質的に安定としたクロックを用いて動作を行う必要が無く、受信機同期を簡単に保って、データ伝送を行うのに幾つかの方法がある。２つの信号を用いたシリアルスキームの例としては、データ・スライサ・クロック（Data & Slicer-Clock ）（例えば、ＭＩＰＩ Ｄ‐ＰＨＹにおけるような直角位相クロック）、データ・ストローブ（例えば、ＩＥＥＥ１３９４ａ、ＣＣＰ２）、高低信号遷移符号化（ＷＯ２０００／００５８４８）及びワン・スペースド・ホットエンコーディング（例えば、ＭＩＰＩ Ｄ‐ＰＨＹ）がある。

これらの実装では全て、遷移事象が双方の信号に決して同時に生じないことが共通している。従って、受信機は、正確なタイミング特性を導出したり知ったりする必要がなく、受信した信号を用いてデータを簡単にスライスしたり復号化したりしうる。

通信システムの場合、
‐ 信頼性が高く、
‐ 受信機においては信号のことを知る必要がなく、
‐ クロックに融通性があり、
‐ 長い起動時間及び複雑な同期スキームの双方又はいずれか一方を必要としない
動作モードを有するようにするのが好ましい。

このことは特に、初期化するのに用いたり、且つより高度なモードでは失敗した場合にフォールバック動作モードとして用いたりする“ベースライン動作モード”に対して好ましいことである。

高速シリアル通信インターフェースでは、１つの物理的な相互接続ライン当り、例えば、電気相互接続の場合では差動シグナリングを行う一対のみのワイヤ当り、又は光相互接続に対しては１つのみの光ファイバ当り１つの信号のみを用いるのが望ましい。このようにすることにより、上述した２信号スキームの何れかを用いる必要性を排除する。帯域幅を広げるには多重レーンの実装が可能であるが、帯域幅の条件がこのことを有効にしない場合には、多重レーンを用いることが実行されない。更に、ビットレベルが比較的低い場合のレーン間の相互依存性は同期の点であまり優れていない。従って、多重レーンはビットレベルでは互いに無関係に動作させるのが好ましく、通信ストリームは、例えば、データリンク層でシンボルに基づく同期後に、より高いレベルで組合わせる。従って、送信スキームは、データとクロック情報との双方を有する１つの信号、すなわち、埋め込みクロック伝送に基づくようにしうる。

従来、例えば、マンチェスターコーディングや８Ｂ１０Ｂコーディングのような必要とする信号特性を得るのに多くのコーディング（符号化）スキームが提案された。あるコーディングスキームは符号化効率に重点を置いており、例えば、比較的高いビットレートで多量のデータを有効に伝送する極めて適した８Ｂ１０に重点を置いている。他のコーディングスキームは、容易に同期を行う、例えば、マンチェスターに重点を置いている。しかし、これらのスキームは、データレートが送信前にあまり良く分かっておらず且つ安定でない場合か、又は信号がオーバーサンプリングされていない場合か、又はこれらの双方の場合には、常に同期又はトレーニング時間を必要とする。このことは、前述した２信号スキームの“同期”動作特性及びクロックレートの融通性が失われるということを意味する。

特に、リンクの基本的な動作モードに関しては、シグナリング上の制約及びＲＸ／ＴＸの依存性をできるだけ少なくするのが好ましい。

従って、クロック及びデータを比較的容易に再生しうるとともに、ビットレートが分かっていないデータストリームに関して瞬時に同期を行いうる新たな埋め込みクロック式のコーディングスキームを提供する。

その目的は、各クロック期間が、デューティサイクル変調によりデータを表わすようにしたシンボルでもあるクロック信号を伝送することにある。

簡単で、従って、好ましい方法は、図１２に示すように１シンボル当り１ビットを伝達する方法であり、この場合、各クロック期間は、“低レベルよりも高レベルが長い”か、“低レベルよりも高レベルが短い”かの何れかである。このことは、例えば、３Ｔシンボル、すなわち、長さＴが任意であり、一方のビット値をシンボルＡ（ＨＨＬ）で表わし、他方のビット値をシンボルＢ（ＨＨＬ）で表わしたシンボルで達成しうる。この場合、立ち上がりエッジは“固定”位置を有し、立ち下がりエッジは変調される。

或いはまた、これらのシンボルをそれぞれＬＬＨ及びＬＨＨとすることができ、このことは立ち上がりエッジの変調及び“固定”位置の立ち下がりエッジを意味する。添付された符号化スライドセットにおけるシンボルの表をも参照されたし。どのシンボルがどの２進値（“０”又は“１”）を表すかはシステムの設計者が自由に選択しうることである。差分信号の場合には、一方のラインを正（正常）として規定し、他方のラインを負（逆）として規定する。その理由は、このようにしないと、差分信号が対称特性であるが故に、“高”及び“低”が無意味となる為である。

差動相互接続に関すること以外に、このコーディングスキームを、例えば、ストリップライン又は同軸ケーブルのようなシングルエンド方式の相互接続構造にも用いることができる。この場合、立ち上がりエッジの変調方式と立ち下がりエッジの変調方式とが互いに物理的に区別しうる２つの方法を表す。

更に、符号化を光学的な相互接続にも適用でき、この場合、“高”及び“低”を、例えば、光電力変調により実現しうる。殆どの場合、この光学的な相互接続は、シングルエンド方式の光学的なシグナリングを利用する。しかし、この符号化技術をディファレンシャル方式の光学的なシグナリングにも適用しうる。

３Ｔ期間は上述した概念を理解する上で有効であるが、このことは固定速度のクロックとの相互関係を極めて厳密にすることを間違って意味するおそれがあり、このようにする必要はないものである。二進データを伝送する場合の唯一の条件は、各シンボル、例えば、クロック期間に対し、高位相が低位相よりも長いか又はその逆であることを識別しうることである。

各シンボル内の高及び低の副位相の持続時間を比較するだけで、伝達されたビット値が得られる。従って、３３・１／３〜６６・２／３％の変調の代わりに、受信機側で識別しうる限り、如何なる他の変調の深さをも用いることができる。

実際問題として、受信機が短いパルスを適切に処理しうる限り、変調の深さが深くなればなるほど、データを容易に再生しうる。

伝達されたデータ値は、信号の振幅値又は絶対持続時間よりもむしろ高／低の間隔比に基づいている為、本発明のコーディングスキームは疑似非同期式の動作を提供する。従って、各シンボル（従って、各クロック期間）は、デューティサイクルが適正に変調されている限り、種々の持続時間を有しうる。

図１３は、この符号化のための符号化用受信機の一実装例を示す。入力信号は、スイッチ、フリップフロップ及びコンパレータを駆動するために、バッファリングされる。このバッファリングされた入力信号はクロック信号としても用いうる。入力信号の極性は、積分キャパシタを充電するか放電させるかを決定する。このキャパシタが殆ど同じ電流で充放電される場合には、シンボルの終端における電圧の極性が、どのビットが受信されたかの情報を生じる。シンボルの終端では、キャパシタの電圧が、増幅器‐コンパレータ及びフリップフロップにより基準電圧と比較される。増幅器‐コンパレータとフリップフロップとは相俟ってクロックドコンパレータ機能、すなわち、サンプル及び比較機能を提供する。この比較及び判定後に、キャパシタ値が基準値にリセットされ、これがシンボル時間の間保たれている。一方、次のシンボルが、その前のシンボル中リセットされていた同等の第２のキャパシタに“積分”される。２分割器（トグリングフリップフロップ）により制御信号を生ぜしめて、積分状態とリセット状態との間で交互に配置される２つの積分キャパシタを交換させる。この交互配置構造によりタイミングの臨界性を著しく緩和させることができる。

図１５は、受信機の他の例を示す。本例では、自走式発振器とタイマ／カウンタとを用いることにより、高位相の長さと低位相の長さとを比較する。発振器の位相状態を保つことにより、時間分解能を高めることができる。実際には、この受信機構造は、高及び低の双方の副位相期間をデジタル値に変換する時間‐デジタル値変換器である。各シンボルの終端時にこれら副位相に対するデジタル値を比較することにより何れの副位相が長く継続しているかを決定する。

時間‐デジタル値変換器の可能な如何なる実装も上述した種類の受信機構造に用いることができる。この受信機構造には、どのエッジが、すなわち、立ち上がりエッジか立ち下がりエッジかが、逆のエッジが現われる前に遅延線を介してリップルするかを決定する、完全に遅延線に基づく解決策も含むものである。

現実的な理由で、極めて大きな範囲のビットレートに対応するようにするのは困難となるおそれがある。積分式の受信機の例の場合、積分キャパシタの電圧範囲が制限されている。クリッピングにより最終結果に妨害を及ぼす前に、電圧は如何なる大きさで最大になるのか。又、何により最大の必要電圧を確実に検出するのか。更に、信号や実装が理想的でないことによる余裕度及び許容誤差を含める必要がある。上述したことが全て、あるバイアス状態の下で対応しうる最大速度範囲を決定する。

タイマ‐遅延線に基づく実施例の場合、遅延線の長さ及び分解能が制限されている為に、速度範囲が制限される。この場合も、ある遅延線の設定及び構造に対し対応しうる最大速度範囲を決定する。

１つの遅延線の設定に対する受信機の達成可能な速度範囲が充分でない場合には、複数の（副）速度範囲を規定することにより、すなわち、各速度範囲に対し受信機回路の設定を適応させうるようにすることにより、全速度範囲を拡張しうる。スライドセットの１つのスライドは、副速度範囲の境界における問題を回避するための所望量の過大速度範囲や、各速度範囲の幅に関するある仮定に基づく幾つかのビット速度範囲の例を示す。

副速度範囲の１つは、実装により常に対応する必要のあるベースラインの動作速度として示すのが有利である。このようにすることにより、相互運用性を保証する。このベースラインの動作速度の範囲を用いることにより、リンクの両側は、より高速の範囲又はモードが或いはその双方がリンクにより両端で対応されているかどうかを、すなわち、初期化を決定でき、もしそうであれば他の範囲又はモードに或いはその双方に切り換える。

このベースラインの速度範囲は、初期化、すなわち、特性上のネゴシエーション以外に、他のモードにある種の障害がある場合にフォールバック動作モードとして用いることができる。初期化後に、リンクがベースラインの速度範囲よりも高速に対応することをリンクの両側が知る場合には、ほかの回復不能なエラーが生じない限り、その都度ベースラインの動作モードに復帰する必要はない。この最初の初期化後、ベースラインの速度範囲を有するセルフクロックモード以外のモードにおいて他のネゴシエーションを行うこともできる。

二進データの場合のこのコーディングスキームの効率はかなり低い（〜３３％）が、このことは、インターフェースの基本的な動作及びフォールバックシナリオモードの場合それほど重要ではない。この場合、信頼性や簡素化の方がより重要である。多量のデータを大きいビットレートで伝送する場合、例えば、８Ｂ１０Ｂのようなより一層有効なラインコーディングを探求しうる。

符号化に関する上述した説明は、シリアルインターフェース（１信号）に関して集中させたものであるが、この符号化は、複数の１信号リンクを並列に含む並列インターフェースに対しても用いることができる。

マルチビットエッジ変調を行って１シンボル当たりより多くのビットを伝送するようにすることもできる。しかし、この場合、データの再生がより一層複雑になる。その理由は、簡単な二進比較によって結果を得ることができない為である。この理由で、二進変調が最も優れていると思われる。

クロック信号は、データストリーム中に存在すること明らかである。極性の選択によれば、立ち上がりエッジの位置や立ち下がりエッジの位置はデータに依存しない。従って、シンボルの周波数が一定である場合、遠端にローカルクロックソースを必要とせず、且つクロック再生を複雑とせずに信頼性のある遠端低ジッタのクロッキングを可能にする。更に、動作モード間をとぎれずに遷移させることができる。

トレーニング期間を必要とする通信の場合、上述したコーディングスキームを用いてデータを伝送するのに、このトレーニング期間を用いることができるが、これと同時にこのコーディングスキームにより得られたクロック情報用いてリンクをトレーニングする。他のより高速の又はより有効な或いはこれらの双方の動作モードが適切に同期されると直ちに、通信を他のモードにとぎれずに切り換えることができる。その理由は、シグナリング遷移を平滑にしうるとともに、全てのモードの切り換えを、制御シンボルを用いる命令により伝えることができる為である。

上述した点は、モード遷移が命令コードに基づいている種々の動作モードを用いている概念上のシグナリングスキームを示す図１６及び１７にも表している。図１６は、各モードが互いに独立して動作している場合の動作モードを表している。この動作モードは以下の特性を有する。
‐ スタンバイ状態中をも含んで常に同じ共通モードレベルにある。
‐ ＬＰシグナリリングモードでは、０．４Ｖ電源で終端された遠端開放構造である。
‐ ＨＳシグナリングモードでは、０．２Ｖ電源で終端された遠端終端構造（ＤＣ電源）である。
‐ ベースライン動作は、低電力セルフクロックシグナリング動作である。
‐ 場合に応じ、Ｍ‐ＰＨＹを用いる非終端シグナリングのみを、又更には、ＬＰＵのみを可能にする。
ＬＰＵ＝ＵＬＰＳ＝ＲＸのスタンバイ電流を極めて低くし（数μＡ）、他の全ての回路を停止状態としたＬＰシグナリング
‐ この状態からのウェイクアップがいつか行われる。
‐ 全てのモード遷移は、決して信号レベルに依存することなく制御コードにより対処される。
‐ ストライプを付したブロックは、それぞれがある種のパターン及びある長さを有する制御シーケンスである。
‐ 各モードはある種のラインコーディングを用いる。

図１７は、セルフクロック通信を他のモードに対するトレーニング中に使用する上述した場合を示す。必要とする同期時間は、初期化中に交換されるある実装の特性として設定しうるが、デュアルシンプレックスリンクの場合には、この点を、同期ネゴシエーション中に双方向性の通信を用いることにより解決することもできる。この動作モードは以下の特性を有する。
‐ 差動シグナリングモードである。すなわち、スタンバイ状態中をも含んで常に同じ共通モードレベルにある。
‐ ＬＰシグナリリングモードでは、０．４Ｖ電源で終端された遠端開放構造である。
‐ ＨＳシグナリングモードでは、０．２Ｖ電源で終端された遠端終端構造（ＤＣ電源）である。
‐ ベースライン動作は、低電力セルフクロックシグナリング動作（疑似非同期デューテイサイクル変調）である。
‐ 場合に応じ、Ｍ‐ＰＨＹを用いる非終端シグナリングのみを、又更には、ＬＰＵのみを可能にする。
ＬＰＵ＝ＵＬＰＳ＝ＲＸのスタンバイ電流を極めて低くし（数μＡ）、他の全ての回路を停止状態としたＬＰシグナリング
‐ この状態からのウェイクアップがいつか行われる。
‐ 全てのモード遷移は、決して信号レベルに依存することなく制御コードにより対処される。
‐ ストライプを付したブロックは、それぞれがある種のパターン及びある長さを有する制御シーケンスである。
‐ 各モードはある種のラインコーディングを用いる。
‐ リンクトレーニング中のデータ伝送では、ＨＳ要求後、要求されたモードがトレーニング／同期される間にリンクがＬＰデータ通信を開始し、ＨＳＴ開始命令はＬＰ通信の終了を意味する。
‐ 高速同期はＬＰトレーニングを行わない同期よりも著しく短い。ＨＳＵの場合、高速同期は殆ど不必要となる。

各速度範囲は規制されており、従って、最も低い速度範囲も低い方の側の速度限界を有する。従って、特別な手段を講じることなくしては、通信を完全に停止させることができない。休止／待ち状態を導入するには少なくとも２つの方法がある。１つの方法は、シンボルの第１の位相を最大の長さに規定することである。シンボルがこの長さを超える場合には、受信機はこのシンボルを無視し、次のシンボルを待つ。他の方法は、シンボルの符号化により上述した問題をより高いレベルで解決することである。すなわち、このリンクを待ち状態にするのにある命令を用いる。待ち状態からの復帰は、次のシンボル、すなわち、既知の遷移で行うことができる。図１０の低域通過フィルタ１０１０におけるフィルタリングにより、間違ったウェイクアップアラームを回避する。ＵＬＰＳ（超低電力状態）と称されるステップ１１０２では、ＬＰ回路が極めて低い電流、例えば、数μＡでスタンバイ状態となる。他の全ての回路は停止状態にされる。ステップ１１０４では、受信機１０００は、いつか取られるＵＬＰＳ状態からウェイクアップされる。ステップ１１０６では、ＨＳ素子が起動されると同時にＬＰ素子が動作状態となり、ステップ１１０８では、クロック回路が同期される。ステップ１１１０では、ＨＳデータ通信が動作状態となり、データペイロードを処理する。ステップ１１１２では、ＨＳ処理が停止され、ステップ１１１４では、ＬＰ素子が、ステップ１１１６でＵＬＰＳ状態に入る前にスタンバイ状態に保たれる。

Claims (11)

1. 第１のクロック発生回路を有する送信機と、第２のクロック発生回路を有する受信機とを具えるデータ通信システムにおいて、
   ‐ 前記第１及び第２のクロック発生回路のうちの少なくとも一方の特定のクロック発生回路は、通信中の順次のデータバースト間でパワーダウン状態となるようになっており、
   ‐ 前記データ通信システムは、前記特定のクロック発生回路のパワーダウン状態時にこのデータ通信システムを実用使用状態に起動するのを促進させる手段を有し、
   ‐ この手段は、起動時に前記特定のクロック発生回路の動作量を予め決定した値にプリセットするプリセット手段を有している
   ようにしたデータ通信システム。
2. 請求項１に記載のデータ通信システムにおいて、前記動作量がアナログ量であるデータ通信システム。
3. 請求項１に記載のデータ通信システムにおいて、前記動作量がデジタル量であるデータ通信システム。
4. 請求項１に記載のデータ通信システムにおいて、前記特定のクロック発生回路が、周波数捕捉補助手段を具えているデータ通信システム。
5. 請求項１に記載のデータ通信システムにおいて、前記プリセット手段は、前の１つのデータバースト中に記憶された前の動作量の値を、次のデータバーストの通信に用いるための予め決定した値として用いるように動作するデータ通信システム。
6. 請求項１に記載のデータ通信システムにおいて、前記送信機は、前記第１のクロック発生回路におけるクロック信号の特性が安定化される前に、前記受信機へのデータの伝達を開始するように設定され、前記受信機は、前記特性が安定化されている際に、受信したデータを追跡するように設定されているデータ通信システム。
7. 請求項６に記載のデータ通信システムにおいて、前記特性がクロック周波数であるデータ通信システム。
8. 請求項６に記載のデータ通信システムにおいて、前記特性がクロック位相であるデータ通信システム。
9. 請求項６に記載のデータ通信システムにおいて、
   このデータ通信システムは、その実用使用でデータを伝達する動作モードと、この実用使用に対しこのデータ通信システムを設定する設定モードとを有し、
   この設定モードでは、前記送信機及び受信機のうちの特定の一方が他方に特性に関するデータを伝達するようになっており、
   前記データ通信システムは、前記特性が安定化される前にデータ通信が可能となるように前記送信機及び受信機のうちの前記他方を設定するようになっているデータ通信システム。
10. 入力信号の極性に応じて充電又は放電される第１の積分キャパシタと、
    この第１の積分キャパシタの端子間電圧をサンプル及び比較回路において基準電圧と比較する手段と、
    前記第１の積分キャパシタと交互に機能する第２のキャパシタと
    を具える受信機であって、
    前記第１の積分キャパシタと前記第２のキャパシタとが交互に基準信号又は入力信号に接続されるようになっている受信機。
11. 入力信号の高位相の長さとこの入力信号の低位相の長さとを比較する比較器を具える受信機において、前記高位相及び低位相は、タイマ／カウンタに結合されている自走式発振器を用いることにより決定されるようになっている受信機。

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