JP2010266957A

JP2010266957A - Regulator circuit

Info

Publication number: JP2010266957A
Application number: JP2009115840A
Authority: JP
Inventors: Koichi Yamaguchi; 公一山口
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2009-05-12
Filing date: 2009-05-12
Publication date: 2010-11-25
Anticipated expiration: 2029-05-12
Also published as: JP5434248B2; CN101887284B; CN101887284A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a regulator circuit capable of suppressing the occurrence of an overshoot in an output voltage. <P>SOLUTION: The regulator circuit has: reference voltage generating sections 4, 5 for generating reference voltage; switching sections 3, M1, M2 for starting or terminating an action of the reference voltage generating sections by generating control signals; a differential amplifier 6 for output of an error signal by carrying out differential amplification on the voltage according to the output voltage between the reference voltage; and an output transistor M3 for varying the output voltage according to the differential signal. In addition, the regulator circuit has a delay section 10 for output of a delay control signal by delaying the level variation of the control signal and delay action switches M4, M5 for starting action of an output transistor with delay by using the delay control signal. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、出力電圧を所定値にするレギュレータ回路に関する。 The present invention relates to a regulator circuit for setting an output voltage to a predetermined value.

図６は従来のレギュレータ回路の一例の構成図を示す。電源端子１には電源電圧Ｖｉｎが印加されている。端子２に入力されるオン／オフ指示信号はオン／オフ回路３に供給される。オン／オフ回路３はオン／オフ指示信号でオンを指示されると、制御信号をハイレベルからローレベルに変化させ、ｐチャネルＭＯＳトランジスタＭ１のゲート及びｎチャネルＭＯＳトランジスタＭ２のゲートに供給する。 FIG. 6 is a block diagram showing an example of a conventional regulator circuit. A power supply voltage Vin is applied to the power supply terminal 1. The on / off instruction signal input to the terminal 2 is supplied to the on / off circuit 3. When turned on by the on / off instruction signal, the on / off circuit 3 changes the control signal from the high level to the low level and supplies the control signal to the gate of the p-channel MOS transistor M1 and the gate of the n-channel MOS transistor M2.

ＭＯＳトランジスタＭ１はソースを電源端子１に接続され、ドレインを定電流回路４の一端に接続されている。ＭＯＳトランジスタＭ２はドレインを定電流回路４の他端に接続され、ソースを接地されている。定電流回路４の他端は定電圧回路５を介して接地されると共に、差動増幅器６の反転入力端子に接続されている。定電流回路４と定電圧回路５は基準電圧Ｖｒｅｆを発生する基準電圧発生部を構成している。オン／オフ回路３はＭＯＳトランジスタＭ１，Ｍ２を用いて基準電圧発生部の動作を開始又は終了させるスイッチ部である。 The MOS transistor M 1 has a source connected to the power supply terminal 1 and a drain connected to one end of the constant current circuit 4. The MOS transistor M2 has a drain connected to the other end of the constant current circuit 4, and a source grounded. The other end of the constant current circuit 4 is grounded via the constant voltage circuit 5 and is connected to the inverting input terminal of the differential amplifier 6. The constant current circuit 4 and the constant voltage circuit 5 constitute a reference voltage generator that generates a reference voltage Vref. The on / off circuit 3 is a switch unit that starts or ends the operation of the reference voltage generation unit using the MOS transistors M1 and M2.

出力トランジスタであるｐチャネルＭＯＳトランジスタＭ３のソースは電源端子１に接続され、ドレインは出力端子７に接続されると共に直列接続された抵抗Ｒ１，Ｒ２を介して接地され、ゲートは差動増幅器６の出力端子に接続されている。抵抗Ｒ１，Ｒ２の接続点は差動増幅器６の非反転入力端子に接続されている。 The source of the p-channel MOS transistor M3, which is an output transistor, is connected to the power supply terminal 1, the drain is connected to the output terminal 7 and grounded via resistors R1 and R2 connected in series, and the gate is connected to the differential amplifier 6. Connected to the output terminal. The connection point of the resistors R1 and R2 is connected to the non-inverting input terminal of the differential amplifier 6.

ここで、制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフとなって、定電流回路４の出力電流が定電圧回路５を流れるため、差動増幅を行う差動増幅器６の反転入力端子に基準電圧Ｖｒｅｆが印加される。 Here, when the control signal changes from the high level to the low level, the MOS transistor M1 is turned on, the MOS transistor M2 is turned off, and the output current of the constant current circuit 4 flows through the constant voltage circuit 5, so that differential amplification is performed. A reference voltage Vref is applied to the inverting input terminal of the differential amplifier 6.

制御信号がハイレベルのとき差動増幅器６の出力する誤差信号の電圧は高く（ハイレベル）、ＭＯＳトランジスタＭ３はオフしている。制御信号がローレベルとなると差動増幅器６の出力する誤差信号の電圧が低下してＭＯＳトランジスタＭ３はオンし、差動増幅器６は抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆと一致するようＭＯＳトランジスタＭ３のゲートに印加する誤差信号を可変制御する。これにより、出力端子７の電圧は一定に保持される。 When the control signal is at a high level, the voltage of the error signal output from the differential amplifier 6 is high (high level), and the MOS transistor M3 is off. When the control signal becomes a low level, the voltage of the error signal output from the differential amplifier 6 decreases, the MOS transistor M3 is turned on, and the differential amplifier 6 is such that the divided voltage of the resistors R1 and R2 matches the reference voltage Vref. The error signal applied to the gate of the MOS transistor M3 is variably controlled. Thereby, the voltage of the output terminal 7 is kept constant.

なお、レギュレータ回路については各種の提案がなされている（例えば特許文献１，２，３等参照）。 Various proposals have been made for regulator circuits (see, for example, Patent Documents 1, 2, and 3).

特開２００２−９１５７９号公報JP 2002-91579 A 特開２００５−２０２９８５号公報JP-A-2005-202985 特開２００６−３５０８７４号公報JP 2006-350874 A

図６に示すレギュレータ回路では電源投入時などに、基準電圧Ｖｒｅｆが安定する前にＭＯＳトランジスタＭ１が完全にオンしてしまい、出力端子７の出力電圧は急激に上昇してオーバーシュートが発生するおそれがある。 In the regulator circuit shown in FIG. 6, when the power is turned on, the MOS transistor M1 is completely turned on before the reference voltage Vref is stabilized, and the output voltage at the output terminal 7 may rise rapidly and overshoot may occur. There is.

図７（Ａ）に電源投入時の電源電圧Ｖｉｎの変化を示し、図７（Ｂ）に出力端子７の出力電圧Ｖｏｕｔの変化を示す。図７（Ｂ）ではオーバーシュートＯＳが発生している。このオーバーシュートは出力電圧Ｖｏｕｔを供給される後続回路を破壊するおそれがあるという問題があった。 FIG. 7A shows a change in the power supply voltage Vin when the power is turned on, and FIG. 7B shows a change in the output voltage Vout of the output terminal 7. In FIG. 7B, an overshoot OS has occurred. This overshoot has a problem that a subsequent circuit to which the output voltage Vout is supplied may be destroyed.

本発明は上記の点に鑑みてなされたもので、出力電圧におけるオーバーシュートの発生を抑えることができるレギュレータ回路を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a regulator circuit capable of suppressing the occurrence of overshoot in the output voltage.

本発明の一実施態様によるレギュレータ回路は、基準電圧を発生する基準電圧発生部（４，５）と、制御信号を発生して前記基準電圧発生部の動作を開始又は終了させるスイッチ部（３，Ｍ１，Ｍ２）と、出力電圧に応じた電圧を前記基準電圧と差動増幅して誤差信号を出力する差動増幅部（６）と、前記誤差信号に応じて出力電圧を可変する出力トランジスタ（Ｍ３）を有するレギュレータ回路において、
前記制御信号のレベル変化を遅延して遅延制御信号を出力する遅延部（１０）と、
前記遅延制御信号を用いて前記出力トランジスタを、遅延を持って動作開始させる遅延動作スイッチ部（Ｍ４，Ｍ５）と、を有する。 The regulator circuit according to an embodiment of the present invention includes a reference voltage generation unit (4, 5) that generates a reference voltage, and a switch unit (3, 3) that generates a control signal to start or end the operation of the reference voltage generation unit. M1, M2), a differential amplifier (6) for differentially amplifying a voltage corresponding to the output voltage with the reference voltage and outputting an error signal, and an output transistor (variable for the output voltage according to the error signal) In a regulator circuit having M3),
A delay unit (10) for delaying a level change of the control signal and outputting a delay control signal;
A delay operation switch unit (M4, M5) for starting the operation of the output transistor with a delay using the delay control signal;

好ましくは、前記遅延動作スイッチ部は、
前記出力トランジスタ（Ｍ３）のゲートとソース間にドレインとソースを接続された第１のトランジスタ（Ｍ４）と、
前記出力トランジスタのソースと接地間にドレインとソースを接続された第２のトランジスタ（Ｍ５）と、を有する。 Preferably, the delay operation switch unit is
A first transistor (M4) having a drain and a source connected between the gate and source of the output transistor (M3);
And a second transistor (M5) having a drain and a source connected between the source of the output transistor and the ground.

好ましくは、前記遅延動作スイッチ部は、
前記差動増幅部（６）の出力端子と前記出力トランジスタ（Ｍ３）のゲート間に設けられたアナログスイッチ（１１）と、
前記出力トランジスタのソースと接地間にドレインとソースを接続された第２のトランジスタ（Ｍ５）と、を有する。 Preferably, the delay operation switch unit is
An analog switch (11) provided between the output terminal of the differential amplifier (6) and the gate of the output transistor (M3);
And a second transistor (M5) having a drain and a source connected between the source of the output transistor and the ground.

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。 Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.

本発明によれば、出力電圧におけるオーバーシュートの発生を抑えることができる。 According to the present invention, the occurrence of overshoot in the output voltage can be suppressed.

本発明のレギュレータ回路の第１実施形態の構成図である。It is a block diagram of 1st Embodiment of the regulator circuit of this invention. 遅延回路の一実施形態の回路図である。It is a circuit diagram of one embodiment of a delay circuit. 図２の回路各部の信号波形図である。FIG. 3 is a signal waveform diagram of each part of the circuit of FIG. 2. 図１の回路の信号波形図である。FIG. 2 is a signal waveform diagram of the circuit of FIG. 1. 本発明のレギュレータ回路の第２実施形態の構成図である。It is a block diagram of 2nd Embodiment of the regulator circuit of this invention. 従来のレギュレータ回路の一例の構成図である。It is a block diagram of an example of the conventional regulator circuit. 従来回路の信号波形図である。It is a signal waveform diagram of a conventional circuit.

以下、図面に基づいて本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜レギュレータ回路の構成＞
図１は本発明のレギュレータ回路の第１実施形態の構成図を示す。図１において、図６と同一部分には同一符号を付す。 <Configuration of regulator circuit>
FIG. 1 shows a block diagram of a first embodiment of a regulator circuit of the present invention. In FIG. 1, the same parts as those in FIG.

図１において、電源端子１には電源電圧Ｖｉｎが供給されている。端子２に入力されるオン／オフ指示信号はオン／オフ回路３に供給される。オン／オフ回路３はオン／オフ指示信号でオンを指示されると、制御信号をハイレベルからローレベルに変化させ、ｐチャネルＭＯＳトランジスタＭ１のゲート及びｎチャネルＭＯＳトランジスタＭ２のゲート、及び遅延回路１０それぞれに供給する。 In FIG. 1, a power supply voltage Vin is supplied to the power supply terminal 1. The on / off instruction signal input to the terminal 2 is supplied to the on / off circuit 3. When the on / off circuit 3 is instructed to be turned on by the on / off instruction signal, the control signal is changed from the high level to the low level, the gate of the p-channel MOS transistor M1, the gate of the n-channel MOS transistor M2, and the delay circuit. Supply to 10 each.

遅延回路１０は、制御信号のハイレベルからローレベルへの変化を遅延して、ハイレベルから遅延を持ってローレベルに変化するＨＬ制御信号（遅延制御信号）と、ローレベルから遅延を持ってハイレベルに変化するＬＨ制御信号（遅延制御信号）を生成する。遅延回路１０はＬＨ制御信号をｐチャネルＭＯＳトランジスタＭ４のゲートに供給し、ＨＬ制御信号をｎチャネルＭＯＳトランジスタＭ５のゲートに供給する。 The delay circuit 10 delays the change of the control signal from the high level to the low level, and changes the HL control signal (delay control signal) that changes from the high level to the low level with a delay, and the delay from the low level. An LH control signal (delay control signal) that changes to a high level is generated. Delay circuit 10 supplies the LH control signal to the gate of p-channel MOS transistor M4, and supplies the HL control signal to the gate of n-channel MOS transistor M5.

ＭＯＳトランジスタＭ４はソースを電源端子１に接続され、ドレインをＭＯＳトランジスタＭ３のゲートに接続されている。ＭＯＳトランジスタＭ５はドレインを出力端子７に接続され、ソースを接地されている。ＭＯＳトランジスタＭ４，Ｍ５は出力トランジスタであるＭＯＳトランジスタＭ３を、電源投入又はオン／オフ回路３のオンから遅延を持って動作開始させる遅延動作スイッチ部を構成している。 The MOS transistor M4 has a source connected to the power supply terminal 1 and a drain connected to the gate of the MOS transistor M3. The MOS transistor M5 has a drain connected to the output terminal 7 and a source grounded. The MOS transistors M4 and M5 constitute a delay operation switch section for starting the operation of the MOS transistor M3, which is an output transistor, with a delay from turning on the power or turning on the on / off circuit 3.

＜遅延回路の構成＞
図２は遅延回路１０の一実施形態の回路図を示す。図２において、端子２０には電源電圧Ｖｉｎが供給され、端子２１は接地（ＧＮＤ）されている。端子２２には制御信号が供給され、端子２３にはバイアス電圧が供給される。 <Configuration of delay circuit>
FIG. 2 shows a circuit diagram of an embodiment of the delay circuit 10. In FIG. 2, the power supply voltage Vin is supplied to the terminal 20, and the terminal 21 is grounded (GND). A control signal is supplied to the terminal 22, and a bias voltage is supplied to the terminal 23.

ｐチャネルＭＯＳトランジスタＭ１１，Ｍ１２は縦型接続されており、ＭＯＳトランジスタＭ１１のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１２のドレインはＭＯＳトランジスタＭ１１，Ｍ１２のゲート及びｎチャネルＭＯＳトランジスタＭ１３のドレインに接続されている。ＭＯＳトランジスタＭ１３はゲートに端子２３からバイアス電圧を供給され、ソースを端子２１に接続されて接地されている。ＭＯＳトランジスタＭ１１〜Ｍ１３はカレントミラー構成の電流源として動作する。 The p-channel MOS transistors M11 and M12 are vertically connected, the source of the MOS transistor M11 is supplied with the power supply voltage Vin from the terminal 20, the drain of the MOS transistor M12 is the gates of the MOS transistors M11 and M12, and the n-channel MOS transistor M13. Connected to the drain. In the MOS transistor M13, a gate is supplied with a bias voltage from a terminal 23, and a source is connected to the terminal 21 and grounded. MOS transistors M11 to M13 operate as a current source having a current mirror configuration.

ｎチャネルＭＯＳトランジスタＭ１４のゲートには端子２２から制御信号が供給される。ＭＯＳトランジスタＭ１４のソースは接地され、ＭＯＳトランジスタＭ１４のドレインはコンデンサＣ１の一端及びｐチャネルＭＯＳトランジスタＭ１６のドレインに接続されている。 A control signal is supplied from the terminal 22 to the gate of the n-channel MOS transistor M14. The source of the MOS transistor M14 is grounded, and the drain of the MOS transistor M14 is connected to one end of the capacitor C1 and the drain of the p-channel MOS transistor M16.

ｐチャネルＭＯＳトランジスタＭ１５，Ｍ１６は縦型接続されており、ＭＯＳトランジスタＭ１５のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１６のドレインはＭＯＳトランジスタＭ１４のドレインに接続され、ＭＯＳトランジスタＭ１５，Ｍ１６のゲートはＭＯＳトランジスタＭ１１，Ｍ１２のゲートに接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６はカレントミラー構成である。 The p-channel MOS transistors M15 and M16 are vertically connected, the source of the MOS transistor M15 is supplied with the power supply voltage Vin from the terminal 20, the drain of the MOS transistor M16 is connected to the drain of the MOS transistor M14, The gate of M16 is connected to the gates of MOS transistors M11 and M12. MOS transistors M11, M12, M15, and M16 have a current mirror configuration.

更に、コンデンサＣ１の一端は第１段のインバータを構成するｐチャネルＭＯＳトランジスタＭ１７及びｎチャネルＭＯＳトランジスタＭ１８のゲートに接続され、コンデンサＣ１の他端は接地されている。ＭＯＳトランジスタＭ１７のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１７のドレインは過電流防止用の抵抗Ｒ１１を介してＭＯＳトランジスタＭ１８のドレインに接続されている。ＭＯＳトランジスタＭ１８のソースは接地されている。 Further, one end of the capacitor C1 is connected to the gates of the p-channel MOS transistor M17 and the n-channel MOS transistor M18 constituting the first stage inverter, and the other end of the capacitor C1 is grounded. The source of the MOS transistor M17 is supplied with the power supply voltage Vin from the terminal 20, and the drain of the MOS transistor M17 is connected to the drain of the MOS transistor M18 via the resistor R11 for preventing overcurrent. The source of the MOS transistor M18 is grounded.

更に、ＭＯＳトランジスタＭ１７のドレインはＨＬ制御信号を出力する端子２４に接続されると共に、第２段のインバータを構成するｐチャネルＭＯＳトランジスタＭ１９及びｎチャネルＭＯＳトランジスタＭ２０のゲートに接続されている。ＭＯＳトランジスタＭ１９のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１９のドレインはＨＬ制御信号を出力する端子２５に接続されると共に過電流防止用の抵抗Ｒ１２を介してＭＯＳトランジスタＭ２０のドレインに接続されている。ＭＯＳトランジスタＭ２０のソースは接地されている。 Further, the drain of the MOS transistor M17 is connected to the terminal 24 for outputting the HL control signal, and is connected to the gates of the p-channel MOS transistor M19 and the n-channel MOS transistor M20 that constitute the second stage inverter. The source of the MOS transistor M19 is supplied with the power supply voltage Vin from the terminal 20, the drain of the MOS transistor M19 is connected to the terminal 25 that outputs the HL control signal, and the drain of the MOS transistor M20 is connected via the resistor R12 for preventing overcurrent. It is connected to the. The source of the MOS transistor M20 is grounded.

ここで、端子２２に供給される制御信号がハイレベルのとき、ＭＯＳトランジスタＭ１４はオンしコンデンサＣ１を放電する。 Here, when the control signal supplied to the terminal 22 is at a high level, the MOS transistor M14 is turned on to discharge the capacitor C1.

制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１４がオフし、コンデンサＣ１はＭＯＳトランジスタＭ１６のドレイン電流（例えば数１０ｎＡ〜数１００ｎＡ）によって緩やかに充電される。このときのＭＯＳトランジスタＭ１６のドレインであるＡ点の電圧を図３（Ａ）に示す。図３（Ａ）において、制御信号は時刻ｔ１にハイレベルからローレベルに変化してコンデンサＣ１の充電が開始され、時刻ｔ２に充電が終了している。 When the control signal changes from the high level to the low level, the MOS transistor M14 is turned off, and the capacitor C1 is slowly charged by the drain current (for example, several tens of nA to several hundreds of nA) of the MOS transistor M16. The voltage at point A, which is the drain of the MOS transistor M16 at this time, is shown in FIG. In FIG. 3A, the control signal changes from a high level to a low level at time t1, charging of the capacitor C1 is started, and charging is completed at time t2.

そして、時刻ｔ２の近傍において第１段のインバータを構成するＭＯＳトランジスタＭ１７，Ｍ１８が導通を開始し、端子２４から出力されるＨＬ制御信号は図３（Ｂ）に示すように遅延を持って時刻ｔ３にローレベルとなる。これと共に、第２段のインバータを構成するＭＯＳトランジスタＭ１９，Ｍ２０が導通して、端子２５から出力されるＬＨ制御信号は図３（Ｃ）に示すように遅延を持って時刻ｔ３にハイレベルとなる。 In the vicinity of time t2, the MOS transistors M17 and M18 constituting the first stage inverter start to conduct, and the HL control signal output from the terminal 24 has a delay as shown in FIG. It becomes a low level at t3. At the same time, the MOS transistors M19 and M20 constituting the second stage inverter are turned on, and the LH control signal output from the terminal 25 is set to the high level at time t3 with a delay as shown in FIG. Become.

＜図１の回路の動作＞
図１において、制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフとなって、定電流回路４の出力電流が定電圧回路５を流れるため、差動増幅を行う差動増幅器６の反転入力端子に基準電圧Ｖｒｅｆが印加される。 <Operation of Circuit in FIG. 1>
In FIG. 1, when the control signal changes from the high level to the low level, the MOS transistor M1 is turned on and the MOS transistor M2 is turned off, and the output current of the constant current circuit 4 flows through the constant voltage circuit 5, so that differential amplification is performed. The reference voltage Vref is applied to the inverting input terminal of the differential amplifier 6 to be performed.

制御信号がハイレベルのとき差動増幅器６の出力する誤差信号の電圧は高く（ハイレベル）、ＭＯＳトランジスタＭ３はオフしている。また、遅延回路１０はＬＨ制御信号をローレベルとしているためＭＯＳトランジスタＭ４はオンしており、ＨＬ制御信号をハイレベルとしているためＭＯＳトランジスタＭ５はオンしている。このため、出力端子７の出力電圧は接地レベルとなっている。 When the control signal is at a high level, the voltage of the error signal output from the differential amplifier 6 is high (high level), and the MOS transistor M3 is off. Further, since the delay circuit 10 sets the LH control signal to the low level, the MOS transistor M4 is turned on, and since the HL control signal is set to the high level, the MOS transistor M5 is turned on. For this reason, the output voltage of the output terminal 7 is at the ground level.

制御信号がハイレベルからローレベルとなると差動増幅器６の出力する誤差信号の電圧が低下してＭＯＳトランジスタＭ３はオンする。これと共に、ＬＨ制御信号が遅延を持ってハイレベルとなるためＭＯＳトランジスタＭ４は遅延を持ってハイインピーダンス状態となり、ＨＬ制御信号が遅延を持ってローレベルとなるためＭＯＳトランジスタＭ５は遅延を持ってハイインピーダンス状態となる。このように、ＭＯＳトランジスタＭ４，Ｍ５が遅延を持ってハイインピーダンス状態となることにより、出力端子７の出力電圧は基準電圧Ｖｒｅｆが安定したのち上昇し、オーバーシュートが発生することはない。 When the control signal changes from the high level to the low level, the voltage of the error signal output from the differential amplifier 6 decreases and the MOS transistor M3 is turned on. At the same time, since the LH control signal goes to a high level with a delay, the MOS transistor M4 goes to a high impedance state with a delay, and since the HL control signal goes to a low level with a delay, the MOS transistor M5 has a delay. It becomes a high impedance state. As described above, the MOS transistors M4 and M5 enter the high impedance state with a delay, so that the output voltage of the output terminal 7 rises after the reference voltage Vref is stabilized, and no overshoot occurs.

この後、差動増幅器６は抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆと一致するようＭＯＳトランジスタＭ３のゲートに印加する誤差信号を可変制御する。これにより、出力端子７の電圧は一定に保持される。 Thereafter, the differential amplifier 6 variably controls the error signal applied to the gate of the MOS transistor M3 so that the divided voltage of the resistors R1 and R2 matches the reference voltage Vref. Thereby, the voltage of the output terminal 7 is kept constant.

図４（Ａ）に電源投入時の電源電圧Ｖｉｎの変化を示し、図４（Ｂ）に出力端子７の出力電圧Ｖｏｕｔの変化を示す。図４（Ｂ）ではオーバーシュートＯＳの発生が抑制されている。 FIG. 4A shows a change in the power supply voltage Vin when the power is turned on, and FIG. 4B shows a change in the output voltage Vout of the output terminal 7. In FIG. 4B, the occurrence of overshoot OS is suppressed.

＜レギュレータ回路の他の構成＞
図５は本発明のレギュレータ回路の第２実施形態の構成図を示す。図５において、図６と同一部分には同一符号を付す。 <Other configurations of regulator circuit>
FIG. 5 shows a block diagram of a second embodiment of the regulator circuit of the present invention. In FIG. 5, the same parts as those in FIG.

図５において、電源端子１には電源電圧Ｖｉｎが供給されている。端子２に入力されるオン／オフ指示信号はオン／オフ回路３に供給される。オン／オフ回路３はオン／オフ指示信号でオンを指示されると、制御信号をハイレベルからローレベルに変化させ、ｐチャネルＭＯＳトランジスタＭ１のゲート及びｎチャネルＭＯＳトランジスタＭ２のゲート、及び遅延回路１０それぞれに供給する。 In FIG. 5, a power supply voltage Vin is supplied to the power supply terminal 1. The on / off instruction signal input to the terminal 2 is supplied to the on / off circuit 3. When the on / off circuit 3 is instructed to be turned on by the on / off instruction signal, the control signal is changed from the high level to the low level, the gate of the p-channel MOS transistor M1, the gate of the n-channel MOS transistor M2, and the delay circuit. Supply to 10 each.

遅延回路１０は、制御信号のハイレベルからローレベルへの変化を遅延して、ハイレベルから遅延を持ってローレベルに変化するＨＬ制御信号（遅延制御信号）と、ローレベルから遅延を持ってハイレベルに変化するＬＨ制御信号（遅延制御信号）を生成する。遅延回路１０はＬＨ制御信号をアナログスイッチ１１の制御端子に供給し、ＨＬ制御信号をｎチャネルＭＯＳトランジスタＭ５のゲートに供給する。 The delay circuit 10 delays the change of the control signal from the high level to the low level, and changes the HL control signal (delay control signal) that changes from the high level to the low level with a delay, and the delay from the low level. An LH control signal (delay control signal) that changes to a high level is generated. The delay circuit 10 supplies the LH control signal to the control terminal of the analog switch 11, and supplies the HL control signal to the gate of the n-channel MOS transistor M5.

アナログスイッチ１１は差動増幅器６の出力端子とＭＯＳトランジスタＭ３のゲートの間に接続されており、制御端子に供給されるＬＨ制御信号がローレベルのとき遮断し、ＬＨ制御信号レベルが上昇するにつれて徐々に導通し、ＬＨ制御信号がハイレベルとなると完全に導通する。ＭＯＳトランジスタＭ５はドレインを出力端子７に接続され、ソースを接地されている。アナログスイッチ１１及びＭＯＳトランジスタＭ５は出力トランジスタであるＭＯＳトランジスタＭ３を、電源投入又はオン／オフ回路３のオンから遅延を持って動作開始させる遅延動作スイッチ部を構成している。 The analog switch 11 is connected between the output terminal of the differential amplifier 6 and the gate of the MOS transistor M3. The analog switch 11 is cut off when the LH control signal supplied to the control terminal is at a low level, and as the LH control signal level increases. When the LH control signal becomes a high level, it is turned on gradually. The MOS transistor M5 has a drain connected to the output terminal 7 and a source grounded. The analog switch 11 and the MOS transistor M5 constitute a delay operation switch unit that starts the operation of the MOS transistor M3 as an output transistor with a delay from turning on the power or turning on the on / off circuit 3.

＜図５の回路の動作＞
図５において、制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフとなって、定電流回路４の出力電流が定電圧回路５を流れるため、差動増幅を行う差動増幅器６の反転入力端子に基準電圧Ｖｒｅｆが印加される。 <Operation of Circuit in FIG. 5>
In FIG. 5, when the control signal changes from the high level to the low level, the MOS transistor M1 is turned on, the MOS transistor M2 is turned off, and the output current of the constant current circuit 4 flows through the constant voltage circuit 5, so that differential amplification is performed. The reference voltage Vref is applied to the inverting input terminal of the differential amplifier 6 to be performed.

制御信号がハイレベルのとき差動増幅器６の出力する誤差信号の電圧は高く（ハイレベル）、ＭＯＳトランジスタＭ３はオフしている。また、遅延回路１０はＬＨ制御信号をローレベルとしているためアナログスイッチ１１は遮断しており、ＨＬ制御信号をハイレベルとしているためＭＯＳトランジスタＭ５はオンしている。このため、出力端子７の出力電圧は接地レベルとなっている。 When the control signal is at a high level, the voltage of the error signal output from the differential amplifier 6 is high (high level), and the MOS transistor M3 is off. Since the delay circuit 10 sets the LH control signal to the low level, the analog switch 11 is cut off, and the MOS transistor M5 is turned on because the HL control signal is set to the high level. For this reason, the output voltage of the output terminal 7 is at the ground level.

制御信号がハイレベルからローレベルとなると差動増幅器６の出力する誤差信号の電圧が低下してＭＯＳトランジスタＭ３はオンする。これと共に、ＬＨ制御信号が遅延を持ってハイレベルとなるためアナログスイッチ１１は遅延を持って導通状態となり、ＨＬ制御信号が遅延を持ってローレベルとなるためＭＯＳトランジスタＭ５は遅延を持ってハイインピーダンス状態となる。このように、アナログスイッチ１１は遅延を持って導通し、ＭＯＳトランジスタＭ５が遅延を持ってハイインピーダンス状態となることにより、出力端子７の出力電圧は基準電圧Ｖｒｅｆが安定したのち上昇し、オーバーシュートが発生することはない。 When the control signal changes from the high level to the low level, the voltage of the error signal output from the differential amplifier 6 decreases and the MOS transistor M3 is turned on. At the same time, since the LH control signal becomes high level with a delay, the analog switch 11 becomes conductive with a delay, and since the HL control signal becomes low level with a delay, the MOS transistor M5 becomes high with a delay. It becomes an impedance state. As described above, the analog switch 11 is turned on with a delay, and the MOS transistor M5 is put into a high impedance state with a delay. As a result, the output voltage of the output terminal 7 rises after the reference voltage Vref is stabilized, and overshoots. Will not occur.

３オン／オフ回路
４定電流回路
５定電圧回路
６差動増幅器
１０遅延回路
１１アナログスイッチ
Ｃ１コンデンサ
Ｍ１〜Ｍ２０ＭＯＳトランジスタ
Ｒ１〜Ｒ１２抵抗
3 ON / OFF circuit 4 constant current circuit 5 constant voltage circuit 6 differential amplifier 10 delay circuit 11 analog switch C1 capacitor M1 to M20 MOS transistor R1 to R12 resistance

Claims

A reference voltage generating unit that generates a reference voltage, a switch unit that generates a control signal to start or end the operation of the reference voltage generating unit, and differentially amplifies a voltage corresponding to an output voltage with the reference voltage to generate an error. In a regulator circuit having a differential amplifier that outputs a signal and an output transistor that varies an output voltage according to the error signal,
A delay unit that delays a level change of the control signal and outputs a delay control signal;
A delay operation switch unit for starting the operation of the output transistor with a delay using the delay control signal;
A regulator circuit comprising:

The regulator circuit according to claim 1,
The delay operation switch unit is
A first transistor having a drain and a source connected between the gate and source of the output transistor;
A second transistor having a drain and a source connected between the source of the output transistor and ground;
A regulator circuit comprising:

The regulator circuit according to claim 1,
The delay operation switch unit is
An analog switch provided between the output terminal of the differential amplifier and the gate of the output transistor;
A second transistor having a drain and a source connected between the source of the output transistor and ground;
A regulator circuit comprising: