JP2010245571A

JP2010245571A - 半導体装置の製造方法

Info

Publication number: JP2010245571A
Application number: JP2010166216A
Authority: JP
Inventors: Hidekazu Kikuchi; 秀和菊地
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-07-23
Filing date: 2010-07-23
Publication date: 2010-10-28

Abstract

【課題】個片化時に切断部分が欠けてしまうことを防止できる半導体装置の製造方法を提供する。
【解決手段】複数の素子領域と複数の素子領域を区画する区画領域とを具える上面（第１面）と、上面（第１面）の反対側の裏面（第２面）とを有する半導体ウエハ１０１Ａを準備する工程と、上面（第１面）の各素子領域上に、上層配線１０２をそれぞれ形成する工程と、裏面（第２面）側から半導体ウエハ１０１Ａを例えばＤｅｅｐ−ＲＩＥなどによりエッチングすることで、上層配線１０２を露出する貫通孔Ａ２を形成すると共に、上面（第１面）の区画領域に対応する裏面（第２面）の領域に半導体ウエハ１０１Ａを貫通する溝Ｂ２２を形成する工程とを有する。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、特に貫通電極を有する半導体装置の製造方法に関する。

従来技術による半導体装置の製造方法では、ウエハ状態の半導体基板にトランジスタなどの半導体素子を含む回路素子を形成した後、これをダイシングブレードなどを用いてダイシングすることで、個々の半導体装置を個片化していた。

また、参考技術として、例えば以下に示す特許文献１には、Ｄｅｅｐ−ＲＩＥ（反応性イオンエッチング）などの深堀技術を用いて、半導体基板に細孔を形成する技術が開示されている。

特開２００４−９５８４９号公報

しかしながら、近年の半導体装置では比較的薄い半導体基板が用いられるようになってきている。このため、従来のダイシング方法を用いて半導体装置を個片化する場合、個片化時に切断部分が欠けてしまう場合が存在する。

そこで本発明は、個片化時に切断部分が欠けてしまうことを防止できる半導体装置の製造方法を提供することを目的とする。

かかる目的を達成するために、本発明による半導体装置の製造方法は、複数の素子領域と前記複数の素子領域を区画する区画領域とを具える第１面と、前記第１面の反対側の第２面とを有する半導体ウエハを準備する工程と、前記第１面の各素子領域上に、配線をそれぞれ形成する工程と、前記第２面側から前記半導体ウエハをエッチングすることで、前記配線を露出する貫通孔を形成すると共に、前記第１面の前記区画領域に対応する前記第２面の領域に前記半導体ウエハを貫通する溝を形成する工程とを有して構成される。

本発明によれば、個片化時に切断部分が欠けてしまうことを防止できる半導体装置の製造方法を実現することが可能となる。

本発明の実施例１から３の何れかによる半導体装置の製造方法を示すプロセス図である（１）。本発明の実施例１から３の何れかによる半導体装置の製造方法を示すプロセス図である（２）。本発明の実施例１による半導体装置の製造方法を示すプロセス図である（３）。本発明の実施例１から３の何れかによる半導体装置の製造方法を示すプロセス図である（４）。本発明の実施例１又は２による半導体装置の製造方法を示すプロセス図である。本発明の実施例１による半導体装置の製造方法の変形例を示すプロセス図である。本発明の実施例２による半導体装置の製造方法を示すプロセス図である。本発明の実施例３による半導体装置の製造方法を示すプロセス図である。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。

まず、本発明による実施例１について図面を用いて詳細に説明する。図１（ａ）から図５（ｂ）は、本実施例による半導体装置の製造方法を示すプロセス図である。

本製造方法では、まず、トランジスタなどの素子と、これらと電気的に接続された上層配線１０２とが形成された半導体ウエハ１０１Ａを準備する。ここで、半導体ウエハ１０１Ａには、例えば６インチ若しくは８インチのものを使用する。例えば６インチの半導体ウエハ１０１Ａを使用した場合、その厚さは例えば６２５μｍ（マイクロメートル）程度とすることができる。また、例えば８インチの半導体ウエハ１０１Ａを使用した場合、その厚さは例えば７２５μｍ程度とすることができる。ただし、本発明はこれに限定されず、種々の寸法の半導体ウエハを使用することができる。なお、上層配線１０２及び他の配線は、半導体ウエハ１０１Ａにおいて、各種素子を形成するための複数の領域（図１（ｂ）における素子領域ＡＲ）上にそれぞれ形成されている。また、半導体ウエハ１０１Ａにおける各素子領域ＡＲは、ダイシングラインに沿って規定された区画領域ＦＲにより区画されている。

次に、例えばエポキシ樹脂やウレタン樹脂などのような絶縁性の樹脂を塗布することで、半導体ウエハ１０１Ａ上面全体を覆う保護膜１０３を形成する。なお、ここで言う半導体ウエハ１０１Ａの上面とは、トランジスタなどの素子及び上層配線１０２が形成された面を指す。続いて、例えばフォトリソグラフィ技術及びエッチング技術を用いて保護膜１０３を加工することで、図１（ａ）及び図１（ｂ）に示すように、各上層配線１０２の一部を露出する開口Ａ１と、ダイシングラインに沿って半導体ウエハ１０１Ａを露出させる開口Ｂ１とを保護膜１０３に形成する。ただし、感光性を有するポリイミドなどの樹脂を用いて保護膜１０３を形成した場合、半導体ウエハ１０１Ａ上面全体に形成された保護膜１０３を所定のパターンで露光することで、保護膜１０３に開口Ａ１及びＢ１をそれぞれ形成することができる。また、開口Ｂ１の幅は、後の工程において半導体ウエハ１０１Ｂを切断する際に使用するダイシングブレードの厚さよりも広いことが好ましい。例えば３０〜５０μｍの厚さを有するダイシングブレードを用いる場合、開口Ｂ１の幅は、５０μｍ以上であることが好ましい。これは、切断時にダイシングブレードが保護膜１０３に接触することで、保護膜１０３が破損することを防止するためである。

次に、開口Ａ１から露出した上層配線１０２に金属バンプ１０４を形成する。この金属バンプ１０４は、例えば拡散防止膜１０４ａと下地金属膜１０４ｂと金属めっき膜１０４ｃとから構成される。拡散防止膜１０４ａは、例えば金属バンプ１０４の主配線部分である金属めっき膜１０４ｃを形成する原子の拡散を防止するための膜である。下地金属膜１０４ｂは、例えば電解めっき法にて主配線部分である金属めっき膜１０４ｃを形成する際のシード層として機能する膜である。

このような構成を有する金属バンプ１０４は、例えば以下の工程を経ることで形成することができる。この工程では、まず、例えばスパッタ法やＣＶＤ（Chemical Vapor Deposition）法などにより、拡散防止膜として機能できる導電物を堆積することで、半導体ウエハ１０１Ａ上面全体に拡散防止膜１０４ａを形成する。続いて、例えばスパッタ法やＣＶＤ法などにより、金属めっき時のシード層として機能できる金属を堆積することで、拡散防止膜１０４ａ上面全体に下地金属膜１０４ｂを形成する。ここで、例えば主配線部分である金属めっき膜１０４ｃを銅めっき膜とした場合、拡散防止膜１０４ａは例えば窒化タンタル（ＴａＮ）、チタニウム（Ｔｉ）、又は、窒化チタニウム（ＴｉＮ）などで形成されることができ、下地金属膜１０４ｂは、例えば銅（Ｃｕ）などで形成されることができる。続いて、例えばフォトリソグラフィ技術を用いることで、少なくとも開口Ａ１内の下地金属膜１０４ｂを露出させる開口を有するフォトレジストを形成する。続いて、フォトレジストをマスクとして用いつつ、例えば金属めっき法にて、フォトレジストから露出した下地金属膜１０４ｂ上に銅などの金属を析出することで、金属めっき膜１０４ｃを形成する。続いて、フォトレジストを除去した後、金属めっき膜１０４ｃをマスクとして用いつつ、露出している下地金属膜１０４ｂ及び拡散防止膜１０４ａを順次エッチングすることで、図２（ａ）に示すように、拡散防止膜１０４ａと下地金属膜１０４ｂと金属めっき膜１０４ｃとからなる金属バンプ１０４を形成する。

以上のように、保護膜１０３から露出している上層配線１０２と電気的に接続された金属バンプ１０４を形成すると、次に、図２（ｂ）に示すように、半導体ウエハ１０１Ａの金属バンプ１０４が形成された面に、例えばガラス基板などの支持基板１１０を例えばＵＶ（紫外線）硬化性接着剤１１１などを用いて接着する。

次に、例えばＣＭＰ（Chemical and Mechanical Polishing）法やグラインド装置を用いて、半導体ウエハ１０１Ａの裏面、すなわちトランジスタなどの素子や金属バンプ１０４が形成されていない面を研磨することで、図２（ｃ）に示すように、半導体ウエハ１０１Ａを所定の厚さまで薄くする。この際、研磨後の半導体ウエハ１０１Ｂの厚さは、例えば５０μｍ程度とすることができる。

次に、半導体ウエハ１０１Ｂを裏返した後、半導体ウエハ１０１Ｂ上面、すなわち裏返す前の状態の裏面に、所定の開口パターンを有するフォトレジストＲ１を例えばフォトリソグラフィ技術を用いて形成する。なお、所定の開口パターンには、上層配線１０２上の一部に位置する開口（これを第１開口という）と、ダイシングライン上に沿った開口（これを第２開口という）とが含まれる。続いて、フォトレジストＲ１をマスクとして用いつつ、例えばＤｅｅｐ−ＲＩＥなどのようなウエハ表面に対して垂直方法への深堀が可能なエッチング方法にて半導体ウエハ１０１Ｂを裏面からエッチングすることで、図３（ａ）及び図３（ｂ）に示すように、上層配線１０２を半導体ウエハ１０１Ｂ裏面から露出させる貫通孔Ａ２と、ダイシングラインに沿って半導体ウエハ１０１Ｂ裏面から彫り込まれた溝Ｂ２とを形成する。

なお、フォトレジストＲ１における第１開口は、貫通孔Ａ２を形成するための開口である。また、第２開口は、ダイシングラインに沿った帯状の溝Ｂ２を形成するための開口である。ここで、本実施例では、図３（ｂ）に示すように、第１開口の開口形状を例えば円形とし、また、第１開口の直径（幅とも言う）ａと第２開口の幅ｂとを略同一とする。本実施例では、例えば直径ａ及び幅ｂをそれぞれ１０〜３０μｍ程度とする。このように直径ａ及び幅ｂを略同一とすることで、第２開口から彫り込まれる溝Ｂ２の深さを、第１開口から彫り込まれる貫通孔Ａ２の深さと略同一か、若しくは、オーバエッチング分だけ深くすることが可能となる。ただし、本実施例では、オーバエッチングの量を溝Ｂ２が半導体ウエハ１０１Ｂを完全に貫通しない程度とする。なお、この工程におけるオーバエッチングは、上層配線１０２を半導体ウエハ１０１Ｂ裏面から確実に露出させるために行われるものである。

以上のように、上層配線１０２を露出させる貫通孔Ａ２と半導体ウエハ１０１Ｂを貫通しない溝Ｂ２とを同じ工程にて形成すると、次に、半導体ウエハ１０１Ｂ裏面を熱酸化することで、半導体ウエハ１０１Ｂ裏面及び貫通孔Ａ２内側面に絶縁膜１０５を形成する。なお、これにより貫通孔Ａ２底部、すなわち上層配線１０２裏面に絶縁膜１０５が形成された場合、この部分の絶縁膜１０５を例えばエッチングにより除去することで、貫通孔Ａ２底部の上層配線１０２を露出する。続いて、フィルム状のフォトレジストＲ２を貫通孔Ａ２及び溝Ｂ２が形成された半導体ウエハ１０１Ｂ裏面に貼り付けた後、これを所定のパターンを用いて露光することで、フォトレジストＲ２に少なくとも貫通孔Ａ２を露出させる開口を形成する。ただし、溝Ｂ２は、フォトレジストＲ２により覆われている。続いて、貫通孔Ａ２内に上層配線１０２と電気的に接続された貫通電極１０６を形成する。これにより、図４（ａ）に示すような断面構造を有する半導体装置が製造される。なお、図４（ａ）に示す半導体装置は、個片化される前の状態である。また、貫通電極１０６は、例えば金属バンプ１０４と同様に、例えば拡散防止膜１０６ａと下地金属膜１０６ｂと金属めっき膜１０６ｃとから構成される。拡散防止膜１０６ａは、例えば貫通電極１０６の主配線部分である金属めっき膜１０６ｃを形成する原子の拡散を防止するための膜である。下地金属膜１０６ｂは、例えば電解めっき法にて主配線部分である金属めっき膜１０６ｃを形成する際のシード層として機能する膜である。このような構成を有する貫通電極１０６は、上述において説明した金属バンプ１０４の形成工程と同様の工程を用いることで形成することが可能であるため、ここでは詳細な説明を省略する。

次に、フォトレジストＲ２を除去した後、図４（ｂ）に示すように、半導体ウエハ１０１Ｂに貼り付けられている支持基板１１０を取り外す。これは、例えばガラス基板である支持基板１１０側からＵＶ硬化性接着剤１１１に紫外線を照射してＵＶ硬化性接着剤を硬化することで行うことができる。

次に、半導体ウエハ１０１Ｂ裏面、すなわち金属バンプ１０４が形成された面と反対側にダイシングテープ１２１を貼り付けた後、所定のダイシングブレードを用いて半導体ウエハ１０１Ｂをハーフダイシングすることで、図５（ａ）に示すように、ダイシングラインに沿って半導体ウエハ１０１Ｂを個々のチップ１０１に切断する。これにより、図５（ｂ）に示すように、個片化された半導体装置１００が製造される。なお、以上の工程の結果、個片化された半導体装置１００の側面１２２の少なくとも一部には、ダイシングブレードによる切断面が含まれる。また、本実施例では、側面１２２の一部に絶縁膜１０５が残存していても良い。

以上のように、本実施例による半導体装置の製造方法は、複数の素子領域と複数の素子領域を区画する区画領域とを具える上面（第１面）と、上面（第１面）の反対側の裏面（第２面）とを有する半導体ウエハ１０１Ａを準備する工程と、上面（第１面）の各素子領域上に、上層配線１０２をそれぞれ形成する工程と、裏面（第２面）側から半導体ウエハ１０１Ａを例えばＤｅｅｐ−ＲＩＥなどによりエッチングすることで、上層配線１０２を露出する貫通孔Ａ２を形成すると共に、上面（第１面）の区画領域に対応する裏面（第２面）の領域に溝Ｂ２を形成する工程と、半導体ウエハ１０１Ａを素子領域ごとに個片化する工程とを有して構成される。

このように、ダイシングラインに沿って予め溝Ｂ２を形成しておくことで、ダイシング時にチップ１０１の切断部分が欠けることを防止できる。また、同じくダイシングラインに沿って予め溝Ｂ２を形成しておくことで、カットする部分の厚さが薄いため、個片化時の効率を向上することも可能となる。さらに、この溝Ｂ２を貫通電極１０６を形成するための貫通孔Ａ２と同一の工程にて形成することで、製造工程が増加することを防止できる。

なお、本実施例では、貫通孔Ａ２を形成する際のＤｅｅｐ−ＲＩＥにおけるオーバエッチングの量を調整することで、半導体ウエハ１０１Ｂを貫通しない溝Ｂ２をダイシングラインに沿って形成する場合を例に挙げて説明したが、本発明はこれに限定されない。すなわち、例えば図６（ａ）に示すように、図２（ａ）に示す工程の次に、ダイシングラインに沿ってストッパ膜１０８を形成する工程を設けることで、溝Ｂ２を形成する際の深さを制限するように構成することも可能である。また、例えば図６（ｂ）に示すように、トランジスタなどの素子を含む半導体ウエハ１０１Ａを形成する際に、素子や配線等が形成される層の何れかにダイシングラインに沿ってストッパ膜１０８を形成することで、溝Ｂ２の深さを制限するように構成することも可能である。なお、ストッパ膜１０８とは、Ｄｅｅｐ−ＲＩＥによる彫り込みを止めるための膜である。このため、ストッパ膜１０８は、半導体ウエハ１０１Ｂに対して十分な選択比が得られる材料により形成されることが好ましい。ただし、ストッパ膜１０８を例えば金属などの導電体で形成する場合、半導体ウエハ１０１Ｂとストッパ膜１０８との間には酸化膜などの絶縁膜が形成される。また、このストッパ膜１０８は、ダイシングラインに沿った領域全体に形成されても、エッチング後に各チップ１０１が分離しない程度にダイシングラインに沿った領域の一部に形成されても良い。

次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。

図７（ａ）及び図７（ｂ）は、本実施例による半導体装置の製造方法を示すプロセス図である。なお、本実施例では、半導体ウエハ１０１Ａを準備する工程から半導体ウエハ１０１Ａの裏面を研磨する工程（例えば図１（ａ）から図２（ｃ）参照）、及び、半導体ウエハ１０１Ｂ裏面及び貫通孔Ａ２内側面に絶縁膜１０５を形成する工程からダイシングラインに沿って半導体ウエハ１０１Ｂを個々のチップ１０１に切断することで個片化された半導体装置１００を製造する工程（例えば図４（ａ）から図５（ｂ）参照）は、実施例１と略同様であるため、ここでは詳細な説明を省略する。

図７（ａ）及び図７（ｂ）に示すように、本実施例では、半導体ウエハ１０１Ｂの裏面に形成されるフォトレジストが、実施例１におけるフォトレジストＲ１からフォトレジストＲ１１に置き換えられ、また、半導体ウエハ１０１Ｂのダイシングラインに沿って形成される溝が、実施例１における溝Ｂ２から溝Ｂ１２に置き換えられている。

フォトレジストＲ１１は、実施例１におけるフォトレジストＲ１（例えば図３ａ）及び図３（ｂ）参照）と同様に、貫通孔Ａ２を形成するための第１開口と、溝Ｂ１２を形成するための第２開口とを有する。したがって、実施例１において図３（ａ）及び図３（ｂ）を用いて説明した工程と同様に、フォトレジストＲ１２をマスクとして用いつつ、例えばＤｅｅｐ−ＲＩＥにて半導体ウエハ１０１Ｂを裏面からエッチングすることで、図７（ａ）及び図７（ｂ）に示すように、半導体ウエハ１０１Ｂには、上層配線１０２を半導体ウエハ１０１Ｂ裏面から露出させる貫通孔Ａ２と、ダイシングラインに沿って半導体ウエハ１０１Ｂ裏面から彫り込まれた溝Ｂ１２とが形成される。

ただし、本実施例による溝Ｂ１２は、貫通孔Ａ２よりも浅く形成される。本実施例では、例えば溝Ｂ１２の深さを、研磨後の半導体ウエハ１０１Ｂの厚さ（例えば５０μｍ）の１／５から３／５程度の深さとすることができる。これは、ダイシングラインに沿って形成しておく溝Ｂ１２の深さを浅くすることで、半導体ウエハ１０１Ｂの強度が必要以上に低下することを防止するためである。

このように貫通孔Ａ２よりも浅い溝Ｂ１２を貫通孔Ａ２と同一の工程で形成するために、本実施例では、溝Ｂ１２を形成するための第２開口の幅ｂ’を、貫通孔Ａ２を形成するための第１開口の直径ａよりも十分に狭くする。例えば第１開口の直径ａを１０〜３０μｍ程度とした場合、第２開口の幅ｂ’を例えば５〜１０μｍ程度とする。これは、エッチングにより彫り込まれる孔の深さがマスクとして使用する開口の大きさに依存するためである。すなわち、開口の大きさを小さくすることで、同一のエッチング条件にて彫り込まれる孔の深さを浅くすることができる。

他の工程は、実施例１と同様若しくは実施例１で説明した工程から容易に想到することが可能であるため、ここでは詳細な説明を省略する。

以上のように、本実施例による半導体装置の製造方法は、実施例１と同様に、複数の素子領域と複数の素子領域を区画する区画領域とを具える上面（第１面）と、上面（第１面）の反対側の裏面（第２面）とを有する半導体ウエハ１０１Ａを準備する工程と、上面（第１面）の各素子領域上に、上層配線１０２をそれぞれ形成する工程と、裏面（第２面）側から半導体ウエハ１０１Ａを例えばＤｅｅｐ−ＲＩＥなどによりエッチングすることで、上層配線１０２を露出する貫通孔Ａ２を形成すると共に、上面（第１面）の区画領域に対応する裏面（第２面）の領域に溝Ｂ１２を形成する工程と、半導体ウエハ１０１Ａを素子領域ごとに個片化する工程とを有して構成される。

このように、ダイシングラインに沿って予め溝Ｂ１２を形成しておくことで、実施例１と同様の効果を得ることができる。また、溝Ｂ１２の深さを例えば貫通孔Ａ２の深さよりも浅くしておくことで、後の工程における半導体ウエハ１０１Ｂの強度を維持することが可能となる。この結果、後の工程において半導体ウエハ１０１Ｂが破損することを低減でき、歩留りを向上することが可能となる。

次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。

図８（ａ）及び図８（ｂ）は、本実施例による半導体装置の製造方法を示すプロセス図である。なお、本実施例では、半導体ウエハ１０１Ａを準備する工程から半導体ウエハ１０１Ａの裏面を研磨する工程（例えば図１（ａ）から図２（ｃ）参照）、及び、半導体ウエハ１０１Ｂ裏面及び貫通孔Ａ２内側面に絶縁膜１０５を形成する工程から半導体ウエハ１０１Ｂから支持基板１１０を取り外す工程（例えば図４（ａ）から図４（ｂ）参照）は、実施例１と略同様であるため、ここでは詳細な説明を省略する。

図８（ａ）及び図８（ｂ）に示すように、本実施例では、半導体ウエハ１０１Ｂの裏面に形成されるフォトレジストが、実施例１におけるフォトレジストＲ１からフォトレジストＲ２１に置き換えられ、また、半導体ウエハ１０１Ｂのダイシングラインに沿って形成される溝が、実施例１における溝Ｂ２から貫通溝Ｂ２２に置き換えられている。

フォトレジストＲ２１は、実施例１におけるフォトレジストＲ１（例えば図３ａ）及び図３（ｂ）参照）と同様に、貫通孔Ａ２を形成するための第１開口と、貫通溝Ｂ２２を形成するための第２開口とを有する。したがって、実施例１において図３（ａ）及び図３（ｂ）を用いて説明した工程と同様に、フォトレジストＲ１２をマスクとして用いつつ、例えばＤｅｅｐ−ＲＩＥにて半導体ウエハ１０１Ｂを裏面からエッチングすることで、図８（ａ）及び図８（ｂ）に示すように、半導体ウエハ１０１Ｂには、上層配線１０２を半導体ウエハ１０１Ｂ裏面から露出させる貫通孔Ａ２と、ダイシングラインに沿って半導体ウエハ１０１Ｂ裏面から彫り込まれた貫通溝Ｂ２２とが形成される。

ただし、本実施例による貫通溝Ｂ２２は、半導体ウエハ１０１Ｂを貫通する。すなわち、本実施例では、貫通孔Ａ２と同一の工程において形成される貫通溝Ｂ２２により半導体ウエハ１０１Ｂがチップ１０１に切断される。この結果、本実施例では、実施例１において図５（ａ）を用いて説明した工程、すなわちダイシングラインに沿って半導体ウエハ１０１Ｂを個々のチップ１０１に切断する工程が不要となる。

このように半導体ウエハ１０１Ｂを貫通する貫通溝Ｂ２２を貫通孔Ａ２と同一の工程で形成するために、本実施例では、貫通溝Ｂ２２を形成するための第２開口の幅ｂ”を、貫通孔Ａ２を形成するための第１開口の直径ａよりも十分に広くする。

他の工程は、実施例１と同様若しくは実施例１で説明した工程から容易に想到することが可能であるため、ここでは詳細な説明を省略する。ただし、上述したように、本実施例による製造方法では、ダイシングブレードなどを用いて半導体ウエハ１０１Ｂをチップ１０１に切断する工程が不要である。これは、上述したように、貫通溝Ｂ２２を形成することで、支持基板１１０に貼り付けられた状態で半導体ウエハ１０１Ｂがチップ１０１に個片化されるためである。なお、支持基板１１０から各半導体装置１００を取り外す工程は、実施例１において図４（ｂ）を用いて説明した工程と同様である。

以上のように、本実施例による半導体装置の製造方法は、実施例１と同様に、複数の素子領域と複数の素子領域を区画する区画領域とを具える上面（第１面）と、上面（第１面）の反対側の裏面（第２面）とを有する半導体ウエハ１０１Ａを準備する工程と、上面（第１面）の各素子領域上に、上層配線１０２をそれぞれ形成する工程と、裏面（第２面）側から半導体ウエハ１０１Ａを例えばＤｅｅｐ−ＲＩＥなどによりエッチングすることで、上層配線１０２を露出する貫通孔Ａ２を形成すると共に、上面（第１面）の区画領域に対応する裏面（第２面）の領域に半導体ウエハ１０１Ａを貫通する溝Ｂ２２を形成する工程とを有して構成される。

このように、ダイシングラインに沿って貫通溝Ｂ２２を形成することで、後の工程において半導体ウエハ１０１Ｂをダイシングする工程が不要となるため、ダイシングによるチップ１０１の切断部分の欠けを防止することが可能となる。さらに、この貫通溝Ｂ２２を貫通電極１０６を形成するための貫通孔Ａ２と同一の工程にて形成することで、製造工程が増加することを防止できる。

また、上記実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。

１００半導体装置
１０１チップ
１０１Ａ、１０１Ｂ半導体ウェハ
１０２上層配線
１０３保護膜
１０４金属バンプ
１０４ａ、１０６ａ拡散防止膜
１０４ｂ、１０６ｂ下地金属膜
１０４ｃ、１０６ｃ金属めっき膜
１０５絶縁膜
１０６貫通電極
１０８ストッパ膜
１１０支持基板
１２１ダイシングテープ
１２２側面
Ａ１、Ｂ１開口
Ａ２貫通孔
Ｂ２、Ｂ１２溝
Ｂ２２貫通溝
Ｒ１、Ｒ２、Ｒ１２、Ｒ２２フォトレジスト

Claims

複数の素子領域と前記複数の素子領域を区画する区画領域とを具える第１面と、前記第１面の反対側の第２面とを有する半導体ウエハを準備する工程と、
前記第１面の各素子領域上に、配線をそれぞれ形成する工程と、
前記第２面側から前記半導体ウエハをエッチングすることで、前記配線を露出する貫通孔を形成すると共に、前記第１面の前記区画領域に対応する前記第２面の領域に前記半導体ウエハを貫通する溝を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記溝の幅は、前記貫通孔の幅と同じであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記半導体ウエハを前記素子領域ごとに個片化する前記工程の前に、前記貫通孔の内面に導電体を形成する工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。