JP2010245452A

JP2010245452A - Collective holding tray and 3D integrated circuit manufacturing equipment

Info

Publication number: JP2010245452A
Application number: JP2009095241A
Authority: JP
Inventors: Mitsumasa Koyanagi; 光正小柳; Takashi Fukushima; 誉史福島; Masahiko Sugiyama; 雅彦杉山
Original assignee: Tohoku University NUC; Tokyo Electron Ltd
Current assignee: Tohoku University NUC; Tokyo Electron Ltd
Priority date: 2009-04-09
Filing date: 2009-04-09
Publication date: 2010-10-28

Abstract

【課題】三次元集積回路の段数に応じたチップサイズの変化やチップ中心位置のずれに対応することが可能な一括保持トレイを提供する。
【解決手段】一括保持トレイ４６を、第一の吸引経路５５を有する本体部４７と、本体部４７に着脱自在に装着されるアタッチメント４８と、から構成する。アタッチメント４８は、複数のチップ２０を吸着する複数の吸着部５０と、複数の吸着部５０から気体を吸引する第二の吸引経路４９と、を有する。アタッチメント４８を本体部４７に装着するとき、複数の吸着部５０で複数のチップ２０を吸着できるように本体部の４７第一の吸引経路５５がアタッチメント４８の第二の吸引経路４９に繋がる。複数のチップ２０を吸着するアタッチメント４８を本体部４７に対して交換可能にすることで、三次元集積回路の段数毎のチップサイズの変化やチップ中心間ピッチの変化に対応することができる。
【選択図】図１０Provided is a collective holding tray that can cope with a change in chip size and a shift in the center position of a chip according to the number of stages of a three-dimensional integrated circuit.
A collective holding tray includes a main body portion having a first suction path and an attachment that is detachably attached to the main body portion. The attachment 48 includes a plurality of suction portions 50 that suck the plurality of chips 20, and a second suction path 49 that sucks gas from the plurality of suction portions 50. When the attachment 48 is attached to the main body 47, the first suction path 55 of the main body 47 is connected to the second suction path 49 of the attachment 48 so that the plurality of chips 20 can be sucked by the plurality of suction parts 50. By making the attachment 48 that adsorbs the plurality of chips 20 exchangeable with respect to the main body 47, it is possible to cope with a change in chip size and a change in chip center pitch for each number of stages of the three-dimensional integrated circuit.
[Selection] Figure 10

Description

本発明は、基板上又は基板に積層された複数の積層チップ上に複数のチップを一括して載せるための一括保持トレイ、及びこの一括保持トレイが組み込まれる三次元集積回路製造装置に関する。 The present invention relates to a collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of laminated chips laminated on a substrate, and a three-dimensional integrated circuit manufacturing apparatus in which the collective holding tray is incorporated.

集積回路の集積度に関して、１年に２倍のペースで集積度が増加するというムーアの法則が知られている。半導体の微細加工技術の進歩がこのムーアの法則を支えている。しかし、微細加工技術は現在でもナノの世界にまで達しており、今までと同じようなペースで微細加工技術を進歩させるのは困難になってきている。このため、次の世代かその次の世代でムーアの法則にも限界がくるといわれている。微細加工技術の進歩の困難性に伴い、三次元集積回路に関する技術が注目され始めている。 Regarding the degree of integration of integrated circuits, Moore's law is known that the degree of integration increases at a pace of twice a year. Advances in semiconductor microfabrication technology support this Moore's Law. However, the microfabrication technology still reaches the nano world, and it is becoming difficult to advance the microfabrication technology at the same pace as before. For this reason, it is said that Moore's Law will be limited in the next generation or the next generation. With the difficulty of progress in microfabrication technology, technology related to three-dimensional integrated circuits has begun to attract attention.

図１（ａ）に示すように、従来のシステムＬＳＩ１は、一つのチップ２上にマイクロプロセッサ、ロジック回路、各種メモリ、入出力インターフェース回路、通信制御用回路等の機能ブロック３を形成した二次元集積回路である。これに対し図１（ｂ）に示すように、三次元集積回路４は、システムＬＳＩ１の各機能ブロック３を分割し、三次元的に積層した集積回路である。機能ブロック３を積層するにあたり、各層のチップ５は例えば数μｍから数百μｍ程度に薄くされる。この三次元集積回路４には、配線長が短縮できる、素子数を高密度化できる、信号の処理速度を高速にできる、消費電力を低くできる等の利点がある。既にＣＭＯＳイメージセンサに応用されており、今後、ＮＡＮＤ、ＤＲＡＭ、ロジック等の集積回路にも導入が予定されている。 As shown in FIG. 1A, a conventional system LSI 1 is a two-dimensional system in which functional blocks 3 such as a microprocessor, a logic circuit, various memories, an input / output interface circuit, and a communication control circuit are formed on a single chip 2. Integrated circuit. On the other hand, as shown in FIG. 1B, the three-dimensional integrated circuit 4 is an integrated circuit in which the functional blocks 3 of the system LSI 1 are divided and three-dimensionally stacked. In stacking the functional blocks 3, the chips 5 in each layer are thinned to, for example, about several μm to several hundred μm. The three-dimensional integrated circuit 4 has advantages such as shortening the wiring length, increasing the number of elements, increasing the signal processing speed, and reducing power consumption. It has already been applied to CMOS image sensors, and will be introduced in integrated circuits such as NAND, DRAM, and logic in the future.

さて、三次元集積回路を実現するための技術として、ウェハ上にＦＥＯＬ（Front End Of Line）工程とＢＥＯＬ（Back End Of Line）工程を交互に繰り返す方法、チップを他のチップに積層する方法（以下、Chip on Chip法と呼ぶ）、ウェハ同士を貼り合わせ、積層する方法（以下、Wafer on wafer法と呼ぶ）、ウェハ上に複数のチップを積層する方法（以下、Chip on wafer法と呼ぶ）、が知られている。 As a technique for realizing a three-dimensional integrated circuit, a method of alternately repeating a FEOL (Front End Of Line) process and a BEOL (Back End Of Line) process on a wafer, and a method of stacking a chip on another chip ( Hereinafter, referred to as “Chip on Chip method”, a method of bonding and laminating wafers (hereinafter referred to as “Wafer on wafer method”), a method of stacking a plurality of chips on a wafer (hereinafter referred to as “Chip on wafer method”). ,It has been known.

上記ＦＥＯＬとＢＥＯＬを繰り返す方法においては、ウェハ上にトランジスタなどの素子を形成するＦＥＯＬと、それらの素子を配線で相互に接続するＢＥＯＬとを交互に繰り返す。これらの工程の繰り返しにより、ウェハ上に三次元集積回路を形成することができる。しかし、この方法には、ＢＥＯＬの後にＦＥＯＬを行うことが困難であるという工程上の問題がある。また、繰り返されたＦＥＯＬとＢＥＯＬのいずれか一つの工程に欠陥が生ずると、全体が不良品になってしまい、歩留まりが低下するという問題もある。 In the method of repeating FEOL and BEOL, FEOL for forming elements such as transistors on the wafer and BEOL for connecting these elements to each other by wiring are alternately repeated. By repeating these steps, a three-dimensional integrated circuit can be formed on the wafer. However, this method has a process problem that it is difficult to perform FEOL after BEOL. In addition, if a defect occurs in any one of the repeated FEOL and BEOL processes, the entire product becomes a defective product, resulting in a decrease in yield.

上記Chip on Chip法においては、ウェハから切り出したチップを、ウェハを使用することなく他のチップに積層する。ＫＧＤ（Known Good Die）と呼ばれる良品のチップのみを積層することができるので、歩留まりを向上させることができる。ＫＧＤとは特性と信頼性が保証されたダイ（die=chip）である。しかし、チップレベルでの積層になるので、製造のスループットが著しく低下するという問題がある。 In the above Chip on Chip method, a chip cut out from a wafer is stacked on another chip without using the wafer. Since only good chips called KGD (Known Good Die) can be stacked, the yield can be improved. KGD is a die (die = chip) whose characteristics and reliability are guaranteed. However, since the stacking is performed at the chip level, there is a problem that the manufacturing throughput is significantly reduced.

上記Wafer on wafer法においては、素子を形成したウェハをウェハレベルで積層する。すなわち、ウェハのサイズでプロセスを進行させることができるので、スループットを向上させることができる。しかし、ウェハには不良品のチップが含まれる（ウェハ中のチップの歩留まりは１００％ではない）ので、ウェハを積めば積むほど、不良品が発生する確率が高くなる。この結果、歩留まりが低下してしまう。 In the wafer on wafer method, a wafer on which elements are formed is laminated at a wafer level. In other words, since the process can proceed with the size of the wafer, the throughput can be improved. However, since the wafer contains defective chips (the yield of chips in the wafer is not 100%), the more wafers are stacked, the higher the probability that a defective product will occur. As a result, the yield decreases.

上記Chip on wafer法においては、ウェハ上にチップを並べ、ウェハ上のチップの上にさらに他のチップを積層する。最終的にはウェハの上に多数の三次元集積回路が形成される。Chip on Chip法と同様に良品のチップのみを積層することができるので、歩留まりを向上させることができる。しかし、ウェハを使用することでChip on Chip法よりスループットを向上させることができるものの、ウェハ上にチップを並べるにあたり、数千枚のチップをロボットで一枚ずつ掴み、ウェハ上に位置決めする必要があるので、スループットをあまり高くすることはできない。しかも、機械的にチップを位置決めしたのでは、位置決め精度はよくても１μｍ程度であるので、位置決め精度もあまり高くすることができない。 In the Chip on wafer method, chips are arranged on a wafer, and another chip is stacked on the chips on the wafer. Eventually, a large number of three-dimensional integrated circuits are formed on the wafer. Since only good chips can be stacked as in the Chip on Chip method, the yield can be improved. However, although throughput can be improved by using a wafer compared to the Chip on Chip method, in order to arrange chips on the wafer, it is necessary to grab thousands of chips one by one with a robot and position them on the wafer. Because there is, throughput cannot be made very high. In addition, if the chip is mechanically positioned, the positioning accuracy is at most about 1 μm, so that the positioning accuracy cannot be made very high.

Chip on wafer法の上記問題を解決するために、発明者は、自己組織化機能を用いてチップを支持基板に位置決めする三次元集積回路の製造方法を提案している（特許文献１参照）。この三次元集積回路の製造方法においては、多数のチップを一括して保持する一括保持トレイを用いて、多数のチップを一括して基板上に載せている。そして、水の表面張力を利用して多数のチップを基板に瞬時に位置決めしている。 In order to solve the above problem of the chip on wafer method, the inventor has proposed a method of manufacturing a three-dimensional integrated circuit in which a chip is positioned on a support substrate using a self-organizing function (see Patent Document 1). In this method of manufacturing a three-dimensional integrated circuit, a large number of chips are collectively mounted on a substrate using a collective holding tray that collectively holds a large number of chips. A large number of chips are instantaneously positioned on the substrate using the surface tension of water.

図２に示すように、この一括保持トレイは、上壁６ａ、底壁６ｂ及び側壁６ｃによって画定される内部空間を有する。一括保持トレイの上壁６ａには、複数のチップ５を位置決めするための格子状の仕切り壁７が形成される。仕切り壁７によって区画される平面四角形の吸着部６ｄのそれぞれには、内部空間８に繋がる小孔９が形成される。一括保持トレイの底壁６ｂには、内部空間８に連通する排気孔６ｅが形成される。この排気孔６ｅから空気を吸引することにより、内部空間８が真空になり、吸着部６ｄに載せられたチップ５が吸着部６ｄに吸着される。 As shown in FIG. 2, the collective holding tray has an internal space defined by an upper wall 6a, a bottom wall 6b, and a side wall 6c. A grid-like partition wall 7 for positioning the plurality of chips 5 is formed on the upper wall 6a of the collective holding tray. A small hole 9 connected to the internal space 8 is formed in each of the planar quadrangular suction portions 6 d partitioned by the partition wall 7. An exhaust hole 6e communicating with the internal space 8 is formed in the bottom wall 6b of the collective holding tray. By sucking air from the exhaust hole 6e, the internal space 8 is evacuated, and the chip 5 placed on the suction part 6d is sucked by the suction part 6d.

複数のチップ５を複数の吸着部６ｄに吸着させた後、図２（ｂ）に示すように、一括保持トレイを反転させ、複数のチップ５を支持基板１０に対向させる。複数のチップ５及び支持基板１０の接着部１０ａに水滴５ａ，１０ｂを付着させた後、図２（ｃ）に示すように、一括保持トレイの内部空間８に空気を導入し、真空状態を解除する。すると、支持基板１０の接着部１０ａの水滴上にチップ５が解放され、チップ５と接着部１０ａとの位置合わせが水の表面張力によって自動的に行われる。このように水の表面張力を利用することで、複数のチップ５を瞬時にかつ高い精度で位置決めすることができる。 After adsorbing the plurality of chips 5 to the plurality of adsorbing portions 6d, as shown in FIG. 2B, the collective holding tray is reversed and the plurality of chips 5 are opposed to the support substrate 10. After attaching the water droplets 5a and 10b to the bonding portions 10a of the plurality of chips 5 and the support substrate 10, as shown in FIG. 2C, air is introduced into the internal space 8 of the collective holding tray to release the vacuum state. To do. Then, the chip | tip 5 is open | released on the water droplet of the adhesion part 10a of the support substrate 10, and alignment with the chip | tip 5 and the adhesion part 10a is automatically performed by the surface tension of water. Thus, by utilizing the surface tension of water, the plurality of chips 5 can be positioned instantaneously and with high accuracy.

国内公表ＷＯ2006/77739（段落０３６９〜０３８５参照）Domestic publication WO2006 / 77739 (see paragraphs 0369 to 0385)

しかし、三次元集積回路の製造工程においては、基板上にチップを積層する度にチップの品種が変わることが頻繁にある。例えば、一段目のチップがマイクロプロセッサで、二段目のチップがメモリ等に変わる場合がある。このようにチップの品種が変わると、チップのサイズも変わる。 However, in the manufacturing process of a three-dimensional integrated circuit, the type of chip frequently changes every time a chip is stacked on a substrate. For example, the first stage chip may be a microprocessor and the second stage chip may be changed to a memory or the like. Thus, when the chip type changes, the chip size also changes.

また、一段目のチップの中心と二段目のチップの中心とが常に同一直線上にあるとは限られず、これらがチップを含む平面と平行な方向にずれている場合もある。上記従来の一括保持トレイでは、三次元集積回路の段数に応じたチップサイズの変化やチップ中心位置のずれに対応することができない。 In addition, the center of the first-stage chip and the center of the second-stage chip are not always on the same straight line, and they may be displaced in a direction parallel to the plane including the chip. The conventional batch holding tray cannot cope with a change in chip size or a shift in the center position of the chip according to the number of stages of the three-dimensional integrated circuit.

そこで、本発明は三次元集積回路の段数に応じたチップサイズの変化やチップ中心位置のずれに対応することが可能な一括保持トレイを提供することを目的とする。 Accordingly, an object of the present invention is to provide a collective holding tray that can cope with a change in chip size or a shift in the center position of the chip according to the number of stages of the three-dimensional integrated circuit.

ところで、三次元集積回路の製造工程においては、三次元集積回路全体の高さを低減するために積層される各チップの厚さは例えば２０μｍ〜１００μｍ程度に薄く削られている。薄く削られてもチップは平らなままであるのが一般的であるが、図３に示すように、チップ５によっては一括保持トレイの吸着部６ｄに向かって凸形状に反ったり、吸着部６ｄとは反対側に向かって凸形状に反ったりする場合がある。このようにチップ５が反ったとき、吸着部６ｄの小孔９から空気を吸引しても、チップ５の周囲から小孔９に空気が流入してしまい、チップ５を吸着できないおそれがある。 By the way, in the manufacturing process of the three-dimensional integrated circuit, the thickness of each chip stacked in order to reduce the height of the entire three-dimensional integrated circuit is thinned to about 20 μm to 100 μm, for example. In general, the chip remains flat even if it is cut thinly. However, as shown in FIG. 3, depending on the chip 5, the chip may be warped in a convex shape toward the suction part 6d of the collective holding tray, or the suction part 6d. In some cases, it may warp in a convex shape toward the opposite side. When the chip 5 is warped in this way, even if air is sucked from the small hole 9 of the suction portion 6d, the air flows from the periphery of the chip 5 into the small hole 9, and the chip 5 may not be sucked.

そこで本発明の他の目的は、反ったチップでも確実に吸着することができる一括保持トレイを提供することを目的とする。 Accordingly, another object of the present invention is to provide a collective holding tray that can reliably attract even warped chips.

上記課題を解決するために、本発明の一態様は、基板上又は基板に積層された複数の積層チップ上に複数のチップを一括して載せるための一括保持トレイであって、第一の吸引経路を有する本体部と、前記本体部に着脱自在に装着されるアタッチメントと、を備え、前記アタッチメントは、前記複数のチップを吸着する複数の吸着部と、前記複数の吸着部から気体を吸引する第二の吸引経路と、を有し、前記アタッチメントを前記本体部に装着するとき、前記複数の吸着部で前記複数のチップを吸着できるように前記本体部の前記第一の吸引経路が前記アタッチメントの前記第二の吸引経路に繋がる一括保持トレイである。 In order to solve the above problems, one embodiment of the present invention is a collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of stacked chips stacked on the substrate, the first suction A main body having a path; and an attachment that is detachably attached to the main body. The attachment sucks gas from the plurality of suction parts that sucks the plurality of chips, and the plurality of suction parts. The first suction path of the main body so that the plurality of chips can be sucked by the plurality of suction parts when the attachment is attached to the main body. The collective holding tray connected to the second suction path.

本発明の他の態様は、基板上又は基板に積層された複数の積層チップ上に複数のチップを一括して載せるための一括保持トレイであって、前記複数のチップを吸着する複数の吸着部と、前記複数の吸着部から気体を吸引する吸引経路と、を有し、各吸着部には、少なくとも二段の段差が形成され、前記少なくとも二段の段差のうち、ｎ段目で相対的に大きなサイズのチップを吸着でき、ｎ＋１段目で相対的に小さなサイズのチップを吸着できる一括保持トレイである。ただし、ｎは任意の自然数 Another aspect of the present invention is a collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of laminated chips laminated on the substrate, and a plurality of suction portions that suck the plurality of chips And a suction path for sucking gas from the plurality of suction portions, each suction portion is formed with at least two steps, and among the at least two steps, the nth step is relative. It is a collective holding tray that can adsorb large-sized chips and can adsorb relatively small-sized chips at the (n + 1) th stage. Where n is any natural number

本発明のさらに他の態様は、基板上又は基板に積層された複数の積層チップ上に複数のチップを一括して載せるための一括保持トレイであって、前記複数のチップを吸着する複数の吸着部と、前記複数の吸着部から気体を吸引する吸引経路と、を有し、各吸着部は、チップが含まれる平面と直交する断面において、前記吸引経路に繋がる吸引口に向かって徐々に幅が狭くなるテーパ形状に窪んでいる一括保持トレイである。 Still another aspect of the present invention is a collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of laminated chips stacked on the substrate, and a plurality of adsorptions for adsorbing the plurality of chips A suction path for sucking gas from the plurality of suction parts, and each suction part is gradually widened toward a suction port connected to the suction path in a cross section orthogonal to a plane including the chip. This is a collective holding tray that is recessed in a tapered shape.

本発明のさらに他の態様は、上記一括保持トレイと、前記一括保持トレイを基板上に搬送する搬送手段と、を備え、基板上又は基板に積層された複数の積層チップ上に複数のチップを一括して載せる三次元集積回路製造装置である。 Still another aspect of the present invention includes the collective holding tray and a conveying unit that conveys the collective holding tray onto a substrate, and a plurality of chips are placed on the substrate or a plurality of laminated chips stacked on the substrate. It is a three-dimensional integrated circuit manufacturing apparatus that is placed together.

本発明の一態様によれば、複数のチップを吸着するアタッチメントを本体部に対して交換可能にすることで、三次元集積回路の段数毎のチップサイズの変化やチップ中心間ピッチの変化に対応することができる。 According to one aspect of the present invention, an attachment that adsorbs a plurality of chips can be exchanged with respect to the main body portion, thereby responding to a change in chip size and a change in pitch between chip centers for each number of stages of a three-dimensional integrated circuit. can do.

本発明の他の態様によれば、一括保持トレイに少なくとも二段の段差を有する吸着部が形成されるので、三次元集積回路の段数毎のチップサイズの変化やチップ中心間ピッチの変化に対応することができる。 According to another aspect of the present invention, since the suction portion having at least two steps is formed on the batch holding tray, it can cope with a change in chip size and a change in the pitch between chip centers for each number of steps of the three-dimensional integrated circuit. can do.

本発明のさらに他の態様によれば、チップを吸着する吸着部の断面形状が吸引口に向かって徐々に幅が狭くなるテーパ形状に窪んでいるので、反ったチップでも確実に吸着することができる。 According to still another aspect of the present invention, since the cross-sectional shape of the suction portion that sucks the chip is recessed in a tapered shape that gradually decreases in width toward the suction port, even a warped chip can be reliably sucked. it can.

二次元集積回路と三次元集積回路の比較図（図中（ａ）が二次元集積回路を示し、図中（ｂ）が三次元集積回路を示す）Comparison diagram of two-dimensional integrated circuit and three-dimensional integrated circuit ((a) shows a two-dimensional integrated circuit and (b) shows a three-dimensional integrated circuit) 従来の一括保持トレイを用いた三次元集積回路の製造方法の工程図Process diagram of conventional 3D integrated circuit manufacturing method using batch holding tray チップの反りを示す断面図Cross-sectional view showing warpage of chip チップにＴＳＶを形成するプロセスを示す図（図中（ａ）がVia First方式を示し、図中（ｂ）がVia Last(front)方式を示し、図中（ｃ）がVia Last(back)方式の三を示す）The figure which shows the process of forming TSV on the chip ((a) in the figure shows the Via First method, (b) shows the Via Last (front) method, and (c) in the figure shows the Via Last (back) method) 3) 三次元集積回路のチップの断面図Cross-sectional view of 3D integrated circuit chip 支持基板の斜視図Perspective view of support substrate 支持基板に親水膜及び疎水膜を形成する際の工程図Process diagram when forming hydrophilic film and hydrophobic film on support substrate 支持基板に親水膜及び疎水膜を形成する際の工程図Process diagram when forming hydrophilic film and hydrophobic film on support substrate 水の表面張力を利用したチップの位置決めを示す工程図Process diagram showing chip positioning using surface tension of water 本発明の第一の実施形態の一括保持トレイの断面図Sectional drawing of the collective holding tray of 1st embodiment of this invention 一括保持トレイを用いた三次元集積回路の製造方法の工程図（一層目のチップの積層）Process diagram of manufacturing method of 3D integrated circuit using batch holding tray (stacking of first layer chips) 一括保持トレイを用いた三次元集積回路の製造方法の工程図（二層目のチップの積層）Process diagram of 3D integrated circuit manufacturing method using batch holding tray (stacking of second layer chips) 本発明の第二の実施形態の一括保持トレイの断面図Sectional drawing of the collective holding tray of 2nd embodiment of this invention 本発明の第二の実施形態の一括保持トレイの変形例Modification of the batch holding tray of the second embodiment of the present invention 本発明の第三の実施形態の一括保持トレイの断面図Sectional drawing of the collective holding tray of 3rd embodiment of this invention 本発明の第三の実施形態の一括保持トレイの斜視図The perspective view of the collective holding tray of 3rd embodiment of this invention 本発明の第三の実施形態の一括保持トレイの変形例Modification of the batch holding tray of the third embodiment of the present invention 一括保持トレイの吸着部の他の例を示す平面図Top view showing another example of the suction part of the batch holding tray 本発明の一括保持トレイが適用された転写方式の三次元集積回路の製造方法の工程図Process drawing of manufacturing method of transfer type three-dimensional integrated circuit to which collective holding tray of the present invention is applied 支持基板の上に一層のチップを配列した例を示す斜視図The perspective view which shows the example which arranged the chip | tip of one layer on the support substrate

以下、添付図面に基づいて、本発明の一実施形態の一括保持トレイ及び三次元集積回路の製造装置について詳細に説明する。まず、三次元集積回路の概要について説明する。三次元集積回路は、支持基板と、支持基板上に縦方向に積層される複数のチップと、を有する。チップには、マイクロプロセッサ、ロジック回路等のＩＣが形成される。縦方向に積層される複数のチップを電気的に接続するため、チップにはＴＳＶ(Through Silicon Via;貫通ヴィア)が形成される。 Hereinafter, a batch holding tray and a three-dimensional integrated circuit manufacturing apparatus according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. First, an outline of a three-dimensional integrated circuit will be described. The three-dimensional integrated circuit has a support substrate and a plurality of chips stacked in the vertical direction on the support substrate. An IC such as a microprocessor and a logic circuit is formed on the chip. In order to electrically connect a plurality of chips stacked in the vertical direction, TSVs (Through Silicon Vias) are formed in the chips.

図４に示すように、チップにＴＳＶを形成するプロセスは三つに大別される。図４（ａ）に示されるVia First方式、図４（ｂ）に示されるVia Last(front)方式、図４（ｃ）に示されるVia Last(back)方式の三つである。 As shown in FIG. 4, the process for forming a TSV on a chip is roughly divided into three. These are the Via First method shown in FIG. 4A, the Via Last (front) method shown in FIG. 4B, and the Via Last (back) method shown in FIG. 4C.

図４（ａ）に示すように、Via First方式とは、ＩＣ製造の前工程を行う前にＴＳＶを形成するものである。まず、シリコン基板１１の内部にその表面側から内壁面が絶縁膜であるＳｉＯ₂膜で覆われたトレンチ１２を形成する（ａ１）。このトレンチ１２はシリコン基板１１を貫通することはなく、途中で止まっている。トレンチ１２の内部には、ポリシリコン、タングステン等の導電性材料を充填して導電性プラグ１３が形成される（ａ１）。次に、シリコン基板１１の表面又は内部にＣＭＯＳ等の半導体素子又は集積回路１４を形成する（ａ２）。次に、半導体素子又は集積回路１４が形成されたシリコン基板１１の表面を絶縁膜としてのＳｉＯ₂膜１５で覆う（ａ２）。最後に、シリコン基板１１を裏面側から削り、導電性プラグ１３をシリコン基板１１の裏面側に露出させる（ａ３）。シリコン基板１１の表面には、導電性プラグ１３に接続するようにバンプ電極１６が形成される（ａ３）。 As shown in FIG. 4A, the Via First method is a method in which a TSV is formed before a pre-process for IC manufacturing. First, a trench 12 whose inner wall surface is covered with an SiO ₂ film, which is an insulating film, is formed in the silicon substrate 11 from the surface side (a1). The trench 12 does not penetrate the silicon substrate 11 and stops halfway. Inside the trench 12, a conductive plug 13 is formed by filling a conductive material such as polysilicon or tungsten (a1). Next, a semiconductor element such as a CMOS or an integrated circuit 14 is formed on or inside the silicon substrate 11 (a2). Next, the surface of the silicon substrate 11 on which the semiconductor element or the integrated circuit 14 is formed is covered with an SiO ₂ film 15 as an insulating film (a2). Finally, the silicon substrate 11 is shaved from the back side, and the conductive plug 13 is exposed to the back side of the silicon substrate 11 (a3). A bump electrode 16 is formed on the surface of the silicon substrate 11 so as to be connected to the conductive plug 13 (a3).

図４（ｂ）に示すように、Via Last(front)方式とは、シリコン基板１１に先に半導体素子又は集積回路１４を形成し（ｂ１）、その後にＴＳＶを形成するものである（ｂ２，ｂ３）。Via First方式とは、ＴＳＶ１７を形成する順番が異なる。この方式において、ＴＳＶ１７はシリコン基板１１の表面側から形成される（ｂ２）。また、この方式においてもシリコン基板１１は薄く削られる（ｂ３）。 As shown in FIG. 4B, the Via Last (front) method is a method in which a semiconductor element or an integrated circuit 14 is first formed on a silicon substrate 11 (b1), and then a TSV is formed (b2, b3). The order of forming TSVs 17 is different from the Via First method. In this method, the TSV 17 is formed from the surface side of the silicon substrate 11 (b2). Also in this method, the silicon substrate 11 is thinly cut (b3).

図４（ｃ）に示すように、Via Last(back)方式においては、Via Last(front)方式と同様に、シリコン基板１１に先に半導体素子又は集積回路１４が形成される（ｃ１）。シリコン基板１１を薄く削り、シリコン基板１１をガラス基板１８に貼り付けた後、裏面側からＴＳＶ１７を形成する（ｃ２，ｃ３）。Via Last(front)方式とは、ＴＳＶ１７をシリコン基板１１の表面側から形成するか、裏面側から形成するかが相違する。 As shown in FIG. 4C, in the Via Last (back) method, as in the Via Last (front) method, the semiconductor element or the integrated circuit 14 is first formed on the silicon substrate 11 (c1). After the silicon substrate 11 is thinned and the silicon substrate 11 is attached to the glass substrate 18, TSVs 17 are formed from the back side (c2, c3). It differs from the Via Last (front) method in that the TSV 17 is formed from the front surface side or the back surface side of the silicon substrate 11.

図５は、チップ２０の断面図の一例を示す。シリコン基板２１上にはゲート電極２１ａが形成されていると共に、ゲート電極２１ａの両側にソース領域２１ｂ及びドレイン領域２１ｃが形成される。またシリコン基板２１上には、ゲート電極２１ａを埋設するようにしてＳｉＯ₂からなる絶縁層２２が形成される。絶縁層２２の表層部分には、ニッケル等からなる配線層及び金等からなる配線層２４（バンプ電極）が形成される。絶縁層２２の内部には、アルミニウム等からなる追加の配線層２３が埋設されるように形成されており、ゲート電極２１ａ及び配線層２３及び２４間を電気的に接続している。また、シリコン基板２１及び絶縁層２２には追加の配線層２２ａに至るヴィアが形成され、そのヴィアの側壁を覆うようにしてＳｉＯ₂膜からなる絶縁膜２５が形成される。そして、絶縁膜２５を介して追加の配線層２２ａに電気的に接続される導電性プラグ２６が形成される。 FIG. 5 shows an example of a cross-sectional view of the chip 20. A gate electrode 21a is formed on the silicon substrate 21, and a source region 21b and a drain region 21c are formed on both sides of the gate electrode 21a. An insulating layer 22 made of SiO ₂ is formed on the silicon substrate 21 so as to bury the gate electrode 21a. On the surface layer portion of the insulating layer 22, a wiring layer made of nickel or the like and a wiring layer 24 (bump electrode) made of gold or the like are formed. An additional wiring layer 23 made of aluminum or the like is embedded in the insulating layer 22, and the gate electrode 21 a and the wiring layers 23 and 24 are electrically connected. In addition, vias reaching the additional wiring layer 22a are formed in the silicon substrate 21 and the insulating layer 22, and an insulating film 25 made of an SiO ₂ film is formed so as to cover the side wall of the via. Then, a conductive plug 26 that is electrically connected to the additional wiring layer 22a through the insulating film 25 is formed.

なお、三次元集積回路に用いられるチップ２０のサイズは、ＣＭＯＳ、メモリ等の用途によって異なるが、例えば５ｍｍ×５ｍｍ、１０ｍｍ×１０ｍｍ等である。チップの厚みは、例えば２０μｍ〜１００μｍである。ＴＳＶの孔径は、例えば０．５μｍ〜１００μｍである。 Note that the size of the chip 20 used in the three-dimensional integrated circuit varies depending on applications such as CMOS and memory, but is, for example, 5 mm × 5 mm, 10 mm × 10 mm or the like. The thickness of the chip is, for example, 20 μm to 100 μm. The hole diameter of TSV is, for example, 0.5 μm to 100 μm.

図６は、支持基板３１の斜視図を示す。複数のチップ２０は、支持基板３１に位置決め・接着される。支持基板３１の表面には、複数のチップ２０を所定のレイアウトで配置するための複数の接着領域３１ａが一面に形成される。一つの接着領域３１ａには、一つのチップ２０が接着される。支持基板３１には、シリコン等の半導体ウェハ、ガラス基板等が使用される。複数のチップ２０を保持できる剛性を有するものであれば、絶縁体や導電体を用いることもできる。 FIG. 6 is a perspective view of the support substrate 31. The plurality of chips 20 are positioned and bonded to the support substrate 31. On the surface of the support substrate 31, a plurality of adhesion regions 31a for arranging the plurality of chips 20 in a predetermined layout are formed on one surface. One chip 20 is bonded to one bonding region 31a. As the support substrate 31, a semiconductor wafer such as silicon, a glass substrate, or the like is used. An insulator or a conductor can be used as long as it has rigidity capable of holding the plurality of chips 20.

接着領域３１ａは矩形に形成される。接着領域３１ａの大きさと形状は、その上に仮接着されるチップ２０の大きさと形状にほぼ一致している。接着領域３１ａは、親水性を有する親水膜によって画定される。親水性の膜は、例えばＳｉＯ₂、Ｓｉ₃Ｎ₄、アルミニウムとアルミナの二層膜（Ａｌ／Ａｌ₂Ｏ₃）、タンタルと酸化タンタルの二層膜（Ｔａ／Ｔａ₂Ｏ₅）等によって形成することができる。 The adhesion region 31a is formed in a rectangular shape. The size and shape of the bonding region 31a substantially match the size and shape of the chip 20 temporarily bonded thereon. The adhesion region 31a is defined by a hydrophilic film having hydrophilicity. The hydrophilic film is formed of, for example, SiO ₂ , Si ₃ N ₄ , a two-layer film of aluminum and alumina (Al / Al ₂ O ₃ ), a two-layer film of tantalum and tantalum oxide (Ta / Ta ₂ O ₅ ), etc. can do.

接着領域３１ａの周囲は、格子状の疎水膜３１ｂ又は疎水材料によって囲まれる。疎水膜３１ｂ又は疎水材料の材料には、水をはじく性質を有する材料、例えば、単結晶シリコン、多結晶シリコン、アモルファスシリコン、弗素樹脂、シリコン樹脂、テフロン（登録商標）樹脂、ポリイミド樹脂、レジスト、ワックス、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。 The periphery of the adhesion region 31a is surrounded by a lattice-like hydrophobic film 31b or a hydrophobic material. The material of the hydrophobic film 31b or the hydrophobic material is a material having a property of repelling water, such as single crystal silicon, polycrystalline silicon, amorphous silicon, fluorine resin, silicon resin, Teflon (registered trademark) resin, polyimide resin, resist, Wax, BCB (benzocyclobutene) or the like can be used.

図７は、支持基板３１に親水膜（接着領域）３１ａ及び疎水膜３１ｂを形成する工程図の一例を示す。まず、シリコン基板３２にＳｉＯ₂膜３３を形成する（Ｓ１）。ＳｉＯ₂膜３３は、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法等の公知の方法で形成することができる。次に、ＳｉＯ₂膜３３の上に感光性樹脂であるフォトレジスト３４を塗布する（Ｓ２）。次に、フォトレジスト３４を塗布したシリコン基板３２を露光装置にセットし、マスク・パターン３５を転写する。露光されたフォトレジスト３４は現像処理される（Ｓ３）。次に、フォトレジスト３４のパターン通りにＳｉＯ₂膜３３をエッチングする（Ｓ４）。エッチングはドライエッチングでもウェットエッチングでもよい。フォトレジスト３４を剥離すると、接着領域に対応するパターンが形成されたＳｉＯ₂膜３３が得られる（Ｓ５）。次に、ＳｉＯ₂膜３３の表面に疎水膜３６を形成する（Ｓ６）。疎水膜３６はフォトレジスト３４と同様に、液状の疎水材料をシリコン基板３２に滴下した後、スピン・コーターを用いてシリコン基板３２を高速回転することで形成することができる。次に、疎水膜３６の上にハードマスク３７を堆積する（Ｓ７）。疎水膜３６はフォトレジスト３４と同様に露光・現像処理によって溶ける。疎水膜３６が溶けるのを防止するためにハードマスク３７を堆積する。次に、ハードマスク３７の上にフォトレジスト３９を塗布する（Ｓ８）。次に、図８に示すように、マスク・パターン４１を用いてフォトレジスト３９を露光・現像処理する（Ｓ９）。次に、ハードマスク３７をエッチングする（Ｓ１０）。次に、ＳｉＯ₂膜３３上の疎水膜３６をエッチングする（Ｓ１１）。疎水膜３６は、酸素プラズマ等により灰化処理（アッシング）されてもよい。最後にフォトレジスト３９を剥離し、ハードマスク３７を除去する（Ｓ１２）。 FIG. 7 shows an example of a process chart for forming the hydrophilic film (adhesion region) 31 a and the hydrophobic film 31 b on the support substrate 31. First, the SiO ₂ film 33 is formed on the silicon substrate 32 (S1). The SiO ₂ film 33 can be formed by a known method such as a thermal oxidation method, a CVD (Chemical Vapor Deposition) method, or a sputtering method. Next, a photoresist 34, which is a photosensitive resin, is applied on the SiO ₂ film 33 (S2). Next, the silicon substrate 32 coated with the photoresist 34 is set in an exposure apparatus, and the mask pattern 35 is transferred. The exposed photoresist 34 is developed (S3). Next, the SiO ₂ film 33 is etched according to the pattern of the photoresist 34 (S4). Etching may be dry etching or wet etching. When the photoresist 34 is peeled off, the SiO ₂ film 33 having a pattern corresponding to the adhesion region is obtained (S5). Next, a hydrophobic film 36 is formed on the surface of the SiO ₂ film 33 (S6). Similar to the photoresist 34, the hydrophobic film 36 can be formed by dropping a liquid hydrophobic material onto the silicon substrate 32 and then rotating the silicon substrate 32 at a high speed using a spin coater. Next, a hard mask 37 is deposited on the hydrophobic film 36 (S7). The hydrophobic film 36 is melted by exposure / development processing in the same manner as the photoresist 34. A hard mask 37 is deposited to prevent the hydrophobic film 36 from melting. Next, a photoresist 39 is applied on the hard mask 37 (S8). Next, as shown in FIG. 8, the photoresist 39 is exposed and developed using a mask pattern 41 (S9). Next, the hard mask 37 is etched (S10). Next, the hydrophobic film 36 on the SiO ₂ film 33 is etched (S11). The hydrophobic film 36 may be ashed (ashed) with oxygen plasma or the like. Finally, the photoresist 39 is peeled off and the hard mask 37 is removed (S12).

以上の工程により、矩形状の親水膜３１ａの周りに枠状の疎水膜３１ｂを形成することができる。親水膜３１ａの周りに疎水膜３１ｂを形成することで、親水部分と疎水部分との区分けが明確になり、親水部分のエッジも明確になる。このため、水の表面張力を用いたチップ２０の位置決めも高精度に行うことができる。 Through the above steps, a frame-like hydrophobic film 31b can be formed around the rectangular hydrophilic film 31a. By forming the hydrophobic film 31b around the hydrophilic film 31a, the distinction between the hydrophilic part and the hydrophobic part becomes clear, and the edge of the hydrophilic part becomes clear. For this reason, the positioning of the chip 20 using the surface tension of water can also be performed with high accuracy.

なお、シリコン基板３２にＳｉＯ₂膜３３を形成した後、ＳｉＯ₂膜３３上に疎水膜３６を形成し、疎水膜３６のみをパターニングしてもよい。この場合、ＳｉＯ₂膜３３と疎水膜３６との間に若干の段差ができ、疎水膜３６がＳｉＯ₂膜３３よりも若干高くなる。 After forming the SiO ₂ film 33 on the silicon substrate 32, a hydrophobic film 36 is formed on the SiO ₂ film 33 may be patterned only hydrophobic membrane 36. In this case, a slight step is formed between the SiO ₂ film 33 and the hydrophobic film 36, and the hydrophobic film 36 is slightly higher than the SiO ₂ film 33.

この他にもリフトオフによって疎水膜３６を形成してもよい。すなわち、図７のＳ４においてＳｉＯ₂膜３３をエッチングした後、フォトレジスト３４を除去しないで、フォトレジスト３４上に疎水膜３６を形成し、その後、フォトレジスト３４のみを現像液で溶かすことによって、フォトレジスト３４とフォトレジスト３４上の疎水膜３６とを同時に除去する。 In addition, the hydrophobic film 36 may be formed by lift-off. That is, by etching the SiO ₂ film 33 in S4 of FIG. 7, without removing the photoresist 34, a hydrophobic film 36 is formed on the photoresist 34, and then only the photoresist 34 is dissolved with a developer. The photoresist 34 and the hydrophobic film 36 on the photoresist 34 are simultaneously removed.

さらに、支持基板３１に疎水材料の単結晶シリコンを使用し、疎水材料の表面に親水膜のみを形成してもよい。 Furthermore, the support substrate 31 may be made of a single crystal silicon that is a hydrophobic material, and only the hydrophilic film may be formed on the surface of the hydrophobic material.

親水膜３１ａと疎水膜３１ｂが形成された支持基板３１上に複数のチップを位置決めする工程について説明する。図９に示すように、支持基板３１の上に水を塗布すると、水が親水膜３１ａの全面に広がり、親水膜３１ａの表面全体を覆う水滴４０が形成される。この水滴４０は、その表面張力によって凸形に湾曲する。親水膜３１ａの周囲は枠状の疎水膜３１ｂによって囲まれているので、疎水膜３１ｂまで水が広がることはない。 A process of positioning a plurality of chips on the support substrate 31 on which the hydrophilic film 31a and the hydrophobic film 31b are formed will be described. As shown in FIG. 9, when water is applied on the support substrate 31, the water spreads over the entire surface of the hydrophilic film 31a, and water droplets 40 covering the entire surface of the hydrophilic film 31a are formed. The water droplet 40 is curved in a convex shape by its surface tension. Since the periphery of the hydrophilic film 31a is surrounded by the frame-shaped hydrophobic film 31b, water does not spread to the hydrophobic film 31b.

次に、図９に示すように、一括保持トレイ４６に吸着された複数のチップ２０を複数の水滴４０上に解放する。チップ２０を水滴４０上に解放するとき、チップ２０を親水膜３１ａ上の正確な位置に位置決めする必要はなく、ラフな位置決めで足りる。チップ２０を水滴４０上に解放すると、図９に示すように、親水膜３１ａに対して水平方向にずれていたチップ２０が水の表面張力によって自動的に親水膜３１ａ上の正確な位置に自動的に位置決めされる。 Next, as shown in FIG. 9, the plurality of chips 20 adsorbed on the collective holding tray 46 are released onto the plurality of water droplets 40. When the chip 20 is released onto the water droplet 40, it is not necessary to position the chip 20 at an accurate position on the hydrophilic film 31a, and rough positioning is sufficient. When the chip 20 is released onto the water droplet 40, as shown in FIG. 9, the chip 20 that is displaced in the horizontal direction with respect to the hydrophilic film 31a is automatically set to an accurate position on the hydrophilic film 31a by the surface tension of water. Positioned.

水を蒸発させると、チップ２０と支持基板３１が固体同士で接着する。水には、チップ２０のＳｉＯ₂膜及び支持基板３１の親水膜３１ａを活性化させる添加剤が添加される。この実施形態では、チップ２０のＳｉＯ₂膜及び支持基板３１の親水膜３１ａ（ＳｉＯ₂膜）に親水基（ＯＨ基）を形成し、これらの親水基同士を結合させるフッ酸が添加される。なお、チップ２０のＳｉＯ₂膜及び支持基板３１の親水膜３１ａを活性化できれば、フッ酸に限られることはなく、アンモニア、塩酸と過酸化水素水と水とを混合した塩酸過水を添加してもよい。 When the water is evaporated, the chip 20 and the support substrate 31 are bonded to each other as a solid. An additive that activates the SiO ₂ film of the chip 20 and the hydrophilic film 31 a of the support substrate 31 is added to the water. In this embodiment, hydrofluoric acid is added to form hydrophilic groups (OH groups) on the SiO ₂ film of the chip 20 and the hydrophilic film 31a (SiO ₂ film) of the support substrate 31 and to bond these hydrophilic groups. If the SiO ₂ film of the chip 20 and the hydrophilic film 31a of the support substrate 31 can be activated, it is not limited to hydrofluoric acid, and hydrochloric acid perwater mixed with ammonia, hydrochloric acid, hydrogen peroxide water and water is added. May be.

表面張力を位置決めに利用する液体には、水に替えて他の無機又は有機の液体を使用することもできる。例えば、グリセリン、アセトン、アルコール、ＳＯＧ（Spin-On-Glass）材料等の液体を用いることができる。液体状態の樹脂を用いたり、液体状態の樹脂と水との混合液を用いたりしてもよい。ただし位置決めできる程度に粘度が低い必要がある。 As the liquid using the surface tension for positioning, other inorganic or organic liquids can be used instead of water. For example, liquids such as glycerin, acetone, alcohol, and SOG (Spin-On-Glass) materials can be used. A liquid resin may be used, or a liquid mixture of a liquid resin and water may be used. However, the viscosity needs to be low enough to enable positioning.

以上の基板搭載工程を繰り返すことにより、支持基板３１上に縦方向に複数のチップ２０を積層することが可能になる。二段目以降のチップは、支持基板３１に積層された積層チップ上に載せられる。支持基板３１上に複数のチップ２０を積層した後、ダイシングすれば三次元集積回路が得られる。 By repeating the above substrate mounting process, a plurality of chips 20 can be stacked in the vertical direction on the support substrate 31. The second and subsequent chips are placed on the stacked chip stacked on the support substrate 31. If a plurality of chips 20 are stacked on the support substrate 31 and then diced, a three-dimensional integrated circuit can be obtained.

なお、チップ２０と支持基板３１との接着には、上述のチップ２０のＳｉＯ₂膜と支持基板３１のＳｉＯ₂膜を接着する場合の他に、チップ２０の電極（例えばバンプ電極）と支持基板３１の電極（例えばバンプ電極）とを接着する場合、及びこれらを併用する場合がある。支持基板３１にバンプ電極の他にダミー電極を形成すると、支持基板３１とチップ２０との接着力を強くすることができる。電極用の導電性材料としては、例えば、インジウム（Ｉｎ）と金（Ａｕ）の二層構造（Ｉｎ／Ａｕ）、錫（Ｓｎ）と銀（Ａｇ）の二層構造（Ｓｎ／Ａｇ）、銅（Ｃｕ）の単層構造あるいはタングステン（Ｗ）の単層構造は好適に使用できる。バンプ電極同士を接着する場合、圧力をかけたり温度を上げたりしてもよい。 Note that the adhesion between the chip 20 and the supporting substrate 31, in addition to the case of bonding the SiO ₂ film of the SiO ₂ film and the supporting substrate 31 of the above-described chip 20, supporting an electrode of the chip 20 (e.g., a bump electrode) substrate In some cases, 31 electrodes (for example, bump electrodes) are bonded together, or these are used in combination. When a dummy electrode is formed on the support substrate 31 in addition to the bump electrode, the adhesive force between the support substrate 31 and the chip 20 can be increased. Examples of conductive materials for electrodes include a two-layer structure (In / Au) of indium (In) and gold (Au), a two-layer structure (Sn / Ag) of tin (Sn) and silver (Ag), and copper. A single layer structure of (Cu) or a single layer structure of tungsten (W) can be preferably used. When the bump electrodes are bonded together, pressure may be applied or the temperature may be increased.

チップ２０と積層チップとの接着には、チップ２０のＳｉＯ₂膜と積層チップのＳｉＯ₂膜を接着する場合、チップ２０の電極（例えばバンプ電極）と積層チップの電極（例えばバンプ電極）とを接着する場合、及びこれらを併用する場合とがある。 The adhesion between the chip 20 and the multilayer chip, when bonding the SiO ₂ film and the SiO ₂ film of the laminated chip of the chip 20 and an electrode of the chip 20 (e.g., a bump electrode) and the laminated chip electrodes (e.g. bump electrode) There are cases where they are adhered and cases where these are used together.

図１０は、本発明の第一の実施形態の一括保持トレイ４６の断面図を示す。この一括保持トレイ４６は、一括保持トレイ４６を支持基板３１上に搬送したり、支持基板３１上に搬送された一括保持トレイを支持基板３１に向かって進退させたりする搬送機構に取り付けられる。一括保持トレイ４６は、搬送機構に取り付けられる本体部４７と、本体部４７に対して着脱自在に装着されるアタッチメント４８と、を備える。 FIG. 10 is a sectional view of the batch holding tray 46 according to the first embodiment of the present invention. The collective holding tray 46 is attached to a conveyance mechanism that conveys the collective holding tray 46 onto the support substrate 31 and advances and retracts the collective holding tray conveyed onto the support substrate 31 toward the support substrate 31. The collective holding tray 46 includes a main body portion 47 attached to the transport mechanism, and an attachment 48 that is detachably attached to the main body portion 47.

アタッチメント４８の支持基板３１との対向面４８ａには、複数のチップ２０に一対一対応する複数の吸着部５０が形成される。複数の吸着部５０には、複数の吸着部５０それぞれから空気を吸引する複数の分岐経路４９が形成される。分岐経路４９の下端には、吸着部５０に露出する吸着口４９ａが形成される。アタッチメント４８の本体部４７側には、凹部５２が形成される。このアタッチメント４８の凹部５２及び本体部４７によって、一括保持トレイ４６の内部空間５３が画定される。複数の分岐経路４９それぞれは内部空間５３に繋がる。 A plurality of suction portions 50 corresponding to the plurality of chips 20 are formed on the surface 48 a of the attachment 48 facing the support substrate 31. A plurality of branch paths 49 for sucking air from each of the plurality of suction portions 50 are formed in the plurality of suction portions 50. At the lower end of the branch path 49, a suction port 49a exposed to the suction portion 50 is formed. On the main body 47 side of the attachment 48, a recess 52 is formed. An inner space 53 of the collective holding tray 46 is defined by the recess 52 and the main body 47 of the attachment 48. Each of the plurality of branch paths 49 is connected to the internal space 53.

本体部４７の中央付近には、一括保持トレイ４６の内部空間５３に繋がる第一の吸引経路５５が形成される。内部空間５３を真空状態にできるようにこの第一の吸引経路５５には真空ポンプが接続される。本体部４７の周囲の、アタッチメント４８に接触する面４７ａには、当該接触面４７ａから空気を吸引するための着脱用吸引経路５６が形成される。着脱用吸引経路５６には、第一の吸引経路５５に接続される真空ポンプとは別系統の真空ポンプが接続される。着脱用吸引経路５６から空気を吸引することによって、本体部４７にアタッチメント４８を装着することができる。その一方、着脱用吸引経路５６から空気の吸引を停止することによって、本体部４７からアタッチメント４８を取り外すことができる。本体部４７へのアタッチメント４８の装着については、真空ポンプを使用した真空吸着の替わりに、機械的にクランプする手法を採用することもできる。あるいは、真空吸着と機械的なクランプを併用してもよい。 Near the center of the main body 47, a first suction path 55 connected to the internal space 53 of the collective holding tray 46 is formed. A vacuum pump is connected to the first suction path 55 so that the internal space 53 can be evacuated. An attachment / detachment suction path 56 for sucking air from the contact surface 47a is formed on the surface 47a around the main body 47 that contacts the attachment 48. A vacuum pump of a different system from the vacuum pump connected to the first suction path 55 is connected to the attachment / detachment suction path 56. The attachment 48 can be attached to the main body 47 by sucking air from the attachment / detachment suction path 56. On the other hand, the attachment 48 can be removed from the main body 47 by stopping the suction of air from the attachment / detachment suction path 56. About attachment of the attachment 48 to the main-body part 47, the method of clamping mechanically instead of the vacuum suction using a vacuum pump is also employable. Alternatively, vacuum suction and mechanical clamping may be used in combination.

本体部４７にアタッチメント４８を装着するとき、本体部４７の第一の吸引経路５５がアタッチメント４８の凹部５２によって画定される内部空間５３に繋がる。真空ポンプを用いて内部空間５３を真空状態にすることにより、複数の吸着部５０それぞれに配置されたチップ２０を吸着することが可能になる。その一方、内部空間５３内の真空状態を解除することにより、チップ２０を吸着部５０から離脱させることが可能になる。 When the attachment 48 is attached to the main body 47, the first suction path 55 of the main body 47 is connected to the internal space 53 defined by the recess 52 of the attachment 48. By making the internal space 53 into a vacuum state using a vacuum pump, the chips 20 arranged in each of the plurality of suction portions 50 can be sucked. On the other hand, the chip 20 can be detached from the suction portion 50 by releasing the vacuum state in the internal space 53.

図１１は、この一括保持トレイ４６を用いた三次元集積回路の製造方法の工程図を示す。アタッチメント４８はあらかじめチップ２０の品種に応じて複数用意されている。支持基板３１に積層されるチップ２０の品種が変化するのに伴って、本体部４７に装着されるアタッチメント４８が交換される。まず、準備段階として本体部４７をアタッチメント４８まで移動させ、本体部４７にアタッチメント４８を装着する。次に、アタッチメント４８の複数の吸着部５０を上に向けた状態で、アタッチメント４８の複数の吸着部５０にロボットにより一つ一つずつ良品のチップ２０を載せる（Ｓ１）。チップ２０は最終的に水の表面張力を利用することにより支持基板に位置決めされるので、この段階での位置決めはラフなもので足りる。 FIG. 11 is a process diagram of a method for manufacturing a three-dimensional integrated circuit using the collective holding tray 46. A plurality of attachments 48 are prepared in advance according to the type of chip 20. As the type of chip 20 stacked on the support substrate 31 changes, the attachment 48 attached to the main body 47 is replaced. First, as a preparation stage, the main body 47 is moved to the attachment 48, and the attachment 48 is attached to the main body 47. Next, the non-defective chips 20 are placed one by one on the plurality of suction portions 50 of the attachment 48 one by one with the plurality of suction portions 50 of the attachment 48 facing upward (S1). Since the chip 20 is finally positioned on the support substrate by utilizing the surface tension of water, rough positioning is sufficient at this stage.

次に、一括保持トレイ４６の内部空間５３を真空状態にし、複数のチップ２０を一括保持トレイ４６に吸着させる。その後、一括保持トレイ４６を反転させ、支持基板３１上まで移動させる（Ｓ２）。一括保持トレイ４６と支持基板３１とは、例えばこれらを透過する赤外線及びＣＣＤカメラを用いて位置決めされる。チップ２０は最終的に水の表面張力を利用することにより支持基板に位置決めされるので、この段階での位置決めもラフなもので足りる。 Next, the internal space 53 of the collective holding tray 46 is evacuated, and the plurality of chips 20 are attracted to the collective holding tray 46. Thereafter, the collective holding tray 46 is reversed and moved onto the support substrate 31 (S2). The collective holding tray 46 and the support substrate 31 are positioned using, for example, infrared rays that pass through them and a CCD camera. Since the chip 20 is finally positioned on the support substrate by utilizing the surface tension of water, rough positioning is sufficient at this stage.

次に、支持基板３１の上に水を塗布し、親水膜３１ａの表面に水滴４０を形成する（Ｓ３）。次に、一括保持トレイ４６の内部空間５３の真空状態を解除し、複数のチップ２０を複数の水滴４０上に解放する（Ｓ４）。水の表面張力を利用したチップ２０の親水膜３１ａへの位置決めが終了したら、水を蒸発させ、チップ２０を親水膜３１ａに接着させる（Ｓ５）。 Next, water is applied on the support substrate 31 to form water droplets 40 on the surface of the hydrophilic film 31a (S3). Next, the vacuum state of the internal space 53 of the collective holding tray 46 is released, and the plurality of chips 20 are released onto the plurality of water droplets 40 (S4). When the positioning of the chip 20 on the hydrophilic film 31a using the surface tension of water is completed, the water is evaporated and the chip 20 is adhered to the hydrophilic film 31a (S5).

図１２に示すように、支持基板３１上への一段目のチップ２０の積層が終わったら、本体部４７からアタッチメント４８を取り外し（Ｓ１）、今度は二段目のチップ２０の品種に該当するアタッチメント４８´を本体部４７に装着する（Ｓ２）。アタッチメント４８´に二段目のチップ２０´の搭載が終了したら、一括保持トレイ４６を反転させ（Ｓ３）、一段目のチップ２０上に塗布された水滴４０に二段目のチップ２０´を解放する。一段目のチップ２０と二段目のチップ２０´との間に介在される水を蒸発させることにより、二段目のチップ２０´が一段目のチップ２０に接着される（Ｓ４） As shown in FIG. 12, when the first-stage chip 20 is stacked on the support substrate 31, the attachment 48 is removed from the main body 47 (S 1), and this time, the attachment corresponding to the product type of the second-stage chip 20. 48 'is attached to the main body 47 (S2). When the mounting of the second-stage chip 20 ′ on the attachment 48 ′ is completed, the collective holding tray 46 is reversed (S 3), and the second-stage chip 20 ′ is released to the water droplets 40 applied on the first-stage chip 20. To do. By evaporating water interposed between the first-stage chip 20 and the second-stage chip 20 ′, the second-stage chip 20 ′ is bonded to the first-stage chip 20 (S4).

三次元集積回路の製造工程においては、支持基板３１上にチップ２０を積層する度にチップ２０の品種が変わることが頻繁にある。チップ２０の品種が変わると、チップ２０のサイズも変わる。また、一段目に積層されるチップ２０の中心と二段目に積層されるチップ２０´の中心とが常に同一直線上にあるとは限られず、これらがチップ２０を含む平面と平行な方向にずれている場合もある。アタッチメント４８を本体部４７に対して交換可能にすることで、三次元集積回路の段数毎のチップサイズの変化やチップ中心間ピッチの変化に対応することができる。 In the manufacturing process of the three-dimensional integrated circuit, the type of the chip 20 is frequently changed every time the chip 20 is stacked on the support substrate 31. When the type of the chip 20 changes, the size of the chip 20 also changes. Further, the center of the chip 20 stacked in the first stage and the center of the chip 20 ′ stacked in the second stage are not always on the same straight line, and these are in a direction parallel to the plane including the chip 20. It may be off. By making the attachment 48 replaceable with the main body 47, it is possible to cope with a change in chip size and a change in pitch between chip centers for each number of stages of the three-dimensional integrated circuit.

図１３は、本発明の第二の実施形態の一括保持トレイ６１を示す。この実施形態の一括保持トレイ６１においては、アタッチメント６２の吸着部６３には、複数段の段差６４が形成される。段差６４を形成することにより、一段目に吸着されるチップ２０のサイズよりも二段目に吸着されるチップ２０´のサイズを小さくすることができる。例えば一段目のチップ２０のサイズを１０ｍｍ×１０ｍｍ、二段目のチップ２０´のサイズを５ｍｍ×５ｍｍにすることができる。吸着部６３の段差６４の平面形状は四角形の枠に形成され、この四角形の枠の内側に四角形のチップ２０が位置決めされる。 FIG. 13 shows a batch holding tray 61 according to the second embodiment of the present invention. In the collective holding tray 61 of this embodiment, a plurality of steps 64 are formed in the suction portion 63 of the attachment 62. By forming the step 64, the size of the chip 20 ′ sucked in the second stage can be made smaller than the size of the chip 20 sucked in the first stage. For example, the size of the first chip 20 can be 10 mm × 10 mm, and the size of the second chip 20 ′ can be 5 mm × 5 mm. The planar shape of the step 64 of the suction part 63 is formed in a square frame, and the square chip 20 is positioned inside the square frame.

図１４は、図１３に示す第二の実施形態の一括保持トレイ６１の変形例を示す。この変形例では、一段目と二段目で吸着されるチップ２０のサイズだけでなく、チップ２０の中心もずらすように段差６４が設計されている。この例では、一段目のチップ２０の中心と二段目のチップ２０´の中心とが、チップ２０が含まれる平面と平行な方向に所定距離αだけずれている。三次元集積回路においては、一段目のチップ２０の中心と二段目のチップ２０´の中心がずれる場合がある。このように、一括保持トレイ４６の吸着部６３に形成される段差６４の中心を段数毎にずらしておけば、チップ２０の段数毎に一括保持トレイ６１を位置決めし直す必要がなくなる。一括保持トレイ４６を支持基板３１に対して毎回一定の位置に位置決めすればよいので、位置決め時間を短縮することができる。 FIG. 14 shows a modification of the collective holding tray 61 of the second embodiment shown in FIG. In this modification, the step 64 is designed so as to shift not only the size of the chip 20 attracted in the first stage and the second stage but also the center of the chip 20. In this example, the center of the first-stage chip 20 and the center of the second-stage chip 20 ′ are shifted by a predetermined distance α in a direction parallel to the plane including the chip 20. In a three-dimensional integrated circuit, the center of the first-stage chip 20 and the center of the second-stage chip 20 ′ may deviate. Thus, if the center of the step 64 formed on the suction portion 63 of the collective holding tray 46 is shifted by the number of steps, it is not necessary to reposition the collective holding tray 61 for each number of steps of the chip 20. Since the collective holding tray 46 only needs to be positioned at a certain position with respect to the support substrate 31 each time, the positioning time can be shortened.

複数段の段差６４が形成されるといっても、一つの段差６４の高さはチップ２０の厚みと略等しい数十μｍ程度である。このため、段差６４を付けることによって生ずるチップ２０の撓みも僅かなものであるし、奥の段に位置するチップ２０も問題なく水滴４０上に解放することができる。 Even if a plurality of steps 64 are formed, the height of one step 64 is about several tens of μm, which is substantially equal to the thickness of the chip 20. For this reason, the bending of the chip 20 caused by adding the step 64 is slight, and the chip 20 located in the back step can be released onto the water droplet 40 without any problem.

なお、吸着部６３の段差は二段以上形成されればよく、何段形成されてもよい。三次元集積回路のシルエットのように、吸着部６３に支持基板３１に積層されるチップ２０の段数に応じた段数が形成されてもよい。また、段差６４の二段目に吸着されるチップ２０´のピッチＰ２を一段目に吸着されるチップ２０のピッチＰ１と異なるようにしてもよい（図１４参照）。さらに、例えば二段目の段差６４にチップ２０の二枚分の厚さと等しい高さを持たせ、二枚のチップ２０を一遍に支持基板３１上にリリースするようにしてもよい。 In addition, the level | step difference of the adsorption | suction part 63 should just be formed two steps or more, and may be formed how many steps. Like the silhouette of the three-dimensional integrated circuit, the number of steps corresponding to the number of steps of the chip 20 stacked on the support substrate 31 may be formed in the suction portion 63. Further, the pitch P2 of the chip 20 ′ attracted to the second stage of the step 64 may be different from the pitch P1 of the chip 20 attracted to the first stage (see FIG. 14). Further, for example, the second step 64 may have a height equal to the thickness of two chips 20, and the two chips 20 may be released onto the support substrate 31 all at once.

図１５は、本発明の第三の実施形態の一括保持トレイ７１を示す。この第三の実施形態の一括保持トレイ７１において、吸着部７３は、チップ２０を含む平面と直交する断面において、吸引経路７４に繋がる吸引口７２に向かって徐々に幅が狭くなるテーパ形状に窪んでいる。図１６の斜視図に示すように、吸着部７３は四角錐形状に形成される。四角錐の頂部（窪みの底）に吸引口７２が形成される。吸着部７３の四角形の枠内に四角形のチップ２０が四辺を互いに平行にした状態で収容される。 FIG. 15 shows a collective holding tray 71 according to the third embodiment of the present invention. In the collective holding tray 71 of the third embodiment, the suction portion 73 is recessed in a tapered shape whose width gradually decreases toward the suction port 72 connected to the suction path 74 in a cross section orthogonal to the plane including the chip 20. It is. As shown in the perspective view of FIG. 16, the suction portion 73 is formed in a quadrangular pyramid shape. A suction port 72 is formed at the top of the quadrangular pyramid (the bottom of the recess). The rectangular chip 20 is accommodated in the rectangular frame of the suction portion 73 in a state where the four sides are parallel to each other.

積層されるチップ２０は例えば２０μｍ〜１００μｍ程度に薄く削られる。薄く削られても平らなままが望ましいが、図１５に示すように、一括保持トレイ７１の吸着部７３に向かって凸形状に反るチップ２０´や、吸着部７３とは反対側に向かって凸形状に反るチップ２０がある。吸着部７３の断面をテーパ形状に窪ますことにより、チップ２０，２０´がどのように反ってもチップ２０，２０´の周囲を吸着部７３の傾斜面に接触させることができる。このため、吸引口７２から空気を吸引することにより、チップ２０，２０´の裏面側を確実に真空にすることができ、チップ２０，２０´を吸着部７３に確実に吸着することができる。 The stacked chips 20 are thinned to about 20 μm to 100 μm, for example. Although it is desirable to remain flat even if it is thinly cut, as shown in FIG. 15, the tip 20 ′ that warps in a convex shape toward the suction portion 73 of the collective holding tray 71 and the opposite side to the suction portion 73. There is a chip 20 that warps in a convex shape. By recessing the cross section of the suction portion 73 in a tapered shape, the periphery of the tip 20, 20 ′ can be brought into contact with the inclined surface of the suction portion 73 regardless of how the tips 20, 20 ′ are warped. For this reason, by sucking air from the suction port 72, the back side of the chips 20, 20 ′ can be surely evacuated, and the chips 20, 20 ′ can be reliably adsorbed to the adsorption part 73.

ここで、吸着部７３の断面をテーパ形状に形成すると、チップ２０の中心が吸着部７３の中心からずれるおそれがある。しかし、たとえチップ２０の中心と吸着部７３の中心がずれていても、チップ２０を支持基板３１の水滴４０上に載せることができれば、チップ２０を支持基板３１上の最適な位置に位置決めすることができる。このため、チップ２０の中心と吸着部７３の中心とのずれは問題になることがない。 Here, if the cross section of the suction portion 73 is formed in a tapered shape, the center of the chip 20 may be shifted from the center of the suction portion 73. However, even if the center of the chip 20 and the center of the suction portion 73 are deviated, the chip 20 is positioned at an optimal position on the support substrate 31 as long as the chip 20 can be placed on the water droplet 40 of the support substrate 31. Can do. For this reason, the shift | offset | difference of the center of the chip | tip 20 and the center of the adsorption | suction part 73 does not become a problem.

図１７は、図１５に示す第三の実施形態の一括保持トレイ７１の変形例を示す。この例では、吸着部７３の断面のテーパ形状が、直線ではなく、一括保持トレイ７１の内部に向かって凸の曲線（例えば円弧）に形成される。吸着部７３の全体形状は半球面状に形成されてもよいし、四角錐を基礎とした上で四角錐の側面が球面状に形成されるようにしてもよい。 FIG. 17 shows a modification of the collective holding tray 71 of the third embodiment shown in FIG. In this example, the taper shape of the cross section of the suction portion 73 is not a straight line but a curved curve (for example, an arc) that protrudes toward the inside of the collective holding tray 71. The entire shape of the suction portion 73 may be formed in a hemispherical shape, or the side surface of the quadrangular pyramid may be formed in a spherical shape on the basis of the quadrangular pyramid.

図１８は、吸着部のさらに他の例の平面図を示す。この例では、吸着部７６に真空引きで変形する材料が使用されている。一括保持トレイの内部空間を真空にすると、吸着部７６が変形し、チップ２０を吸着する吸着孔７６の寸法が図１８（ａ）に示す大きさから図１８（ｂ）に示す大きさに小さくなる。吸着孔７６を縮小させることによって薄くて軽いチップ２０を確実に掴みことができる。 FIG. 18 shows a plan view of still another example of the suction portion. In this example, a material that is deformed by evacuation is used for the suction portion 76. When the internal space of the collective holding tray is evacuated, the suction portion 76 is deformed, and the size of the suction hole 76 for sucking the chip 20 is reduced from the size shown in FIG. 18A to the size shown in FIG. Become. By reducing the suction hole 76, the thin and light tip 20 can be reliably grasped.

本発明の一括保持トレイ４６，６１，７１は、複数のチップ２０を一旦転写用基板に仮接着させる転写方式の三次元集積回路の製造方法にも適用することができる。転写方式の三次元集積回路の製造方法は、複数のチップ２０を転写用基板に正確に位置決めし、転写用基板をWafer on wafer法におけるウェハと同様に取り扱い、ウェハのサイズでプロセスを進行させるものである。転写方式の三次元集積回路の製造方法は以下のとおりである。 The collective holding trays 46, 61, 71 of the present invention can also be applied to a transfer type three-dimensional integrated circuit manufacturing method in which a plurality of chips 20 are temporarily bonded to a transfer substrate. In the method of manufacturing a transfer type three-dimensional integrated circuit, a plurality of chips 20 are accurately positioned on a transfer substrate, the transfer substrate is handled in the same manner as a wafer in the wafer on wafer method, and the process proceeds with the size of the wafer. It is. The manufacturing method of the transfer type three-dimensional integrated circuit is as follows.

図１９に示すように、転写用基板としてのキャリア基板８１の表面には、複数の四角形の親水膜８１ａ及び親水膜８１ａを枠状に囲む疎水膜８１ｂが形成される（Ｓ１）。キャリア基板８１上に水を塗布すると、複数の親水膜８１ａ上には分離された水滴９０が形成される（Ｓ２）。 As shown in FIG. 19, a plurality of rectangular hydrophilic films 81a and a hydrophobic film 81b surrounding the hydrophilic films 81a in a frame shape are formed on the surface of a carrier substrate 81 as a transfer substrate (S1). When water is applied on the carrier substrate 81, separated water droplets 90 are formed on the plurality of hydrophilic films 81a (S2).

次に、一括保持トレイ４６，６１，７１を用いて複数のチップ２０を同時に複数の水滴９０上に解放する（Ｓ２）と、親水膜８１ａに対して水平方向にずれていたチップ２０が水の表面張力によって自動的に親水膜８１ａ上の正確な位置に位置決めされる（Ｓ３）。 Next, when the plurality of chips 20 are simultaneously released onto the plurality of water droplets 90 using the collective holding trays 46, 61, 71 (S2), the chips 20 that have been shifted in the horizontal direction with respect to the hydrophilic film 81a are The surface is automatically positioned at an accurate position on the hydrophilic film 81a by the surface tension (S3).

次に、チップ２０の裏面とキャリア基板８１の親水膜８１ａとの間の水を蒸発させる（Ｓ４）と、チップ２０とキャリア基板８１が固体同士で接着する。水には、チップ２０のＳｉＯ₂膜２０ａ及びキャリア基板８１の親水膜８１ａを活性化させる添加剤が添加されている。 Next, when water between the back surface of the chip 20 and the hydrophilic film 81a of the carrier substrate 81 is evaporated (S4), the chip 20 and the carrier substrate 81 are bonded to each other in a solid state. An additive for activating the SiO ₂ film 20a of the chip 20 and the hydrophilic film 81a of the carrier substrate 81 is added to the water.

キャリア基板８１上に複数のチップ２０を位置決めできたら、複数のチップ２０をキャリア基板８１から支持基板９１に移し変える転写工程を行う。まず、複数のチップ２０が仮接着されたキャリア基板８１を反転させ、支持基板９１に向かって降下させる（Ｓ５）。キャリア基板８１を反転させることなく、反転させた支持基板９１をキャリア基板８１に向かって降下させてもよい。 When the plurality of chips 20 can be positioned on the carrier substrate 81, a transfer step of transferring the plurality of chips 20 from the carrier substrate 81 to the support substrate 91 is performed. First, the carrier substrate 81 to which the plurality of chips 20 are temporarily bonded is reversed and lowered toward the support substrate 91 (S5). The inverted support substrate 91 may be lowered toward the carrier substrate 81 without inverting the carrier substrate 81.

次に、キャリア基板８１に仮接着された複数のチップ２０の、キャリア基板８１に仮接着された面とは反対側を支持基板９１の本接着領域９１ａに一括して本接着する（Ｓ６）。支持基板９１上に既にチップ２０が積層されている場合、チップ２０は支持基板９１上に積層された積層チップに接着される。ここで、チップ２０と支持基板９１（又は積層チップ）との接着力は、チップ２０とキャリア基板８１との接着力よりも強くなるように調整される。 Next, main bonding of the plurality of chips 20 temporarily bonded to the carrier substrate 81 to the main bonding region 91a of the support substrate 91 is collectively performed on the opposite side of the surface temporarily bonded to the carrier substrate 81 (S6). When the chip 20 is already stacked on the support substrate 91, the chip 20 is bonded to the stacked chip stacked on the support substrate 91. Here, the adhesive force between the chip 20 and the support substrate 91 (or the laminated chip) is adjusted to be stronger than the adhesive force between the chip 20 and the carrier substrate 81.

次に、支持基板９１からキャリア基板８１を離間させることによって、複数のチップ２０を支持基板９１に接着させたまま、複数のチップ２０をキャリア基板８１から剥離することが可能になる（Ｓ７）。以上の転写工程を繰り返すことにより、支持基板９１上に縦方向に複数のチップ２０を積層することが可能になる。 Next, by separating the carrier substrate 81 from the support substrate 91, the plurality of chips 20 can be separated from the carrier substrate 81 while the plurality of chips 20 are adhered to the support substrate 91 (S7). By repeating the above transfer process, a plurality of chips 20 can be stacked on the support substrate 91 in the vertical direction.

図２０は、支持基板３１の上に一層のチップ２０を配列した例を示す。各チップ２０は、プロセッサ、ロジック、メモリ等の機能を有する。この例では、複数のチップ２０が支持基板３１上に平面的に配列されるが、縦方向には積層されていない。この例のように支持基板３１上に一層のチップ２０を配列してもよい。 FIG. 20 shows an example in which a single layer of chips 20 is arranged on a support substrate 31. Each chip 20 has functions such as a processor, logic, and memory. In this example, the plurality of chips 20 are planarly arranged on the support substrate 31 but are not stacked in the vertical direction. As in this example, one layer of chips 20 may be arranged on the support substrate 31.

なお、本発明は上記実施形態に限られることはなく、本発明の要旨を変更しない範囲で様々に変更可能である。例えば、図１３及び図１５に示す本発明の第二及び第三の実施形態の一括保持トレイ６１，７１は、本体部とアタッチメントとに分割されていなくても一体であってもよい。 In addition, this invention is not limited to the said embodiment, In the range which does not change the summary of this invention, it can change variously. For example, the collective holding trays 61 and 71 of the second and third embodiments of the present invention shown in FIGS. 13 and 15 may not be divided into a main body portion and an attachment, but may be integrated.

２０，２０´…チップ
３１…支持基板（基板）
４６，６１，７１…一括保持トレイ
４７…本体部
４７ａ…接触面
４８，６２…アタッチメント
４９…分岐経路（第二の吸引経路）
５０，６３，７３…吸着部
５２…凹部（第二の吸引経路）
５３…内部空間
５５…第一の吸引経路
５６…着脱用吸引経路
６４…段差
７２…吸引口
７４…吸引経路
８１…キャリア基板（基板）
９１…支持基板（基板） 20, 20 '... chip 31 ... support substrate (substrate)
46, 61, 71 ... Collective holding tray 47 ... Main body 47a ... Contact surface 48, 62 ... Attachment 49 ... Branch path (second suction path)
50, 63, 73 ... adsorption part 52 ... concave part (second suction path)
53 ... Internal space 55 ... First suction path 56 ... Removable suction path 64 ... Step 72 ... Suction port 74 ... Suction path 81 ... Carrier substrate (substrate)
91 ... Supporting substrate (substrate)

Claims

A collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of laminated chips laminated on a substrate,
A main body having a first suction path;
An attachment that is detachably attached to the main body,
The attachment has a plurality of suction portions for sucking the plurality of chips, and a second suction path for sucking gas from the plurality of suction portions,
Collective holding in which the first suction path of the main body is connected to the second suction path of the attachment so that the plurality of chips can be sucked by the plurality of suction portions when the attachment is attached to the main body. tray.

The second suction path of the attachment is
A plurality of branch paths connected to each of the plurality of adsorption portions;
A recess formed on the main body side of the attachment and connected to the plurality of branch paths;
2. The collective holding tray according to claim 1, wherein when the attachment is attached to the main body, the first suction path of the main body is connected to a space defined by the concave portion of the attachment.

The main body is formed with a detachable suction path for sucking gas from the surface of the main body that contacts the attachment,
The collective holding tray according to claim 1 or 2, wherein the attachment is attached to the main body by sucking gas from the attachment / detachment suction path.

A collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of laminated chips laminated on a substrate,
A plurality of suction portions for sucking the plurality of chips, and a suction path for sucking gas from the plurality of suction portions,
Each suction part is formed with at least two steps,
A batch holding tray capable of sucking a relatively large chip at the nth stage and sucking a relatively small chip at the (n + 1) th stage among the at least two stages.
Where n is any natural number

The step is formed such that the center of the chip adsorbed at the nth stage of the plurality of adsorbing portions and the center of the chip adsorbed at the (n + 1) th stage are shifted in a direction parallel to the plane including the chip. The collective holding tray according to claim 4.

A collective holding tray for collectively placing a plurality of chips on a substrate or a plurality of laminated chips laminated on a substrate,
A plurality of suction portions for sucking the plurality of chips, and a suction path for sucking gas from the plurality of suction portions,
Each suction part is a collective holding tray that is recessed in a tapered shape whose width gradually decreases toward a suction port connected to the suction path in a cross section orthogonal to a plane including a chip.

The collective holding tray according to claim 6, wherein each of the suction portions is formed in a quadrangular pyramid shape and has the suction port at a top portion of the quadrangular pyramid.

The collective holding tray according to any one of claims 1 to 7,
Transport means for transporting the batch holding tray onto a substrate,
A three-dimensional integrated circuit manufacturing apparatus for mounting a plurality of chips on a substrate or a plurality of stacked chips stacked on the substrate.