JP2010239471A - 時分割多重化回路、信号伝送装置 - Google Patents

Abstract

【課題】多重化される入力信号間における信号変化のタイミング制約を緩和する。
【解決手段】ｎ個の信号変化検出部(111,112,…,11n)は、それぞれ、ｎ本の第１の入力信号(A1in,A2in,…,Anin)およびｎ本の第２の入力信号(B1in,B2in,…,Bnin)に対応し、自己に対応する第１および第２の入力信号のうち少なくとも一方の信号レベルが変化したことを検出する。時分割制御部12は、ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、システムクロックに基づいて制御パルス(Sa,Sb)を出力する。ｎ個の出力切替部(131,132,…,13n)は、それぞれ、ｎ本の第１の入力信号およびｎ本の第２の入力信号に対応し、制御パルス(Sa,Sb)に応じて自己に対応する第１および第２の入力信号のうちいずれか一方を多重化信号(C1,C2,…,Cn)として出力する。
【選択図】図１

Description

この発明は、複数の信号を時分割多重化する時分割多重化回路およびそれを備える信号伝送装置に関する。

２つの回路間の信号線数（各回路の端子数）を削減するために、複数の信号を時分割多重化して伝送する多重化伝送方式が知られている。例えば、特許文献１には、時分割多重化回路および多重分離回路を備えるＣＣＤ電荷転送用駆動装置が開示されている。このＣＣＤ電荷転送用駆動装置は、複数のタイミング信号（複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号）を供給するタイミング信号発生回路と、タイミング信号発生回路からの複数のタイミング信号に基づいて固体撮像素子（例えば、ＣＣＤイメージセンサなど）の垂直転送部を駆動させるための複数の垂直駆動パルスを出力する垂直駆動回路とを備えており、時分割多重化回路および多重分離回路は、それぞれ、タイミング発生回路および垂直駆動回路に設けられている。時分割多重化回路は、複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号とを時分割多重化して複数の多重化信号を生成し、多重分離回路は、複数の多重化信号を複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号とに分離する。
特開２００３−８９９５号公報

しかしながら、特許文献１の時分割多重化回路では、多重化される入力信号間において信号変化のタイミングが制約されている。すなわち、２本の入力信号を時分割多重化する場合、一方の入力信号を多重化信号として選択している間に他方の入力信号の信号レベルが変化してしまうと、２本の入力信号を正確に多重化することができない。そのため、特定の関係にある入力信号（例えば、読出パルス用タイミング信号と垂直転送用タイミング信号）しか多重化することができないので、時分割多重化による信号線数（回路の端子数）の削減効果を向上させることが困難である。例えば、ＣＣＤ電荷転送用駆動装置の場合、一般的に、読出パルス用タイミング信号の本数は、垂直転送用タイミング信号の本数よりも少ない。特許文献１の時分割多重化回路では、多重化できるタイミング信号の本数は、読出パルス用タイミング信号の本数で制限されてしまうので、信号線数の削減効果を向上させることが困難である。

そこで、この発明は、多重化される入力信号間における信号変化のタイミング制約を緩和できる時分割多重化回路および信号伝送装置を提供することを目的とする。

この発明の１つの局面に従うと、時分割多重化回路は、ｎ本（ｎは、２以上の整数）の第１の入力信号とｎ本の第２の入力信号とをそれぞれ多重化してｎ本の多重化信号を生成する回路であって、上記ｎ本の第１の入力信号および上記ｎ本の第２の入力信号にそれぞれ対応し、それぞれが自己に対応する第１および第２の入力信号のうち少なくとも一方の信号レベルが変化したことを検出するｎ個の信号変化検出部と、上記ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、システムクロックに基づいて制御パルスを出力する時分割制御部と、上記ｎ本の第１の入力信号および上記ｎ本の第２の入力信号にそれぞれ対応し、それぞれが上記制御パルスに応じて自己に対応する第１および第２の入力信号のうちいずれか一方を上記多重化信号として出力するｎ個の出力切替部とを備える。上記時分割多重化回路では、多重化される入力信号間における信号変化のタイミング制約を緩和できるので、時分割多重化の自由度を向上させることができる。

なお、上記制御パルスは、上記システムクロックに同期して出力される第１の制御パルスと上記第１の制御パルスの後に出力される第２の制御パルスとを含み、上記ｎ個の出力切替部は、それぞれ、上記第１の制御パルスが出力されている期間において自己に対応する第１の入力信号を上記多重化信号として出力し、上記第２の制御パルスが出力されている期間において自己に対応する第２の入力信号を上記多重化信号として出力しても良い。

または、上記時分割多重化回路は、タイミング生成部をさらに備え、上記時分割制御部は、上記ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、上記システムクロックに基づいて許可パルスと上記制御パルスとを出力し、上記タイミング生成部は、上記許可パルスが出力されている期間において、上記システムクロックよりも周波数が高い逓倍クロックをタイミングクロックとして出力し、上記ｎ個の出力切替部は、それぞれ、上記制御パルスが出力されていない期間においてその出力切替部に対応する第１の入力信号を選択し、上記制御パルスが出力されている期間においてその出力切替部に対応する第２の入力信号を選択するセレクタと、上記タイミングクロックに同期して上記セレクタによって選択された入力信号を取り込んで上記多重化信号として出力するフリップフロップと含んでいても良い。このように構成することにより、時分割多重化回路おいて発生するグリッジやハザードの影響が多重分離回路に伝搬することを抑制できる。

また、上記時分割多重化回路は、デコードクロック生成部をさらに備え、上記時分割制御部は、上記ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、上記システムクロックに基づいて許可パルスと上記制御パルスとを出力し、上記デコードクロック生成部は、上記許可パルスが出力されている期間において、上記システムクロックに対応する規定クロックに基づいて上記ｎ本の多重化信号の多重分離のために使用されるデコードクロックを生成しても良い。

また、上記時分割多重化回路は、上記システムクロックの位相を調整して上記規定クロックとして出力するクロック生成部をさらに備えていても良い。このように構成することにより、デコードクロック生成部によって生成されるデコードクロックの位相を調整できる。なお、パッケージ基盤配線や、チップ間ワイヤリングによる遅延時間を考慮して、デコードクロックの位相調整量を決定しても良い。

以上のように、多重化される入力信号間における信号変化のタイミング制約を緩和できるので、時分割多重化の自由度を向上させることができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（実施形態１）
図１は、この発明の実施形態１による信号伝送装置の構成例を示す。この装置は、ｎ本（ｎは、２以上の整数）の第１の入力信号Ａ１ｉｎ，Ａ２ｉｎ，…，Ａｎｉｎとｎ本の第２の入力信号Ｂ１ｉｎ，Ｂ２ｉｎ，…，Ｂｎｉｎとをそれぞれ多重化してｎ本の多重化信号Ｃ１，Ｃ２，…，Ｃｎを生成する時分割多重化回路１と、ｎ本の多重化信号Ｃ１，Ｃ２，…，Ｃｎをｎ本の第１の出力信号Ａ１ｏｕｔ，Ａ２ｏｕｔ，…，Ａｎｏｕｔとｎ本の第２の出力信号Ｂ１ｏｕｔ，Ｂ２ｏｕｔ，…，Ｂｎｏｕｔとに分離する多重分離回路２とを備える。

〔時分割多重化回路〕
時分割多重化回路１は、クロック生成部１０と、ｎ個の信号変化検出部１１１，１１２，…，１１ｎと、時分割制御部１２と、ｎ個の出力切替部１３１，１３２，…，１３ｎと、デコードクロック生成部１４とを備える。多重分離回路２は、ｎ個のデコード回路１５１，１５２，…，１５ｎを備える。

クロック生成部１０は、システムクロックＣＬＫＰの位相を調整して、位相調整したシステムクロックを規定クロック（ここでは、デコードクロックＤＣＬＫの立ち上がりエッジを規定する立ち上がり規定クロックＣＬＫＲと、デコードクロックＤＣＬＫの立ち下がりエッジを規定する立ち下がり規定クロックＣＬＫＦ）として出力する。例えば、クロック生成部１０は、システムクロックＣＬＫＰを予め定められた遅延時間（例えば、システムクロックＣＬＫＰの半周期）で遅延させて、立ち上がり規定クロックＣＬＫＲを生成するとともに、立ち上がり規定クロックＣＬＫＲを反転させて、立ち下がり規定クロックＣＬＫＦを生成する。

ｎ個の信号変化検出部１１１，１１２，…，１１ｎは、それぞれ、ｎ本の第１の入力信号Ａ１ｉｎ，Ａ２ｉｎ，…，Ａｎｉｎおよびｎ本の第２の入力信号Ｂ１ｉｎ，Ｂ２ｉｎ，…，Ｂｎｉｎに対応し、自己に対応する第１および第２の入力信号のうち少なくとも一方の信号レベルが変化したことを検出すると、検出パルスＳｄ１，Ｓｄ２，…，Ｓｄｎを出力する。

時分割制御部１２は、信号変化検出部１１１，１１２，…，１１ｎのうち少なくとも１つによって信号変化が検出されると（すなわち、検出パルスＳｄ１，Ｓｄ２，…，Ｓｄｎのうち少なくとも１つが出力されると）、システムクロックＣＬＫＰに基づいて制御パルス（ここでは、制御パルスＳａ，Ｓｂ）および許可パルスＳｅを出力する。

ｎ個の出力切替部１３１，１３２，…，１３ｎは、それぞれ、ｎ本の第１の入力信号Ａ１ｉｎ，Ａ２ｉｎ，…，Ａｎｉｎおよびｎ本の第２の入力信号Ｂ１ｉｎ，Ｂ２ｉｎ，…，Ｂｎｉｎに対応し、制御パルス（ここでは、制御パルスＳａ，Ｓｂ）に応じて自己に対応する第１および第２の入力信号のうちいずれか一方を多重化信号Ｃ１，Ｃ２，…，Ｃｎとして出力する。

デコードクロック生成部１４は、許可パルスＳｅが出力されている期間（許可パルスＳｅがハイレベルである期間）において、規定クロック（ここでは、立ち上がり規定クロックＣＬＫＲと、立ち下がり規定クロックＣＬＫＦ）に基づいてデコードクロックＤＣＬＫを生成する。

〔信号変化検出部の構成例〕
図２は、図１に示した信号変化検出部１１１の構成例を示す。なお、信号変化検出部１１２，…，１１ｎの構成は、信号変化検出部１１１の構成と同様であるので、その説明を省略する。信号変化検出部１１１は、フリップフロップ１０１，１０２と、ＥＸＯＲ回路１０３，１０４と、ＯＲ回路１０５とを含む。フリップフロップ１０１，１０２は、それぞれ、システムクロックＣＬＫＰの立ち上がりエッジに同期して、第１の入力信号Ａ１ｉｎ，第２の入力信号Ｂ１ｉｎを取り込む。ＥＸＯＲ回路１０３は、入力信号Ａ１ｉｎとフリップフロップ１０１の正転出力信号との排他的論理和を出力し、ＥＸＯＲ回路１０４は、第２の入力信号Ｂ１ｉｎとフリップフロップ１０２の正転出力信号との排他的論理和を出力する。ＯＲ回路１０５は、ＥＸＯＲ回路１０３，１０４の出力の論理和を検出パルスＳｄ１として出力する。

例えば、フリップフロップ１０１の正転出力信号がローレベルである場合、第１の入力信号Ａ１ｉｎがローレベルからハイレベルに変化すると、ＥＸＯＲ回路１０３の出力がハイレベルに変化し、ＯＲ回路１０５の出力（検出パルスＳｄ１）もハイレベルに変化する。次に、システムクロックＣＬＫＰの立ち上がりエッジに同期してフリップフロップ１０１の正転出力信号がローレベルからハイレベルに変化し、ＥＸＯＲ回路１０３の出力およびＯＲ回路１０５の出力（検出パルスＳｄ１）がハイレベルからローレベルに変化する。

〔時分割制御部の構成例〕
図３は、図１に示した時分割制御部１２の構成例を示す。時分割制御部１２は、ＯＲ回路２０１と、インバータ２０２と、フリップフロップ２０３，２０４，２０５，２０６，２０７とを含む。ＯＲ回路２０１は、検出パルスＳｄ１，Ｓｄ２，…，Ｓｄｎの論理和を出力する。インバータ２０２は、システムクロックＣＬＫＰを反転し、反転クロックＣＬＫＮとして出力する。フリップフロップ２０３は、システムクロックＣＬＫＰの立ち上がりエッジに同期して、ＯＲ回路２０１の出力を取り込む。フリップフロップ２０３の正転出力信号は、制御パルスＳａとして出力される。フリップフロップ２０４は、反転クロックＣＬＫＮの立ち上がりエッジに同期して、フリップフロップ２０３の正転出力信号（制御パルスＳａ）を取り込む。フリップフロップ２０４の反転出力信号は、フリップフロップ２０３のリセット端子に供給される。フリップフロップ２０５は、システムクロックＣＬＫＰの立ち上がりエッジに同期して、ＯＲ回路２０１の出力を取り込む。フリップフロップ２０５の正転出力信号は、許可パルスＳｅとして出力される。フリップフロップ２０６は、反転クロックＣＬＫＮの立ち上がりエッジに同期して、フリップフロップ２０５の正転出力信号（許可パルスＳｅ）を取り込む。フリップフロップ２０６の正転出力信号は、制御パルスＳｂとして出力される。フリップフロップ２０７は、システムクロックＣＬＫＰの立ち上がりエッジに同期して、フリップフロップ２０６の正転出力信号（制御パルスＳｂ）を取り込む。フリップフロップ２０７の反転出力信号は、フリップフロップ２０６のリセット端子に供給される。

ＯＲ回路２０１の出力がローレベルからハイレベルに変化すると、システムクロックＣＬＫＰの立ち上がりエッジに同期してフリップフロップ２０３の正転出力信号（制御パルスＳａ）がローレベルからハイレベルに変化する。次に、反転クロックＣＬＫＮの立ち上がりエッジに同期してフリップフロップ２０４の反転出力信号がハイレベルからローレベルに変化し、フリップフロップ２０３がリセットされる。これにより、フリップフロップ２０３の正転出力信号（制御パルスＳａ）は、ハイレベルからローレベルに変化する。

また、ＯＲ回路２０１の出力がローレベルからハイレベルに変化すると、システムクロックＣＬＫＰの立ち上がりエッジに同期してフリップフロップ２０５の正転出力信号（許可パルスＳｅ）がローレベルからハイレベルに変化する。次に、反転クロックＣＬＫＮの立ち上がりエッジに同期してフリップフロップ２０６の正転出力信号（制御パルスＳｂ）がローレベルからハイレベルに変化する。次に、システムクロックＣＬＫＰの立ち上がりエッジに同期してフリップフロップ２０７の反転出力信号がハイレベルからローレベルに変化し、フリップフロップ２０６がリセットされる。これにより、フリップフロップ２０６の正転出力信号（制御パルスＳｂ）は、ハイレベルからローレベルに変化する。

〔出力切替部の構成例〕
図４は、図１に示した出力切替部１３１の構成例を示す。なお、出力切替部１３２，…，１３ｎの構成は、出力切替部１３１の構成と同様であるので、その説明を省略する。出力切替部１３１は、ＮＡＮＤ回路３０１，３０２，３０３を含む。ＮＡＮＤ回路３０１は、第１の入力信号Ａ１ｉｎと制御パルスＳａとの否論理積を出力し、ＮＡＮＤ回路３０２は、第２の入力信号Ｂ１ｉｎと制御パルスＳｂとの否論理積を出力する。ＮＡＮＤ回路３０３は、ＮＡＮＤ回路３０１，３０２の出力の否論理積を出力する。制御パルスＳａがハイレベルである期間では、第１の入力信号Ａ１ｉｎが多重化信号Ｃ１として出力され、制御パルスＳｂがハイレベルである期間では、第２の入力信号Ｂ１ｉｎが多重化信号Ｃ１として出力される。

〔デコードクロック生成部の構成例〕
図５は、図１に示したデコードクロック生成部１４の構成例を示す。デコードクロック生成部１４は、フリップフロップ４０１，４０２を含む。フリップフロップ４０１は、立ち上がり基準クロックＣＬＫＲの立ち上がりエッジに同期して、制御パルスＳｅを取り込む。フリップフロップ４０１の正転出力信号は、デコードクロックＤＣＬＫとして出力される。フリップフロップ４０２は、立ち下がり基準クロックＣＬＫＦの立ち上がりエッジに同期して、フリップフロップ４０１の正転出力信号（デコードクロックＤＣＬＫ）を取り込む。フリップフロップ４０２の反転出力信号は、フリップフロップ４０１のリセット端子に供給される。

許可パルスＳｅがハイレベルである場合、立ち上がり基準クロックＣＬＫＲの立ち上がりエッジに同期してフリップフロップ４０１の正転出力信号（デコードクロックＤＣＬＫ）がローレベルからハイレベルに変化する。次に、立ち下がり基準クロックＣＬＫＦの立ち上がりエッジに同期してフリップフロップ４０２の反転出力信号がハイレベルからローレベルに変化し、フリップフロップ４０１がリセットされる。これにより、フリップフロップ４０１の正転出力信号（デコードクロックＤＣＬＫ）は、ハイレベルからローレベルへ変化する。

〔時分割多重化処理〕
次に、図６，図７を参照しつつ、図１に示した時分割多重化回路１による動作について説明する。ここでは、第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎの信号変化を例に挙げて説明する。

図６のように、第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎの信号変化のタイミングが異なる場合、時刻ｔ１において、信号変化検出部１１１は、第１の入力信号Ａ１ｉｎの信号変化に応じて検出パルスＳｄ１をハイレベルに設定する。

時刻ｔ２において、時分割制御部１２は、検出パルスＳｄ１がハイレベルであるので、システムクロックＣＬＫＰの立ち上がりエッジに同期して制御パルスＳａおよび許可パルスＳｅをハイレベルに設定する。これにより、出力切替部１３１は、第１の入力信号Ａ１ｉｎを多重化信号Ｃ１として出力する（すなわち、多重化信号Ｃ１がハイレベルに設定される）。次に、制御パルスＳａおよび許可パルスＳｅがハイレベルに設定されてからシステムクロックＣＬＫＰの半周期が経過した後に、時分割制御部１２は、制御パルスＳａをローレベルに設定するとともに制御パルスＳｂをハイレベルに設定する。これにより、出力切替部１３１は、第２の入力信号Ｂ１ｉｎを多重化信号Ｃ１として出力する（すなわち、多重化信号Ｃ１がローレベルに設定される）。次に、制御パルスＳａおよび許可パルスＳｅがハイレベルに設定されてからシステムクロックＣＬＫＰの１周期が経過した後に（時刻ｔ３になると）、時分割制御部１２は、許可パルスＳｅおよび制御パルスＳｂをローレベルに設定する。これにより、出力切替部１３１は、多重化信号Ｃ１の出力を中断する（すなわち、多重化信号Ｃ１がローレベルに設定される）。

次に、時刻ｔ５において、信号変化検出部１１１は、第２の入力信号Ｂ１ｉｎの信号変化に応じて検出パルスＳｄ１を出力する。次に、時刻ｔ５〜ｔ８の期間において、時刻ｔ１〜ｔ４の期間と同様の処理が実行される。これにより、制御パルスＳａがハイレベルである期間では、第１の入力信号Ａ１ｉｎが多重化信号Ｃ１として出力され（すなわち、多重化信号Ｃ１がハイレベルに設定され）、制御パルスＳｂがハイレベルである期間では、第２の入力信号Ｂ１ｉｎが多重化信号Ｃ１として出力される（すなわち、多重化信号Ｃ１がハイレベルに設定される）。

また、デコードクロック生成部１４は、許可パルスＳｅがハイレベルである期間（時刻ｔ２〜ｔ３の期間、時刻ｔ６〜ｔ７の期間）では、立ち上がり規定クロックＣＬＫＲおよび立ち下がり規定クロックＣＬＫＦに基づいてデコードクロックＤＣＬＫを生成し、許可パルスＳｅがローレベルである期間では、デコードクロックＤＣＬＫの生成を中断する。

図７のように、第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎの信号変化のタイミングが同一である場合、時刻ｔ９において、信号変化検出部１１１は、第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎの信号変化に応じて検出パルスＳｄ１を出力する。次に、時刻ｔ９〜ｔ１２の期間において、図６の時刻ｔ１〜ｔ４の期間と同様の処理が実行される。

このように、第１および第２の入力信号の信号変化のタイミングに拘わらず、システムクロックＣＬＫＰの１周期において第１および第２の入力信号を時分割多重化できる。

〔多重分離回路〕
図１に戻って、多重分離回路２は、ｎ個のデコード回路１５１，１５２，…，１５ｎを備える。ｎ個のデコード回路１５１，１５２，…，１５ｎは、それぞれ、ｎ本の多重化信号Ｃ１，Ｃ２，…，Ｃｎに対応し、デコードクロックＤＣＬＫに基づいて多重化信号Ｃ１，Ｃ２，…，Ｃｎを第１の出力信号Ａ１ｏｕｔ，Ａ２ｏｕｔ，…，Ａｎｏｕｔと第２の出力信号Ｂ１ｏｕｔ，Ｂ２ｏｕｔ，…，Ｂｎｏｕｔとに分離する。例えば、デコード回路１５１は、デコードクロックＤＣＬＫの立ち上がりエッジおよび立ち下がりエッジのそれぞれに同期して多重化信号Ｃ１を取り込み、デコードクロックＤＣＬＫの立ち上がりエッジに同期して取り込んだ多重化信号Ｃ１を第１の出力信号Ａ１ｏｕｔとして出力すると同時に、デコードクロックＤＣＬＫの立ち下がりエッジに同期して取り込んだ多重化信号Ｃ１を第２の出力信号Ｂ１ｏｕｔとして出力する。

〔デコード回路の構成例〕
図８は、図１に示したデコード回路１５１の構成例を示す。なお、デコード回路１５２，…，１５ｎの構成は、デコード回路１５１と同様であるので、その説明を省略する。デコード回路１５１は、フリップフロップ５０１，５０３，５０４と、インバータ５０２とを含む。フリップフロップ５０１は、デコードクロックＤＣＬＫの立ち上がりエッジに同期して、多重化信号Ｃ１を取り込む。インバータ５０２は、デコードクロックＤＣＬＫを反転する。フリップフロップ５０３は、インバータ５０２の出力の立ち上がりエッジ（すなわち、デコードクロックＤＣＬＫの立ち下がりエッジ）に同期して、フリップフロップ５０１の正転出力信号を取り込む。フリップフロップ５０３の正転出力信号は、第１の出力信号Ａ１ｏｕｔとして出力される。フリップフロップ５０４は、インバータ５０２の出力の立ち上がりエッジに同期して、多重化信号Ｃ１を取り込む。フリップフロップ５０４の正転出力信号は、第２の出力信号Ｂ１ｏｕｔとして出力される。

〔多重分離処理〕
次に、図９，図１０を参照して、図１に示した多重分離回路２による動作について説明する。なお、ここでは、多重化信号Ｃ１を例に挙げて説明する。

図９のように、第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎの信号変化のタイミングが異なる場合、時刻ｔ２〜ｔ３の期間において、デコードクロックＤＣＬＫの立ち上がりエッジおよび立ち下がりエッジは、それぞれ、多重化信号Ｃ１のハイレベルおよびローレベルに対応するので、デコード回路１５１は、デコードクロックＤＣＬＫの立ち下がりエッジに同期して、第１の出力信号Ａ１ｏｕｔをハイレベルに設定するとともに第２の出力信号Ｂ１ｏｕｔをローレベルに設定する。また、時刻ｔ６〜ｔ７の期間では、デコードクロックＤＣＬＫの立ち上がりエッジおよび立ち下がりエッジは、多重化信号Ｃ１のハイレベルに対応するので、デコード回路１５１は、デコードクロックＤＣＬＫの立ち下がりエッジに同期して、第１の出力信号Ａ１ｏｕｔおよび第２の出力信号Ｂ１ｏｕｔをハイレベルに設定する。

図１０のように、第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎの信号変化のタイミングが同一である場合、時刻ｔ９〜ｔ１０の期間において、デコードクロックＤＣＬＫの立ち上がりエッジおよび立ち下がりエッジは、多重化信号Ｃ１のハイレベルに対応するので、デコード回路１５１は、デコードクロックＤＣＬＫの立ち下がりエッジに同期して、第１の出力信号Ａ１ｏｕｔおよび第２の出力信号Ｂ１ｏｕｔをハイレベルに設定する。

このように、第１および第２の入力信号の信号変化のタイミングに拘わらず、多重化信号を、第１の入力信号に対応する第１の出力信号と、第２の入力信号に対応する第２の出力信号とに分離できる。

以上のように、多重化される入力信号間における信号変化のタイミング制約を緩和できるので、時分割多重化の自由度を向上させることができる。これにより、時分割多重化による信号線数（時分割多重化回路１の端子数、多重分離回路２の端子数）の削減効果を向上させることができる。また、入力信号の信号レベルが変化した場合にのみ多重化処理を実行するので、時分割多重化回路１における消費電流の増加を抑制できる。

また、クロック生成部１０がシステムクロックＣＬＫＰの位相を調整して規定クロックとして出力することにより、デコードクロック生成部１４によって生成されるデコードクロックＤＣＬＫの位相を調整できる。デコードクロックＤＣＬＫの位相調整量は、パッケージ基盤配線やチップ間ワイヤリングによる遅延時間を考慮して決定されても良い。なお、規定クロック（立ち上がり規定クロックＣＬＫＲ，立ち下がり規定クロックＣＬＫＦ）を時分割多重化回路１の外部からデコードクロック生成部１４に供給する場合、時分割多重化回路１は、クロック生成部１０を備えていなくても良い。

（実施形態２）
この発明の実施形態２による信号伝送装置は、図１１に示した時分割多重化回路３と、図１に示した多重分離回路２とを備える。図１１に示した時分割多重化回路３は、図１に示した出力切替部１３１，１３２，…，１３ｎに代えて、ｎ個のセレクタ３１１，３１２，…，３１ｎを備える。時分割制御部１２は、制御パルス（ここでは、制御パルスＳｂ）をセレクタ３１１，３１２，…，３１ｎのそれぞれに供給する。その他の構成は、図１に示した時分割多重化回路１の構成と同様である。セレクタ３１１，３１２，…，３１ｎは、それぞれ、制御パルスＳｂが出力されていない期間において第１の入力信号Ａ１ｉｎ，Ａ２ｉｎ，…，Ａｎｉｎを多重化信号Ｃ１，Ｃ２，…，Ｃｎとして選択し、制御パルスＳｂが出力されている期間において第２の入力信号Ｂ１ｉｎ，Ｂ２ｉｎ，…，Ｂｎｉｎを多重化信号Ｃ１，Ｃ２，…，Ｃｎとして選択する。

例えば、図１２のように、セレクタ３１１は、制御パルスＳｂの出力の有無に応じて第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎから多重化信号Ｃ１を生成する。デコード回路１５１は、デコードクロックＤＣＬＫの立ち上がりエッジに同期して取り込んだ多重化信号Ｃ１を第１の出力信号Ａ１ｏｕｔとして出力し、デコードクロックＤＣＬＫの立ち下がりエッジに同期して取り込んだ多重化信号Ｃ１を第２の出力信号Ｂ１ｏｕｔとして出力する。このように、図１の出力切替部１３１，１３２，…，１３ｎをセレクタ３１１，３１２，…，３１ｎに置き換えた場合も、実施形態１と同様に、多重化される入力信号間における信号変化のタイミング制約を緩和できる。

（実施形態２の変形例）
図１３は、図１１に示した時分割多重化回路の変形例を示す。図１３に示した時分割多重化回路３ａは、図１１に示した時分割多重化回路３の構成に加えて、タイミング生成部３０およびｎ個のフリップフロップ３２１，３２２，…，３２ｎをさらに備える。タイミング生成部３０は、システムクロックＣＬＫＰに基づいてシステムクロックＣＬＫＰよりも周波数が高い逓倍クロック（ここでは、システムクロックＣＬＫＰの２倍の周波数を有する逓倍クロック）を生成し、許可パルスＳｅが出力されている期間において、逓倍クロックをタイミングクロックＴＣＬＫとして出力する。ｎ個のセレクタ３１１，３１２，…，３１ｎは、それぞれ、制御パルスＳｂが出力されていない期間において第１の入力信号Ａ１ｉｎ，Ａ２ｉｎ，…，Ａｎｉｎを選択して選択信号Ｓ３１１，Ｓ３１２，…，Ｓ３１ｎとして出力し、制御パルスＳｂが出力されている期間において第２の入力信号Ｂ１ｉｎ，Ｂ２ｉｎ，…，Ｂｎｉｎを選択して選択信号Ｓ３１１，Ｓ３１２，…，Ｓ３１ｎとして出力する。ｎ個のフリップフロップ３２１，３２２，…，３２ｎは、それぞれ、ｎ個のセレクタ３１１，３１２，…，３１ｎに対応し、タイミングクロックＴＣＬＫの立ち上がりエッジに同期して選択信号Ｓ３１１，Ｓ３１２，…，Ｓ３１ｎを取り込んで多重化信号Ｃ１，Ｃ２，…，Ｃｎとして出力する。

例えば、図１４のように、セレクタ３１１は、制御パルスＳｂの出力の有無に応じて第１の入力信号Ａ１ｉｎおよび第２の入力信号Ｂ１ｉｎから選択信号Ｓ３１１を生成する。フリップフロップ３２１は、タイミングクロックＴＣＬＫの立ち上がりエッジに同期して選択信号Ｓ３１１を取り込んで多重化信号Ｃ１として出力する。このように構成することにより、時分割多重化回路３ａにおいて発生するグリッジやハザードの影響が多重分離回路２に伝搬することを抑制できる。

（固体撮像素子駆動装置）
以上の各実施形態の時分割多重化回路および多重分離回路は、固体撮像素子（例えば、ＣＣＤイメージセンサなど）を駆動させる固体撮像素子駆動装置に適用可能である。固体撮像素子駆動装置は、複数のタイミング信号（複数の読出パルス用タイミング信号と複数の垂直転送用タイミング信号）を供給するタイミング信号発生回路と、タイミング信号発生回路からの複数のタイミング信号に基づいて固体撮像素子の垂直転送部を駆動させるための複数の垂直駆動パルスを出力する垂直駆動回路とを備える。時分割多重化回路１（または、時分割多重化回路３，３ａ）をタイミング信号発生回路に設けるとともに多重分離回路２を垂直駆動回路に設けることにより、読出パルス用タイミング信号と垂直転送用タイミング信号との組合せだけでなく、読出パルス用タイミング信号および垂直転送用タイミング信号をその他の信号と多重化させることができる。これにより、垂直駆動回路およびタイミング信号発生回路の端子数を削減でき、固体撮像素子駆動装置の回路規模を低減できる。

以上のように、上述の時分割多重化回路は、多重化される入力信号間における信号変化のタイミング制約を緩和できるので、信号伝送装置として有用である。

実施形態１による信号伝送装置の構成例を示す図。 図１に示した信号変化検出部の構成例を示す図。 図１に示した時分割制御部の構成例を示す図。 図１に示した出力切替部の構成例を示す図。 図１に示したデコードクロック生成部の構成例を示す図。 図１に示した多重化回路による動作について説明するための図。 図１に示した多重化回路による別の動作について説明するための図。 図１に示したデコード回路の構成例を示す図。 図１に示した多重分離回路による動作について説明するための図。 図１に示した多重分離回路による別の動作について説明するための図。 実施形態２による多重化回路の構成例を示す図。 図１１に示した多重化回路による動作について説明するための図。 図１１に示した多重化回路の変形例について説明するための図。 図１３に示した多重化回路による動作について説明するための図。

１，３，３ａ 時分割多重化回路
１１１，１１２，…，１１ｎ 信号変化検出部
１２ 時分割制御部
１３１，１３２，…，１３ｎ 出力切替部
１４ デコードクロック生成部
２ 多重分離回路
１５１，１５２，１５３ デコード回路
１０１，１０２ フリップフロップ
１０３，１０４ ＥＸＯＲ回路
１０５ ＯＲ回路
２０１ ＯＲ回路
２０２ インバータ
２０３，２０４，…，２０７ フリップフロップ
３０１，３０２，３０３ ＮＡＮＤ回路
４０１，４０２ フリップフロップ
５０１，５０３，５０４ フリップフロップ
５０２ インバータ
３１１，３１２，…，３１ｎ セレクタ
３２１，３２２，…，３２ｎ フリップフロップ

Claims (7)

1. ｎ本（ｎは、２以上の整数）の第１の入力信号とｎ本の第２の入力信号とをそれぞれ多重化してｎ本の多重化信号を生成する回路であって、
   前記ｎ本の第１の入力信号および前記ｎ本の第２の入力信号にそれぞれ対応し、それぞれが自己に対応する第１および第２の入力信号のうち少なくとも一方の信号レベルが変化したことを検出するｎ個の信号変化検出部と、
   前記ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、システムクロックに基づいて制御パルスを出力する時分割制御部と、
   前記ｎ本の第１の入力信号および前記ｎ本の第２の入力信号にそれぞれ対応し、それぞれが前記制御パルスに応じて自己に対応する第１および第２の入力信号のうちいずれか一方を前記多重化信号として出力するｎ個の出力切替部とを備える
   ことを特徴とする時分割多重化回路。
2. 請求項１において、
   前記制御パルスは、前記システムクロックに同期して出力される第１の制御パルスと、前記第１の制御パルスの後に出力される第２の制御パルスとを含み、
   前記ｎ個の出力切替部は、それぞれ、前記第１の制御パルスが出力されている期間において自己に対応する第１の入力信号を前記多重化信号として出力し、前記第２の制御パルスが出力されている期間において自己に対応する第２の入力信号を前記多重化信号として出力する
   ことを特徴とする時分割多重化回路。
3. 請求項１において、
   前記ｎ個の出力切替部は、それぞれ、
   前記制御パルスが出力されていない期間において当該出力切替部に対応する第１の入力信号を前記多重化信号として選択し、前記制御パルスが出力されている期間において当該出力切替部に対応する第２の入力信号を前記多重化信号として選択するセレクタを含む
   ことを特徴とする時分割多重化回路。
4. 請求項１において、
   タイミング生成部をさらに備え、
   前記時分割制御部は、前記ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、前記システムクロックに基づいて許可パルスと前記制御パルスとを出力し、
   前記タイミング生成部は、前記許可パルスが出力されている期間において、前記システムクロックよりも周波数が高い逓倍クロックをタイミングクロックとして出力し、
   前記ｎ個の出力切替部は、それぞれ、
   前記制御パルスが出力されていない期間において当該出力切替部に対応する第１の入力信号を選択し、前記制御パルスが出力されている期間において当該出力切替部に対応する第２の入力信号を選択するセレクタと、
   前記タイミングクロックに同期して前記セレクタによって選択された入力信号を取り込んで前記多重化信号として出力するフリップフロップと含む
   ことを特徴とする時分割多重化回路。
5. 請求項１〜３のいずれか１項において、
   デコードクロック生成部をさらに備え、
   前記時分割制御部は、前記ｎ個の信号変化検出部のうち少なくとも１つによって信号変化が検出されると、前記システムクロックに基づいて許可パルスと前記制御パルスとを出力し、
   前記デコードクロック生成部は、前記許可パルスが出力されている期間において、前記システムクロックに対応する規定クロックに基づいて前記ｎ本の多重化信号の多重分離のために使用されるデコードクロックを生成する
   ことを特徴とする時分割多重化回路。
6. 請求項５において、
   前記システムクロックの位相を調整して前記規定クロックとして出力するクロック生成部をさらに備える
   ことを特徴とする時分割多重化回路。
7. 請求項５または６に記載の時分割多重化回路と、
   前記デコードクロックに基づいて前記時分割多重化回路によって生成されたｎ本の多重化信号をｎ本の第１の出力信号およびｎ本の第２の出力信号に多重分離する多重分離回路とを備える
   ことを特徴とする信号伝送装置。

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