JP2010231887A

JP2010231887A - 不揮発性半導体メモリ

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Publication number: JP2010231887A
Application number: JP2010163379A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Shigeru Atsumi; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-07-20
Filing date: 2010-07-20
Publication date: 2010-10-14

Abstract

【課題】四値フラッシュメモリに適したリファレンスセルの特性を実現する。
【解決手段】不揮発性のメモリセルのアレイ7 と、リファレンスセルと、ワード線に第１の電圧を印加してビット線を流れる電流とリファレンス電流の比較によってメモリセルのデータを読み出す読み出し回路6 と、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域あるいはこれらのうちの複数に電圧を印加してメモリセルのデータを消去する消去回路と、第１のレギュレータ151 および第２のレギュレータ152 と、第１のレギュレータの出力電圧を消去対象メモリセルのワード線に印加し、第２のレギュレータの出力電圧をリファレンスセルのワード線に印加して、選択されたメモリセルのセル電流とリファレンスセルのセル電流を比較して消去が終了したか否かを検出する消去ベリファイ回路とを具備する。
【選択図】図１

Description

本発明は、不揮発性半導体メモリに係り、特に不揮発性メモリセルの本体セルの読み出し基準となるリファレンスセルの単位負荷電流当りの電流特性に関するもので、例えば四値を有するフラッシュメモリ、二値／四値切換可能なフラッシュメモリに使用されるものである。

フラッシュメモリとして、２つのレベル（以後、二値データという）を持つものは普及しているが、三つ以上のレベル（多値）、例えば四つのレベル（以後、四値データという）を持つものを開発する場合には、リファレンスセルの特性やセンスアンプの面積のオーバーヘッドが問題となり、この問題について以下に説明する。

図２３は、二値データ"0","1" を記憶可能なメモリセル（二値セル）のアレイを備えたフラッシュメモリの閾値電圧の分布を示す。

図２４は、四値データ"0","1","2","3" を記憶可能なメモリセル（四値セル）のアレイを備えたフラッシュメモリの閾値電圧の分布を示す。これは、例えば（非特許文献１）に開示されている。

図２３および図２４の比較から、四値セルは、二値セルに比べて、閾値電圧の分布幅と分布間隔をタイトにする必要があることが分かる。

図２５は、二値のフラッシュメモリにおける本体セルおよびリファレンスセルについて、コンロールゲートに供給されるゲート電圧Ｖg とドレイン電流Ｉd（単位負荷電流当りのセル電流）との関係を示している。

上記メモリセルのＶG-Ｉd 特性は、フローティングゲートに蓄積される電子の量が比較的多い状態、即ち、メモリセルの閾値電圧Ｖthが高い状態を"1" データ（"1" データを記憶しているメモリセルを"1" セルと称する）とし、逆に比較的少ない状態、即ち、メモリセルの閾値電圧Ｖthが低い状態を"0" データ（"0" データを記憶しているメモリセルを"0" セルと称する）として扱っている。

リファレンスセルのセル電流Ｉref は本体セルのセル電流Ｉcell の半分程度である。このように、リファレンスセルのセル電流Ｉrefは本体セルのセル電流Ｉcellの約半分となるように設定され、ゲート電圧が読み出し電圧の時の本体セルのセル電流Ｉcell とリファレンスセルのセル電流Ｉref の差は"0" と"1" でほぼ等しい。この電流差を電圧差に変換し、"0"/"1" のデジタル信号に変換するセンスアンプによってセルデータを読み出す。

図２６は、四値のフラッシュメモリにおけるメモリセルのＶg-Ｉd 特性であって、四値データ"0","1","2","3" の一部（"0","1","2" ）に対応する部分を示す。

図中に示す１２本の特性は、データ"0","1","2" の各分布の上限と下限の特性を高温の場合と低温の場合の２つずつをそれぞれ示しており、本体セルのセル電流Ｉcell のＶg-Ｖt 依存性がかなり大きいことが分かる。

仮に、四値のリファレンスセルの特性に、二値のリファレンスセルの特性（リファレンスセルのセル電流Ｉref は本体セルのセル電流Ｉcell の半分程度）をそのまま適用しようとすると、Ｉref の温度変動はＩcell の温度変動の半分となる。

Icell の温度変動は、"0" に対応する場合が最も大きく、"3" に対応する場合（図示せず）が最も小さい。このことは、"3" に対応する場合には従来の二値のリファレンスセルの特性をそのまま適用できるが、"0","1","2" に対応する場合には二値のリファレンスセルの特性を適用できないことを意味する。

また、（非特許文献２）にも記載されているように、二値セルを読み出すメモリにおいて四値セルを読み出すことを可能にするには三つのセンスアンプが必要となるので、二値セルを読み出す場合に比べて面積のオーバーヘッドが大きくなる。

M. Bauer et al., "A multilevel-cell 32Mb Flash memory," ISSCC digest of technical papers, pp. 132-3, 1995. C. Calligaro et al., "Comparative analysis of sensing schemes for multilevel non-volatile memories," Proceedings of Second Annual IEEE International conference on innovative systems in silicon, pp. 266-73, 1997.

上記したように従来の不揮発性半導体メモリは、二値の場合のリファレンスセル特性をそのまま四値の場合に適用しようとすると、データ"3" には従来方法を適用できるが、データ"0","1","2" には従来方法を適用できないという問題があった。また、セルを二値モード／四値モードに切換可能に構成して、四値セルを読み出すには、センスアンプの面積のオーバーヘッドが二値セルを読み出す場合に比べて大きくなるという問題があった。

本発明は上記の問題点を解決するためになされたもので、四値セルに適したリファレンスセルの特性（単位負荷電流当りの電流特性）を有する不揮発性半導体メモリを提供することを目的とする。

また、本発明の他の目的は、二値／四値切換可能な構成で四値セルを読み出すセンスアンプの面積のオーバーヘッドを軽減し得る不揮発性半導体メモリを提供することにある。

本発明の第１の不揮発性半導体メモリは、三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、書き込みデータが入力し、読み出しデータを出力するN ビットの入出力バッファと、複数のサイクルで入力される書き込みデータをラッチするM ビットの入力レジスタと、前記M ビットの入力データからK ビットの検査データを発生する検査データ発生回路と、前記不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、前記（M+K ）ビットデータを前記カラムリダンダンシー置き換え回路に入力して（M+K+L ）ビットを出力し、これらのデータをラッチするページバッファと、前記ページバッファのデータが非書き込みデータか否かに応じて第１書き込み電圧または第２書き込み電圧を発生する書き込み回路とを具備することを特徴とする。

本発明の第２の不揮発性半導体メモリは、三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、前記不揮発性メモリセルから（M+K+L ）ビットデータを読み出す読み出し回路と、不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、前記（M+K ＋L ）ビットデータを前記カラムリダンダンシー置き換え回路に入力して（M+K ）ビットを出力し、これらのデータを入力してデータの誤りを訂正しM ビットを出力する誤り訂正回路と、前記M ビットが入力し、これをラッチする出力レジスタと、前記M ビットを複数サイクルでN ビットデータを出力する出力バッファとを具備することを特徴とする。

上記第１の不揮発性半導体メモリおよび第２の不揮発性半導体メモリによれば、入力された書き込み入力データを保持する入力バッファと、入力データから誤り検出または訂正のための検査データを発生する誤り訂正回路と、書き込み入力データと検査データからなる書き込みデータをカラムリダンダンシー情報に基づいて置き換えをするリダンダンシー置き換え回路と、その出力をラッチするページバッファを有することによって、フラッシュメモリ上でリダンダンシーと誤り訂正を同時に実行できる。

また、ベリファイ用センスアンプと読み出し用センスアンプを持つことによって、多値で書き込み時間が長くなっても書き込み対象にないブロックから読み出しを行なうことができる。

また、複数サイクルでベリファイを実行するようにすることによって、ベリファイ用のセンスアンプの数を読み出し用センスアンプの数より少なくして回路面積を抑えることができる。

また、メモリセルから読み出されたデータはリダンダンシー情報に基づいて置き換えがなされた後に誤り訂正を行なうことによって、フラッシュメモリ上でリダンダンシーと誤り訂正を同時に実行できる。

本発明の第３の不揮発性半導体メモリは、三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、書き込みデータが入力し、読み出しデータを出力するN ビットの入出力バッファと、入力される書き込みデータをラッチするM ビットの入力レジスタと、前記不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、前記M ビットデータを前記カラムリダンダンシー置き換え回路に入力して（M+L ）ビットを出力し、これらのデータをラッチするページバッファと、前記ページバッファのデータが非書き込みデータか否かに応じて第１書き込み電圧または第２書き込み電圧を発生する書き込み回路とを具備することを特徴とする。

本発明の第４の不揮発性半導体メモリは、三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、前記不揮発性メモリセルから（M+L ）ビットデータを読み出す読み出し回路と、前記（M+L ）ビットデータが入力し、前記不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換え、M ビットを出力するカラムリダンダンシー置き換え回路と、前記カラムリダンダンシー置き換え回路から出力するM ビットデータを出力する出力バッファとを具備することを特徴とする。

本発明の第５の不揮発性半導体メモリは、少なくとも三つの閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダとを具備し、前記三つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3（Ｖt1< Ｖt2< Ｖt3）とし、以下のステップの順序で、
（１）書き込みデータをロードし、
（２）Ｖt2に書き込むべき不揮発性メモリセルの書き込みは第１ゲート電圧で書き込み、
（３）Ｖt2になっているか否かを判定し、なっていない時は第１ゲート電圧より高い第２ゲート電圧として前記ステップ（２）を実行し、なっていたら次のステップ（４）に移り、
（４）Ｖt3に書き込むべき不揮発性メモリセルの書き込みはＶt2に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行ない、
（５）Ｖt3になっているか否かを判定し、なっていない時は前記ステップ（４）を再実行し、なっていたら書き込みを終了することを特徴とする。

本発明の第６の不揮発性半導体メモリは、少なくとも三つの閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、前記三つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3（Ｖt1< Ｖt2< Ｖt3）とし、以下のステップの順序で、
（１）書き込みデータをロードし、
（２）Ｖt3に書き込むべき不揮発性メモリセルの書き込みはＶt2に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行ない、
（３）Ｖt3になっているか否かを判定し、なっていない時は前記ステップ（２）を再実行し、なっていたら次のステップ（４）に移り、
（４）Ｖt2に書き込むべき不揮発性メモリセルの書き込みは第１ゲート電圧で書き込み、
（５）Ｖt2になっているか否かを判定し、なっていない時は第１ゲート電圧より高い第２ゲート電圧として前記ステップ（４）を実行し、なっていたら書き込みを終了することを特徴とする。

上記第５の不揮発性半導体メモリおよび第６の不揮発性半導体メモリによれば、Ｖt の一番高いレベルへの書き込みとそれ以外の書き込みのシーケンスを分けることによって、書き込み時間を短くすることができる。

なお、前記Ｖt2になっているか否かを判定する第１の書き込みベリファイ時には、選択された不揮発性メモリセルのワード線電圧を第１ベリファイ電圧とし、リファレンスセルのワード線電圧を第１ベリファイ電圧より低い第２ベリファイ電圧とし、Ｖt3になっているか否かを判定する第２の書き込みベリファイ時には、選択された不揮発性メモリセルのワード線電圧を第３ベリファイ電圧とし、リファレンスセルのワード線電圧を前記第２ベリファイ電圧とすることができる。

本発明の第１１の不揮発性半導体メモリは、不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、少なくとも１つのリファレンスセルと、前記リファレンスセルのセル電流と選択された不揮発性メモリセルのセル電流を比較して前記選択された不揮発性メモリセルのデータを読み出すコンパレータ回路とを具備し、前記コンパレータ回路の第１入力は、第１信号が第１論理の時には前記選択された不揮発性メモリセルに接続され、前記第１信号が第２論理の時には予め設定されたあるいは外部から供給される電流源に接続され、前記第１信号を第２論理とし、前記コンパレータ回路の出力電圧をモニターしながら前記リファレンスセルの閾値電圧を調整することを特徴とする。

上記第１１の不揮発性半導体メモリによれば、１つの定電流源をセンスアンプの本体側入力としてリファレンスセルのＶt 調整をセンスアンプ出力をモニターしながら実行できるので、精度あるＶt 制御を短時間に行なうことができる。

本発明の不揮発性半導体メモリの第１の実施の形態に係る四値のフラッシュメモリの全体構成の一例を示すブロック図。図１中のメモリセルアレイにおける１つの不揮発性メモリセルを取り出して素子断面構造を示す図およびメモリセルアレイにおける一部の回路例を示す図。図１のメモリにおける消去ベリファイ時における本体セルのセル電流Icell とリファレンスセルのセル電流IrefのＶg-Icell 特性を示す図。図１のメモリにおける書き込みベリファイ時の本体セルのセル電流Icell とリファレンスセルのセル電流IrefのＶg-Icell 特性の一例を示す図。図１のメモリにおけるリード時の本体セルとリファレンスセルのＶg-Ｉd 特性を示す図。図１のメモリにおけるセンスアンプとリファレンスセルおよびデータ線の接続関係を示す回路図。図６中の２つのレギュレータ回路の一例を示す回路図。図７のレギュレータ回路の変形例を示す回路図。図１のメモリにおける４個のセルに書き込む動作の一例を示す波形図。図１のメモリに誤り訂正回路が搭載されていない場合のデータパスの一例を示す図。図１のメモリにおける書き込み動作のアルゴリズムの一例を示すフローチャート。図１のメモリに誤り訂正回路が搭載されている場合のデータパスの一例を示す図。図１のメモリにおけるリファレンスセルのＶt 調整回路の一例を示す回路図。図１３のＶt 調整回路を用いた各調整ステップにおける各信号の電圧設定の様子を説明するために示す図。図１のメモリにおける書き込みベリファイ時のＶg-Icell 特性の他の例を示す図。図１のメモリにおける"1","2" セルの書き込み実行と"3" セルの書き込み実行を分け、"1","2" セルの書き込み後に"3" セルの書き込みを実行する場合のシーケンスを示す図。図１のメモリにおける"1","2" セルの書き込み実行と"3" セルの書き込み実行を分け、"3" セルの書き込み後に"1","2" セルの書き込みを実行する場合のシーケンスを示す図。本発明の不揮発性半導体メモリの第２の実施の形態に係る二値／四値の切り換え可能なフラッシュメモリにおけるセンスアンプとメモリセルとの接続関係および制御信号を示す図。本発明に係る二値／四値の切り換え可能なフラッシュメモリにおいて二値／四値の書き込みを行なう際のシーケンスの概要を示す図。図１９のシーケンスに対応する動作波形の一例を示す図。本発明に二値／四値の切り換え可能なフラッシュメモリにおいて消去を行なう際のシーケンスの概要を示す図。図２１中のウィークプログラムとオーバーイレース（過消去）のベリファイシーケンスに対応する動作波形の一例を示す図。二値セルのアレイを備えたフラッシュメモリの閾値電圧の分布を示す図。四値セルのアレイを備えたフラッシュメモリの閾値電圧の分布を示す図。二値のフラッシュメモリにおける本体セルおよびリファレンスセルについてコンロールゲートに供給されるゲート電圧Ｖg とドレイン電流Ｉd （単位負荷電流当りのセル電流）との関係を示す特性図。四値のフラッシュメモリにおけるメモリセルのＶg −Ｉd 特性であって四値データ"0","1","2","3" の一部に対応する部分を示す特性図。

以下、実施の形態について、図面を参照して説明する。

＜第１の実施の形態＞
図１は、本発明の不揮発性半導体メモリの第１の実施の形態に係る四値のフラッシュメモリの全体構成の一例を概略的に示すブロック図である。

図１において、アドレスラッチ（Address latch ）１は、外部のアドレスバス（Address bus ）からアドレスを受けてラッチする。アドレスカウンタ（Address counter ）２は、アドレスラッチ１のラッチアドレスを受けてカウントする。

アドレスバッファ（Address buffer）３は、アドレスカウンタ２のカウント出力を受け、読み出しまたは書き込みまたは消去するメモリセルに対応した内部アドレスを出力する。

I/O バッファ（I/O buffer ）４は、外部のデータバス（Data bus）の内部のデータラッチ（Data latch）５との間で読み出しデータ／書き込みデータを授受する。

メモリセルアレイ７は、不揮発性のメモリセルを複数有する（本体セルのほかにリファレンスセルを含む）ものであり、メモリセルに接続されるワード線およびビット線およびソース線が設けられている。

読み出し回路であるセンスアンプ（sense amp）６は、読み出し時にメモリセルアレイ（Memory Cell Array）７内のメモリセルのデータをカラムゲート回路（column gates）8 を介してセンスしてデータラッチ（Data latch）５に出力する。この場合、ワード線に第１の電圧を印加してビット線を流れる本体セルの電流とリファレンスワード線に第１の電圧を印加してリファレンスセルを流れる電流の比較によってメモリセルのデータを読み出すものである。

書き込み回路（Program circuit）９は、書き込み時にデータラッチ５から供給される書き込みデータが入力し、カラムゲート回路（column gates）８を介してメモリセルアレイ（Memory Cell Array）７内の対応するビット線に書き込み電圧を供給する。この場合、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域あるいはこれらのうちの複数に電圧を印加してメモリセルのデータを書き込むことが可能である。

コマンドレジスタ（Command register）10は、外部のコントロールバス（Control bus）から入力されるコマンド（書き込みや消去コマンドなど）を保持する。

コントローラ（Controller）11は、コマンドレジスタ10で保持されているコマンドを受けて、メモリ内の各回路を制御するための制御信号を発生する。

ロウデコーダ（Row decoder）12は、アドレスバッファ３から出力される内部アドレスを受け、メモリセルアレイ７内の対応するワード線を選択する。カラムデコーダ（Column decoder）13は、アドレスバッファ３から出力される内部アドレスを受け、内部アドレスに応じてカラムゲート回路８内のカラムゲートを選択駆動する。これにより、メモリセルアレイ７内の選択されたビット線がカラムゲート回路8 を介してセンスアンプ６に接続される。

昇圧回路であるチャージポンプ回路（Charge pumps）14は、外部電源電圧を昇圧して書き込み用の５Ｖの電圧、消去用の10Ｖ（Vpp ）および−７Ｖの電圧を発生する。

上記チャージポンプ回路14で発生された書き込み用の５Ｖの電圧は前記書き込み回路９に供給され、−７Ｖの電圧はメモリセルアレイ７に供給され、10Ｖの電圧Ｖpp はレギュレータ回路（Regulator）に供給される。このレギュレータ回路は、例えばＤＡコンバータ回路からなり、本例では、第１のレギュレータ151 および第２のレギュレータ152 が設けられている。

上記レギュレータ回路151 、152 は、メモリセルの書き込み時や読み出し時にワード線、つまりメモリセルのコントロールゲートに供給するための種々の電圧Ｖreg を、前記１つのチャージポンプ回路14で得られる電圧から時系列的に順次出力することが可能である。

これにより、フラッシュメモリは、いくつものチャージポンプ回路を設ける必要がなくなり、この結果、チップ全体の面積の大型化を防ぐことができる。しかも、チャージポンプ回路14には比較的大きな電流が流れ、消費電流が多いために、チャージポンプ回路14の数を減らすことによって、チップ全体の消費電流を削減することができる。

なお、レギュレータ回路151 、152 で発生された電圧Ｖreg はロウデコーダ12を経由してメモリセルアレイ７内のワード線、つまりメモリセルのコントロールゲートに供給される。

さらに、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域あるいはこれらのうちの複数に電圧を印加してメモリセルのデータを消去する消去回路（図示せず）が設けられている。

また、消去ベリファイ回路（図示せず）が設けられており、本例の消去ベリファイ回路は、第１のレギュレータ151 の出力電圧を消去対象となるメモリセルのワード線に印加し、第２のレギュレータ152 の出力電圧をリファレンスセルのワード線に印加して、選択されたメモリセルのセル電流とリファレンスセルのセル電流を比較して消去が終了したか否かを検出するように構成されている。

また、書き込みベリファイ回路（図示せず）が設けられており、本例の書き込みベリファイ回路は、第１のレギュレータ151 の出力電圧を書き込み対象となるメモリセルのワード線に印加し、第２のレギュレータ152 の出力電圧をリファレンスセルのワード線に印加して、選択されたメモリセルのセル電流とリファレンスセルのセル電流を比較して書き込みが終了したか否かを検出するように構成されている。

図２（ａ）は、図１中のメモリセルアレイにおける１つの不揮発性メモリセルを取り出して素子断面構造を示している。

図２（ａ）において、Ｐ型半導体基板（Ｐ-substrate）21内にはＮ型ウエル領域（Ｎ-well）22が形成されている。さらにこのＮ型ウエル領域22内にはＰ型ウエル領域（Ｐ-well）23が形成されている。上記Ｐ型ウエル領域23内には、それぞれｎ⁺型領域からなるメモリセルのソース、ドレイン領域24、25が互いに離間して形成されている。そして、このソース、ドレイン領域24、25相互間のチャネル領域上には、図示しない絶縁膜を介してフローティングゲート（Floating gate）26が形成され、さらにこのフローティングゲート26上には、図示しない絶縁膜を介してコントロールゲート（Control gate）27が形成されている。

また、上記Ｐ型半導体基板21にはｐ⁺型領域からなるコンタクト領域28が、Ｎ型ウエル領域22にはｎ⁺型領域からなるコンタクト領域29が、Ｐ型ウエル領域23にはｐ⁺型領域からなるコンタクト領域30がそれぞれ形成されている。

動作時に、メモリセルのコントロールゲート27にはゲート電圧Ｖg が、ドレイン領域25にはドレイン電圧Ｖd が、ソース領域24にはソース電圧Ｖs がそれぞれ供給される。また、コンタクト領域29および30にはソース電圧Ｖs と同じ電圧が、コンタクト領域28には０Ｖの接地電位がそれぞれ供給される。

上記メモリセルは、フローティングゲート26に蓄積される電子の量によってデータの"1" レベル、"0" レベルを記憶する。そして、記憶データのレベルに応じてコントロールゲート27からみた閾値電圧が変わる。このようなメモリセルが複数設けられることによってメモリセルアレイが構成される。

図２（ｂ）は、図１のフラッシュメモリが例えばＮＯＲ型である場合のメモリセルアレイにおける一部の回路例を示している。

複数のメモリセルMCが行列状に配置されており、同一行に配置されたメモリセルMCのコントロールゲートは、複数のワード線WL0 〜WLn のうち対応する１つのワード線に共通に接続されている。また、同一列に配置されたメモリセルMCのドレイン領域は、複数のビットBL0 〜BLm のうち対応する１つのビット線に共通に接続されている。通常、メモリセルは複数のブロックに分割されており、同じブロック内のメモリセルMCのソース領域は複数のソース線ＳＬｉのうち対応するブロックのソース線に共通に接続されている。

次に、上記ＮＯＲ型のフラッシュメモリにおける読み出し時、書き込み時、消去時にメモリセルに対して供給されるゲート電圧Ｖg 、ドレイン電圧Ｖd 、ソース電圧Ｖs の値（バイアス条件）の一例を説明する。

データの読み出し時には、Ｖg=5 Ｖ、Ｖd=1 Ｖ、Ｖs=0 Ｖにされる。データの書き込み時には、Ｖg 、Ｖs はそれぞれ9 Ｖ、0 Ｖにされ、Ｖd は"0" データを書き込むメモリセルについては5 Ｖ、そうでないメモリセル（元の"1" データのままにされるメモリセル）については0 Ｖにされる。さらに、消去時には、Ｖg 、Ｖs はそれぞれ−7 Ｖ、10Ｖにされ、Ｖd はフローティング状態にされる。

データの読み出しは、ドレイン領域に所定の電圧（本例では1 Ｖ）を供給した状態でコントロールゲートにゲート電圧Ｖread （本例では5 Ｖ）を供給した時に、セル電流が流れる否かによって判定される。この判定は、図示しないセンスアンプにより、リファレンスセルに流れるリファレンス電流（Ｉref ）との比較により行われる。

消去は、Ｐ型ウエル領域（図２中23）を共有する複数のメモリセルで一括して行われる。この消去時には、ファウラ・ノルトハイム（Ｆ・Ｎ）トンネル現象によってフローティングゲート26からＰ型ウエル領域23に電子が流れ、消去対象のメモリセルは全て"1" cellにされる。

書き込みはメモリセル１個毎に行われる。"0" データを書き込むメモリセルのビット線を5 Ｖにバイアスして、チャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲート26に注入する。元の"1" データのままとしたい"1" cellのビット線は0 Ｖにされる。これにより、非書き込みのメモリセルでは、フローティングゲート26に対する電子の注入が起きず、閾値電圧Ｖthの変化は生じない。

また、フラッシュメモリでは、書き込み時および消去時に、書き込みや消去の程度を確認するために書き込みベリファイ動作や消去ベリファイ動作が行われる。書き込みベリファイ動作は、コントロールゲート27の電圧を、読出し時の電圧Ｖread（本例では5 Ｖ）に比べて高い電圧Ｖpv（例えば7 Ｖ）に設定して"0" 読み動作を行なう。そして、書き込み動作と書き込みベリファイ動作とを交互に繰り返して実行し、書き込み対象のメモリセルのデータが全て"0" になったら書き込み動作が終了する。

消去時の場合には、コントロールゲート27の電圧を、読出し時の電圧Ｖreadに比べて低い電圧Ｖev（例えば3.5 Ｖ）に設定して"1" 読み動作を行なう。そして、消去動作と消去ベリファイ動作とを交互に繰り返して実行し、消去対象のメモリセルのデータが全て"1" になったら消去動作が終了する。これにより、セル電流Ｉcellが十分に確保される。

このようにメモリセルのコントロールゲートに供給される電圧は、動作モードに応じて、例えば9 Ｖ、7 Ｖ、5 Ｖ、3.5 Ｖというように様々の値に変化する。これらの電圧のうち9 Ｖ、7 Ｖ、5 Ｖは、外部から供給される電源電圧よりも高い電圧である。

上記のような9 Ｖ、7 Ｖ、5 Ｖなど、外部から供給される電源電圧よりも高い種々の電圧を生成するために、電源電圧を昇圧する昇圧回路を必要な数だけ設けるようにしており、これらの複数の昇圧回路の出力をスイッチによって適宜選択し、メモリセルのコントロールゲートに供給するようにしている。

上記したフラッシュメモリなどのように、外部から供給される電源電圧よりも高い種々の電圧をチップ内部で生成してデータ読み出しや書換えを行なうメモリでは、電源電圧を昇圧する昇圧回路が用いられている。

図３は、図１のメモリにおける消去ベリファイ時における本体セルのセル電流Ｉcell とリファレンスセルのセル電流Ｉref のＶg-Ｉcell 特性を示す。

データ"3" の判定基準になるリファレンス電流Ｉref3 を出力するリファレンスセルは、ウエハ状態でのダイソート時に予めそのＶt （セル電流がほぼ零になる電圧）を調整しておく。

図４は、図１のメモリにおける書き込みベリファイ時の本体セルのセル電流Ｉcell とリファレンスセルのセル電流Ｉref のＶg-Ｉcell 特性の一例を示す。

データ"1" の判定基準になるリファレンス電流Iref1 や、データ"2" の判定基準になるリファレンス電流Ｉref2 を出力するリファレンスセルも、ダイソート時に予めそのＶt を調整しておく。

ここでは、データ"1","2","3" に対して共通のベリファイ電圧Ｖpv_hontai を本体セルのワード線に与えて書き込みベリファイを行った。

図５は、図１のメモリにおけるリード時の本体セルとリファレンスセルのＶg-Ｉd 特性を示す。

ここで、リード時には、本体セルおよびリファレンスセルのＶg はＶddr であるが、後述するように、ベリファイ時には、本体セルのＶg はＶswであり、リファレンスセルのＶg はＶsw_refである。

上記したように図３乃至図５に示した特性の特徴は、リファレンスセルの負荷電流当りのセル電流特性として二種類が混在していることである。

即ち、図２６を参照して前述したように、データ"0","1","2" の本体セルのセル電流Ｉcell の温度特性は大きいので、データ"0","1","2" の判定基準になるリファレンスセルは、本体セルの負荷電流当りのセル電流特性とほぼ平行である。

これに対して、図２６を参照して前述したように、データ"3" の本体セルのセル電流Ｉcell の温度特性は小さいので、データ"2","3" の判定基準になるリファレンスセルは、従来の二値メモリで使用されていたものと同様のセル電流特性を有する。つまり、データ"3" の判定基準になるリファレンスセルのセル電流Iref1 の傾きは本体セルのセル電流Ｉcell の傾きの約1/2 に設定する。なお、簡単化のため、Ｉref1 の傾きをＩcell と同じにしてもよい。

図６は、図１のメモリにおけるセンスアンプとリファレンスセルおよびデータ線の接続関係を示す。

図６中の□、○、△で囲んだ数字は、それぞれ対応して負荷トランジスタQLのチャネル幅W 、データ線数N 、セル数M の比を示しており、W とN は比例させる。３個を１組とするセンスアンプsaに対して、リファレンス電圧REF1,REF2,REF3が共通に入力する。

図７（ａ）および（ｂ）は、図１中の２つのレギュレータ回路151 ,152の一例を示す。

図７（ａ）に示す第１のレギュレータ回路は、本体セルのワード線WLに供給するためのワード線電圧ＶWLを制御するワード線電圧制御回路の役割を有し、基準電圧Ｖref を受け、書き込み時信号PROG、書き込みベリファイ時信号PV、読み出し時信号READ、消去時信号EVに応じて制御された電圧Ｖswを出力する。

図７（ｂ）に示す第２のレギュレータ回路は、リファレンスセルのワード線RefWL に供給するためのリファレンスワード線電圧ＶWL_refを制御するリファレンスワード線電圧制御回路の役割を有し、基準電圧Ｖref を受け、リファレンス用の書き込み時信号REFPROG 、書き込みベリファイ時信号REFPV 、読み出し時信号REFREAD 、消去時信号REFEV に応じて制御された電圧Ｖsw_refを出力する。

上記前記ワード線電圧制御回路とリファレンスワード線電圧制御回路は、本例では基本的に同じ構成を有している。

次に、各レギュレータ回路について具体的な回路構成を説明する。

このレギュレータ回路において、２個のコンパレータ71および72は、レギュレータ活性化信号REGEによって活性、化制御される。PMOSトランジスタQP1 は、ソースが電圧Ｖppの供給ノードに接続され、ゲートがドレインに接続されている。PMOSトランジスタQP2 は、ソースが昇圧電圧Ｖppの供給ノードに接続され、ゲートが上記トランジスタQP1 のゲートと共通接続され、ドレインがレギュレータの出力ノード（ＶswあるいはＶsw_refが出力するノード）に接続されて上記トランジスタQP1 と共にカレントミラー回路を構成する。

NMOSトランジスタQN1 は、ドレインが上記トランジスタQP1 のドレインに接続され、ソースが接地電位Ｖssのノード（Ｖssノード）に接続され、ゲートに上記コンパレータ71の出力が供給される。NMOSトランジスタQN2 は、ドレインが上記トランジスタQP2 のドレインに接続され、ソースがＶssノードに接続され、ゲートに前記コンパレータ72の出力が供給される。

電圧分割用の５個の抵抗R1、R2、R3、R4、R5およびゲートに消去ベリファイ時信号EV（あるいはREFEV ）が供給される１個のNMOSトランジスタQN3 は、出力ノードとＶssノードとの間に直列に挿入されている。NMOSトランジスタQN4 は、上記５個の抵抗のうち抵抗R2とR3の直列接続ノードとＶssノードとの間にドレイン・ソース間が挿入され、ゲートに書き込み時信号PROG（あるいはREFPROG ）が供給される。NMOSトランジスタQN5 は、前記５個の抵抗のうち抵抗R3とR4の直列接続ノードとＶssノードとの間にドレイン・ソース間が挿入され、ゲートに書き込みベリファイ時信号PV（あるいはREFPV ）が供給される。NMOSトランジスタQN6は、前記５個の抵抗のうち抵抗R4とR5の直列接続ノードとＶssノードとの間にドレイン・ソース間が挿入され、ゲートに読み出し時信号READ（あるいはREFREAD ）が供給される。

そして、上記一方のコンパレータ71の非反転入力端子（＋）および他方のコンパレータ72の反転入力端子（−）にはそれぞれ基準電圧Ｖref が供給され、一方のコンパレータ71の反転入力端子（−）および他方のコンパレータ72の非反転入力端子（＋）には前記抵抗R1、R2の直列接続ノードにおける分割電圧がそれぞれ供給される。上記両コンパレータ71、72は、レギュレータ活性化信号REGEが"H"レベルにされたときに動作し、それぞれの入力電圧を比較する。

このような構成において、レギュレータ活性化信号REGEが"H" レベルにされ、書き込み時信号PROG（あるいはREFPROG ）が"H" レベルにされている期間では、トランジスタQN4 がオンし、出力ノードの電圧（ＶswあるいはＶsw_ref）が５個の抵抗R1、R2、R3、R4、R5によって分割され、このときの分割電圧がコンパレータ71、72に入力される。

ここで、レギュレータ活性化信号REGEが"H" レベルにされた直後では出力ノードの電圧（ＶswあるいはＶsw_ref）はほぼ０Ｖであり、この電圧を５個の抵抗R1、R2、R3、R4、R5によって分割した分割電圧はＶref よりも低いので、一方のコンパレータ71の出力は"H" レベル、他方のコンパレータ72の出力は"L" レベルとなる。これにより、トランジスタQN1 がオンし、トランジスタQN2 がオフ状態となり，トランジスタQP1 およびトランジスタQN1 を介して、図中に示す電流Ｉ1 が電圧ＶppのノードからＶssノードに向かって流れる。この電流Ｉ1 が流れることにより、トランジスタQP2 を介して、図中に示す電流Ｉ2 が電圧Ｖpp（規定値が10Ｖ）のノードからレギュレータの出力ノードに向かって流れ、出力ノードが充電される。この結果、レギュレータの出力電圧（ＶswあるいはＶsw_ref）が上昇を開始する。そして、この出力電圧が規定値である９Ｖを超えると、抵抗R1とR2の直列接続ノードにおける分割電圧の値が基準電圧Ｖref よりも高くなり、一方のコンパレータ71の出力は"H" レベルから"L" レベルに反転し、逆に他方のコンパレータ72の出力は"L" レベルから"H" レベルに反転する。これにより、今度はトランジスタQN1 がオフ状態、トランジスタQN2 がオン状態となり、先の電流Ｉ1 は流れなくなり、出力ノードがトランジスタQN2 を介してＶssノードに向かって放電され、出力電圧が低下を始める。

このようにして、コンパレータ71、72により、抵抗R1とR2の直列接続ノードにおける分割電圧と基準電圧Ｖref とが比較され、その比較結果に基づいてNMOSトランジスタQN1 、QN2 がオン／オフ制御され、出力ノードが充放電されることによって出力電圧（ＶswあるいはＶsw_ref）が常に書き込み時の規定値（９Ｖ）に一致するように制御される。

次に、上記レギュレータ回路の動作について、代表的に書き込み時の動作を説明する。

書き込み時信号PROG（あるいはREFPROG ）が"L" レベルにされ、書き込みベリファイ時信号PV（あるいはREFPV ）が"H" レベルにされている期間では、トランジスタQN4 がオフし、トランジスタQN3 がオンするので、出力電圧（ＶswあるいはＶsw_ref）が５個の抵抗R1、R2、R3、R4、R5によって分割され、書き込み時よりも抵抗分割比率が小さな分割電圧がコンパレータ71、72に入力される。この場合、出力電圧（ＶswあるいはＶsw_ref）が先の規定値である９Ｖよりも低い７Ｖに達した時に得られる上記分割電圧の値が、出力電圧（ＶswあるいはＶsw_ref）が９Ｖのときに得られる分割電圧の値と等しくなるように抵抗R1、R2、R3、R4、R5の各抵抗値が設定されている。

従って、書き込みベリファイ時には、コンパレータ71、72により、抵抗R1とR2の直列接続ノードにおける分割電圧と基準電圧Ｖref とが比較され、その比較結果に基づいてNMOSトランジスタQN1 、QN2 がオン／オフ制御され、出力ノードが充放電されることによって、出力電圧（ＶswあるいはＶsw_ref）が常に書き込みベリファイ時の規定値（７Ｖ）に一致するように制御される。

なお、消去ベリファイ時には、信号EVとREFREAD が共に"H" になり、Ｖsw_refとＶswとの差を〜0.3 Ｖ程度にし、本体セルのセル電流Ｉcell とリファレンスセルのセル電流Iref3 とのマージンをとることが可能になる。この場合、２つの制御回路は基本的に同じ構成であるので、基準電圧Ｖref がばらついてもＶsw_refとＶswとの差のばらつきを抑えることができる。

図８（ａ）および（ｂ）は、図７（ａ）および（ｂ）のレギュレータ回路の変形例を示す。

図８（ａ）のレギュレータ回路は、図７（ａ）に示したレギュレータ回路と比べて、Ｖsw出力ノードにスイッチ素子s1の一端が接続され、別の電源ＶDDR にスイッチ素子s2の一端が接続され、上記両スイッチ素子s1,s2 の各他端が共通接続されてワード線電圧ＶWLの出力ノードとなっており、上記両スイッチ素子s1,s2が制御信号VSWEB 、VDDREBにより選択的にスイッチ制御される点が異なり、その他は同じである。

書き込み・消去・書き込みベリファイ・消去ベリファイ時には、VSWEB が"L" 、VDDREBが"H" になり、ワード線電圧ＶWLとしてＶswが選択されるが、読み出し時には、VSWEB が"H" 、VDDREBが"L" になり、ワード線電圧ＶWLとしてＶDDR が選択される。

また、図８（ｂ）のリファレンス用のレギュレータ回路は、図７（ａ）に示したリファレンス用のレギュレータ回路と比べて、Ｖsw_ref出力ノードにスイッチ素子s1の一端が接続され、別の電源ＶDDR にスイッチ素子s2の一端が接続され、上記両スイッチ素子s1,s2 の各他端が共通接続されてワード線電圧ＶWLの出力ノードとなっており、上記両スイッチ素子s1,s2 が制御信号REFVSWEB、REFVDDREBにより選択的にスイッチ制御される点が異なり、その他は同じである。

書き込み・消去・書き込みベリファイ・消去ベリファイ時には、REFVSWEBが"L" 、REFVDDREB が"H" になり、リファレンスワード線電圧ＶWL_refとしてＶsw_refが選択されるが、読み出し時には、REFVSWEBが"H" 、REFVDDREB が"L" になり、リファレンスワード線電圧ＶWL_refとしてＶDDR が選択される。

図９は、図１のメモリにおける４個のセルに書き込む場合の動作波形の一例を示す。

１つまたは複数のビットを順番に書いていき、全ての書き込みを行ったら、一括して書き込みベリファイリードを行なう。そして、書き込み不足のセルがあったら、ワード線電圧を前回の書き込み電圧より高くして再度書き込みおよびベリファイリードを行なう。"1","2","3" のそれぞれに書き込まれた時、その書き込みデータを"0" に更新する。このような動作を繰り返し、全ての次の書き込みデータが全て"0" になったら書き込みを終了する。

なお、"0" 書き込みするビット線は0 Ｖまたはフローティングとされ、それ以外の分布に書き込むビット線はチャネルホットエレクトロン書き込みが可能な5Ｖ程度とされる。ビット数が多い場合は分割して書き込む。

書き込みパルス印加後、書き込みベリファイ用のセンスアンプで書き込みベリファイを行なう。書き込み対象のメモリセルを同時にベリファイを行なってもいいし、分割して行なってもよい。前者は、ベリファイ時間を短縮できるが、センスアンプは書き込みビット数と同数必要であるので、回路面積と消費電流は増える。後者は、センスアンプをより少なくできるので、回路面積と消費電流を抑えることができるがベリファイ時間は延びる。

書き込みベリファイは、例えば図６中に示したセンスアンプsaと同様な構成のセンスアンプを用いて16ビットデータを同時にベリファイする。Ｉcell をＩref1,Ｉref2,Ｉref3 と比較してどのレベルにあるか読み出す。この時、セルのワード線の電圧はＶpv、リファレンスセルのワード線の電圧はＶreadであり、この２つの電圧は同様の回路から出力する。三つのセンスアンプの出力はバイナリの２ビットに変換されるので、24個のセンスアンプsaは16ビットを出力する。

図１０は、図１のメモリに誤り訂正回路（ECC ）が搭載されていない場合のデータパスの一例を示す。

このフラッシュメモリはワード書き込みが可能であり、１ワード（16ビット）の書き込み入力データは入力バッファ(buffer)で保持される。この書き込み入力データは、カラムリダンダンシー情報に基づいて置き換えをするリダンダンシー置き換え回路(RD replacement)で付加されるリダンダンシーの４ビットと共に書き込みデータレジスタ(Data register) にラッチされる。データパスのベリファイ用センスアンプ(SA)と読み出し用センスアンプ(SA)はそれぞれ例えば30個あり、書き込みと同時にベリファイや読み出しを可能にしている。

図１１は、図１のメモリにおける書き込み動作のアルゴリズムの一例を示す。ここでは、誤り訂正回路(ECC) が搭載されている場合を示す。

まず、16ビット×４サイクル(cycles)でロード(load)され、検査データ(Check dara)が生成された後、書き込みの一般的なシーケンスにしたがって書き込み動作が行われることによって、フラッシュメモリ上でリダンダンシーと誤り訂正を同時に実行することが可能である。

図１２は、図１のメモリにECC が搭載されている場合のデータパスの一例を示す。このフラッシュメモリは、例えば図１１に示したシーケンスによりページ書き込みが可能であり、書き込み時、N ビット（本例では64ビット）の書き込みデータは入力バッファを経て入力レジスタ(input register)に16ビット×４サイクルで入力される。この64ビットデータは、ECC によって発生するK ビット（本例では8 ビット）の検査データの合計72ビットが書き込みビットとなる。さらに、リダンダンシー置き換え回路(RD replacement)でリダンダンシー置き換え情報（カラムリダンダンシデータ）に基づいて、L ビット（本例では、カラムリダンダンシーが２つ用いられており、4 ビット）の置き換えが行われ、合計76ビットのデータはページバッファ(page buffer) にラッチされる。書き込み回路(program
circuit) は、同時に書き込むメモリセル(memory cell) と同数（本例では38個
）が用意される。

書き込みは、書き込みパルス(program pulse) を用いて例えば図９中に示したように行われる。ベリファイ読み出し(Verify read) により、書き込みデータとベリファイセンスアンプの出力データが一致していたら、ページバッファにラッチした書き込みデータを"0" データに更新し、一致していなかったら、ページバッファにラッチされたデータはそのままとする。これを５回繰り返すことによって76ビットの書き込みデータの更新が行なわれる。そして、76ビットが全て"0"（図２４参照）になっているかを調べ、そうであれば書き込み動作を終了し、そうでなければ再書き込み＆書き込みベリファイ動作を行なう。

読み出し動作を行なう場合、ベリファイ用センスアンプ（24個）とは別の読み出し用センスアンプ（114 個）を用いる。この理由は、バンク構成の多値メモリにおいて、あるバンクへの書き込み動作中に別のバンクを読み出すことが必要になるからである。

読み出し用センスアンプは、ページ長分（本例では、38本のビット線を読むことになるので、38*3=114個）用意される。ベリファイと同様に3 →2 ビット変換回路(converter) を経てリダンダシー(RD)の４ビットを含む76ビットがリダンダンシー置き換え回路に入力され、置き換え情報に基づいて置き換えが行なわれ、72ビットが出力される。

ECC は72ビット中の誤りを検出訂正し、正しい64ビットデータを出力レジスタに転送する。ページモードのメモリであれば、最下位２アドレスを回すことによって、ラッチされた４ワード中の任意の１ワードを出力することができる。

バーストモードを有するメモリであれば、入力されるクロックに同期して予め決められたアドレスの回り方にしたがってワードを順番に出力する。バースト長がページサイズより大きい場合は、出力レジスタにラッチしたデータを出力している間に次の４ワードをセンスしておく。

全てのラッチデータ出力後に、次のデータを引き続いて出力することが可能である。ECC が何セット必要であるかは、メモリへの要求に依存する。書き込みデータのロード中にも読み出しができる必要がある場合には、検査ビット発生用と誤り訂正用の２つが必要になる。それが不要であれば、２つの機能を一体化することによってECC を減らすことが可能である。

図１３は、図１のメモリのリファレンスセルのＶt 調整回路の一例を示す。

この回路は、３つのリファレンスセルRefcell1, Refcell2, Refcell3の各セル電流（によりそれぞれ決まる各リファレンス電圧REF1, REF2, REF3）と選択された１つのメモリセルMCのセル電流（により決まる電圧）を比較し、前記選択されたメモリセルのデータを読み出す３つのコンパレータ回路cp（センスアンプsa）を備えている。

そして、前記３つのコンパレータ回路cpの各第１入力に共通に入力調整回路130 が接続されている。このセル入力調整回路130 は、テストパッド131 あるいは定電流源132 に一端が接続され、ゲートに信号trimb が印加されるPMOSトランジスタP8と、ゲート・ドレインが短絡されて上記PMOSトランジスタP8に直列に接続されたPMOSトランジスタP7と、このPMOSトランジスタP7にそれぞれカレントミラー接続された３つのPMOSトランジスタP1、P2、P3と、この３つのPMOSトランジスタP1、P2、P3に各対応して直列に接続され、各対応してゲートにスイッチ選択信号s1,s2,s3が印加される３つのPMOSトランジスタP4、P5、P6と、この３つのPMOSトランジスタP4、P5、P6の各一端が共通に接続されたノードの電流を前記３つのコンパレータ回路cpの各第１入力に折り返すように接続され、第１信号coltrim
により活性化制御されるカレントミラー回路133 とからなる。

上記構成によれば、第１信号coltrim が第１論理（例えば"L" レベル）の時には、カレントミラー回路133 がオフ状態になり、前記３つのコンパレータ回路cpの各第１入力は前記選択されたメモリセルMCに接続される。

これに対して、前記第１信号coltrim が第２論理（例えば"H" レベル）の時には、カレントミラー回路133 がオン状態になり、このカレントミラー回路133 は、スイッチ選択信号s1,s2,s3のいずれかによりオン状態になっている３つのPMOSトランジスタP4、P5、P6のいずれかおよびそれに対応するP1、P2、P3のいずれかさらに、２つのPMOSトランジスタP7,P8 を介して、テストパッド131 から予め設定されたあるいは外部から供給される電流源132 に接続される。

図１４は、図１３のＶt 調整回路を用いた各調整ステップにおける各信号の電圧設定の様子を示す。

図１３中のPMOSトランジスタP1、P2、P3は電流駆動能力が変えられていて、それぞれＩref1 、Ｉref2 、Ｉref3 の電流を流すように設定される。１つのリファレンスセルRefcell1の書き込み後、ベリファイを行なう。この書き込みとベリファイを、リファレンス電圧REF1が入力するセンスアンプsaの出力out1が"L" になるまで繰り返す。以降、電流源を固定したまま、残りのリファレンスセルRefcell2,Refcell3 も同様に調整可能である。

したがって、図１３に示したようなリファレンスセルのＶt 調整回路を備えたメモリによれば、１つの定電流源をセンスアンプの本体側入力とし、前記第１信号coltrim を第２論理とし、前記３つのコンパレータ回路cp（センスアンプsa）の各出力電圧をモニターしながら、前記３つのリファレンスセルRefcell1, Refcell2, Refcell3の閾値電圧を調整することが可能になるので、精度あるＶt 制御を短時間に行なうことができる。

図１５は、図１のメモリにおける書き込みベリファイ時のＶg-Ｉcell 特性の他の例を示す。

図４に示した書き込みベリファイ時のＶg-Ｉcell 特性は、"1","2","3" セルともＶpv_hontai 電圧で書き込みベリファイを行なう場合を示したが、図１５に示すように、リファレンスセルのゲート電圧はＶg_ref で一定とし、"1","2" セルの書き込みベリファイはＶpv1,2_hontaiのゲート電圧で行ない、"3" セルの書き込みベリファイはＶpv3_hontaiのゲート電圧で行なうように変更してもよい。

図１６は、図１のメモリにおける"1","2" セルの書き込み実行と"3" セルの書き込み実行を分け、"1","2" セルの書き込み後に"3" セルの書き込みを実行する場合のシーケンスを示す。

即ち、セルの三つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3（Ｖt1< Ｖt2< Ｖt3）で表わすと、以下の順序で（１）書き込みデータをロードし、（２）Ｖt2に書き込むべき不揮発性メモリセルの書き込みは第１ゲート電圧で書き込み、（３）Ｖt2になっているか否かを判定し、なっていない時は第１ゲート電圧より高い第２ゲート電圧として前記ステップ（２）を実行し、なっていたら次のステップ（４）に移り、（４）Ｖt3に書き込むべき不揮発性メモリセルの書き込みはＶt2に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行ない、（５）Ｖt3になっているか否かを判定し、なっていない時は前記ステップ（４）を再実行し、なっていたら書き込みを終了する。

図１７は、図１のメモリにおける"1","2" セルの書き込み実行と"3" セルの書き込み実行を分け、"3" セルの書き込み後に"1","2" セルの書き込みを実行する場合のシーケンスを示す。

即ち、セルの三つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3（Ｖt1< Ｖt2< Ｖt3）で表わすと、以下の順序で（１）書き込みデータをロードし、（２）Ｖt3に書き込むべき不揮発性メモリセルの書き込みはＶt2に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行ない、（３）Ｖt3になっているか否かを判定し、なっていない時は前記ステップ（２）を再実行し、なっていたら次のステップ（４）に移り、（４）Ｖt2に書き込むべき不揮発性メモリセルの書き込みは第１ゲート電圧で書き込み、（５）Ｖt2になっているか否かを判定し、なっていない時は第１ゲート電圧より高い第２ゲート電圧として前記ステップ（４）を実行し、なっていたら書き込みを終了する。

図１６および図１７に示したように、セルの閾値電圧Ｖt の一番高いレベルへの書き込みとそれ以外の書き込みのシーケンスを分けることによって、書き込み時間を短くすることができる。

なお、Ｖt2になっているか否かを判定する第１の書き込みベリファイ時には、選択されたメモリセルのワード線電圧を第１ベリファイ電圧とし、リファレンスセルのワード線電圧を第１ベリファイ電圧より低い第２ベリファイ電圧とし、Ｖt3になっているか否かを判定する第２の書き込みベリファイ時には、選択されたメモリセルのワード線電圧を第３ベリファイ電圧とし、リファレンスセルのワード線電圧を前記第２ベリファイ電圧とすることができる。

即ち、図１乃至図１７を参照して述べた第１の実施の形態のフラッシュメモリによれば、図３乃至図５に示したように、リファレンスセルの負荷電流当りのセル電流特性として二種類を組み合わせ、四値セルの各値の特性（単位負荷電流当りの電流特性）の温度特性に適するようにリファレンスセルの特性（単位負荷電流当りの電流特性）を設定することにより、動作の安定性および信頼性を高くすることができる。

また、図７（ａ）および（ｂ）に示したように、本体セルのワード線の電圧Ｖswを制御する第１のレギュレータ151 とリファレンスセルのワード線の電圧Ｖsw_refを制御する第２のレギュレータ152 を基本的に同じ構成とすることにより、上記両回路で使用する基準電圧Ｖref がばらついても、上記２つの電圧Ｖsw_ref、Ｖswは連動するので、Ｖsw_refとＶswの差のばらつきを抑えることができる。

なお、図８（ａ）および（ｂ）に示したように、書き込み・消去・書き込みベリファイ・消去ベリファイ時の本体セル用およびリファレンスセル用ワード線電圧を２つのレギュレータから作り、読み出し時には両ワード線ともレギュレータとは別の電源ＶDDR を印加するようにしても同様の効果を得ることができる。

また、前述したフラッシュメモリによれば、図６に示したように、第１のリファレンスセルおよび第２のリファレンスセルと、第１の負荷電流源および第２の負荷電流源および第３の負荷電流源と、ワード線に第１ワード線電圧を印加して第１の負荷電流とビット線を流れる電流から第１電圧を出力する第１の負荷回路と、リファレンスセルのワード線に第１ワード線電圧を印加して第２の負荷電流とビット線を流れる電流から第２電圧を出力する第２の負荷回路と、第１電圧出力と第２電圧出力の比較によってメモリセルが第１レベルにあるか第２レベルにあるか判定する第１の読み出し回路と、第２のリファレンスセルのワード線に第１ワード線電圧を印加して第３の負荷電流とビット線を流れる電流から第３電圧を出力する第３の負荷回路と、第２電圧出力と第３電圧出力の比較によってメモリセルが第２レベルにあるか第３レベルにあるか判定する第２の読み出し回路とを具備し、第１のリファレンスセルが互いに並列接続される数をN1（N1≧１、正の整数）、第２のリファレンスセルが互いに並列接続される数をN2（N2≧１、正の整数）、第２の負荷電流をＩ1、第３の負荷電流をＩ2とする時にN1/N2 はI1/I2より大きいように設定している。

これにより、負荷電流当りのリファレンスセルのセル電流を本体セルとほぼ同じにすることによって、セル電流の温度依存性やセル電流のgmのばらつきに対して安定した読み出しやベリファイを実行することができる。

また、閾値電圧が最も高いリファレンスセルの負荷電流は閾値電圧が最も低いリファレンスセルの負荷電流より大きくすることによって、ワード線電圧ばらつきに対するセル電流ばらつきを抑えることができる。

また、本体側とリファレンス側で負荷トランジスタのチャネル幅と接続するデータ線の数を比例させることによって、グランドノイズに対する読み出し耐性を確保することができる。この場合、リファレンス電圧は全てのセンスアンプに対して共通に入力する。

また、前述したフラッシュメモリによれば、図１２に示したように、入力された書き込み入力データを保持する入力バッファと、入力データから誤り検出または訂正のための検査データを発生するECC と、書き込み入力データと検査データからなる書き込みデータをカラムリダンダンシー情報に基づいて置き換えをするリダンダンシー置き換え回路と、その出力をラッチするページバッファを有することによって、フラッシュメモリ上でリダンダンシーと誤り訂正を同時に実行することができる。

この場合、ベリファイ用センスアンプと読み出し用センスアンプを持つことによって、四値で書き込み時間が長くなっても書き込み対象にないブロックから読み出しを行なうことができる。

また、メモリセルから読み出されたデータはリダンダンシー情報に基づいて置き換えがなされた後に誤り訂正を行なうことによって、フラッシュメモリ上でリダンダンシーと誤り訂正を同時に実行することができる。

また、前述したフラッシュメモリによれば、図１３に示したように、１つの定電流源をセンスアンプの本体側入力としてリファレンスセルのＶt の調整をセンスアンプ出力をモニターしながら実行できるので、精度あるＶt 制御を短時間に行なうことができる。

また、前述したフラッシュメモリによれば、図１６あるいは図１７に示したように、セルの閾値電圧Ｖt の一番高いレベルへの書き込みとそれ以外の書き込みのシーケンスを分けることによって、書き込み時間を短くすることができる。

なお、前述した２つのレギュレータ151 、152 を用いる場合の効果を必要とせずにその他の効果を得ればよい場合には、２つのレギュレータ151 、152 を用いないように構成してもよい。

＜第２の実施の形態＞
次に、本発明の不揮発性半導体メモリの第２の実施の形態として、二値モードと四値モードの切り換えが可能なフラッシュメモリについて説明する。

図１８は、本発明に係る二値／四値の切り換え可能なフラッシュメモリにおけるセンスアンプとメモリセルとの接続関係および制御信号を示している。

図１８の回路において、二値モードでIO0 に属するセル0 とIO1 に属するセル1 は独立しているが、四値モードでは、２つのセル0 、1 の２ビットデータは共にIO0 とIO1 に属し、上記セル0 とセル1 はカラムの最上位アドレスが異なる。

センスアンプの数の増加を最小に抑えたいので、二値で使うセンスアンプ（２つのデータ線をそれぞれsa1,sa2 がセンスする）は四値でも兼用するようにしている。具体的には、図１８中に示すような制御信号を用いることにより、四値の場合の１つのセルに必要な３つのセンスアンプのうち２つを、二値の場合の１つのセルに必要なセンスアンプとして用いることができる。結果として、二値の場合に比べて、四値セル当り１つのセンスアンプを付加することによって、四値メモリを読み出すことができるようになり、四値の読み出しを最小のオーバーヘッドで実現可能になる。

即ち、図１８の回路においては、第１のメモリセル（IO0 に属するセル）および第２のメモリセル（IO1 に属するセル）と、第１のリファレンスセル乃至第４のリファレンスセル（図示せず）と、第１の負荷電流源乃至第６の負荷電流源と、それぞれ制御信号e1,e2,e3により活性／非活性状態が制御される第１のコンパレータ（センスアンプ）sa1 乃至第３のコンパレータ（センスアンプ）sa3 と、スイッチ制御信号s1,s2,s3,s4,s5,s6 により次のように切り換え制御される複数のスイッチ素子sw1,sw2,sw3,sw4,sw5,sw6 を有する。

まず、第１のモード信号be1 が第１論理"L" の時（二値モード）には、第１のメモリセルと第１の負荷電流源QL1 は第１のコンパレータsa1 の第１入力となり、第２のメモリセルと第２の負荷電流源QL2 は第２のコンパレータsa2 の第１入力となり、第１のリファレンスセルと第３の負荷電流源（図示せず）は第１のコンパレータsa1 および第２のコンパレータsa2 に共通に第２入力となり、第３のコンパレータsa3 は非活性状態にされる。

第１のモード信号be1 が第２論理"H" の時（四値モード）には、第１のメモリセルまたは第２のメモリセルのいずれかが第１の負荷電流源または第２の負荷電流源のいずれかと接続され、当該接続のノードは第１のコンパレータsa1 乃至第３のコンパレータsa3 の第１入力となり、第２のリファレンスセルと第４の負荷電流源（図示せず）は第１のコンパレータsa1 の第２入力となり、第３のリファレンスセルと第５の負荷電流源（図示せず）は第２のコンパレータsa2 の第２入力となり、第４のリファレンスセル（図示せず）と第６の負荷電流源（図示せず）は第３のコンパレータsa3の第２入力となる。

セルアレイに連なる入出力ゲートに対して、二値モードではIO0 〜IO15のアクセスおよび出力を16ビットで行い、四値モードではアクセスおよび出力を8 ビットで行なう。

二値モードでは、２つのリファレンスセルの負荷電流はともにオンし、これにより生成されるリファレンス電圧v1,v2 は、共に二値の"0","1" のデータ線電圧の間の電圧"REF2 値" にされ、out1,2が出力される。

四値モードでは、カラムの最上位アドレスに基づいてデータ線の一方のみが読み出し対象となる。CA5Bが"H" の場合、スイッチ素子s1,s2,s3が全てオンし、センスアンプsa1,sa2,sa3 にそれぞれ入力される。リファレンス電圧v1,v2,v3は三つのリファレンスレベルREF1,2,3とされ、out1,2,3が出力される。

このようにデータ線の切換とリファレンス電圧の切換を行なうことによって、セル当り１つのセンスアンプの追加で二値を四値に切り換えることができる。

即ち、上記した第２の実施の形態のフラッシュメモリは、コマンドまたはROMへの書き込みによって二値と四値に切換可能であり、センスアンプとデータ線を接続するスイッチと電流負荷をデータ線に接続するスイッチをそれぞれ二値モードまたは四値モードで切り換えることによって、センスアンプの増加数を最小にすることができる。

なお、リファレンスセルとして、第１の実施の形態で説明したような特性を持たせることにより、第１の実施の形態で説明したような効果が得られる。

図１９は、本発明に係る二値／四値の切り換え可能なフラッシュメモリにおいて二値／四値の書き込みを行なう際のシーケンスの概要を示している。

図２０は、図１９のシーケンスに対応する動作波形の一例を示している。

図２１は、本発明に二値／四値の切り換え可能なフラッシュメモリにおいて消去を行なう際のシーケンスの概要を示している。

図２２は、図２１中のウィークプログラムとオーバーイレース（過消去）のベ
リファイシーケンスに対応する動作波形の一例を示している。

＜変形例＞
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…アドレスラッチ（Address latch）
２…アドレスカウンタ（Address counter）
３…アドレスバッファ（Address buffer）
４…I/O バッファ（I/O buffer）
５…データラッチ（Data latch）
６…センスアンプ（sense amp）
７…メモリセルアレイ
８…カラムゲート回路（column gates）
９…書き込み回路（Program circuit）
10…コマンドレジスタ（Command register）
11…コントローラ（Controller）
12…ロウデコーダ（Row decoder）
13…カラムデコーダ（Column decoder）
14…チャージポンプ回路（Charge pumps）
151 ，152 …レギュレータ回路。

Claims

三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
書き込みデータが入力し、読み出しデータを出力するN ビットの入出力バッファと、
複数のサイクルで入力される書き込みデータをラッチするM ビットの入力レジスタと、
前記M ビットの入力データからK ビットの検査データを発生する検査データ発生回路と、
不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、
前記（M+K ）ビットデータを前記カラムリダンダンシー置き換え回路に入力して（M+K+L ）ビットを出力し、これらのデータをラッチするページバッファと、
前記ページバッファのデータが非書き込みデータか否かに応じて第１書き込み電圧または第２書き込み電圧を発生する書き込み回路
とを具備することを特徴とする不揮発性半導体メモリ。
三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
前記不揮発性メモリセルから（M+K+L ）ビットデータを読み出す読み出し回路と、
前記不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、
前記（M+K+L ）ビットデータを前記カラムリダンダンシー置き換え回路に入力して（M+K ）ビットを出力し、これらのデータを入力してデータの誤りを訂正しM ビットを出力する誤り訂正回路と、
前記M ビットが入力し、これをラッチする出力レジスタと、
前記M ビットを複数サイクルでN ビットデータを出力する出力バッファ
とを具備することを特徴とする不揮発性半導体メモリ。
三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
書き込みデータが入力し、読み出しデータを出力するN ビットの入出力バッファと、
入力される書き込みデータをラッチするM ビットの入力レジスタと、
前記不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、
前記M ビットデータを前記カラムリダンダンシー置き換え回路に入力して（M+L ）ビットを出力し、これらのデータをラッチするページバッファと、
前記ページバッファのデータが非書き込みデータか否かに応じて第１書き込み電圧または第２書き込み電圧を発生する書き込み回路
とを具備することを特徴とする不揮発性半導体メモリ。
三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
前記不揮発性メモリセルから（M+L ）ビットデータを読み出す読み出し回路と、
前記（M+L ）ビットデータが入力し、前記不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換え、M ビットを出力するカラムリダンダンシー置き換え回路と、
前記カラムリダンダンシー置き換え回路から出力するM ビットデータを出力する出力バッファ
とを具備することを特徴とする不揮発性半導体メモリ。
少なくとも三つの閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダとを具備し、
前記三つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3（Ｖt1<Ｖt2< Ｖt3）とし、
（１）書き込みデータをロードし、
（２）Ｖt2に書き込むべき不揮発性メモリセルの書き込みは第１のゲート電圧で書き込み、
（３）Ｖt2になっているか否かを判定し、なっていない時は第１のゲート電圧より高い第２のゲート電圧として前記ステップ（２）を実行し、なっていたら次のステップ（４）に移り、
（４）Ｖt3に書き込むべき不揮発性メモリセルの書き込みはＶt2に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行ない、
（５）Ｖt3になっているか否かを判定し、なっていない時は前記ステップ（４）を再実行し、なっていたら書き込みを終了し、
上記ステップ（１）から（５）を実行して書き込みを行なうことを特徴とする不揮発性半導体メモリ。
少なくとも三つの閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダとを具備し、
前記三つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3（Ｖt1< Ｖt2< Ｖt3）とし、
（１）書き込みデータをロードし、
（２）Ｖt3に書き込むべき不揮発性メモリセルの書き込みはＶt2に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行ない、
（３）Ｖt3になっているか否かを判定し、なっていない時は前記ステップ（２）を再実行し、なっていたら次のステップ（４）に移り、
（４）Ｖt2に書き込むべき不揮発性メモリセルの書き込みは第１のゲート電圧で書き込み、
（５）Ｖt2になっているか否かを判定し、なっていない時は第１のゲート電圧より高い第２のゲート電圧として前記ステップ（４）を実行し、なっていたら書き込みを終了し、
上記ステップ（１）から（５）を実行して書き込みを行なうことを特徴とする不揮発性半導体メモリ。
前記Ｖt2になっているか否かを判定する第１の書き込みベリファイ時には、選択された不揮発性メモリセルのワード線電圧を第１ベリファイ電圧とし、リファレンスセルのワード線電圧を第１ベリファイ電圧より低い第２ベリファイ電圧とし、Ｖt3になっているか否かを判定する第２の書き込みベリファイ時には、選択された不揮発性メモリセルのワード線電圧を第３ベリファイ電圧とし、リファレンスセルのワード線電圧を前記第２ベリファイ電圧とすることを特徴とする請求項５または６記載の不揮発性半導体メモリ。
前記メモリセルのデータを読み出す時に選択されたメモリセルのワード線と前記リファレンスセルのワード線に印加する電圧は第１のレギュレータおよび第２のレギュレータの出力とは異なる第３の電圧を共通に用いることを特徴とする請求項７記載の不揮発性半導体メモリ。
少なくとも四つの閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダとを具備し、
前記四つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3, Ｖt4（Ｖt1< Ｖt2< Ｖt3< Ｖt4）とし、
（１）書き込みデータをロードし、
（２）Ｖt2に書き込むべき不揮発性メモリセルの書き込みとＶt3に書き込むべき不揮発性メモリセルの書き込みは第１のゲート電圧で行ない、
（３）Ｖt2に書き込むべき不揮発性メモリセルの閾値電圧がＶt2になっているか否かおよびＶt3に書き込むべき不揮発性メモリセルの閾値電圧がＶt3になっているか否かを判定し、なっていない時は前記第１のゲート電圧より高い第２のゲート電圧により前記ステップ（２）を再実行し、なっていたら次のステップ（４）に移り、
（４）Ｖt4に書き込むべき不揮発性メモリセルの書き込みはＶt2またはＶt3に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行い、
（５）Ｖt4に書き込むべき不揮発性メモリセルの閾値電圧がＶt4になっているか否かを判定し、なっていない時は前記ステップ（４）を再実行し、なっていたら書き込みを終了し、
上記ステップ（１）から（５）を実行して書き込みを行なうことを特徴とする不揮発性半導体メモリ。
少なくとも四つの閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダとを具備し、
前記四つの閾値電圧レベルをそれぞれＶt1, Ｖt2, Ｖt3, Ｖt4（Ｖt1< Ｖt2< Ｖt3< Ｖt4）とし、
（１）書き込みデータをロードし、
（２）Ｖt4に書き込むべき不揮発性メモリセルの書き込みはＶt2またはＶt3に書き込むべき不揮発性メモリセルの書き込みゲート電圧の最大値に等しいかそれより高い値（第３のゲート電圧）で行い、
（３）Ｖt4に書き込むべき不揮発性メモリセルの閾値電圧がＶt4になっているか否かを判定し、なっていない時は前記ステップ（２）を再実行し、なっていたら次のステップ（４）に移り、
（４）Ｖt2に書き込むべき不揮発性メモリセルの書き込みとＶt3に書き込むべき不揮発性メモリセルの書き込みは前記第１のゲート電圧で行い、
（５）Ｖt2に書き込むべき不揮発性メモリセルの閾値電圧がＶt2になっているか否かおよびＶt3に書き込むべき不揮発性メモリセルの閾値電圧がＶt3になっているか否かを判定し、なっていない時は前記第１のゲート電圧より高い第２のゲート電圧により前記ステップ（２）を再実行し、なっていたら次のステップ（４）に移り、
上記ステップ（１）から（５）を実行して書き込みを行なうことを特徴とする不揮発性半導体メモリ。
不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、
前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、
少なくとも１つのリファレンスセルと、
前記リファレンスセルのセル電流と選択された不揮発性メモリセルのセル電流を比較して前記選択された不揮発性メモリセルのデータを読み出すコンパレータ回路とを具備し、
前記コンパレータ回路の第１入力は、第１信号が第１論理の時には前記選択された不揮発性メモリセルに接続され、前記第１信号が第２論理の時には予め設定されたあるいは外部から供給される電流源に接続され、前記第１信号を第２論理とし、前記コンパレータ回路の出力電圧をモニターしながら前記リファレンスセルの閾値電圧を調整することを特徴とする不揮発性半導体メモリ。