JP2010148289A - Switching regulator circuit - Google Patents
Switching regulator circuit Download PDFInfo
- Publication number
- JP2010148289A JP2010148289A JP2008324551A JP2008324551A JP2010148289A JP 2010148289 A JP2010148289 A JP 2010148289A JP 2008324551 A JP2008324551 A JP 2008324551A JP 2008324551 A JP2008324551 A JP 2008324551A JP 2010148289 A JP2010148289 A JP 2010148289A
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- unit
- circuit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims description 36
- 230000005856 abnormality Effects 0.000 claims description 30
- 238000009499 grossing Methods 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000009825 accumulation Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 49
- 238000012935 Averaging Methods 0.000 abstract description 23
- 230000004044 response Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract description 7
- 230000010354 integration Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 230000007423 decrease Effects 0.000 description 10
- 230000003247 decreasing effect Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000004043 responsiveness Effects 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Landscapes
- Dc-Dc Converters (AREA)
Abstract
Description
本発明は、直流−直流コンバータであるスイッチングレギュレータ回路に関する。 The present invention relates to a switching regulator circuit that is a DC-DC converter.
図１は、従来の技術によるスイッチングレギュレータ回路９の構成を示す図である。スイッチングレギュレータ回路９は、出力ＭＯＳ（Metal Oxide Semiconductor）１１を導通状態（以下「オン」という）および遮断状態（以下「オフ」という）のいずれかに切り換えることによって、コンデンサＣ９に蓄積される電荷を制御し、抵抗からなる負荷２に出力する電圧が一定の電圧になるように制御する。出力ＭＯＳ１１は、ＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、直流電源の電圧Ｖｉｎが印加される。
FIG. 1 is a diagram showing a configuration of a
出力ＭＯＳ１１から出力される電流は、コイルＬ１および抵抗素子Ｒ１を介してコンデンサＣ９に供給される。コイルＬ１の入力側には、アノードが接地されるダイオードＤ１のカソードが接続されている。抵抗素子Ｒ１は、負荷２に供給される電流の電流値を検出するためのシャント抵抗であり、抵抗素子Ｒ１の上流側の端子が電流アンプ１２の反転入力端子に接続され、抵抗素子Ｒ１の下流側の端子が電流アンプ１２の非反転入力端子に接続されている。
The current output from the
電流アンプ１２は、抵抗素子Ｒ１の両端の電位差によって、負荷２に供給される電流の電流値を検出し、検出した電流値に基づいて、スイッチングレギュレータ回路９の出力電圧を目的の電圧に保つように動作する。具体的には、負荷２への電流が不足していると、出力ＭＯＳ１１のオンデューティを大きくし、負荷２への電流が過剰であると、出力ＭＯＳ１１のオンデューティを小さくする。出力ＭＯＳ１１のオンデューティは、オンおよびオフの一周期の時間に対するオンの時間の割合である。
The
電圧エラーアンプ１３は、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点が反転入力端子に接続され、定電圧源１９の電圧が非反転入力端子に接続され、出力が平均化アンプの反転入力端子に入力されるとともに、抵抗素子Ｒ５を介して電圧エラーアンプ１３の反転入力端子に接続されている。電圧エラーアンプ１３は、負荷２に出力する出力電圧、つまりコンデンサＣ９の電圧を抵抗素子Ｒ２と抵抗素子Ｒ３とによって分圧した電圧と、定電圧源１９の電圧との差を増幅してエラー信号として出力し、スイッチングレギュレータ回路９の出力電圧を目的の電圧になるように制御する。具体的には、出力電圧が下がれば、出力ＭＯＳ１１のオンデューティを大きくし、出力電圧が上がれば、出力ＭＯＳ１１のオンデューティを小さくする。電流アンプ１２は、電圧エラーアンプ１３よりも高速に動作するので、負荷２の変動に対する応答が速い。
In the
平均化アンプ９１は、電流アンプ１２の出力が非転入力端子に接続され、電圧エラーアンプ１３の出力が反転入力端子に接続され、出力がパルス幅変調（以下「ＰＷＭ」という）コンパレータ１５の非反転入力端子に接続されるとともに、コンデンサ８を介して、平均化アンプ９１の非転入力端子に接続されている。ＰＷＭコンパレータ１５は、のこぎり波生成回路９２の出力が転入力端子に接続され、平均化アンプ９１の出力が非反転入力端子に接続され、出力がインバータ９３を介して出力ＭＯＳ１１のゲートに接続されている。
In the
図２は、電流アンプ１２の出力および電圧エラーアンプ１３の出力の出力波形を示すタイムチャートである。電流アンプ１２の出力は、負荷２に供給される電流の電流値の変動に連動して、時間の経過に従い、周期的に増減している。電圧エラーアンプ１３の出力は、コンデンサＣ９によって、電流の増減による電圧が平滑され、時間の経過に従い、周期的に増減するが、増減する電圧幅は出力する電圧に比して小さい。
FIG. 2 is a time chart showing output waveforms of the output of the
図３は、平均化アンプ９１の出力の出力波形および出力ＭＯＳ１１のオンオフを示すタイムチャートである。平均化アンプ９１は、電流アンプ１２の出力の電圧と電圧エラーアンプ１３の出力の電圧との差を平均化して出力する。平均化アンプ９１の出力は、出力ＭＯＳ１１がオフからオンに変化した時点で、最も低い電圧まで下がった後、次に出力ＭＯＳ１１がオフからオンに変化する時点まで上昇するのこぎり波状の信号である。平均化アンプ９１は、電流アンプ１２の出力に重畳するノイズを低減する。
FIG. 3 is a time chart showing the output waveform of the output of the
ＰＷＭコンパレータ１５は、平均化アンプ９１の出力とのこぎり波生成回路９２の出力とを比較し、平均化アンプ９１の出力の電圧がのこぎり波生成回路９２の出力の電圧以上であると、ハイレベルの信号を出力し、出力ＭＯＳ１１のゲート電圧をソース電圧未満にして出力ＭＯＳ１１をオンとする。平均化アンプ９１の出力の電圧がのこぎり波生成回路９２の出力の電圧未満であると、ローレベルの信号を出力し、出力ＭＯＳ１１のゲート電圧をソース電圧以上にして出力ＭＯＳ１１をオフとする。
The
特許文献１に記載される電流モード制御装置は、電流センス回路にスローブ補償回路を設け、二次曲線カーブを持つ電圧をスイッチング回路に加える構成である。スイッチングオフ直前の傾きを大きくして、低周波発振を抑えるようにしたものである。
The current mode control device described in
特許文献２に記載されるＤＣ−ＤＣコンバータは、積分回路を二重に設けることによって、スローブ補償回路をなくした構成である。
The DC-DC converter described in
図４は、平均化アンプ９１の詳細な回路構成を示す図である。図５は、のこぎり波生成回路９２の詳細な回路構成を示す図である。図６は、コンパレータ９２１，９２２の詳細な回路構成を示す図である。このように、平均化アンプ９１およびのこぎり波生成回路９２のいずれの回路も多くの回路素子から構成されており、回路規模が大きい。すなわち、図１に示したスイッチングレギュレータ回路９は、平均化アンプ９１およびのこぎり波生成回路９２が設けられており、回路規模が大きく、また平均化アンプによって電流を平均化するので応答性が遅いという問題がある。特許文献２に記載されるＤＣ−ＤＣコンバータは、スローブ補償回路を無くしているが、積分回路を二重に設ける必要があり、回路規模が大きくなるという問題がある。
FIG. 4 is a diagram showing a detailed circuit configuration of the
本発明の目的は、回路規模が小さく、かつ応答性が速いスイッチングレギュレータ回路を提供することである。 An object of the present invention is to provide a switching regulator circuit having a small circuit scale and quick response.
本発明（１）は、電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換える切換部と、
切換部から出力される電圧を平滑し、平滑した電圧を負荷に出力する平滑出力部と、
切換部から平滑出力部に流れる電流を検出する電流検出部と、
平滑出力部から負荷に出力する電圧を検出する電圧検出部と、
電流検出部によって検出される電流に応じて電荷を蓄積する蓄積部と、
蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上になると、切換部による出力を停止するための停止信号を生成する停止信号生成部と、
予め定める周期のクロック信号を生成するクロック生成回路と、
クロック生成回路によって生成されるクロック信号に同期して、切換部を出力状態に切り換え、停止信号生成部によって生成される停止信号に同期して、切換部を非出力状態に切り換えるとともに、蓄積部によって蓄積された電荷を放電させる切換制御部とを含むことを特徴とするスイッチングレギュレータ回路である。
The present invention (1) includes a switching unit that switches between an output state that outputs a voltage and a non-output state that does not output a voltage;
A smoothing output unit for smoothing a voltage output from the switching unit and outputting the smoothed voltage to a load;
A current detection unit for detecting a current flowing from the switching unit to the smoothing output unit;
A voltage detection unit for detecting a voltage output from the smoothing output unit to the load;
An accumulator that accumulates charges according to the current detected by the current detector;
A stop signal generation unit that generates a stop signal for stopping output by the switching unit when the voltage due to the electric charge accumulated by the accumulation unit becomes equal to or higher than the voltage detected by the voltage detection unit;
A clock generation circuit for generating a clock signal having a predetermined period;
The switching unit is switched to the output state in synchronization with the clock signal generated by the clock generation circuit, the switching unit is switched to the non-output state in synchronization with the stop signal generated by the stop signal generation unit, and the storage unit The switching regulator circuit includes a switching control unit that discharges the accumulated electric charge.
本発明（１）によれば、切換部によって、電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換えられ、平滑出力部によって、切換部から出力される電圧が平滑され、平滑された電圧が負荷に出力され、電流検出部によって、切換部から平滑出力部に流れる電流が検出され、電圧検出部によって、平滑出力部から負荷に出力する電圧が検出される。蓄積部によって、電流検出部によって検出される電流に応じて電荷が蓄積され、停止信号生成部によって、蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上になると、切換部による出力を停止するための停止信号が生成される。そして、クロック生成回路によって、予め定める周期のクロック信号が生成され、切換制御部によって、クロック生成回路によって生成されるクロック信号に同期して、換部が出力状態に切り換えられ、停止信号生成部によって生成される停止信号に同期して、切換部が非出力状態に切り換えられるとともに、蓄積部によって蓄積された電荷が放電される。 According to the present invention (1), the switching unit switches between an output state where the voltage is output and a non-output state where the voltage is not output, and the smoothing output unit smoothes the voltage output from the switching unit, The smoothed voltage is output to the load, the current detection unit detects the current flowing from the switching unit to the smooth output unit, and the voltage detection unit detects the voltage output from the smooth output unit to the load. Charge is accumulated by the accumulator according to the current detected by the current detector, and switching is performed when the voltage due to the electric charge accumulated by the accumulator is greater than or equal to the voltage detected by the voltage detector by the stop signal generator. A stop signal for stopping output by the unit is generated. Then, a clock signal having a predetermined period is generated by the clock generation circuit, and the switching unit is switched to the output state in synchronization with the clock signal generated by the clock generation circuit, and the stop signal generation unit In synchronization with the generated stop signal, the switching unit is switched to the non-output state, and the charge accumulated by the accumulation unit is discharged.
したがって、回路規模の大きい平均化アンプおよびのこぎり波生成回路を用いる必要がないので、回路規模が小さく、かつ応答性が速くすることができる。 Therefore, since it is not necessary to use an averaging amplifier and a sawtooth wave generation circuit having a large circuit scale, the circuit scale is small and the responsiveness can be increased.
図７は、本発明の実施の一形態であるスイッチングレギュレータ回路１の構成を示す図である。スイッチングレギュレータ回路１は、直流電源の電圧Ｖｉｎ、たとえば車載用のバッテリの電圧１２Ｖを予め定める出力電圧、たとえば５Ｖまたは３，３Ｖに変換して出力する直流−直流コンバータである。スイッチングレギュレータ回路１の構成要素のうち図１に示したスイッチングレギュレータ回路９の構成要素と同じ構成要素については、同じ参照符を付している。
FIG. 7 is a diagram showing a configuration of the
スイッチングレギュレータ回路１は、出力ＭＯＳ（Metal Oxide Semiconductor）１１、ダイオードＤ１、コイルＬ１、抵抗素子Ｒ１〜Ｒ９、コンデンサＣ１、電流アンプ１２、電圧エラーアンプ１３、積分回路１４、パルス幅変調コンパレータ（以下「ＰＷＭコンパレータ」という）１５、クロック生成回路１６、フリップフロップ１７、ドライバ１８および定電圧源１９を含んで構成されている。負荷２は、たとえばマイクロコンピュータなどの電子回路であるが、図７では抵抗素子として表している。
The
切換部である出力ＭＯＳ１１は、ＰチャネルのＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）によって構成され、ソースに直流電源の電圧Ｖｉｎが印加され、ドレインが、アノードが接地されるダイオードＤ１のカソードおよびコイルＬ１の一端に接続され、ゲートがドライバ１８の出力に接続されている。コイルＬ１の他端は、抵抗素子Ｒ１を介して、一端が接地されるコンデンサＣ１の他端および負荷２に接続されている。コンデンサＣ１は、静電容量の大きい電界コンデンサであり、出力ＭＯＳ１１から出力され、コイルＬ１および抵抗素子Ｒ１を介して印加される電圧を平滑して、負荷２に出力する。ダイオードＤ１、コイルＬ１およびコンデンサＣ１は、平滑出力部である。
An
Semiconductor field effect transistor), DC power supply voltage Vin is applied to the source, the drain is connected to the cathode of diode D1 whose anode is grounded and one end of coil L1, and the gate is connected to the output of
抵抗素子Ｒ１は、負荷２に供給する電流の電流値を検出するためのシャント抵抗であり、抵抗素子Ｒ１の上流側の端子が抵抗素子Ｒ６を介して電流アンプ１２の非反転入力端子、および一端が接地される抵抗素子Ｒ９の他端に接続され、抵抗素子Ｒ１の下流側の端子が抵抗素子Ｒ７を介して電流アンプ１２の反転入力端子、および一端が出力に接続される抵抗素子Ｒ８の他端に接続され、出力が、積分回路１４の入力、および抵抗素子Ｒ８の前記一端に接続されている。
The resistor element R1 is a shunt resistor for detecting the current value of the current supplied to the
電流アンプ１２は、抵抗素子Ｒ１の両端の電位差によって、負荷２に供給される電流の電流値を検出し、検出した電流値に基づいて、スイッチングレギュレータ回路１が出力する出力電圧を制御する。負荷２への電流が不足していると、出力ＭＯＳ１１のオンデューティを大きくし、負荷２への電流が過剰であると、出力ＭＯＳ１１のオンデューティを小さくする。出力ＭＯＳ１１のオンデューティは、導通状態（以下「オン」という）および遮断状態（以下「オフ」という）の一周期の時間に対するオンの時間の割合である。電流アンプ１２および抵抗素子Ｒ１，Ｒ６〜Ｒ９は、電流検出部である。
The
抵抗素子Ｒ２は、一端がコンデンサＣ１、抵抗素子Ｒ１および負荷２の接続点に接続され、他端が抵抗素子Ｒ３の一端および抵抗素子Ｒ４の一端に接続されている。抵抗素子Ｒ３の他端は、接地され、抵抗素子Ｒ４の他端は、電圧エラーアンプ１３の反転入力端子および抵抗素子Ｒ５の一端に接続されている。電圧エラーアンプ１３は、非反転入力端子が、定電圧源１９に接続され、出力がＰＷＭコンパレータ１５の反転入力端子、および抵抗素子Ｒ５の他端に接続されている。定電圧源１９は、出力電圧を予め定める出力電圧にするための基準電圧を出力する。
One end of the resistance element R2 is connected to the connection point of the capacitor C1, the resistance element R1 and the
電圧エラーアンプ１３は、出力電圧を抵抗素子Ｒ２と抵抗素子Ｒ３とによって分圧した電圧と、定電圧源１９の基準電圧との差を増幅してエラー信号として出力し、スイッチングレギュレータ回路１の出力電圧が予め定める出力電圧になるように制御する。具体的には、電圧エラーアンプ１３は、出力電圧が下がれば、出力ＭＯＳ１１のオンデューティを大きくし、出力電圧が上がれば、出力ＭＯＳ１１のオンデューティを小さくする。電流アンプ１２は、電圧エラーアンプ１３よりも高速に動作するので、負荷２の変動に対する応答が速い。電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９は、電圧検出部である。
The
蓄積部である積分回路１４は、電流源１４１、コンデンサＣ２およびトランジスタＴｒ１を含んで構成される。電流源１４１は、直流電源の電圧Ｖｉｎが印加され、電流源１４１の出力は、一端が接地されるコンデンサＣ２の他端、トランジスタＴｒ１のコレクタ、およびＰＷＭコンパレータの非反転入力端子に接続されている。トランジスタＴｒ１は、ＮＰＮ型のトランジスタであり、エミッタが接地され、ベースがフリップフロップ１７の反転出力端子に接続されている。電流源１４１が出力する電流は、電流アンプ１２が検出した電流値に応じて制御される。コンデンサＣ２は、電流源１４１から供給される電流の電荷を蓄積し、コンデンサＣ２の電圧を上昇させる。トランジスタＴｒ１は、ベース電圧がローレベルであると、オフであり、コンデンサＣ１は、電荷を蓄積することができる。トランジスタＴｒ１のベース電圧がハイレベルであると、トランジスタＴｒ１はオンであり、コンデンサＣ１に蓄積された電荷は放電され、コンデンサＣ２の電圧は接地電位まで下がる。
The integrating
電流アンプ１２は、検出した電流値が大きくなると、オンデューティを小さくするために、電流源１４１の電流を大きくして、電圧の上昇を速くし、検出した電流値が小さくなると、オンデューティを大きくするために、電流源１４１の電流を小さくして、電圧の上昇を遅くする。
When the detected current value increases, the
停止信号生成部であるＰＷＭコンパレータ１５は、非反転入力端子がコンデンサＣ２、トランジスタＴｒ１のコレクタ、および電流源１４１の出力に接続され、反転入力端子が電圧エラーアンプ１３の出力に接続され、出力がフリップフロップ１７のリセット端子Ｒに接続されている。ＰＷＭコンパレータ１５は、積分回路１４の出力、すなわちコンデンサＣ２の電圧が電圧エラーアンプ１３の出力の電圧以上になるとハイレベルの信号を出力し、フリップフロップ１７をリセットする。
The
切換制御部であるフリップフロップ１７は、セット端子Ｓがクロック生成回路１６に接続され、リセット端子ＲがＰＷＭコンパレータ１５の出力に接続され、反転出力端子がドライバ１８を介して出力ＭＯＳ１１のゲート、およびトランジスタＴｒ１のベースに接続されている。クロック生成回路であるクロック生成回路１６は、たとえば４００ｋＨｚの周波数のクロック信号を生成する回路であり、クロック信号をフリップフロップ１７のセット端子Ｓに入力する。予め定める周期は、たとえば４００ｋＨｚの周波数のクロック信号の周期である。
The flip-
フリップフロップ１７は、クロック信号がローレベルからハイレベルに変化すると、反転出力端子をローレベルとし、すなわち、出力ＭＯＳ１１のゲートをローレベルとし、出力ＭＯＳ１１をオンする。フリップフロップ１７は、ＰＷＭコンパレータ１５の出力からハイレベルの信号が出力されると、反転出力端子をハイレベルとし、すなわち、出力ＭＯＳ１１のゲートをハイレベルとし、出力ＭＯＳ１１をオフする。したがって、出力ＭＯＳ１１は、クロック信号がローレベルからハイレベルに変化した時点でオンとなり、ＰＷＭコンパレータ１５からハイレベルの信号が出力され時点でオフとなる。
When the clock signal changes from the low level to the high level, the flip-
図８は、電流アンプ１２および積分回路１４の詳細な回路構成を示す図である。電流アンプ１２は、抵抗素子Ｒ１０、トランジスタＴｒ２〜Ｔｒ６、コンデンサＣ３、および電流源１２１を含んで構成されている。電流アンプ１２は、従来の技術による回路構成であり、詳細な説明は省略する。積分回路１４に含まれる電流源１４１は、トランジスタＴｒ７〜Ｔｒ９によって構成されている。トランジスタＴｒ７は、ＮＰＮ型のトランジスタであり、トランジスタＴｒ８，Ｔｒ９は、ＰＮＰ型のトランジスタである。
FIG. 8 is a diagram showing a detailed circuit configuration of the
トランジスタＴｒ８，９は、エミッタが直流電源の電圧Ｖｉｎに接続されている。トランジスタＴｒ９は、コレクタがコンデンサＣ２に接続され、ベースがトランジスタＴｒ８のベースおよびコレクタ、ならびにトランジスタＴｒ７のコレクタに接続されている。トランジスタＴｒ７は、エミッタが接地され、ベースが電流アンプ１２の出力に接続されている。トランジスタＴｒ８，９は、カレントミラー回路を構成しており、トランジスタＴｒ９からコンデンサＣ２に供給される電流、すなわちトランジスタＴｒ８に流れる電流は、トランジスタＴｒ７のベース電圧を制御する電流アンプ１２の出力によって制御される。
The emitters of the transistors Tr8 and Tr9 are connected to the voltage Vin of the DC power supply. The transistor Tr9 has a collector connected to the capacitor C2, and a base connected to the base and collector of the transistor Tr8 and the collector of the transistor Tr7. The transistor Tr7 has an emitter grounded and a base connected to the output of the
図９は、スイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。クロックは、クロック生成回路１６の出力であるクロック信号の出力波形であり、たとえば時刻ｔ１でのクロックの立ち上がりで、フリップフロップ１７の出力（図では「Ｆ．Ｆ．出力」という）がハイレベルからローレベルに変化し、ＭＯＳ１１がオンとなる。
FIG. 9 is a time chart for explaining the operation of the
出力ＭＯＳ１１がオンとなると、負荷２に供給される電流が増加し、電流アンプ１２の出力（図では「センスアンプ出力」という）、すなわち電流アンプ１２によって検出される電流の電流値が上昇する。電流アンプ１２の出力が、時刻ｔ２に電圧エラーアンプ１３の出力（図では「エラーアンプ出力」という）に達すると、ＰＷＭコンパレータ１５の出力（図では「ＰＷＭ＿ＣＭＰ出力」という）がローレベルからハイレベルに変化し、時刻ｔ３にフリップフロップ１７の出力がハイレベルに変化する。フリップフロップ１７の出力がハイレベルになると、出力ＭＯＳ１１はオフになる。スイッチングレギュレータ回路１は、クロックの一周期ごとにこの一連の動作を繰り返す。
When the
このように、スイッチングレギュレータ回路１は、負荷に供給する電流に応じた電流をコンデンサＣ２で積分することによって、電流アンプ１２の出力波形をのこぎり波状にすることができ、電圧エラーアンプ１３と直接比較することができる。したがって、従来の技術であるスイッチングレギュレータ回路９で用いられていた平均化アンプおよびのこぎり波生成回路を用いる必要がなく、回路規模を小さくすることができる。
As described above, the switching
また、コンデンサＣ２での積分、つまり平均化する期間を、クロック信号の一周期と同期させているので、必要最小限の期間だけ平均化していることになり、安定性と高速性を同時に確保することができる。 In addition, since the integration in the capacitor C2, that is, the averaging period is synchronized with one period of the clock signal, the averaging is performed only for the minimum necessary period, and both stability and high speed are ensured at the same time. be able to.
図１０は、入力電圧が急低下したときのスイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。入力電圧、すなわち直流電源の電圧Ｖｉｎが時刻ｔ４に急速に低下したとき、スイッチングレギュレータ回路１の出力電圧、すなわち負荷２に出力する電圧も急速に低下する。このとき、電圧エラーアンプ１３は、出力電圧を上昇させるために、エラー信号、つまり電圧エラーアンプ１３の出力の電圧（図では「エラーアンプ」という）を上昇させる。
FIG. 10 is a time chart for explaining the operation of the
積分回路１４の出力の電圧（図では「積分回路出力」という）は、電圧エラーアンプ１３の出力の電圧が上昇しているので、入力電圧が低下していないときよりも高い電圧まで上昇する。積分回路１４の出力の電圧が、上昇している電圧エラーアンプ１３の出力の電圧に達すると、ＰＷＭコンパレータ１５がハイレベルの信号を出力するので、積分回路１４の出力の電圧は、接地電位まで下がる、しかし、電圧エラーアンプ１３の出力は上昇したままであり、この高い電圧で、一連の動作が継続してしまう。
The output voltage of the integrating circuit 14 (referred to as “integrating circuit output” in the figure) rises to a higher voltage than when the input voltage has not dropped because the voltage of the output of the
図１１は、スイッチングレギュレータ回路１に追加する強制リセット回路２０の構成を示す図である。強制リセット回路２０は、スイッチングレギュレータ回路１に追加する回路であり、図１１には、スイッチングレギュレータ回路１のうち強制リセット回路２０に関係する構成要素のみを示している。強制リセット回路２０は、クロック生成回路１６が生成するクロック信号の一周期の間に、積分回路１４の出力の電圧が、電圧エラーアンプ１３の出力の電圧以上にならないとき、出力ＭＯＳ１１を強制的にオフとするための停止信号を生成する。
FIG. 11 is a diagram showing a configuration of a forced
第２停止信号生成部である強制リセット回路２０は、ワンショット回路２１、フリップフロップ２２，２３、論理積回路２４、論理和回路２５およびインバータ２６を含んで構成されている。図７に示したスイッチングレギュレータ回路１では、クロック生成回路１６の出力は、フリップフロップ１７のセット端子Ｓに直接接続されていたが、強制リセット回路２０を追加する場合は、クロック生成回路１６の出力は、ワンショット回路２１を介してフリップフロップ１７のセット端子Ｓに接続される。
The forced
ワンショット回路２１は、ディレイ回路（図では「ｄｅｌａｙ」という）２１１および論理積回路２１２を含んで構成されており、クロック信号の立ち上がりからディレイ回路２１１の遅延時間分の時間のワンショットパルスを生成する。クロック信号は、フリップフロップ２２，２３のクロック端子ＣＫに入力されている。フリップフロップ２２，２３は、Ｄタイプのフリップフロップであり、クロック端子ＣＫに入力される信号の立ち上がりで、入力端子Ｄに入力される信号のレベルを出力端子Ｑから出力する。
The one-
フリップフロップ２２の入力端子Ｄは、抵抗素子Ｒ１１によって電圧Ｖｉｎにプルアップされており、フリップフロップ２３の入力端子Ｄは、フリップフロップ２２の出力端子Ｑに接続されている。したがって、フリップフロップ２３は、フリップフロップ２２の出力端子Ｑの信号をクロック信号一周期分遅れて出力する。ＰＷＭコンパレータ１５の出力は、インバータ２６を介してフリップフロップ２２，２３のリセット端子ＲＢに入力されており、ＰＷＭコンパレータ１５の出力がハイレベルになると、フリップフロップ２２，２３は、リセットされ、いずれの出力端子Ｑもローレベルとなる。
The input terminal D of the flip-
論理積回路２４は、フリップフロップ２３の出力端子Ｑがハイレベルのときに、ワンショット回路２１から出力されるワンショットパルスを出力し、論理和回路２５によって、トランジスタＴｒ１のベース電圧をハイレベルとするので、トランジスタＴｒ１はオンとなり、コンデンサＣ２に充電された電荷は放電される。論理和回路２５は、フリップフロップ１７の反転出力も入力されており、ＰＷＭコンパレータ１５がハイレベルを出力したときにも、トランジスタＴｒ１をオンとし、コンデンサＣ２に充電された電荷を放電させる。
The AND
図１２は、強制リセット回路２０の動作を説明するためのタイムチャートである。クロック信号（図では「ＣＬＫ」という）が、ローレベルからハイレベルに変化するごとに、ワンショット回路２１は、ワンショットパルス（図では「ワンショット」という）を出力する。フリップフロップ２２は、時刻ｔ５以前はリセットされているので、出力端子Ｑ（図では「Ｑ１」という）の出力は、クロック信号の立ち上がりで、ローレベルからハイレベルに変化する。フリップフロップ２３は、フリップフロップ２２の出力端子Ｑ（図では「Ｑ２」という）の出力は、時刻ｔ６のクロック信号の立ち上がりで、フリップフロップ２２の出力端子Ｑの出力を取り込み、ローレベルからハイレベルに変化する。
FIG. 12 is a time chart for explaining the operation of the forced
出力電圧が低下しているので、時刻ｔ５からｔ６までの間に、ＰＷＭコンパレータの出力はハイレベルにならない。したがって、リセット信号ＲＳＴＢは、ハイレベルのままである。しかし、フリップフロップ２３の出力端子Ｑは時刻ｔ６にハイレベルに変化するので、論理積回路２４は、時刻ｔ６からのワンショットパルスを出力（図では「ＯＵＴ」という）し、トランジスタＴｒ１をオンとする。したがって、コンデンサＣ２に充電されている電荷は放電される。時刻ｔ６からｔ７までの間も同様に、リセット信号ＲＳＴＢは、ハイレベルのままであり、時刻ｔ７からのワンショットパルスによって、トランジスタＴｒ１はオンとなり、コンデンサＣ２に充電されている電荷は放電される。論理積回路２４が出力するワンショットパルスは、第２の停止信号である。
Since the output voltage is lowered, the output of the PWM comparator does not become high level from time t5 to t6. Therefore, the reset signal RSTB remains at a high level. However, since the output terminal Q of the flip-
時刻ｔ７からｔ８までの間で、積分回路１４の出力の電圧が電圧エラーアンプ１３の出力の電圧以上になり、ＰＷＭコンパレータの出力がハイレベルになると、フリップフロップ１７の反転出力端子はハイレベルを出力し、その時点で、トランジスタＴｒ１をオンとし、コンデンサＣ２に充電されている電荷は放電される。同時に、フリップフロップ２２，２３もリセット信号ＲＳＴＢによってリセットされる。
Between time t7 and t8, when the output voltage of the
図１３は、強制リセット回路２０を追加したスイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。図１２に示したように、クロック信号の一周期の間に、ＰＷＭコンパレータの出力がハイレベルにならない場合は、クロック信号の一周期ごとに強制リセット回路２０からワンショットパルスが出力されるので、積分回路１４の出力は、時刻ｔ６および時刻ｔ７に、ワンショットパルスによって、接地電位まで強制的にリセットされる。
FIG. 13 is a time chart for explaining the operation of the
このように、強制リセット回路２０を設けることによって、直流電源の急激な電圧変動などによる出力電圧のアンダーシュートが発生した場合、積分回路１４と電圧エラーアンプ１３との安定点が所定の目標電圧以上の電圧で発生することを防止することができる。
In this way, when the forced
図１４は、異常検出回路３０を追加したスイッチングレギュレータ回路１ａの構成を示す図である。スイッチングレギュレータ回路１ａは、図７に示したスイッチングレギュレータ回路１に、異常検出回路３０および論理和回路３９を追加した回路である。スイッチングレギュレータ回路１ａの構成要素のうち図７に示したスイッチングレギュレータ回路１の構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 14 is a diagram illustrating a configuration of the switching regulator circuit 1a to which the
スイッチングレギュレータ回路１ａの構成要素のうち、出力ＭＯＳ１１、ダイオードＤ１、コイルＬ１、抵抗素子Ｒ１およびコンデンサＣ１を除く構成要素は、集積化された集積回路装置４０として構成されている。集積回路装置４０には、抵抗素子Ｒ１の上流側の端子を、抵抗素子Ｒ６に接続するためのセンス端子４１、および抵抗素子Ｒ１の下流側の端子を、抵抗素子Ｒ７に接続するためのセンス端子４２が形成されている。
Among the components of the switching regulator circuit 1a, the components excluding the
異常検出部である異常検出回路３０は、積分回路１４の出力、すなわちコンデンサＣ２の電圧、およびクロック生成回路１６の出力が入力され、出力が論理和回路３９に接続されている。論理和回路３９は、フリップフロップ１７の反転出力端子の出力、および異常検出回路３０の出力が入力され、出力がドライバ１８を介して出力ＭＯＳ１１のゲートに接続されている。
The
図１５は、異常検出回路３０の構成を示す図である。異常検出回路３０は、フリップフロップ３１，３３、抵抗素子Ｒ１２、コンデンサＣ４、ドライバ３２、論理積回路３４、コンパレータ３６および定電圧源３７を含んで構成されている。
FIG. 15 is a diagram illustrating a configuration of the
フリップフロップ３１，３３は、セットリセットタイプのフリップフロップである。クロック生成回路１６の出力であるクロック信号は、フリップフロップ３１のセット端子Ｓ、およびフリップフロップ３３のリセット端子Ｒに入力されている。フリップフロップ３１の出力端子Ｑは、抵抗素子Ｒ１２およびドライバ３２を介して、フリップフロップ３３のセット端子Ｓに接続されている。抵抗素子Ｒ１２とドライバ３２との接続点は、一端が接地されるコンデンサＣ４の他端に接続されている。フリップフロップ３３の出力端子Ｑは、論理積回路３４の入力に接続されている。
The flip-
コンパレータ３６は、反転入力端子が積分回路１４の出力に接続され、非反転入力端子が定電圧源３７に接続され、出力が論理積回路３４の入力に接続されている。論理積回路３４の出力は、フリップフロップ３１のリセット端子Ｒに接続されるとともに、異常検出回路３０の出力として、論理和回路３９の入力に接続されている。
The
図１６は、異常検出回路３０を追加したスイッチングレギュレータ回路１ａの動作を説明するためのタイムチャートである。異常検出回路３０がない場合、センス端子４１，４２が抵抗素子Ｒ１の端子に接続されていないオープン状態であると、電流アンプ１２は、負荷２に流れる電流の電流値が「０」であること示す電圧を出力するので、コンデンサＣ２を充電する電流を少なくして、出力ＭＯＳ１１をオンにし続けようとするため、出力電圧が上昇してしまう。
FIG. 16 is a time chart for explaining the operation of the switching regulator circuit 1a to which the
異常検出回路３０は、クロック信号がローレベルからハイレベルに変化した時刻ｔ１から、予め定める時間、たとえば抵抗素子Ｒ１２とコンデンサＣ４とで決まる時定数の時間Ｔ１が経過したとき、積分回路１４の出力の電圧が、予め定める電圧、たとえば定電圧源３７の電圧未満であると、コンパレータ３６はハイレベルの信号（図では「異常検出ＣＭＰ出力」という）を出力する。コンパレータ３６がハイレベルの信号を出力すると、論理積回路３４が開き、フリップフロップ３３の出力端子Ｑからの信号（図では「クロックディレイ回路出力」という）が、論理積回路３４から出力される。フリップフロップ３３の出力端子Ｑの信号は、時刻ｔ１から時間Ｔ１が経過した時点でローレベルからハイレベルに変化するので、異常検出回路３０の出力（図では「異常検出回路出力」という）は、ローレベルからハイレベルに変化し、出力ＭＯＳ１１をオフとする。
The
図１６に示したタイムチャートでは、センス端子４１，４２がオープン状態でない場合は、図９に示したタイムチャートと同様に、出力ＭＯＳ１１は、破線Ａで示すように、ＰＷＭコンパレータ１５の出力がハイレベルになったときにオンからオフに変化するが、センス端子４１，４２がオープン状態である場合は、異常検出回路３０によって、時刻ｔ１から時間Ｔ１が経過したときに、太い線Ｂで示すように、異常検出回路３０の出力によって、出力ＭＯＳ１１がオンからオフに変化する。
In the time chart shown in FIG. 16, when the
このように、異常検出回路３０を設けることによって、電子回路を集積化したときに発生する外付け部品との接触不良、たとえば端子がオープン状態になるという不良が発生しても、出力ＭＯＳ１１がオン状態のままになることを防止することができる。
As described above, the provision of the
スイッチングレギュレータ回路１ａの構成要素の一部が、集積回路装置４０として集積化されているので、スイッチングレギュレータ回路１ａを小さくすることができ、フェイルセーフとすることができる。
Since some of the constituent elements of the switching regulator circuit 1a are integrated as the
また、集積回路装置４０は、スイッチングレギュレータ回路１、強制リセット回路２０が追加されたスイッチングレギュレータ回路１、またはスイッチングレギュレータ回路１ａを含むので、集積回路装置４０の回路規模を小さくすることができ、応答性を速くすることができる。
Further, since the
スイッチングレギュレータ回路１，１ａは、車両に搭載されるナビゲーション装置、オーディオ機器、ビデオ機器および電子制御機器などの電子機器の電源回路として、用いられるだけでなく、直流電源の電圧を変換して定電圧の直流を出力する直流−直流コンバータを用いる車載用以外の電子機器にも適用することができる。したがって、電子機器の回路規模を小さくすることができ、応答性を速くすることができる。
The
このように、出力ＭＯＳ１１によって、電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換えられ、ダイオードＤ１、コイルＬ１およびコンデンサＣ１によって、出力ＭＯＳ１１から出力される電圧が平滑され、平滑された電圧が負荷２に出力され、電流アンプ１２および抵抗素子Ｒ１，Ｒ６〜Ｒ９によって、出力ＭＯＳ１１からダイオードＤ１、コイルＬ１およびコンデンサＣ１に流れる電流が検出され、電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９によって、ダイオードＤ１、コイルＬ１およびコンデンサＣ１から負荷２に出力する電圧が検出される。積分回路１４によって、電流アンプ１２および抵抗素子Ｒ１，Ｒ６〜Ｒ９によって検出される電流に応じて電荷が蓄積され、ＰＷＭコンパレータ１５によって、積分回路１４によって蓄積された電荷による電圧が、電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９によって検出された電圧以上になると、出力ＭＯＳ１１による出力を停止するための停止信号が生成される。そして、クロック生成回路１６によって、予め定める周期のクロック信号が生成され、フリップフロップ１７によって、クロック生成回路１６によって生成されるクロック信号に同期して、出力ＭＯＳ１１が出力状態に切り換えられ、ＰＷＭコンパレータ１５によって生成される停止信号に同期して、出力ＭＯＳ１１が非出力状態に切り換えられるとともに、積分回路１４によって蓄積された電荷が放電される。
In this way, the
したがって、回路規模の大きい平均化アンプおよびのこぎり波生成回路を用いる必要がないので、回路規模が小さく、かつ応答性を速くすることができる。 Therefore, since it is not necessary to use an averaging amplifier and a sawtooth wave generation circuit having a large circuit scale, the circuit scale is small and the responsiveness can be increased.
さらに、強制リセット回路２０によって、前記クロック信号の一周期の間に、積分回路１４のコンデンサＣ２によって蓄積された電荷による電圧が、電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９によって検出された電圧以上にならないとき、出力ＭＯＳ１１による出力が停止され、フリップフロップ１７によって、強制リセット回路２０によって、論理積回路２４が出力するワンショットパルスが生成されると、積分回路１４のコンデンサＣ２によって蓄積された電荷が放電される。したがって、入力電圧が急低下しても、一周期ごとにコンデンサＣ２に充電されている電荷を放電するので、出力電圧が低下し、スイッチング周波数が低くなることを防止することができる。
Further, the forced
さらに、異常検出回路３０によって、フリップフロップ１７によって、前記クロック信号に同期して、出力ＭＯＳ１１を出力状態に切り換えた時点から予め定める時間、たとえば抵抗素子Ｒ１２とコンデンサＣ４とで決まる時定数の時間Ｔ１が経過した時点に、積分回路１４のコンデンサＣ２によって蓄積された電荷による電圧が予め定める電圧、たとえば定電圧源３７の電圧未満であるとき、異常が検出され、フリップフロップ１７によって、異常検出回路３０によって異常が検出されたとき、出力ＭＯＳ１１が非出力状態に切り換えられる。したがって、集積回路装置４０の端子、具体的にはセンス端子４１，４２がオープン状態になるという不良が発生しても、出力ＭＯＳ１１がオン状態のままになることを防止することができる。
Further, in synchronization with the clock signal by the flip-
１，１ａ 電源回路
２ 負荷
１１ 出力ＭＯＳ
１２ 電流アンプ
１３ 電圧エラーアンプ
１４ 積分回路
１５ ＰＷＭコンパレータ
１６ クロック発生回路
１７，２２，２３，３１，３３ フリップフロップ
１８，３２ ドライバ
２０ 強制リセット回路
２１ ワンショット回路
２４，３４，２１２ 論理積回路
２５，３９ 論理和回路
２６，３５ インバータ
３０ 異常検出回路
３６ 異常検出ＣＭＰ
３７，１３２ 定電圧源
４０ 集積回路装置
１２１，１２２，９１１，９２５，９３１〜９３３ 電流源
１４１ 電流源
２１１ ディレイ回路
Ｃ１〜Ｃ４，Ｃ８，Ｃ９ コンデンサ
Ｄ１ ダイオード
Ｌ１ コイル
Ｒ１〜Ｒ１２ 抵抗素子
Ｔｒ１〜Ｔｒ９ トランジスタ
1, 1a
12
37,132
Claims (3)
切換部から出力される電圧を平滑し、平滑した電圧を負荷に出力する平滑出力部と、
切換部から平滑出力部に流れる電流を検出する電流検出部と、
平滑出力部から負荷に出力する電圧を検出する電圧検出部と、
電流検出部によって検出される電流に応じて電荷を蓄積する蓄積部と、
蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上になると、切換部による出力を停止するための停止信号を生成する停止信号生成部と、
予め定める周期のクロック信号を生成するクロック生成回路と、
クロック生成回路によって生成されるクロック信号に同期して、切換部を出力状態に切り換え、停止信号生成部によって生成される停止信号に同期して、切換部を非出力状態に切り換えるとともに、蓄積部によって蓄積された電荷を放電させる切換制御部とを含むことを特徴とするスイッチングレギュレータ回路。 A switching unit that switches between an output state that outputs voltage and a non-output state that does not output voltage;
A smoothing output unit for smoothing a voltage output from the switching unit and outputting the smoothed voltage to a load;
A current detection unit for detecting a current flowing from the switching unit to the smoothing output unit;
A voltage detection unit for detecting a voltage output from the smoothing output unit to the load;
An accumulator that accumulates charges according to the current detected by the current detector;
A stop signal generation unit that generates a stop signal for stopping output by the switching unit when the voltage due to the electric charge accumulated by the accumulation unit becomes equal to or higher than the voltage detected by the voltage detection unit;
A clock generation circuit for generating a clock signal having a predetermined period;
The switching unit is switched to the output state in synchronization with the clock signal generated by the clock generation circuit, the switching unit is switched to the non-output state in synchronization with the stop signal generated by the stop signal generation unit, and the storage unit A switching regulator circuit comprising: a switching control unit that discharges the accumulated electric charge.
前記切換制御部は、第２停止信号生成部によって第２の停止信号が生成されると、前記蓄積部によって蓄積された電荷を放電させることを特徴とする請求項１に記載のスイッチングレギュレータ回路。 A second stop signal for stopping the output by the switching unit when the voltage due to the electric charge accumulated by the accumulating unit does not exceed the voltage detected by the voltage detecting unit during one cycle of the clock signal; A second stop signal generator for generating
2. The switching regulator circuit according to claim 1, wherein when the second stop signal is generated by the second stop signal generation unit, the switching control unit discharges the electric charge stored by the storage unit.
前記切換制御部は、異常検出部によって異常が検出されたとき、前記切換部を非出力状態に切り換えることを特徴とする請求項１または２に記載のスイッチングレギュレータ回路。 In synchronization with the clock signal by the switching control unit, when a predetermined time elapses from the time when the switching unit is switched to the output state, the voltage due to the charge accumulated by the accumulation unit is less than the predetermined voltage. In some cases, it further includes an abnormality detection unit for detecting an abnormality,
The switching regulator circuit according to claim 1, wherein the switching control unit switches the switching unit to a non-output state when an abnormality is detected by the abnormality detection unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008324551A JP2010148289A (en) | 2008-12-19 | 2008-12-19 | Switching regulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008324551A JP2010148289A (en) | 2008-12-19 | 2008-12-19 | Switching regulator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010148289A true JP2010148289A (en) | 2010-07-01 |
Family
ID=42568119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008324551A Withdrawn JP2010148289A (en) | 2008-12-19 | 2008-12-19 | Switching regulator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010148289A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346963A (en) * | 2017-07-10 | 2017-11-14 | 电子科技大学 | A kind of pulsewidth translation circuit and delay circuit |
| JP2018117522A (en) * | 2018-04-06 | 2018-07-26 | ローム株式会社 | Switching power supply circuit and switching element |
| JP2019092388A (en) * | 2019-03-07 | 2019-06-13 | ローム株式会社 | Switching power supply circuit and switching element |
| CN111796150A (en) * | 2019-04-08 | 2020-10-20 | 华润矽威科技（上海）有限公司 | Duty ratio detection circuit and duty ratio detection method |
| US20220131442A1 (en) * | 2020-10-26 | 2022-04-28 | Makita Corporation | Technique for measuring electric current flowing in electric powered work machine |
-
2008
- 2008-12-19 JP JP2008324551A patent/JP2010148289A/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346963A (en) * | 2017-07-10 | 2017-11-14 | 电子科技大学 | A kind of pulsewidth translation circuit and delay circuit |
| CN107346963B (en) * | 2017-07-10 | 2019-06-04 | 电子科技大学 | A pulse width conversion circuit and a delay circuit |
| JP2018117522A (en) * | 2018-04-06 | 2018-07-26 | ローム株式会社 | Switching power supply circuit and switching element |
| JP2019092388A (en) * | 2019-03-07 | 2019-06-13 | ローム株式会社 | Switching power supply circuit and switching element |
| CN111796150A (en) * | 2019-04-08 | 2020-10-20 | 华润矽威科技（上海）有限公司 | Duty ratio detection circuit and duty ratio detection method |
| CN111796150B (en) * | 2019-04-08 | 2023-09-22 | 华润微集成电路(无锡)有限公司 | Duty cycle detection circuit and duty cycle detection method |
| US20220131442A1 (en) * | 2020-10-26 | 2022-04-28 | Makita Corporation | Technique for measuring electric current flowing in electric powered work machine |
| US11964334B2 (en) * | 2020-10-26 | 2024-04-23 | Makita Corporation | Technique for measuring electric current flowing in electric powered work machine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4836624B2 (en) | Switching regulator | |
| JP6211916B2 (en) | Switching regulator | |
| JP4997891B2 (en) | DC-DC converter and control method of DC-DC converter | |
| CN101018013B (en) | Current-controlled dc-dc converter, control circuit and control method for the same | |
| JP6009742B2 (en) | Switching power supply | |
| JP6321533B2 (en) | DC / DC converter | |
| US20090243577A1 (en) | Reverse current reduction technique for dcdc systems | |
| JP5405891B2 (en) | Power supply device, control circuit, and control method for power supply device | |
| JP2005323413A (en) | Overcurrent detection circuit and power supply comprising it | |
| JP2007252113A (en) | Switching regulator | |
| US9608521B2 (en) | DC/DC converter activation stability control | |
| JP2010148289A (en) | Switching regulator circuit | |
| JP5312781B2 (en) | Switching power supply circuit | |
| CN107086778B (en) | Low power standby mode for buck regulator | |
| JP2010246294A (en) | Power supply circuit and electronic apparatus | |
| JP2010029009A (en) | Power supply circuit and power supply system using the power supply circuit | |
| JP6588634B2 (en) | Switching regulator, semiconductor integrated circuit, and electronic device | |
| EP3382838B1 (en) | Protection circuit and control device for brushless dc motor | |
| JP5400449B2 (en) | Power circuit | |
| JP2009290947A (en) | Switching regulator and electronic equipment | |
| JP2006325339A (en) | Power supply control circuit | |
| JP2010004621A (en) | Power supply device | |
| JP2010035302A (en) | Power control circuit | |
| JP2003324941A (en) | Power source apparatus | |
| JP2008067531A (en) | Switching control circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111121 |
|
| A072 | Dismissal of procedure |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20130326 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20130402 |