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JP2010147225A - Semiconductor device and its manufacturing method - Google Patents

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JP2010147225A
JP2010147225A JP2008322274A JP2008322274A JP2010147225A JP 2010147225 A JP2010147225 A JP 2010147225A JP 2008322274 A JP2008322274 A JP 2008322274A JP 2008322274 A JP2008322274 A JP 2008322274A JP 2010147225 A JP2010147225 A JP 2010147225A
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Michiaki Sugiyama
道昭 杉山
Yusuke Ota
祐介 太田
Takashi Miwa
孝志 三輪
Taku Kikuchi
卓 菊池
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Renesas Technology Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device preventing wire bonding failure when the upper side of laminated semiconductor chips is inclined, and preventing package cracking when a gap is generated between the lower surface of the upper side semiconductor chip and a resin surface. <P>SOLUTION: In a SIP 11, a microcomputer chip 1 is flip-chip-connected on a wiring board 2, and a memory chip 7 larger than the microcomputer chip 1 in the outside dimension is laminated on the microcomputer chip 1, In the SIP, a dam 2f is formed around the microcomputer chip 1 on the wiring board 2, a first sealing body 4 is arranged between the microcomputer chip 1 and the dam 2f, a protruding part 7d of the memory chip 7 is supported by the first sealing body 4, and mounted on the microcomputer chip 1 via a DAF6 having a bonding layer, and an irregularity formed on the surface of the first sealing body 4 is absorbed by the bonding layer of the DAF6, so that the memory chip 7 on the upper side is prevented from being arranged with an incline to the microcomputer chip 1 on the lower side, and the reliability of the SIP 11 is improved. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置及びその製造技術に関し、特に、チップ積層タイプの半導体装置の信頼性向上に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly, to a technique effective when applied to improving the reliability of a chip stacked type semiconductor device.

半導体装置の高集積化及び実装基板（マザーボード）の小型化を実現するために、複数の半導体チップを１つの半導体装置内に搭載することが有効とされている。   In order to achieve high integration of semiconductor devices and downsizing of a mounting substrate (motherboard), it is effective to mount a plurality of semiconductor chips in one semiconductor device.

このような半導体装置の構造は、例えば、特許文献１及び２に示すように、小さいサイズ（寸法）の半導体チップ上に、大きいサイズの半導体チップを積層するものである。
特開２００１−３２００１４号公報 特開２００２−２２２９１４号公報 Such a semiconductor device has a structure in which, for example, as shown in Patent Documents 1 and 2, a large size semiconductor chip is stacked on a small size (dimension) semiconductor chip.
JP 2001-320014 A JP 2002-222914 A

近年では、１つの半導体装置で１つのシステムを構築するＳＩＰ（System In Package)型の半導体装置（以下、ＳＩＰとも呼ぶ）の要求が高まっている。ここで、ＳＩＰには、メモリ系の半導体チップ（以下、メモリチップとも呼ぶ）と、このメモリチップを制御するコントローラ系の半導体チップ（以下、マイコンチップとも呼ぶ）が混載される。   In recent years, there has been an increasing demand for SIP (System In Package) type semiconductor devices (hereinafter also referred to as SIP) in which one semiconductor device constructs one system. Here, in the SIP, a memory semiconductor chip (hereinafter also referred to as a memory chip) and a controller semiconductor chip (hereinafter also referred to as a microcomputer chip) for controlling the memory chip are mounted together.

本願発明者は、このようなＳＩＰについて検討した結果、以下の課題を見出した。   As a result of studying such SIP, the present inventor has found the following problems.

まず、マイコンチップは、チップシュリンクに伴い、サイズ（外形寸法）が小さくなる傾向にある。一方、メモリチップは、大容量化に伴い、サイズ（外形寸法）が大きくなる傾向にある。   First, microcomputer chips tend to be smaller in size (outer dimensions) with chip shrink. On the other hand, memory chips tend to increase in size (outer dimensions) as the capacity increases.

そのため、前記特許文献１及び２に示すように、小さいサイズの半導体チップ（例えば、マイコンチップ）上に、大きいサイズの半導体チップ（例えば、メモリチップ）を積層すると、上段側の半導体チップの周縁部の下段チップからの迫り出し量（突出量）が大きくなる。   Therefore, as shown in Patent Documents 1 and 2, when a large-sized semiconductor chip (for example, a memory chip) is stacked on a small-sized semiconductor chip (for example, a microcomputer chip), the peripheral portion of the upper-stage semiconductor chip. The amount of protrusion (projection amount) from the lower tip of the chip increases.

そして、上段側の半導体チップにおいて、この迫り出した部分に位置する電極パッド（ボンディングパッド）にワイヤを接続する際、ボンディングツール（キャピラリ）の荷重により、上段側の半導体チップの周縁部が撓み、上段側の半導体チップにクラックが発生することがわかった。このクラックは、半導体チップの薄型化も影響している。   In the upper semiconductor chip, when the wire is connected to the electrode pad (bonding pad) located at the protruding portion, the peripheral portion of the upper semiconductor chip is bent by the load of the bonding tool (capillary), It was found that cracks occurred in the upper semiconductor chip. This crack also affects the thinning of the semiconductor chip.

そこで、本願発明者は、前記特許文献１の図１に示すように、上段側の半導体チップの周縁部の下側に台部材を配置する構造について検討した。   Therefore, the inventor of the present application has studied a structure in which a base member is disposed below the peripheral edge of the upper semiconductor chip as shown in FIG.

これにより、上段側の半導体チップにおけるワイヤボンディング工程により発生するクラックを抑制することができた。   Thereby, the crack which generate | occur | produces by the wire bonding process in the upper semiconductor chip was able to be suppressed.

しかしながら、前記特許文献１の図１に示す構造の場合、ワイヤボンディング工程の後に行われる、封止体を形成する工程では、上段側の半導体チップの周縁部（電極パッドが形成された領域）と中央部（下段の半導体チップと平面的に重なる領域）との間の領域の下面（裏面）側は、台部材、又は下段の半導体チップで支持されていない。   However, in the case of the structure shown in FIG. 1 of Patent Document 1, in the step of forming the sealing body that is performed after the wire bonding step, the peripheral portion of the upper semiconductor chip (region where the electrode pad is formed) and The lower surface (back surface) side of the region between the central portion (the region overlapping the lower semiconductor chip in plan view) is not supported by the base member or the lower semiconductor chip.

そのため、封止体を形成するために成型金型（図示しない）内に供給された樹脂（封止樹脂）の圧力（樹脂圧力）により、支持されていない領域において、上段側の半導体チップにクラックが発生することがわかった。   Therefore, the upper semiconductor chip is cracked in the unsupported region due to the pressure (resin pressure) of the resin (sealing resin) supplied in the molding die (not shown) to form the sealing body. Was found to occur.

そこで、本願発明者は、前記特許文献１の図１及び前記特許文献２に示すように、上段側の半導体チップにおいて、下段側の半導体チップから迫り出した部分の下面側に樹脂を配置する構成について検討した。   Therefore, as shown in FIG. 1 of Patent Document 1 and Patent Document 2, the inventor of the present application arranges resin on the lower surface side of the portion protruding from the lower semiconductor chip in the upper semiconductor chip. Was examined.

しかしながら、樹脂の表面（上段側の半導体チップの下面と対向する面）は、平坦ではない（凹凸が形成される）。   However, the surface of the resin (the surface facing the lower surface of the upper semiconductor chip) is not flat (unevenness is formed).

そのため、前記特許文献１及び２のように、上段側の半導体チップを積層すると、積層された上段側の半導体チップが下段側の半導体チップに対して傾いてしまい、ワイヤの接合不良が発生することが課題である。   Therefore, as described in Patent Documents 1 and 2, when the upper semiconductor chip is stacked, the stacked upper semiconductor chip is inclined with respect to the lower semiconductor chip, resulting in poor wire bonding. Is an issue.

また、上段側の半導体チップの下面と樹脂の表面との間に、隙間が発生し、パッケージクラックが発生することが課題である。   Another problem is that a gap is generated between the lower surface of the upper semiconductor chip and the resin surface, resulting in a package crack.

本発明の目的は、半導体装置における信頼性の向上を図ることができる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、配線基板上に第１半導体チップが搭載され、さらに第１半導体チップ上に第２半導体チップが積層される半導体装置において、第１半導体チップの周囲に位置するように配線基板上に支持部材が配置され、第１半導体チップと支持部材との間に位置し、かつ第１半導体チップを封止する第１封止体を有しており、第２半導体チップの外形寸法は、第１半導体チップの外形寸法よりも大きい。さらに、第２半導体チップは、接着層を有する接着材を介して第１半導体チップ上に搭載され、第２半導体チップの一部は、第１封止体によって支持されている。   That is, according to the present invention, in a semiconductor device in which a first semiconductor chip is mounted on a wiring board and a second semiconductor chip is stacked on the first semiconductor chip, the wiring board is positioned around the first semiconductor chip. A support member is disposed on the first semiconductor chip and has a first sealing body that is located between the first semiconductor chip and the support member, and seals the first semiconductor chip. The outer dimension of the first semiconductor chip is larger. Further, the second semiconductor chip is mounted on the first semiconductor chip via an adhesive having an adhesive layer, and a part of the second semiconductor chip is supported by the first sealing body.

また、本発明は、配線基板上の第１半導体チップが搭載され、さらに第１半導体チップ上に第２半導体チップが積層される半導体装置の製造方法において、配線基板の上面には、第１半導体チップの周囲に位置するように支持部材が配置されており、接着層を有する接着材を介して第２半導体チップを第１半導体チップ上に搭載する工程、第１樹脂が第１半導体チップと支持部材との間に位置するように第１半導体チップを第１樹脂で封止する工程、を有するものである。さらに、第２半導体チップの外形寸法は、第１半導体チップの外形寸法よりも大きく、第２半導体チップの一部は第１封止体によって支持される。   According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a first semiconductor chip on a wiring board is mounted and a second semiconductor chip is stacked on the first semiconductor chip. A support member is disposed so as to be positioned around the chip, and a step of mounting the second semiconductor chip on the first semiconductor chip via an adhesive having an adhesive layer, the first resin supports the first semiconductor chip And a step of sealing the first semiconductor chip with a first resin so as to be positioned between the members. Further, the outer dimension of the second semiconductor chip is larger than the outer dimension of the first semiconductor chip, and a part of the second semiconductor chip is supported by the first sealing body.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

配線基板上に第１半導体チップが搭載され、かつ第１半導体チップ上に第１半導体チップより外形寸法が大きな第２半導体チップが積層された半導体装置において、第１半導体チップの周囲に配置された支持部材と第１半導体チップとの間に第１封止体が配置され、第２半導体チップが、接着層を有する接着材を介して第１半導体チップ上に搭載されているため、第１封止体の表面に形成された凹凸は接着材の接着層に吸収される。これにより、上段側の第２半導体チップが下段側の第１半導体チップに対して傾いて配置されることを防止でき、ワイヤの接合不良の発生を低減して半導体装置の信頼性を向上できる。   In a semiconductor device in which a first semiconductor chip is mounted on a wiring board and a second semiconductor chip having a larger outer dimension than the first semiconductor chip is stacked on the first semiconductor chip, the semiconductor device is disposed around the first semiconductor chip. The first sealing body is disposed between the support member and the first semiconductor chip, and the second semiconductor chip is mounted on the first semiconductor chip via an adhesive having an adhesive layer. The unevenness formed on the surface of the stationary body is absorbed by the adhesive layer of the adhesive. Accordingly, it is possible to prevent the second semiconductor chip on the upper stage side from being inclined with respect to the first semiconductor chip on the lower stage side, and it is possible to reduce the occurrence of wire bonding failure and improve the reliability of the semiconductor device.

また、第１封止体の表面に形成された凹凸は接着材の接着層に吸収されるため、上段側の第２半導体チップの下面と第１封止体の表面との間に隙間が形成されることを防止することができる。その結果、パッケージクラックの発生を低減して半導体装置の信頼性を向できる。   Moreover, since the unevenness formed on the surface of the first sealing body is absorbed by the adhesive layer of the adhesive, a gap is formed between the lower surface of the second semiconductor chip on the upper stage side and the surface of the first sealing body. Can be prevented. As a result, the occurrence of package cracks can be reduced and the reliability of the semiconductor device can be improved.

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。   Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。   Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図４は図２のＡ部の構造を拡大して示す部分拡大断面図である。また、図５は図１に示す半導体装置の下段側の半導体チップの構造の一例を示す平面図、図６は図１に示す半導体装置の上段側の半導体チップの構造の一例を示す平面図、図７は図１に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。 (Embodiment 1)
1 is a plan view showing an example of the structure of the semiconductor device according to the first embodiment of the present invention through a sealing body, and FIG. 2 is a cross section showing an example of the structure cut along the line AA in FIG. 3 is a cross-sectional view showing an example of a structure cut along the line BB in FIG. 1, and FIG. 4 is a partially enlarged cross-sectional view showing an enlarged structure of a portion A in FIG. 5 is a plan view showing an example of the structure of the lower semiconductor chip of the semiconductor device shown in FIG. 1, and FIG. 6 is a plan view showing an example of the structure of the upper semiconductor chip of the semiconductor device shown in FIG. FIG. 7 is a circuit block diagram showing an example of a circuit block configuration of the semiconductor device shown in FIG.

図１〜図３に示す本実施の形態１の半導体装置は、サイズ（外形寸法）が小さな半導体チップの上に、これよりサイズ（外形寸法）が大きな半導体チップを積層して成る半導体パッケージであり、本実施の形態１では、その一例として、下段側にコントローラ系の半導体チップが搭載され、一方、上段側にメモリ系の半導体チップが積層されたＳＩＰ１１を取り上げて説明する。すなわち、本実施の形態１のＳＩＰ１１では、下段側に図５に示すマイコンチップ（第１半導体チップ）１が搭載され、上段側に図６に示すメモリチップ（第２半導体チップ）７が搭載されており、上段側のメモリチップ７は、下段側のマイコンチップ１よりサイズ（外形寸法）が大きいとともに、メモリチップ７はマイコンチップ１によって制御される。   The semiconductor device of the first embodiment shown in FIGS. 1 to 3 is a semiconductor package in which a semiconductor chip having a larger size (outer dimension) is stacked on a semiconductor chip having a smaller size (outer dimension). In the first embodiment, as an example, a description will be given by taking up a SIP 11 in which a controller-type semiconductor chip is mounted on the lower side and a memory-type semiconductor chip is stacked on the upper side. That is, in the SIP 11 of the first embodiment, the microcomputer chip (first semiconductor chip) 1 shown in FIG. 5 is mounted on the lower side, and the memory chip (second semiconductor chip) 7 shown in FIG. 6 is mounted on the upper side. The memory chip 7 on the upper side is larger in size (outer dimensions) than the microcomputer chip 1 on the lower side, and the memory chip 7 is controlled by the microcomputer chip 1.

ＳＩＰ１１の構成について説明すると、配線基板２と、配線基板２の上面上に搭載されたマイコンチップ１と、マイコンチップ１上に搭載されたメモリチップ７と、マイコンチップ１と配線基板２を電気的に接続する複数の金バンプ（第１接合部材、突起電極）３と、メモリチップ７と配線基板２を電気的に接続する複数のワイヤ（第２接合部材）９と、配線基板２の下面２ｂに設けられた複数の外部接続用端子である半田ボール５とから成る。   The configuration of the SIP 11 will be described. The wiring board 2, the microcomputer chip 1 mounted on the upper surface of the wiring board 2, the memory chip 7 mounted on the microcomputer chip 1, the microcomputer chip 1 and the wiring board 2 are electrically connected. A plurality of gold bumps (first bonding member, protruding electrodes) 3 connected to the plurality of wires, a plurality of wires (second bonding members) 9 electrically connecting the memory chip 7 and the wiring board 2, and a lower surface 2 b of the wiring board 2. And solder balls 5 which are a plurality of external connection terminals.

さらに、ＳＩＰ１１は、マイコンチップ１の周囲に位置するように配線基板２の上面２ａに配置されたダム（支持部材）２ｆと、マイコンチップ１とダム２ｆとの間に位置し、かつマイコンチップ１及び複数の金バンプ３を封止する第１封止体４と、ダム２ｆ、メモリチップ７及び複数のワイヤ９を封止する第２封止体１０とを有している。   Further, the SIP 11 is located between the dam (support member) 2f disposed on the upper surface 2a of the wiring board 2 so as to be located around the microcomputer chip 1, and between the microcomputer chip 1 and the dam 2f, and the microcomputer chip 1 And a first sealing body 4 that seals the plurality of gold bumps 3, and a second sealing body 10 that seals the dam 2 f, the memory chip 7, and the plurality of wires 9.

なお、配線基板２は、上面２ａ、上面２ａに形成された複数の第１ボンディングリード２ｃ、複数の第１ボンディングリード２ｃの周囲に形成された複数の第２ボンディングリード２ｄ、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された複数のランド２ｅを有している。   The wiring board 2 is opposite to the upper surface 2a, the plurality of first bonding leads 2c formed on the upper surface 2a, the plurality of second bonding leads 2d formed around the plurality of first bonding leads 2c, and the upper surface 2a. And a plurality of lands 2e formed on the lower surface 2b.

また、下段側のマイコンチップ１は、図５に示すように、平面形状が方形状（本実施の形態１では四角形）から成る主面（第１主面）１ａ、主面１ａの周縁部（各辺に沿って）に形成された複数の第１パッド（第１電極パッド）１ｃ、及び主面１ａとは反対側の裏面（第１裏面）１ｂを有している。   Further, as shown in FIG. 5, the lower-side microcomputer chip 1 has a main surface (first main surface) 1a whose planar shape is a square shape (quadrature in the first embodiment), and a peripheral portion of the main surface 1a ( A plurality of first pads (first electrode pads) 1c formed along each side) and a back surface (first back surface) 1b opposite to the main surface 1a are provided.

したがって、複数の金バンプ３は、配線基板２の複数の第１ボンディングリード２ｃとマイコンチップ１の複数の第１パッド１ｃとをそれぞれ電気的に接続している。すなわち、マイコンチップ１は、図２に示すように、その主面１ａが配線基板２の上面２ａと対向するようにフェイスダウン実装され、複数の第1パッド１ｃは、導電性の接合部材である複数の金バンプ３を介して配線基板２の上面２ａの複数の第１ボンディングリード２ｃとそれぞれ電気的に接続されている。   Therefore, the plurality of gold bumps 3 electrically connect the plurality of first bonding leads 2 c of the wiring board 2 and the plurality of first pads 1 c of the microcomputer chip 1, respectively. That is, as shown in FIG. 2, the microcomputer chip 1 is mounted face-down so that its main surface 1a faces the upper surface 2a of the wiring board 2, and the plurality of first pads 1c are conductive bonding members. The plurality of first bonding leads 2c on the upper surface 2a of the wiring board 2 are electrically connected through the plurality of gold bumps 3, respectively.

また、配線基板２の上面２ａにマイコンチップ１を囲むように形成されたダム２ｆは、例えば、ソルダレジスト膜（絶縁層又は絶縁膜）によって形成されている。また、このダム２ｆは、図９に示すように、マイコンチップ１の第１パッド１ｃの配列に合わせて略四角形を成すように配置された複数の第１ボンディングリード２ｃの配列の外側に、枠状（リング状）に形成されている。   The dam 2f formed on the upper surface 2a of the wiring board 2 so as to surround the microcomputer chip 1 is formed of, for example, a solder resist film (insulating layer or insulating film). Further, as shown in FIG. 9, the dam 2f has a frame on the outside of the arrangement of the plurality of first bonding leads 2c arranged so as to form a substantially square shape in accordance with the arrangement of the first pads 1c of the microcomputer chip 1. It is formed in a shape (ring shape).

これにより、ダム２ｆによって囲まれた領域において、マイコンチップ１と金バンプ３を除いた図１４に示す空間部１４に樹脂が充填されて第１封止体４が形成され、第１封止体４によってマイコンチップ１や複数の金バンプ３が樹脂封止されている。すなわち、配線基板２とマイコンチップ１との間、及びマイコンチップ１の側面１ｄの周囲（ダム２ｆの内側）に充填された樹脂によって第１封止体４が形成され、この第１封止体４によってフリップチップ接合部やマイコンチップ１が保護されている。   As a result, in the region surrounded by the dam 2f, the first sealing body 4 is formed by filling the space 14 shown in FIG. 14 excluding the microcomputer chip 1 and the gold bumps 3 with the resin. The microcomputer chip 1 and the plurality of gold bumps 3 are resin-sealed by 4. That is, the first sealing body 4 is formed by a resin filled between the wiring board 2 and the microcomputer chip 1 and around the side surface 1d of the microcomputer chip 1 (inside the dam 2f). The flip chip joint and the microcomputer chip 1 are protected by 4.

一方、上段側のメモリチップ７は、図６に示すように、平面形状が方形状（本実施の形態１では、長方形）から成る主面（第２主面）７ａ、主面７ａに形成された複数の第２パッド（第２電極パッド）７ｃ、及び主面７ａとは反対側の裏面（第２裏面）７ｂを有している。なお、メモリチップ７の主面７ａに形成された複数の第２パッド７ｃは、長方形を成す主面７ａの対向する２つの短辺それぞれに沿って形成されている。また、メモリチップ７は、図１及び図２に示すように、フェイスアップ実装により、マイコンチップ１上に主面７ａを上方に向けて積層されている。   On the other hand, as shown in FIG. 6, the memory chip 7 on the upper stage is formed on a main surface (second main surface) 7a and main surface 7a, each of which has a square shape (rectangular in the first embodiment). A plurality of second pads (second electrode pads) 7c and a back surface (second back surface) 7b opposite to the main surface 7a are provided. The plurality of second pads 7c formed on the main surface 7a of the memory chip 7 are formed along two opposing short sides of the rectangular main surface 7a. 1 and 2, the memory chip 7 is stacked on the microcomputer chip 1 with the main surface 7a facing upward by face-up mounting.

したがって、複数のワイヤ９（例えば、金ワイヤ）は、配線基板２の上面２ａのダム２ｆの外側に形成された複数の第２ボンディングリード２ｄと、メモリチップ７の複数の第２パッド７ｃとをそれぞれ電気的に接続している。すなわち、フェイスアップ実装されたメモリチップ７は、導電性の接合部材であるワイヤ９を介して配線基板２と電気的に接続されている。   Therefore, the plurality of wires 9 (for example, gold wires) include a plurality of second bonding leads 2d formed outside the dam 2f on the upper surface 2a of the wiring board 2 and a plurality of second pads 7c of the memory chip 7. Each is electrically connected. That is, the face-up mounted memory chip 7 is electrically connected to the wiring board 2 via the wire 9 which is a conductive bonding member.

これにより、ダム２ｆの外側及びメモリチップ７の上方に形成された第２封止体１０によって、複数のワイヤ９やメモリチップ７が樹脂封止されている。   Thereby, the plurality of wires 9 and the memory chip 7 are resin-sealed by the second sealing body 10 formed outside the dam 2 f and above the memory chip 7.

また、配線基板２の下面２ｂに設けられた複数のランド２ｅのそれぞれには、外部接続用端子である半田ボール５が接続されている。   In addition, a solder ball 5 that is an external connection terminal is connected to each of the plurality of lands 2 e provided on the lower surface 2 b of the wiring board 2.

なお、配線基板２の上面２ａには、下段側のマイコンチップ１と金バンプ３を介して電気的に接続する複数の第１ボンディングリード２ｃ、及び上段側のメモリチップ７とワイヤ９を介して電気的に接続する複数の第２ボンディングリード２ｄが形成されている。一方、配線基板２の下面２ｂには、複数の外部接続用端子である半田ボール５と電気的に接続する複数のランド２ｅが形成されている。   Note that a plurality of first bonding leads 2c electrically connected to the lower microcomputer chip 1 via the gold bumps 3 and an upper memory chip 7 and wires 9 are provided on the upper surface 2a of the wiring board 2. A plurality of second bonding leads 2d that are electrically connected are formed. On the other hand, on the lower surface 2b of the wiring board 2, a plurality of lands 2e that are electrically connected to the solder balls 5 that are a plurality of external connection terminals are formed.

したがって、配線基板２に形成された表層の配線やスルーホール配線等を介して、上面２ａ側の第１ボンディングリード２ｃや第２ボンディングリード２ｄと、これらに対応する下面２ｂ側のランド２ｅとが電気的に接続されている。   Therefore, the first bonding lead 2c and the second bonding lead 2d on the upper surface 2a side and the land 2e on the lower surface 2b side corresponding to the first bonding lead 2c and the second bonding lead 2d via the surface layer wiring and through-hole wiring formed on the wiring board 2 are provided. Electrically connected.

また、図７の回路ブロック図に示すように、本実施の形態１では、下段側のマイコンチップ１が、上段側のメモリチップ７の制御を行っている。そのため、マイコンチップ１は、外部機器等と電気的に接続するための外部インターフェイス（外部インターフェイス用パッド）だけでなく、メモリチップ７と電気的に接続するための内部インターフェイス（内部インターフェイス用パッド）も有している。一方、メモリチップ７は、信号のやり取りを外部機器と直接的に行わない。そのため、両者の電極パッド数の違いは明らかであり、図５及び図６に示すように、マイコンチップ１の方がメモリチップ７より電極パッド数が多い。すなわち、ＳＩＰ１１において、マイコンチップ１が有する複数の第１パッド１ｃの数は、メモリチップ７が有する複数の第２パッド７ｃの数より多い。言い換えれば、メモリチップ７が有する複数の第２パッド７ｃの数は、マイコンチップ１が有する複数の第１パッド１ｃの数より少ない。   Further, as shown in the circuit block diagram of FIG. 7, in the first embodiment, the lower microcomputer chip 1 controls the upper memory chip 7. Therefore, the microcomputer chip 1 has not only an external interface (external interface pad) for electrical connection with an external device, but also an internal interface (internal interface pad) for electrical connection with the memory chip 7. Have. On the other hand, the memory chip 7 does not directly exchange signals with external devices. Therefore, the difference between the number of electrode pads is obvious. As shown in FIGS. 5 and 6, the microcomputer chip 1 has more electrode pads than the memory chip 7. In other words, in the SIP 11, the number of the plurality of first pads 1 c included in the microcomputer chip 1 is greater than the number of the plurality of second pads 7 c included in the memory chip 7. In other words, the number of the plurality of second pads 7 c included in the memory chip 7 is smaller than the number of the plurality of first pads 1 c included in the microcomputer chip 1.

ここで、ワイヤ９により配線基板２と半導体チップを電気的に接続する場合、隣り合うワイヤ同士がショートしないように、隣り合うワイヤ９の間隔を広げておく必要がある。そのため、半導体チップの電極パッドの数が多いと、対応する配線基板側のボンディングリードの数も多くなるだけでなく、間隔を広げている分だけ、配線基板２のサイズ（外形寸法）も大きくなってしまう。すなわち、半導体装置の小型化が困難となる。   Here, when the wiring substrate 2 and the semiconductor chip are electrically connected by the wire 9, it is necessary to widen the interval between the adjacent wires 9 so that the adjacent wires are not short-circuited. Therefore, if the number of electrode pads on the semiconductor chip is large, not only the number of corresponding bonding leads on the wiring board side is increased, but also the size (outer dimension) of the wiring board 2 is increased by increasing the interval. End up. That is, it is difficult to reduce the size of the semiconductor device.

一方、フリップチップ実装方式であれば、半導体チップの電極パッドのピッチと同じピッチにより、配線基板２のボンディングリードを配列することが出来る。そのため、配線基板２のサイズ（外形寸法）の小型化を実現できる。   On the other hand, in the flip chip mounting method, the bonding leads of the wiring board 2 can be arranged at the same pitch as the pitch of the electrode pads of the semiconductor chip. Therefore, the size (outer dimension) of the wiring board 2 can be reduced.

そこで、本実施の形態１では、電極パッドの数が多いマイコンチップ１を下段側に配置し、かつフリップチップ実装方式により配線基板上に搭載している。   Therefore, in the first embodiment, the microcomputer chip 1 having a large number of electrode pads is arranged on the lower stage side and mounted on the wiring board by the flip chip mounting method.

また、本実施の形態１のＳＩＰ１１では、図５及び図６に示すように、上段側のメモリチップ７の主面７ａ（又は裏面７ｂ）の外形寸法は、下段側のマイコンチップ１の主面１ａ（又は裏面１ｂ）の外形寸法よりも大きく、図２及び図３に示すように、メモリチップ７は、マイコンチップ１よりも外側に迫り出した迫り出し部（突出部）７ｄを有している。特に、主面７ａが長方形のメモリチップ７の長手方向については、マイコンチップ１より大幅に長いため、図２に示すようにその迫り出し量（オーバーハング量、突出量）も大きく、この迫り出し部７ｄに複数の第２パッド７ｃが配置されている。   In the SIP 11 of the first embodiment, as shown in FIGS. 5 and 6, the outer dimension of the main surface 7 a (or the back surface 7 b) of the upper memory chip 7 is the main surface of the lower microcomputer chip 1. As shown in FIGS. 2 and 3, the memory chip 7 has a protruding portion (protruding portion) 7 d that protrudes outward from the microcomputer chip 1, which is larger than the outer dimension of 1 a (or the back surface 1 b). Yes. In particular, the longitudinal direction of the memory chip 7 whose main surface 7a is rectangular is significantly longer than the microcomputer chip 1, so that the amount of protrusion (overhang amount, amount of protrusion) is large as shown in FIG. A plurality of second pads 7c are arranged in the portion 7d.

そこで、ＳＩＰ１１では、図９に示すように、配線基板２の上面２ａの第１ボンディングリード２ｃの四角形配列の外側に枠状のダム２ｆを形成し、さらに図２に示すようにこのダム２ｆ内に第１封止体４をダム２ｆ及びマイコンチップ１の裏面１ｂと略同じ高さになるように形成している。これにより、この第１封止体４とダム２ｆをメモリチップ７の迫り出し部７ｄを支える土台としている。特に、迫り出し部７ｄのアスペクト比（〔迫り出し量／チップ厚さ〕の比）が１０を越える場合には、チップ厚に対する迫り出し量の割合が大きいため、この迫り出し部７ｄの下部に前記土台を形成することは、非常に有効である。   Therefore, in the SIP 11, as shown in FIG. 9, a frame-like dam 2f is formed outside the quadrangular arrangement of the first bonding leads 2c on the upper surface 2a of the wiring board 2, and further inside the dam 2f as shown in FIG. The first sealing body 4 is formed so as to be substantially the same height as the dam 2 f and the back surface 1 b of the microcomputer chip 1. Thus, the first sealing body 4 and the dam 2f are used as a base for supporting the protruding portion 7d of the memory chip 7. In particular, when the aspect ratio of the protruding portion 7d (ratio of [the protruding amount / chip thickness]) exceeds 10, since the ratio of the protruding amount to the chip thickness is large, the protruding portion 7d has a lower portion. It is very effective to form the foundation.

また、ＳＩＰ１１では、上段側のメモリチップ７は、図４に示す接着層６ｂを有するフィルム状接着材であるＤＡＦ（Die Attach Film)６を介してマイコンチップ１上に搭載されており、その際、マイコンチップ１より迫り出したメモリチップ７の迫り出し部７ｄも、図２に示すように、ＤＡＦ６を介して第１封止体４とダム２ｆとによって支えられている。なお、図３に示すように、迫り出し量が小さなメモリチップ７の幅方向の迫り出し部７ｄも、ＤＡＦ６を介して第１封止体４によって支えられている。   In the SIP 11, the upper memory chip 7 is mounted on the microcomputer chip 1 via a DAF (Die Attach Film) 6 which is a film adhesive having an adhesive layer 6b shown in FIG. The protruding portion 7d of the memory chip 7 protruding from the microcomputer chip 1 is also supported by the first sealing body 4 and the dam 2f via the DAF 6, as shown in FIG. As shown in FIG. 3, the protruding portion 7 d in the width direction of the memory chip 7 having a small protruding amount is also supported by the first sealing body 4 via the DAF 6.

ここで、本実施の形態１で用いられるＤＡＦ６は、図４に示すように、基材６ａの両面に接着層６ｂが形成されて成る接着材であるが、基材６ａを有していない接着層６ｂのみから成る接着材であってもよい。   Here, as shown in FIG. 4, the DAF 6 used in the first embodiment is an adhesive formed by forming the adhesive layer 6b on both surfaces of the base 6a, but does not have the base 6a. It may be an adhesive composed only of the layer 6b.

このようにＳＩＰ１１では、上段側のメモリチップ７の迫り出し部７ｄが第１封止体４やダム２ｆによって支えられているが、その際、第１封止体４の表面には、図４に示すように約１０μｍ程度の高低差の凹凸４ａが樹脂によって形成されている。すなわち、ダム２ｆ内に形成された樹脂の表面の平坦度は低い。   As described above, in the SIP 11, the protruding portion 7d of the upper memory chip 7 is supported by the first sealing body 4 and the dam 2f. As shown in FIG. 4, the unevenness 4a having a height difference of about 10 μm is formed of resin. That is, the flatness of the surface of the resin formed in the dam 2f is low.

そこで、本実施の形態１のＳＩＰ１１では、上段側のメモリチップ７が接着層６ｂを有するＤＡＦ６を介してマイコンチップ１上に搭載されており、第１封止体４の表面に形成された凹凸４ａをＤＡＦ６の接着層６ｂによって吸収させる。したがって、ＤＡＦ６の接着層６ｂの厚さは、第１封止体４の表面の凹凸４ａの高低差（約１０μｍ）より厚くなければならず、２０μｍ程度あるいは２０μｍ以上であることが好ましい。   Therefore, in the SIP 11 according to the first embodiment, the upper memory chip 7 is mounted on the microcomputer chip 1 via the DAF 6 having the adhesive layer 6 b, and the unevenness formed on the surface of the first sealing body 4. 4a is absorbed by the adhesive layer 6b of DAF6. Therefore, the thickness of the adhesive layer 6b of the DAF 6 must be thicker than the height difference (about 10 μm) of the unevenness 4a on the surface of the first sealing body 4, and is preferably about 20 μm or 20 μm or more.

なお、メモリチップ７のダイボンディング時には熱を印加するため、接着層６ｂを含むＤＡＦ６そのものが柔らかくなり、接着層６ｂが樹脂表面の凹凸４ａに倣って凹凸４ａを吸収することができる。   Since heat is applied during die bonding of the memory chip 7, the DAF 6 itself including the adhesive layer 6b becomes soft, and the adhesive layer 6b can absorb the unevenness 4a following the unevenness 4a on the resin surface.

したがって、上段側のメモリチップ７が下段側のマイコンチップ１に対して傾いて配置されることを防止でき、これにより、ワイヤ９の接合不良の発生を低減することができる。   Therefore, it is possible to prevent the upper memory chip 7 from being inclined with respect to the lower microcomputer chip 1, thereby reducing the occurrence of poor bonding of the wires 9.

その結果、ＳＩＰ（半導体装置）１１の信頼性を向上させることができる。   As a result, the reliability of the SIP (semiconductor device) 11 can be improved.

また、第１封止体４の表面に形成された凹凸４ａはＤＡＦ６の接着層６ｂに吸収されるため、上段側のメモリチップ７の裏面７ｂと第１封止体４の表面との間に隙間が形成されることを防止することができ、これにより、パッケージクラックの発生を低減することができる。その結果、ＳＩＰ１１の信頼性を向上させることができる。   Further, since the unevenness 4 a formed on the surface of the first sealing body 4 is absorbed by the adhesive layer 6 b of the DAF 6, it is between the back surface 7 b of the upper memory chip 7 and the surface of the first sealing body 4. The formation of a gap can be prevented, and the occurrence of package cracks can be reduced. As a result, the reliability of the SIP 11 can be improved.

また、本実施の形態１のＳＩＰ１１においては、上段側のメモリチップ７は、例えば、厚さ９０μｍ〜１００μｍと薄型化されたチップである。したがって、チップ厚が薄くなって、かつ迫り出し量（オーバーハング量）が増えると、ワイヤボンディング時にチップ迫り出し部が撓んでボンダビリティー（ワイヤ接合強度）が低下するが、本実施の形態１のＳＩＰ１１では、メモリチップ７の迫り出し部７ｄに形成されたパッドの下側（下部）がダム２ｆで支えられている。そのため、ワイヤボンディング工程で使用するキャピラリによりこのパッド領域に荷重が加わったとしても、下側（配線基板側）に向かってメモリチップ７が撓むのを抑制できる。その結果、ボンダビリティーの低下を抑制することができる。   Further, in the SIP 11 according to the first embodiment, the upper memory chip 7 is a thin chip having a thickness of 90 μm to 100 μm, for example. Therefore, when the chip thickness is reduced and the protrusion amount (overhang amount) is increased, the chip protrusion portion is bent during wire bonding and bondability (wire bonding strength) is reduced. In the SIP 11, the lower side (lower part) of the pad formed on the protruding portion 7d of the memory chip 7 is supported by the dam 2f. Therefore, even if a load is applied to this pad region by the capillary used in the wire bonding process, it is possible to suppress the memory chip 7 from being bent downward (wiring substrate side). As a result, a decrease in bondability can be suppressed.

また、メモリチップ７において、マイコンチップ１とダム２ｆで支えられていない箇所が存在すると、モールド工程における樹脂注入時の樹脂注入圧によってチップクラックが発生するが、本実施の形態１のＳＩＰ１１では、図２に示すように、このメモリチップ７の一部（マイコンチップ１とダム２ｆと平面的に重ならない領域）の下部が第１封止体４で支えられているため、チップクラックの発生を抑制することができる。   Further, in the memory chip 7, if there is a portion that is not supported by the microcomputer chip 1 and the dam 2f, a chip crack occurs due to the resin injection pressure at the time of resin injection in the molding process. In the SIP 11 of the first embodiment, As shown in FIG. 2, since a lower portion of a part of the memory chip 7 (a region that does not overlap the microcomputer chip 1 and the dam 2f in plan view) is supported by the first sealing body 4, chip cracks are generated. Can be suppressed.

また、チップ厚が薄くなって、かつ迫り出し量が増えると、チップ迫り出し部の下部の隙間（チップ迫り出し部と基板の隙間）にモールド樹脂が入りにくくなり、モールド樹脂の充填性が低下するが、本実施の形態１のＳＩＰ１１では、メモリチップ７の迫り出し部７ｄの下部が第１封止体４とダム２ｆとで支えられ、迫り出し部７ｄの下部に隙間が形成されることは無いため、モールド樹脂の充填性が低下することを抑制できる。   In addition, when the chip thickness is reduced and the amount of protrusion increases, it becomes difficult for mold resin to enter the gap under the chip protrusion part (the gap between the chip protrusion part and the substrate), and the mold resin filling performance decreases. However, in the SIP 11 of the first embodiment, the lower portion of the protruding portion 7d of the memory chip 7 is supported by the first sealing body 4 and the dam 2f, and a gap is formed at the lower portion of the protruding portion 7d. Since there is no, it can suppress that the filling property of mold resin falls.

また、ＳＩＰ１１では、上段側のメモリチップ７の複数の第２パッド７ｃは、ダム２ｆと平面的に重なる位置に設けられている。すなわち、図１及び図２に示すように、メモリチップ７の主面７ａに設けられた複数の第２パッド７ｃは、ソルダレジスト膜等によって形成されたダム２ｆの上部に配置されており、メモリチップ７の第２パッド７ｃを含むその周辺の箇所は、ダム２ｆによって支持されている。なお、ダム２ｆの幅は、例えば、３００〜４００μｍであり、また、メモリチップ７の各第２パッド７ｃは、主面７ａの端部から約１００μｍ入り込んだ位置に形成されている。   In the SIP 11, the plurality of second pads 7c of the memory chip 7 on the upper stage side are provided at positions overlapping the dam 2f in plan view. That is, as shown in FIGS. 1 and 2, the plurality of second pads 7c provided on the main surface 7a of the memory chip 7 are disposed on the dam 2f formed by a solder resist film or the like. The peripheral portion including the second pad 7c of the chip 7 is supported by the dam 2f. The width of the dam 2f is, for example, 300 to 400 μm, and each second pad 7c of the memory chip 7 is formed at a position where it enters about 100 μm from the end of the main surface 7a.

このようにメモリチップ７の複数の第２パッド７ｃが、ダム２ｆと平面的に重なる位置に設けられていることにより、ワイヤボンディング時に熱が印加されて第１封止体４が柔らかくなった際にも、各第２パッド７ｃはそれらの下部のダム２ｆによって支えられるため、ボンダビリティーを低下させることなくワイヤボンディングを行うことができる。   As described above, when the plurality of second pads 7c of the memory chip 7 are provided at positions overlapping the dam 2f in plan view, when heat is applied during wire bonding and the first sealing body 4 is softened. In addition, since the second pads 7c are supported by the lower dam 2f, wire bonding can be performed without reducing bondability.

また、ダム２ｆは、図２及び図３に示すように、マイコンチップ１の実装高さと同じ高さに形成されていることが好ましい。つまり、ダム２ｆによって囲まれた領域において、マイコンチップ１と金バンプ３を除いた図１４に示す空間部１４に樹脂を充填することで、マイコンチップ１や複数の金バンプ３を封止する第１封止体４が形成される。その際、マイコンチップ１の実装高さ（マイコンチップ１の裏面１ｂの高さ）とダム２ｆの高さとに差があると、第１封止体４の表面が平坦になりにくいとともに、傾斜し易く、積層したメモリチップ７の下部に隙間や段差が形成されたり、メモリチップ７が傾いて取り付けられたりする。   The dam 2f is preferably formed at the same height as the mounting height of the microcomputer chip 1 as shown in FIGS. In other words, in the region surrounded by the dam 2f, the space 14 shown in FIG. 14 excluding the microcomputer chip 1 and the gold bump 3 is filled with resin, thereby sealing the microcomputer chip 1 and the plurality of gold bumps 3. One sealing body 4 is formed. At that time, if there is a difference between the mounting height of the microcomputer chip 1 (the height of the back surface 1b of the microcomputer chip 1) and the height of the dam 2f, the surface of the first sealing body 4 is difficult to flatten and is inclined. It is easy to form a gap or a step in the lower part of the stacked memory chips 7, or the memory chips 7 may be attached to be inclined.

したがって、マイコンチップ１の実装高さとダム２ｆの高さを同じにすることで、メモリチップ７の下部に隙間や段差が形成されてパッケージクラックが発生したり、メモリチップ７が傾いて取り付けられてボンダビリティーが低下したりすることを低減できる。   Therefore, by making the mounting height of the microcomputer chip 1 and the height of the dam 2f the same, a gap or a step is formed in the lower part of the memory chip 7 to cause a package crack, or the memory chip 7 is tilted and attached. It can reduce that bondability falls.

次に、本実施の形態１のＳＩＰ（半導体装置）１１の製造方法について説明する。   Next, a method for manufacturing the SIP (semiconductor device) 11 according to the first embodiment will be described.

図８は図１に示す半導体装置の組み立てで用いられる多数個取り基板の構造の一例を示す部分平面図、図９は図８に示す基板のデバイス領域の構造の一例を示す平面図、図１０は図９に示す基板の構造の一例を示す断面図、図１１は図１の半導体装置の組み立てにおけるはんだコート後の構造の一例を示す平面図、図１２は図１１の構造の一例を示す断面図である。また、図１３は図１の半導体装置の組み立てにおけるフリップチップ接合後の構造の一例を示す平面図、図１４は図１３の構造の一例を示す断面図、図１５は図１の半導体装置の組み立てにおける第１樹脂充填後の構造の一例を示す平面図、図１６は図１５の構造の一例を示す断面図、図１７は図１の半導体装置の組み立てにおける第２樹脂充填後の構造の一例を示す平面図、図１８は図１７の構造の一例を示す断面図である。さらに、図１９は図１の半導体装置の組み立てにおける上段チップ搭載後の構造の一例を示す平面図、図２０は図１９の構造の一例を示す断面図、図２１は図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図、図２２は図２１の構造の一例を示す断面図である。また、図２３は図１の半導体装置の組み立ての樹脂モールディング工程における樹脂充填時の構造の一例を示す部分断面図、図２４は図１の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図、図２５は図２４の構造の一例を示す断面図、図２６は図１の半導体装置の組み立てにおけるボールマウント後の構造の一例を示す平面図、図２７は図２６の構造の一例を示す断面図である。   8 is a partial plan view showing an example of the structure of a multi-chip substrate used in the assembly of the semiconductor device shown in FIG. 1, FIG. 9 is a plan view showing an example of the structure of the device region of the substrate shown in FIG. Is a sectional view showing an example of the structure of the substrate shown in FIG. 9, FIG. 11 is a plan view showing an example of the structure after solder coating in the assembly of the semiconductor device of FIG. 1, and FIG. 12 is a sectional view showing an example of the structure of FIG. FIG. 13 is a plan view showing an example of a structure after flip chip bonding in the assembly of the semiconductor device of FIG. 1, FIG. 14 is a cross-sectional view showing an example of the structure of FIG. 13, and FIG. 15 is an assembly of the semiconductor device of FIG. FIG. 16 is a cross-sectional view showing an example of the structure of FIG. 15, and FIG. 17 shows an example of the structure after filling the second resin in the assembly of the semiconductor device of FIG. FIG. 18 is a sectional view showing an example of the structure of FIG. 19 is a plan view showing an example of the structure after mounting the upper chip in the assembly of the semiconductor device of FIG. 1, FIG. 20 is a sectional view showing an example of the structure of FIG. 19, and FIG. 21 is an assembly of the semiconductor device of FIG. FIG. 22 is a cross-sectional view showing an example of the structure of FIG. 21. FIG. FIG. 23 is a partial cross-sectional view showing an example of the structure at the time of resin filling in the resin molding process of assembling the semiconductor device of FIG. 1, and FIG. 24 shows an example of the structure after resin molding in the assembling of the semiconductor device of FIG. 25 is a sectional view showing an example of the structure of FIG. 24, FIG. 26 is a plan view showing an example of the structure after ball mounting in the assembly of the semiconductor device of FIG. 1, and FIG. 27 is an example of the structure of FIG. It is sectional drawing shown.

まず、図８に示す基板を準備する。図８に示す基板は、１つのＳＩＰ１１を形成可能なデバイス領域１２ａが複数形成された多数個取り基板１２であり、この多数個取り基板１２を用いてＳＩＰ１１を組み立てる。ただし、組み立ての詳細については、図８に示す１つのデバイス領域１２ａのみが示された配線基板２の図を用いて説明する。   First, the substrate shown in FIG. 8 is prepared. The substrate shown in FIG. 8 is a multi-chip substrate 12 in which a plurality of device regions 12 a capable of forming one SIP 11 are formed, and the SIP 11 is assembled using the multi-chip substrate 12. However, details of the assembly will be described with reference to the drawing of the wiring board 2 in which only one device region 12a shown in FIG. 8 is shown.

ここでは、図９及び図１０に示す上面２ａ、上面２ａに形成された複数の第１ボンディングリード２ｃ、複数の第１ボンディングリード２ｃの周囲に形成された複数の第２ボンディングリード２ｄ、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された図２に示す複数のランド２ｅを有する配線基板２を準備する。   Here, the upper surface 2a shown in FIGS. 9 and 10, the plurality of first bonding leads 2c formed on the upper surface 2a, the plurality of second bonding leads 2d formed around the plurality of first bonding leads 2c, and the upper surface 2a. A wiring board 2 having a lower surface 2b on the opposite side and a plurality of lands 2e shown in FIG. 2 formed on the lower surface 2b is prepared.

なお、配線基板２の上面２ａには、マイコンチップ１の複数の第１パッド１ｃの配列に対応した複数の第１ボンディングリード２ｃが、上面２ａの略中央部に四角形を成す配列で絶縁膜の開口部２ｇに露出して形成されており、さらにその外側周囲にソルダレジスト膜等からなるダム２ｆが枠状（リング状）に形成されている。すなわち、ここで準備する配線基板２は予めダム２ｆが形成された配線基板２である。ダム２ｆは、例えば、エポキシ系の樹脂等から成り、その高さは、例えば、１００〜１３０μｍである。また、ダム２ｆの外側には、上面２ａの対向する２辺それぞれに沿って複数の第２ボンディングリード２ｄが絶縁膜の開口部２ｇに１列に並んで露出して形成されている。   Note that a plurality of first bonding leads 2c corresponding to the arrangement of the plurality of first pads 1c of the microcomputer chip 1 are formed on the upper surface 2a of the wiring board 2 so as to form a square at a substantially central portion of the upper surface 2a. A dam 2f made of a solder resist film or the like is formed in a frame shape (ring shape) around the outside of the opening 2g. That is, the wiring board 2 prepared here is the wiring board 2 on which the dam 2f is formed in advance. The dam 2f is made of, for example, an epoxy resin, and the height thereof is, for example, 100 to 130 μm. A plurality of second bonding leads 2d are formed on the outside of the dam 2f so as to be exposed in a row in the opening 2g of the insulating film along two opposing sides of the upper surface 2a.

その後、図１１及び図１２に示す半田コートを行う。ここでは、各第１ボンディングリード２ｃに半田材８を塗布する。   Thereafter, the solder coating shown in FIGS. 11 and 12 is performed. Here, the solder material 8 is applied to each first bonding lead 2c.

その後、図１４に示す主面１ａ、主面１ａに形成された図５に示す複数の第１パッド１ｃ、及び主面１ａとは反対側の裏面１ｂを有するマイコンチップ１を、配線基板２の上面２ａ上に配置する。尚、マイコンチップ１を準備する段階で、マイコンチップ１の複数の第１パッド１ｃ上に、複数の金バンプ３をそれぞれ接合しておく。   Thereafter, the microcomputer chip 1 having the main surface 1a shown in FIG. 14, the plurality of first pads 1c formed on the main surface 1a shown in FIG. 5, and the back surface 1b opposite to the main surface 1a is connected to the wiring board 2. It arrange | positions on the upper surface 2a. At the stage of preparing the microcomputer chip 1, a plurality of gold bumps 3 are bonded to the plurality of first pads 1 c of the microcomputer chip 1, respectively.

その後、図１３及び図１４に示す下段側の半導体チップであるマイコンチップ１のフリップチップ接合を行う。ここでは、配線基板２の複数の第１ボンディングリード２ｃとマイコンチップ１の複数の第１パッド１ｃとを、複数の金バンプ３を介してそれぞれ電気的に接続する。すなわち、各第１パッド１ｃ上に突起電極である金バンプ３が形成されたマイコンチップ１を、その主面１ａを配線基板２の上面２ａと対向させて配置し、熱と荷重を付与して各金バンプ３とこれに対応する第１ボンディングリード２ｃ（半田材８）とを接合してフリップチップ実装を行う。   Thereafter, the flip chip bonding of the microcomputer chip 1 which is the lower semiconductor chip shown in FIGS. 13 and 14 is performed. Here, the plurality of first bonding leads 2 c of the wiring board 2 and the plurality of first pads 1 c of the microcomputer chip 1 are electrically connected through the plurality of gold bumps 3, respectively. That is, the microcomputer chip 1 in which the gold bump 3 that is the protruding electrode is formed on each first pad 1c is arranged with the main surface 1a facing the upper surface 2a of the wiring board 2, and heat and load are applied. Each gold bump 3 and the corresponding first bonding lead 2c (solder material 8) are joined to perform flip chip mounting.

なお、マイコンチップ１のフリップチップ接合は、金バンプ３に対する金−金接合であってもよい。その場合、配線基板２の第１ボンディングリード２ｃ上に、予め金めっきを形成しておき、金−金接合によるフリップチップ接合でマイコンチップ１を搭載してもよい。   The flip chip bonding of the microcomputer chip 1 may be a gold-gold bonding to the gold bump 3. In that case, a gold plating may be formed in advance on the first bonding lead 2c of the wiring board 2, and the microcomputer chip 1 may be mounted by flip chip bonding by gold-gold bonding.

マイコンチップ１のフリップチップ接合完了後、第１樹脂１３がマイコンチップ１とダム２ｆとの間に位置するように、マイコンチップ１及び複数の金バンプ３を第１樹脂１３で封止する。   After the flip chip bonding of the microcomputer chip 1 is completed, the microcomputer chip 1 and the plurality of gold bumps 3 are sealed with the first resin 13 so that the first resin 13 is positioned between the microcomputer chip 1 and the dam 2f.

まず、図１５及び図１６に示す第１の（下段側チップの下部の）樹脂充填を行う。ここでは、配線基板２の上面２ａとマイコンチップ１の主面１ａとの間に第１樹脂１３を充填して、マイコンチップ１の側面１ｄ及び複数の金バンプ（第１接合部材）３を第１樹脂１３で封止する。すなわち、第１樹脂１３によるアンダーフィルの充填を行う。例えば、マイコンチップ１の外周部に対してノズル等を介して第１樹脂１３を上方から滴下し、側面１ｄを介して第１樹脂１３をマイコンチップ１の主面１ａと配線基板２の上面２ａとの間に浸透させて第１封止体４を形成する。これは、金バンプ３の高さが大きければ、次工程で説明する第1封止体４のみを充填すればよいが、金バンプ３の高さが小さくなると、下段の半導体チップ（本実施の形態１では、マイコンチップ１）の主面と配線基板２の主面との間の隙間が小さくなり、下段の半導体チップの主面と配線基板２の主面との間において、樹脂の未充填不良が発生する虞がある。そこで、図１６に示すように、ノズル２４の先端を、ダム２ｆの表面よりも配線基板２の主面（上面２ａ）側に位置するように、下段の半導体チップの主面と配線基板２の主面との間に接近させて、樹脂を供給している。   First, the first resin filling (below the lower chip) shown in FIGS. 15 and 16 is performed. Here, the first resin 13 is filled between the upper surface 2 a of the wiring board 2 and the main surface 1 a of the microcomputer chip 1, and the side surface 1 d of the microcomputer chip 1 and the plurality of gold bumps (first bonding members) 3 are connected to the first resin 13. Seal with 1 resin 13. That is, the underfill is filled with the first resin 13. For example, the first resin 13 is dropped from above on the outer peripheral portion of the microcomputer chip 1 through a nozzle or the like, and the first resin 13 is applied to the main surface 1a of the microcomputer chip 1 and the upper surface 2a of the wiring board 2 through the side surface 1d. And the first sealing body 4 is formed. If the height of the gold bump 3 is large, it is sufficient to fill only the first sealing body 4 described in the next step. However, if the height of the gold bump 3 is small, the lower semiconductor chip (this embodiment) In the first mode, the gap between the main surface of the microcomputer chip 1) and the main surface of the wiring board 2 is reduced, and no resin is filled between the main surface of the lower semiconductor chip and the main surface of the wiring board 2. There is a risk of defects. Therefore, as shown in FIG. 16, the main surface of the lower semiconductor chip and the wiring substrate 2 are arranged such that the tip of the nozzle 24 is located on the main surface (upper surface 2 a) side of the wiring substrate 2 with respect to the surface of the dam 2 f. The resin is supplied close to the main surface.

その後、図１７及び図１８に示す第２の（下段側チップの周囲の）樹脂充填を行う。ここでは、マイコンチップ１の周辺部に第１樹脂１３を充填する。その際、第１樹脂１３をマイコンチップ１の周辺部にノズル２４を介して滴下する。つまり、マイコンチップ１とダム２ｆの間の領域に第１樹脂１３を滴下して前記第１の樹脂充填で形成した第１封止体４上に前記第２の樹脂充填による第１封止体４を形成する。このとき、図１８に示すように、ノズル２４の先端の位置は、先の樹脂供給工程におけるノズル２４の先端の位置よりも、配線基板２の主面（上面２ａ）から離した位置に配置している。言い換えれば、ダム２ｆの表面よりも上側にノズル２４の先端が位置するように、ノズル２４を配置し、樹脂をダム２ｆ内に供給している。これにより、供給された樹脂がノズル２４に付着するのを抑制できる。   Thereafter, second resin filling (around the lower chip) shown in FIGS. 17 and 18 is performed. Here, the peripheral portion of the microcomputer chip 1 is filled with the first resin 13. At that time, the first resin 13 is dropped onto the peripheral portion of the microcomputer chip 1 through the nozzle 24. That is, the first sealing body formed by dropping the first resin 13 in the region between the microcomputer chip 1 and the dam 2f and filling the first sealing body 4 formed by filling the first resin with the second resin filling. 4 is formed. At this time, as shown in FIG. 18, the position of the tip of the nozzle 24 is arranged at a position farther from the main surface (upper surface 2a) of the wiring board 2 than the position of the tip of the nozzle 24 in the previous resin supply step. ing. In other words, the nozzle 24 is arranged so that the tip of the nozzle 24 is positioned above the surface of the dam 2f, and the resin is supplied into the dam 2f. Thereby, it can suppress that the supplied resin adheres to the nozzle 24.

なお、ダム２ｆによって囲まれた領域のマイコンチップ１や複数の金バンプ３を除く空間部１４に、この空間部１４の体積（容積）と同じ体積の第１樹脂１３を、前記第１の樹脂充填と前記第２の樹脂充填とで２工程に分けて供給して、これにより第１封止体４が形成される。   The first resin 13 having the same volume as the volume (volume) of the space 14 is applied to the space 14 excluding the microcomputer chip 1 and the plurality of gold bumps 3 in the region surrounded by the dam 2f. Filling and supplying the second resin are divided into two steps, whereby the first sealing body 4 is formed.

さらに、ダム２ｆの高さをマイコンチップ１の実装高さと同じにしておくことで、図１８に示すように、第１封止体４の高さとダム２ｆの高さとマイコンチップ１の実装高さを略同じにすることができる。   Further, by setting the height of the dam 2f to be the same as the mounting height of the microcomputer chip 1, as shown in FIG. 18, the height of the first sealing body 4, the height of the dam 2f, and the mounting height of the microcomputer chip 1 Can be made substantially the same.

ただし、第１封止体４の表面には、図４に示すような、約１０μｍ程度の高低差の凹凸４ａが形成されている。   However, as shown in FIG. 4, unevenness 4 a having a height difference of about 10 μm is formed on the surface of the first sealing body 4.

なお、ダム２ｆの内側の領域の空間部１４に１回の樹脂充填により第１封止体４を形成しようとすると、マイコンチップ１と配線基板２の間にボイドが形成されてしまうが、本実施の形態１のように、ダム２ｆの内側に第１封止体４を形成する樹脂充填工程を２工程に分けて行うことにより、マイコンチップ１の主面１ａと配線基板２の上面２ａとの間にボイドが形成されることを低減できる。すなわち、マイコンチップ１と配線基板２の間のアンダーフィル塗布工程と、その周辺領域の樹脂塗布工程とに２回に分けて第１樹脂１３を充填することで、マイコンチップ１と配線基板２の間の樹脂の充填性を向上することができ、マイコンチップ１と配線基板２の間にボイドが形成されることを低減できる。   If the first sealing body 4 is formed in the space 14 in the region inside the dam 2f by filling the resin once, a void is formed between the microcomputer chip 1 and the wiring board 2. As in the first embodiment, the resin filling step for forming the first sealing body 4 inside the dam 2f is divided into two steps, whereby the main surface 1a of the microcomputer chip 1 and the upper surface 2a of the wiring board 2 are It is possible to reduce the formation of voids between the two. That is, by filling the first resin 13 in two steps, an underfill coating process between the microcomputer chip 1 and the wiring board 2 and a resin coating process in the peripheral area, the microcomputer chip 1 and the wiring board 2 It is possible to improve the filling property of the resin therebetween, and to reduce the formation of voids between the microcomputer chip 1 and the wiring board 2.

その後、図１９及び図２０に示すように上段側チップのマウントを行う。ここでは、主面７ａ、主面７ａに形成された図６に示す複数の第２パッド７ｃ、及び主面７ａとは反対側の裏面７ｂを有するメモリチップ７を、その主面７ａを上方に向けてフェイスアップ実装でマイコンチップ１上に搭載する。   Thereafter, as shown in FIGS. 19 and 20, the upper chip is mounted. Here, the main surface 7a, the plurality of second pads 7c shown in FIG. 6 formed on the main surface 7a, and the memory chip 7 having the back surface 7b opposite to the main surface 7a are arranged with the main surface 7a facing upward. Mounted on the microcomputer chip 1 with face-up mounting.

ここで、本実施の形態１のＳＩＰ１１では、メモリチップ７の外形寸法が、マイコンチップ１の外形寸法より大きいため、メモリチップ７を上段側にして両者を実装すると、上段側のメモリチップ７はマイコンチップ１よりその端部が迫り出す。すなわち、メモリチップ７はマイコンチップ１から迫り出す迫り出し部７ｄを有している。ＳＩＰ１１では、特に、両者のチップ厚が薄く（例えば、約９０〜１００μｍ）、メモリチップ７の迫り出し量（オーバーハング量）が大きな場合（アスペクト比が１０を越える場合）のチップ組み合わせとなっている。   Here, in the SIP 11 according to the first embodiment, since the outer dimension of the memory chip 7 is larger than the outer dimension of the microcomputer chip 1, when the memory chip 7 is mounted on the upper side, the memory chip 7 on the upper side is The end of the microcomputer chip 1 is approaching. That is, the memory chip 7 has a protruding portion 7 d that protrudes from the microcomputer chip 1. SIP 11 is a chip combination particularly when both chip thicknesses are thin (for example, about 90 to 100 μm), and the protruding amount (overhang amount) of the memory chip 7 is large (when the aspect ratio exceeds 10). Yes.

したがって、ＳＩＰ１１では、マイコンチップ１上に積層したメモリチップ７の迫り出し部７ｄを、図２０に示すようにダム２ｆと第１封止体４で支える構造となっている。   Therefore, the SIP 11 has a structure in which the protruding portion 7d of the memory chip 7 stacked on the microcomputer chip 1 is supported by the dam 2f and the first sealing body 4 as shown in FIG.

なお、メモリチップ７を搭載する際には、図４に示すような接着層６ｂを有するＤＡＦ６を介して、熱を印加しながらマイコンチップ１上に積層する。すなわち、裏面７ｂに接着層６ｂを有するＤＡＦ６が予め貼り付けられたメモリチップ７を、そのＤＡＦ６を介して熱を印加しながらマイコンチップ１上に搭載する。   When the memory chip 7 is mounted, the memory chip 7 is laminated on the microcomputer chip 1 while applying heat through the DAF 6 having the adhesive layer 6b as shown in FIG. That is, the memory chip 7 in which the DAF 6 having the adhesive layer 6 b on the back surface 7 b is attached in advance is mounted on the microcomputer chip 1 while applying heat through the DAF 6.

これにより、第１封止体４の表面に凹凸４ａが形成されていても、ＤＡＦ６の接着層６ｂが熱によって柔らかくなるため、接着層６ｂが容易に凹凸４ａを吸収することができ、メモリチップ７がマイコンチップ１に対して傾いて配置されることを防止できる。その結果、ＳＩＰ１１の信頼性を向上させることができる。   Thereby, even if the unevenness 4a is formed on the surface of the first sealing body 4, the adhesive layer 6b of the DAF 6 is softened by heat, so that the adhesive layer 6b can easily absorb the unevenness 4a, and the memory chip 7 can be prevented from being inclined with respect to the microcomputer chip 1. As a result, the reliability of the SIP 11 can be improved.

その後、図２１及び図２２に示すワイヤボンディングを行う。ここでは、図６に示すメモリチップ７の複数の第２パッド７ｃと、これらに対応する配線基板２の複数の第２ボンディングリード２ｄとを、複数のワイヤ９を介してそれぞれ電気的に接続する。すなわち、メモリチップ７と配線基板２とをワイヤ接続する。   Thereafter, wire bonding shown in FIGS. 21 and 22 is performed. Here, the plurality of second pads 7c of the memory chip 7 shown in FIG. 6 and the plurality of second bonding leads 2d of the wiring board 2 corresponding to these are electrically connected via the plurality of wires 9, respectively. . That is, the memory chip 7 and the wiring board 2 are connected by wire.

なお、上段側のメモリチップ７の複数の第２パッド７ｃは、ダム２ｆと平面的に重なる位置に設けられている。すなわち、図２及び図２１に示すように、メモリチップ７の主面７ａに設けられた複数の第２パッド７ｃは、ソルダレジスト膜等によって形成されたダム２ｆの上部に配置されており、メモリチップ７の第２パッド７ｃを含むその周辺の箇所は、ダム２ｆによって支持されている。   The plurality of second pads 7c of the upper memory chip 7 are provided at positions that overlap the dam 2f in plan view. That is, as shown in FIGS. 2 and 21, the plurality of second pads 7c provided on the main surface 7a of the memory chip 7 are arranged on the upper portion of the dam 2f formed by a solder resist film or the like. The peripheral portion including the second pad 7c of the chip 7 is supported by the dam 2f.

このようにメモリチップ７の複数の第２パッド７ｃが、ダム２ｆと平面的に重なる位置に設けられていることにより、ワイヤボンディング時に熱が印加されて第１封止体４が柔らかくなった際にも、各第２パッド７ｃはそれらの下部のダム２ｆによって支えられるため、ボンダビリティーを低下させることなくワイヤボンディングを行うことができる。   As described above, when the plurality of second pads 7c of the memory chip 7 are provided at positions overlapping the dam 2f in plan view, when heat is applied during wire bonding and the first sealing body 4 is softened. In addition, since the second pads 7c are supported by the lower dam 2f, wire bonding can be performed without reducing bondability.

その後、図２４及び図２５に示すように、樹脂モールディングを行う。ここでは、メモリチップ７、複数のワイヤ９及びダム２ｆをモールド用の第２樹脂１５でトランスファーモールド等によって封止して第２封止体１０を形成する。その際、図２３に示すように、樹脂成形金型１６の下型１６ｃ上にワイヤボンディング済みの多数個取り基板１２を配置し、多数個取り基板１２の複数のデバイス領域１２ａを上型１６ａの１つのキャビティ１６ｂで覆い、この状態でキャビティ１６ｂ内に第２樹脂１５を供給して第２封止体１０を形成する。なお、第２樹脂１５は、例えば、エポキシ系の熱硬化性樹脂であり、モールド用樹脂であるため、第１樹脂１３より粘度が高い。   Thereafter, resin molding is performed as shown in FIGS. Here, the second sealing body 10 is formed by sealing the memory chip 7, the plurality of wires 9, and the dam 2f with a second resin 15 for molding by transfer molding or the like. At that time, as shown in FIG. 23, the multi-chip substrate 12 having been wire-bonded is disposed on the lower mold 16c of the resin molding die 16, and a plurality of device regions 12a of the multi-chip substrate 12 are arranged on the upper mold 16a. Covering with one cavity 16b, in this state, the second resin 15 is supplied into the cavity 16b to form the second sealing body 10. The second resin 15 is, for example, an epoxy-based thermosetting resin and is a molding resin, and thus has a higher viscosity than the first resin 13.

その後、図２６及び図２７に示すように、ボールマウントを行う。ここでは、配線基板２の下面２ｂに複数の外部接続用端子である半田ボール５を接合する。すなわち、図２に示すように、配線基板２の下面２ｂに設けられた複数のランド２ｅにそれぞれ半田ボール５を取り付ける。   Thereafter, as shown in FIGS. 26 and 27, ball mounting is performed. Here, a plurality of solder balls 5 as external connection terminals are joined to the lower surface 2 b of the wiring board 2. That is, as shown in FIG. 2, the solder balls 5 are attached to the plurality of lands 2e provided on the lower surface 2b of the wiring board 2, respectively.

その後、個片化を行ってＳＩＰ１１の組み立て完了となる。   Thereafter, the pieces are separated into pieces and the assembly of the SIP 11 is completed.

（実施の形態２）
図２８は本発明の実施の形態２の半導体装置の組み立てで用いられる多数個取り基板のデバイス領域の構造の一例を示す平面図、図２９は図２８に示す基板の構造の一例を示す断面図、図３０は本発明の実施の形態２の半導体装置の組み立てにおけるテープダム貼り付け後の構造の一例を示す平面図、図３１は図３０の構造の一例を示す断面図である。また、図３２は本発明の実施の形態２の組み立てにおけるはんだコート後の構造の一例を示す平面図、図３３は図３２の構造の一例を示す断面図、図３４は本発明の実施の形態２の半導体装置の組み立てにおけるフリップチップ接合後の構造の一例を示す平面図、図３５は図３４の構造の一例を示す断面図である。さらに、図３６は本発明の実施の形態２の半導体装置の組み立てにおける第１樹脂充填後の構造の一例を示す平面図、図３７は図３６の構造の一例を示す断面図、図３８は本発明の実施の形態２の半導体装置の組み立てにおける第２樹脂充填後の構造の一例を示す平面図、図３９は図３８の構造の一例を示す断面図である。また、図４０は本発明の実施の形態２の半導体装置の組み立てにおける上段チップ搭載後の構造の一例を示す平面図、図４１は図４０の構造の一例を示す断面図、図４２は本発明の実施の形態２の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図、図４３は図４２の構造の一例を示す断面図である。さらに、図４４は本発明の実施の形態２の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図、図４５は図４４の構造の一例を示す断面図、図４６は本発明の実施の形態２の半導体装置の組み立てにおけるボールマウント後の構造の一例を示す平面図、図４７は図４６の構造の一例を示す断面図である。 (Embodiment 2)
FIG. 28 is a plan view showing an example of the structure of the device region of the multi-chip substrate used in the assembly of the semiconductor device according to the second embodiment of the present invention, and FIG. 29 is a sectional view showing an example of the structure of the substrate shown in FIG. 30 is a plan view showing an example of the structure after the tape dam is attached in the assembly of the semiconductor device according to the second embodiment of the present invention, and FIG. 31 is a cross-sectional view showing an example of the structure of FIG. 32 is a plan view showing an example of the structure after solder coating in the assembly of Embodiment 2 of the present invention, FIG. 33 is a cross-sectional view showing an example of the structure of FIG. 32, and FIG. 34 is an embodiment of the present invention. FIG. 35 is a cross-sectional view showing an example of the structure of FIG. 34. FIG. Further, FIG. 36 is a plan view showing an example of the structure after filling the first resin in the assembly of the semiconductor device according to the second embodiment of the present invention, FIG. 37 is a cross-sectional view showing an example of the structure of FIG. 36, and FIG. FIG. 39 is a plan view showing an example of the structure after filling the second resin in the assembly of the semiconductor device according to the second embodiment of the invention, and FIG. 39 is a cross-sectional view showing an example of the structure of FIG. 40 is a plan view showing an example of the structure after mounting the upper chip in the assembly of the semiconductor device according to the second embodiment of the present invention, FIG. 41 is a sectional view showing an example of the structure of FIG. 40, and FIG. FIG. 43 is a plan view showing an example of the structure after wire bonding in the assembly of the semiconductor device of the second embodiment, and FIG. 43 is a cross-sectional view showing an example of the structure of FIG. 44 is a plan view showing an example of the structure after resin molding in the assembly of the semiconductor device according to the second embodiment of the present invention, FIG. 45 is a sectional view showing an example of the structure of FIG. 44, and FIG. 47 is a plan view showing an example of a structure after ball mounting in the assembly of the semiconductor device of the second embodiment, and FIG. 47 is a cross-sectional view showing an example of the structure of FIG.

本実施の形態２の半導体装置は、実施の形態１のＳＩＰ１１と同様のＳＩＰ１８であり、図３１に示すように、支持部材として、テープダム１７を採用したものである。テープダム１７は、例えば、耐熱性が高いポリイミド系テープ材等によって形成されていることが好ましい。耐熱性が高いポリイミド系テープ材の一例としては、カプトンテープである。   The semiconductor device of the second embodiment is a SIP 18 similar to the SIP 11 of the first embodiment, and employs a tape dam 17 as a support member as shown in FIG. The tape dam 17 is preferably made of, for example, a polyimide tape material having high heat resistance. An example of a polyimide tape material with high heat resistance is Kapton tape.

なお、本実施の形態２のＳＩＰ１８の支持部材以外の部分の構造については、実施の形態１のＳＩＰ１１と同様であるため、その重複説明は省略する。   Note that the structure of the portion other than the support member of the SIP 18 of the second embodiment is the same as that of the SIP 11 of the first embodiment, and therefore a duplicate description thereof is omitted.

次に、本実施の形態２のＳＩＰ（半導体装置）１８の製造方法について説明する。   Next, a method for manufacturing the SIP (semiconductor device) 18 according to the second embodiment will be described.

まず、図２８及び図２９に示す基板を準備する。なお、実施の形態２においても、組み立ての詳細については、実施の形態１と同様に１つのデバイス領域１２ａのみが示された配線基板２の図を用いて説明する。   First, the substrate shown in FIGS. 28 and 29 is prepared. Also in the second embodiment, the details of the assembly will be described using the drawing of the wiring board 2 in which only one device region 12a is shown as in the first embodiment.

ここでは、図２８及び図２９に示す上面２ａ、上面２ａに形成された複数の第１ボンディングリード２ｃ、複数の第１ボンディングリード２ｃの周囲に形成された複数の第２ボンディングリード２ｄ、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された図２に示す複数のランド２ｅを有する配線基板２を準備する。   Here, the upper surface 2a shown in FIGS. 28 and 29, the plurality of first bonding leads 2c formed on the upper surface 2a, the plurality of second bonding leads 2d formed around the plurality of first bonding leads 2c, and the upper surface 2a. A wiring board 2 having a lower surface 2b on the opposite side of the substrate and a plurality of lands 2e shown in FIG. 2 formed on the lower surface 2b is prepared.

なお、配線基板２の上面２ａには、マイコンチップ１の複数の第１パッド１ｃの配列に対応した複数の第１ボンディングリード２ｃが、上面２ａの略中央部に四角形を成す配列で絶縁膜の開口部２ｇに露出して形成されている。また、上面２ａの対向する２辺それぞれに沿って複数の第２ボンディングリード２ｄが絶縁膜の開口部２ｇに１列に並んで露出して形成されている。   Note that a plurality of first bonding leads 2c corresponding to the arrangement of the plurality of first pads 1c of the microcomputer chip 1 are formed on the upper surface 2a of the wiring board 2 so as to form a square at a substantially central portion of the upper surface 2a. It is formed exposed to the opening 2g. In addition, a plurality of second bonding leads 2d are formed so as to be exposed in a row in the opening 2g of the insulating film along each of two opposing sides of the upper surface 2a.

その後、図３０及び図３１に示すテープダム１７の貼り付けを行う。すなわち、配線基板２の上面２ａには、その略中央部に四角形を成す配列で絶縁膜の開口部２ｇに露出して複数の第１ボンディングリード２ｃが形成されており、その外側周囲に、例えば、耐熱性が高いポリイミド系テープ材によって形成された枠状（リング状）のテープダム１７を貼り付ける。テープダム１７の外側には、対向する２辺に沿って複数の第２ボンディングリード２ｄがそれぞれ１列に並んで形成されている。つまり、枠状のテープダム１７は、複数の第１ボンディングリード２ｃの外側で、かつ複数の第２ボンディングリード２ｄの内側に配置されている。   Thereafter, the tape dam 17 shown in FIGS. 30 and 31 is attached. That is, a plurality of first bonding leads 2c are formed on the upper surface 2a of the wiring board 2 so as to be exposed at the openings 2g of the insulating film in a substantially square central array, and around the outer periphery, for example, Then, a frame-shaped (ring-shaped) tape dam 17 formed of a polyimide tape material having high heat resistance is attached. On the outside of the tape dam 17, a plurality of second bonding leads 2d are formed in a row along two opposing sides. That is, the frame-shaped tape dam 17 is disposed outside the plurality of first bonding leads 2c and inside the plurality of second bonding leads 2d.

なお、テープダム１７は、例えば、熱圧着によって配線基板２の上面２ａに貼り付けられる。また、テープダム１７の高さは、例えば、１００〜１３０μｍである。   The tape dam 17 is attached to the upper surface 2a of the wiring board 2 by, for example, thermocompression bonding. Moreover, the height of the tape dam 17 is 100-130 micrometers, for example.

その後、図３２及び図３３に示す半田コートを行う。ここでは、各第１ボンディングリード２ｃに半田材８を塗布する。   Thereafter, the solder coating shown in FIGS. 32 and 33 is performed. Here, the solder material 8 is applied to each first bonding lead 2c.

その後、図３５に示す主面１ａ、主面１ａに形成された図５に示す複数の第１パッド１ｃ、及び主面１ａとは反対側の裏面１ｂを有するマイコンチップ１を、配線基板２の上面２ａ上に配置する。   Thereafter, the microcomputer chip 1 having the main surface 1a shown in FIG. 35, the plurality of first pads 1c formed on the main surface 1a shown in FIG. 5 and the back surface 1b opposite to the main surface 1a is connected to the wiring board 2. It arrange | positions on the upper surface 2a.

その後、図３４及び図３５に示す下段側の半導体チップであるマイコンチップ１のフリップチップ接合を行う。ここでは、配線基板２の複数の第１ボンディングリード２ｃと図５に示すマイコンチップ１の複数の第１パッド１ｃとを、複数の金バンプ３を介してそれぞれ電気的に接続する。すなわち、各第１パッド１ｃ上に突起電極である金バンプ３が形成されたマイコンチップ１を、その主面１ａを配線基板２の上面２ａと対向させて配置し、熱と荷重を付与して各金バンプ３とこれに対応する第１ボンディングリード２ｃ（半田材８）とを接合してフリップチップ実装を行う。   Thereafter, flip chip bonding of the microcomputer chip 1 which is the lower semiconductor chip shown in FIGS. 34 and 35 is performed. Here, the plurality of first bonding leads 2 c of the wiring board 2 and the plurality of first pads 1 c of the microcomputer chip 1 shown in FIG. 5 are electrically connected through the plurality of gold bumps 3, respectively. That is, the microcomputer chip 1 in which the gold bump 3 that is the protruding electrode is formed on each first pad 1c is arranged with the main surface 1a facing the upper surface 2a of the wiring board 2, and heat and load are applied. Each gold bump 3 and the corresponding first bonding lead 2c (solder material 8) are joined to perform flip chip mounting.

なお、マイコンチップ１のフリップチップ接合は、金バンプ３に対する金−金接合であってもよい。その場合、配線基板２の第１ボンディングリード２ｃ上に、予め金めっきを形成しておき、金−金接合によるフリップチップ接合でマイコンチップ１を搭載してもよい。   The flip chip bonding of the microcomputer chip 1 may be a gold-gold bonding to the gold bump 3. In that case, a gold plating may be formed in advance on the first bonding lead 2c of the wiring board 2, and the microcomputer chip 1 may be mounted by flip chip bonding by gold-gold bonding.

マイコンチップ１のフリップチップ接合完了後、第１樹脂１３がマイコンチップ１とテープダム１７との間に位置するように、マイコンチップ１及び複数の金バンプ３を第１樹脂１３で封止する。   After the flip chip bonding of the microcomputer chip 1 is completed, the microcomputer chip 1 and the plurality of gold bumps 3 are sealed with the first resin 13 so that the first resin 13 is positioned between the microcomputer chip 1 and the tape dam 17.

まず、図３６及び図３７に示す第１の（下段側チップの下部の）樹脂充填を行う。ここでは、配線基板２の上面２ａとマイコンチップ１の主面１ａとの間に第１樹脂１３を充填して、マイコンチップ１の側面１ｄ及び複数の金バンプ（第１接合部材）３を第１樹脂１３で封止する。すなわち、第１樹脂１３によるアンダーフィルの充填を行う。例えば、マイコンチップ１の外周部に対して図示しないノズル等を介して第１樹脂１３を上方から滴下し、側面１ｄを介して第１樹脂１３をマイコンチップ１の主面１ａと配線基板２の上面２ａとの間に浸透させて第１封止体４を形成する。   First, the first resin filling (below the lower chip) shown in FIGS. 36 and 37 is performed. Here, the first resin 13 is filled between the upper surface 2 a of the wiring board 2 and the main surface 1 a of the microcomputer chip 1, and the side surface 1 d of the microcomputer chip 1 and the plurality of gold bumps (first bonding members) 3 are connected to the first resin 13. Seal with 1 resin 13. That is, the underfill is filled with the first resin 13. For example, the first resin 13 is dropped from above on the outer peripheral portion of the microcomputer chip 1 through a nozzle (not shown) and the like, and the first resin 13 is attached to the main surface 1a of the microcomputer chip 1 and the wiring board 2 through the side surface 1d. The first sealing body 4 is formed by infiltrating between the upper surface 2a.

その後、図３８及び図３９に示す第２の（下段側チップの周囲の）樹脂充填を行う。ここでは、マイコンチップ１の周辺部に第１樹脂１３を充填する。その際、第１樹脂１３をマイコンチップ１の周辺部に滴下する。つまり、マイコンチップ１とテープダム１７の間の領域に第１樹脂１３を滴下して前記第１の樹脂充填で形成した第１封止体４上に前記第２の樹脂充填による第１封止体４を形成する。   Thereafter, second resin filling (around the lower chip) shown in FIGS. 38 and 39 is performed. Here, the peripheral portion of the microcomputer chip 1 is filled with the first resin 13. At that time, the first resin 13 is dropped on the periphery of the microcomputer chip 1. That is, the first sealing body is formed by filling the second resin on the first sealing body 4 formed by dropping the first resin 13 in the region between the microcomputer chip 1 and the tape dam 17 and filling the first resin. 4 is formed.

なお、テープダム１７によって囲まれた領域のマイコンチップ１や複数の金バンプ３を除く空間部１４に、この空間部１４の体積（容積）と同じ体積の第１樹脂１３を、前記第１の樹脂充填と前記第２の樹脂充填とで２工程に分けて供給して、これにより第１封止体４が形成される。   The first resin 13 having the same volume as the volume (volume) of the space portion 14 is applied to the space portion 14 excluding the microcomputer chip 1 and the plurality of gold bumps 3 in the region surrounded by the tape dam 17. Filling and supplying the second resin are divided into two steps, whereby the first sealing body 4 is formed.

さらに、テープダム１７の高さをマイコンチップ１の実装高さと同じにしておくことで、図３９に示すように、第１封止体４の高さとテープダム１７の高さとマイコンチップ１の実装高さを略同じにすることができる。   Further, by making the height of the tape dam 17 the same as the mounting height of the microcomputer chip 1, as shown in FIG. 39, the height of the first sealing body 4, the height of the tape dam 17, and the mounting height of the microcomputer chip 1 are obtained. Can be made substantially the same.

ただし、第１封止体４の表面には、図４に示すような、約１０μｍ程度の高低差の凹凸４ａが形成されており、平坦度が低い状態となっている。   However, as shown in FIG. 4, unevenness 4a having a height difference of about 10 μm is formed on the surface of the first sealing body 4, and the flatness is low.

なお、テープダム１７の内側の領域の空間部１４に１回の樹脂充填により第１封止体４を形成しようとすると、マイコンチップ１と配線基板２の間にボイドが形成されてしまうが、実施の形態１と同様に、テープダム１７の内側に第１封止体４を形成する樹脂充填工程を２工程に分けて行うことにより、マイコンチップ１の主面１ａと配線基板２の上面２ａとの間にボイドが形成されることを低減できる。すなわち、マイコンチップ１と配線基板２の間のアンダーフィル塗布工程と、その周辺領域の樹脂塗布工程とに２回に分けて第１樹脂１３を充填することで、マイコンチップ１と配線基板２の間の樹脂の充填性を向上することができ、マイコンチップ１と配線基板２の間にボイドが形成されることを低減できる。   If the first sealing body 4 is formed in the space 14 in the region inside the tape dam 17 by filling the resin once, a void is formed between the microcomputer chip 1 and the wiring board 2. As in the first embodiment, the resin filling step for forming the first sealing body 4 inside the tape dam 17 is divided into two steps, whereby the main surface 1a of the microcomputer chip 1 and the upper surface 2a of the wiring board 2 are separated. The formation of voids between them can be reduced. That is, by filling the first resin 13 in two steps, an underfill coating process between the microcomputer chip 1 and the wiring board 2 and a resin coating process in the peripheral area, the microcomputer chip 1 and the wiring board 2 The resin filling property can be improved, and the formation of voids between the microcomputer chip 1 and the wiring board 2 can be reduced.

その後、図４０及び図４１に示すように上段側チップのマウントを行う。ここでは、主面７ａ、主面７ａに形成された図６に示す複数の第２パッド７ｃ、及び主面７ａとは反対側の裏面７ｂを有するメモリチップ７を、その主面７ａを上方に向けてフェイスアップ実装でマイコンチップ１上に搭載する。   Thereafter, as shown in FIGS. 40 and 41, the upper chip is mounted. Here, the main surface 7a, the plurality of second pads 7c shown in FIG. 6 formed on the main surface 7a, and the memory chip 7 having the back surface 7b opposite to the main surface 7a are arranged with the main surface 7a facing upward. Mounted on the microcomputer chip 1 with face-up mounting.

なお、本実施の形態２においても、メモリチップ７の外形寸法が、マイコンチップ１の外形寸法より大きいため、メモリチップ７を上段側にして両者を実装すると、上段側のメモリチップ７はマイコンチップ１よりその端部が迫り出す。すなわち、メモリチップ７はマイコンチップ１から迫り出す迫り出し部７ｄを有している。特に、両者のチップ厚が薄く（例えば、約９０〜１００μｍ）、メモリチップ７の迫り出し量（オーバーハング量）が大きな場合（アスペクト比が１０を越える場合）のチップ組み合わせとなっている。   Even in the second embodiment, since the outer dimension of the memory chip 7 is larger than the outer dimension of the microcomputer chip 1, when the memory chip 7 is mounted on the upper side, the upper side memory chip 7 becomes the microcomputer chip. From 1 the end is approaching. That is, the memory chip 7 has a protruding portion 7 d that protrudes from the microcomputer chip 1. In particular, the chip combination is such that both chip thicknesses are thin (for example, about 90 to 100 μm), and the protruding amount (overhang amount) of the memory chip 7 is large (when the aspect ratio exceeds 10).

したがって、ＳＩＰ１８においても、マイコンチップ１上に積層したメモリチップ７の迫り出し部７ｄを、図４１に示すようにテープダム１７と第１封止体４で支える構造となっている。   Therefore, the SIP 18 also has a structure in which the protruding portion 7d of the memory chip 7 stacked on the microcomputer chip 1 is supported by the tape dam 17 and the first sealing body 4 as shown in FIG.

なお、メモリチップ７を搭載する際には、図４に示すような接着層６ｂを有するＤＡＦ６を介して、熱を印加しながらマイコンチップ１上に積層する。すなわち、裏面７ｂに接着層６ｂを有するＤＡＦ６が予め貼り付けられたメモリチップ７を、そのＤＡＦ６を介して熱を印加しながらマイコンチップ１上に搭載する。   When the memory chip 7 is mounted, the memory chip 7 is laminated on the microcomputer chip 1 while applying heat through the DAF 6 having the adhesive layer 6b as shown in FIG. That is, the memory chip 7 in which the DAF 6 having the adhesive layer 6 b on the back surface 7 b is attached in advance is mounted on the microcomputer chip 1 while applying heat through the DAF 6.

これにより、第１封止体４の表面に凹凸４ａが形成されていても、ＤＡＦ６の接着層６ｂが熱によって柔らかくなるため、接着層６ｂが容易に凹凸４ａを吸収することができ、メモリチップ７がマイコンチップ１に対して傾いて配置されることを防止できる。その結果、ＳＩＰ１８の信頼性を向上させることができる。   Thereby, even if the unevenness 4a is formed on the surface of the first sealing body 4, the adhesive layer 6b of the DAF 6 is softened by heat, so that the adhesive layer 6b can easily absorb the unevenness 4a, and the memory chip 7 can be prevented from being inclined with respect to the microcomputer chip 1. As a result, the reliability of the SIP 18 can be improved.

その後、図４２及び図４３に示すワイヤボンディングを行う。ここでは、図６に示すメモリチップ７の複数の第２パッド７ｃと、これらに対応する配線基板２の複数の第２ボンディングリード２ｄとを、複数のワイヤ９を介してそれぞれ電気的に接続する。すなわち、メモリチップ７と配線基板２とをワイヤ接続する。   Thereafter, wire bonding shown in FIGS. 42 and 43 is performed. Here, the plurality of second pads 7c of the memory chip 7 shown in FIG. 6 and the plurality of second bonding leads 2d of the wiring board 2 corresponding to these are electrically connected via the plurality of wires 9, respectively. . That is, the memory chip 7 and the wiring board 2 are connected by wire.

なお、上段側のメモリチップ７の複数の第２パッド７ｃは、テープダム１７と平面的に重なる位置に設けられている。すなわち、図４０に示すように、本実施の形態２のメモリチップ７の主面７ａに設けられた複数の第２パッド７ｃは、耐熱性の高いポリイミド系テープ材等によって形成されたテープダム１７の上部に配置されており、メモリチップ７の第２パッド７ｃを含むその周辺の箇所は、テープダム１７によって支持されている。   The plurality of second pads 7 c of the upper memory chip 7 are provided at positions that overlap the tape dam 17 in plan view. That is, as shown in FIG. 40, the plurality of second pads 7c provided on the main surface 7a of the memory chip 7 of the second embodiment are formed of a tape dam 17 formed of a polyimide tape material or the like having high heat resistance. The upper portion of the memory chip 7 including the second pad 7 c is supported by a tape dam 17.

このようにメモリチップ７の複数の第２パッド７ｃが、テープダム１７と平面的に重なる位置に設けられていることにより、ワイヤボンディング時に熱が印加されて第１封止体４が柔らかくなった際にも、耐熱性の高いポリイミド系のテープダム１７は柔らかくならないため、各第２パッド７ｃはそれらの下部のテープダム１７によって支えられ、その結果、ボンダビリティーを低下させることなくワイヤボンディングを行うことができる。   As described above, when the plurality of second pads 7c of the memory chip 7 are provided in a position overlapping the tape dam 17 in plan view, heat is applied during wire bonding and the first sealing body 4 becomes soft. In addition, since the polyimide tape dam 17 having high heat resistance does not become soft, the second pads 7c are supported by the tape dams 17 below them, and as a result, wire bonding can be performed without reducing bondability. it can.

その後、図４４及び図４５に示すように、樹脂モールディングを行う。ここでは、メモリチップ７、複数のワイヤ９及びテープダム１７をモールド用の第２樹脂１５でトランスファーモールド等によって封止して第２封止体１０を形成する。その際、本実施の形態２においても、実施の形態１の図２３のように、樹脂成形金型１６の下型１６ｃ上にワイヤボンディング済みの多数個取り基板１２を配置し、多数個取り基板１２の複数のデバイス領域１２ａを上型１６ａの１つのキャビティ１６ｂで覆い、この状態でキャビティ１６ｂ内に第２樹脂１５を供給して第２封止体１０を形成する。なお、第２樹脂１５は、例えば、エポキシ系の熱硬化性樹脂であり、モールド用樹脂であるため、第１樹脂１３より粘度が高い。   Thereafter, as shown in FIGS. 44 and 45, resin molding is performed. Here, the second sealing body 10 is formed by sealing the memory chip 7, the plurality of wires 9, and the tape dam 17 with a second resin 15 for molding by transfer molding or the like. At this time, also in the second embodiment, as shown in FIG. 23 of the first embodiment, the multi-chip substrate 12 having been wire-bonded is arranged on the lower mold 16c of the resin molding die 16, and the multi-chip substrate is obtained. The twelve device regions 12a are covered with one cavity 16b of the upper mold 16a, and in this state, the second resin 15 is supplied into the cavity 16b to form the second sealing body 10. The second resin 15 is, for example, an epoxy-based thermosetting resin, and is a molding resin, and thus has a higher viscosity than the first resin 13.

その後、図４６及び図４７に示すように、ボールマウントを行う。ここでは、配線基板２の下面２ｂに複数の外部接続用端子である半田ボール５を接合する。すなわち、実施の形態１の図２に示すように、配線基板２の下面２ｂに設けられた複数のランド２ｅにそれぞれ半田ボール５を取り付ける。   Thereafter, as shown in FIGS. 46 and 47, ball mounting is performed. Here, a plurality of solder balls 5 as external connection terminals are joined to the lower surface 2 b of the wiring board 2. That is, as shown in FIG. 2 of the first embodiment, the solder balls 5 are attached to the plurality of lands 2e provided on the lower surface 2b of the wiring board 2, respectively.

その後、個片化を行ってＳＩＰ１８の組み立て完了となる。   Thereafter, the pieces are separated into pieces and the assembly of the SIP 18 is completed.

（実施の形態３）
図４８は本発明の実施の形態３の半導体装置の組み立てで用いられる多数個取り基板のデバイス領域の構造の一例を示す平面図、図４９は図４８に示す基板の構造の一例を示す断面図、図５０は本発明の実施の形態３の半導体装置の組み立てにおける樹脂ダム形成後の構造の一例を示す平面図、図５１は図５０の構造の一例を示す断面図である。また、図５２は本発明の実施の形態３の組み立てにおけるはんだコート後の構造の一例を示す平面図、図５３は図５２の構造の一例を示す断面図、図５４は本発明の実施の形態３の半導体装置の組み立てにおけるフリップチップ接合後の構造の一例を示す平面図、図５５は図５４の構造の一例を示す断面図である。さらに、図５６は本発明の実施の形態３の半導体装置の組み立てにおける第１樹脂充填後の構造の一例を示す平面図、図５７は図５６の構造の一例を示す断面図、図５８は本発明の実施の形態３の半導体装置の組み立てにおける第２樹脂充填後の構造の一例を示す平面図、図５９は図５８の構造の一例を示す断面図である。また、図６０は本発明の実施の形態３の半導体装置の組み立てにおける上段チップ搭載後の構造の一例を示す平面図、図６１は図６０の構造の一例を示す断面図、図６２は本発明の実施の形態３の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図、図６３は図６２の構造の一例を示す断面図である。さらに、図６４は本発明の実施の形態３の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図、図６５は図６４の構造の一例を示す断面図、図６６は本発明の実施の形態３の半導体装置の組み立てにおけるボールマウント後の構造の一例を示す平面図、図６７は図６６の構造の一例を示す断面図である。 (Embodiment 3)
48 is a plan view showing an example of the structure of the device region of the multi-chip substrate used in the assembly of the semiconductor device according to the third embodiment of the present invention, and FIG. 49 is a sectional view showing an example of the structure of the substrate shown in FIG. 50 is a plan view showing an example of the structure after the resin dam is formed in the assembly of the semiconductor device according to the third embodiment of the present invention, and FIG. 51 is a sectional view showing an example of the structure of FIG. 52 is a plan view showing an example of the structure after solder coating in the assembly of Embodiment 3 of the present invention, FIG. 53 is a sectional view showing an example of the structure of FIG. 52, and FIG. 54 is an embodiment of the present invention. FIG. 55 is a cross-sectional view illustrating an example of the structure of FIG. 54. FIG. Further, FIG. 56 is a plan view showing an example of the structure after filling the first resin in the assembly of the semiconductor device according to the third embodiment of the present invention, FIG. 57 is a cross-sectional view showing an example of the structure of FIG. 56, and FIG. FIG. 59 is a cross-sectional view showing an example of the structure of FIG. 58, and FIG. 59 is a plan view showing an example of the structure after filling the second resin in the assembly of the semiconductor device according to the third embodiment of the invention. 60 is a plan view showing an example of the structure after mounting the upper stage chip in the assembly of the semiconductor device according to the third embodiment of the present invention, FIG. 61 is a sectional view showing an example of the structure of FIG. 60, and FIG. FIG. 63 is a plan view showing an example of the structure after wire bonding in the assembly of the semiconductor device of the third embodiment, and FIG. 63 is a cross-sectional view showing an example of the structure of FIG. 64 is a plan view showing an example of the structure after resin molding in the assembly of the semiconductor device according to the third embodiment of the present invention, FIG. 65 is a cross-sectional view showing an example of the structure of FIG. 64, and FIG. FIG. 67 is a cross-sectional view showing an example of the structure of FIG. 66. FIG. 67 is a plan view showing an example of the structure after ball mounting in the assembly of the semiconductor device of the third embodiment.

本実施の形態３の半導体装置は、実施の形態１のＳＩＰ１１と同様のＳＩＰ２０であり、図５１に示すように、支持部材として、樹脂ダム１９を採用したものである。樹脂ダム１９は、例えば、エポキシ樹脂等のポッティング樹脂からなり、前記ポッティング樹脂の粘度は、樹脂ダム１９の内側に配置される第１封止体４を形成する第１樹脂１３の粘度より高い。   The semiconductor device of the third embodiment is a SIP 20 similar to the SIP 11 of the first embodiment, and employs a resin dam 19 as a support member as shown in FIG. The resin dam 19 is made of, for example, a potting resin such as an epoxy resin, and the viscosity of the potting resin is higher than the viscosity of the first resin 13 that forms the first sealing body 4 disposed inside the resin dam 19.

なお、本実施の形態３のＳＩＰ２０の支持部材以外の部分の構造については、実施の形態１のＳＩＰ１１と同様であるため、その重複説明は省略する。   Note that the structure of the portion other than the support member of the SIP 20 of the third embodiment is the same as that of the SIP 11 of the first embodiment, and therefore a duplicate description thereof is omitted.

次に、本実施の形態３のＳＩＰ（半導体装置）２０の製造方法について説明する。   Next, a method for manufacturing the SIP (semiconductor device) 20 according to the third embodiment will be described.

まず、図４８及び図４９に示す基板を準備する。なお、実施の形態３においても、組み立ての詳細については、実施の形態１と同様に１つのデバイス領域１２ａのみが示された配線基板２の図を用いて説明する。   First, the substrate shown in FIGS. 48 and 49 is prepared. Also in the third embodiment, the details of the assembly will be described using the drawing of the wiring board 2 in which only one device region 12a is shown as in the first embodiment.

ここでは、図４８及び図４９に示す上面２ａ、上面２ａに形成された複数の第１ボンディングリード２ｃ、複数の第１ボンディングリード２ｃの周囲に形成された複数の第２ボンディングリード２ｄ、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された図２に示す複数のランド２ｅを有する配線基板２を準備する。   48 and 49, the plurality of first bonding leads 2c formed on the upper surface 2a, the plurality of second bonding leads 2d formed around the plurality of first bonding leads 2c, and the upper surface 2a. A wiring board 2 having a lower surface 2b on the opposite side and a plurality of lands 2e shown in FIG. 2 formed on the lower surface 2b is prepared.

なお、配線基板２の上面２ａには、マイコンチップ１の複数の第１パッド１ｃの配列に対応した複数の第１ボンディングリード２ｃが、上面２ａの略中央部に四角形を成す配列で絶縁膜の開口部２ｇに露出して形成されている。また、上面２ａの対向する２辺それぞれに沿って複数の第２ボンディングリード２ｄが絶縁膜の開口部２ｇに１列に並んで露出して形成されている。   Note that a plurality of first bonding leads 2c corresponding to the arrangement of the plurality of first pads 1c of the microcomputer chip 1 are formed on the upper surface 2a of the wiring board 2 so as to form a square at a substantially central portion of the upper surface 2a. It is formed exposed to the opening 2g. In addition, a plurality of second bonding leads 2d are formed so as to be exposed in a row in the opening 2g of the insulating film along each of two opposing sides of the upper surface 2a.

その後、図５０及び図５１に示す樹脂ダム１９の塗布を行う。すなわち、配線基板２の上面２ａには、その略中央部に四角形を成す配列で絶縁膜の開口部２ｇに露出して複数の第１ボンディングリード２ｃが形成されており、その外側周囲に、例えば、第１樹脂１３より粘度の高いポッティング樹脂である第２樹脂１５をディスペンサーから枠状（リング状）に塗布することで、枠状（リング状）の樹脂ダム１９を形成する。樹脂ダム１９の外側には、対向する２辺に沿って複数の第２ボンディングリード２ｄがそれぞれ１列に並んで形成されている。つまり、枠状の樹脂ダム１９は、複数の第１ボンディングリード２ｃの外側で、かつ複数の第２ボンディングリード２ｄの内側に配置されている。   Thereafter, the resin dam 19 shown in FIGS. 50 and 51 is applied. That is, a plurality of first bonding leads 2c are formed on the upper surface 2a of the wiring board 2 so as to be exposed at the openings 2g of the insulating film in a substantially square central array, and around the outer periphery, for example, The second resin 15, which is a potting resin having a viscosity higher than that of the first resin 13, is applied in a frame shape (ring shape) from the dispenser to form a frame shape (ring shape) resin dam 19. On the outside of the resin dam 19, a plurality of second bonding leads 2d are formed in a row along two opposing sides. That is, the frame-shaped resin dam 19 is disposed outside the plurality of first bonding leads 2c and inside the plurality of second bonding leads 2d.

なお、樹脂ダム１９は、例えば、ディスペンサーから第２樹脂１５を滴下して形成する。樹脂ダム１９の高さは、例えば、１００〜１３０μｍである。   The resin dam 19 is formed by dropping the second resin 15 from a dispenser, for example. The height of the resin dam 19 is, for example, 100 to 130 μm.

その後、図５２及び図５３に示す半田コートを行う。ここでは、各第１ボンディングリード２ｃに半田材８を塗布する。   Thereafter, the solder coating shown in FIGS. 52 and 53 is performed. Here, the solder material 8 is applied to each first bonding lead 2c.

その後、図５５に示す主面１ａ、主面１ａに形成された図５に示す複数の第１パッド１ｃ、及び主面１ａとは反対側の裏面１ｂを有するマイコンチップ１を、配線基板２の上面２ａ上に配置する。   Thereafter, the microcomputer chip 1 having the main surface 1a shown in FIG. 55, the plurality of first pads 1c formed on the main surface 1a shown in FIG. 5 and the back surface 1b opposite to the main surface 1a is connected to the wiring board 2. It arrange | positions on the upper surface 2a.

その後、図５４及び図５５に示す下段側の半導体チップであるマイコンチップ１のフリップチップ接合を行う。ここでは、配線基板２の複数の第１ボンディングリード２ｃと図５に示すマイコンチップ１の複数の第１パッド１ｃとを、複数の金バンプ３を介してそれぞれ電気的に接続する。すなわち、各第１パッド１ｃ上に突起電極である金バンプ３が形成されたマイコンチップ１を、その主面１ａを配線基板２の上面２ａと対向させて配置し、熱と荷重を付与して各金バンプ３とこれに対応する第１ボンディングリード２ｃ（半田材８）とを接合してフリップチップ実装を行う。   Thereafter, flip chip bonding of the microcomputer chip 1 which is the lower semiconductor chip shown in FIGS. 54 and 55 is performed. Here, the plurality of first bonding leads 2 c of the wiring board 2 and the plurality of first pads 1 c of the microcomputer chip 1 shown in FIG. 5 are electrically connected through the plurality of gold bumps 3, respectively. That is, the microcomputer chip 1 in which the gold bump 3 that is the protruding electrode is formed on each first pad 1c is arranged with the main surface 1a facing the upper surface 2a of the wiring board 2, and heat and load are applied. Each gold bump 3 and the corresponding first bonding lead 2c (solder material 8) are joined to perform flip chip mounting.

なお、マイコンチップ１のフリップチップ接合は、金バンプ３に対する金−金接合であってもよい。その場合、配線基板２の第１ボンディングリード２ｃ上に、予め金めっきを形成しておき、金−金接合によるフリップチップ接合でマイコンチップ１を搭載してもよい。   The flip chip bonding of the microcomputer chip 1 may be a gold-gold bonding to the gold bump 3. In that case, a gold plating may be formed in advance on the first bonding lead 2c of the wiring board 2, and the microcomputer chip 1 may be mounted by flip chip bonding by gold-gold bonding.

マイコンチップ１のフリップチップ接合完了後、第１樹脂１３がマイコンチップ１と樹脂ダム１９との間に位置するように、マイコンチップ１及び複数の金バンプ３を第１樹脂１３で封止する。   After the flip chip bonding of the microcomputer chip 1 is completed, the microcomputer chip 1 and the plurality of gold bumps 3 are sealed with the first resin 13 so that the first resin 13 is positioned between the microcomputer chip 1 and the resin dam 19.

まず、図５６及び図５７に示す第１の（下段側チップの下部の）樹脂充填を行う。ここでは、配線基板２の上面２ａとマイコンチップ１の主面１ａとの間に第１樹脂１３を充填して、マイコンチップ１の側面１ｄ及び複数の金バンプ（第１接合部材）３を第１樹脂１３で封止する。すなわち、第１樹脂１３によるアンダーフィルの充填を行う。例えば、マイコンチップ１の外周部に対して図示しないノズル等を介して第１樹脂１３を上方から滴下し、側面１ｄを介して第１樹脂１３をマイコンチップ１の主面１ａと配線基板２の上面２ａとの間に浸透させて第１封止体４を形成する。   First, the first resin filling (below the lower chip) shown in FIGS. 56 and 57 is performed. Here, the first resin 13 is filled between the upper surface 2 a of the wiring board 2 and the main surface 1 a of the microcomputer chip 1, and the side surface 1 d of the microcomputer chip 1 and the plurality of gold bumps (first bonding members) 3 are connected to the first resin 13. Seal with 1 resin 13. That is, the underfill is filled with the first resin 13. For example, the first resin 13 is dropped from above on the outer peripheral portion of the microcomputer chip 1 through a nozzle (not shown) and the like, and the first resin 13 is attached to the main surface 1a of the microcomputer chip 1 and the wiring board 2 through the side surface 1d. The first sealing body 4 is formed by infiltrating between the upper surface 2a.

その後、図５８及び図５９に示す第２の（下段側チップの周囲の）樹脂充填を行う。ここでは、マイコンチップ１の周辺部に第１樹脂１３を充填する。その際、第１樹脂１３をマイコンチップ１の周辺部に滴下する。つまり、マイコンチップ１と樹脂ダム１９の間の領域に第１樹脂１３を滴下して前記第１の樹脂充填で形成した第１封止体４上に前記第２の樹脂充填による第１封止体４を形成する。   Thereafter, second resin filling (around the lower chip) shown in FIGS. 58 and 59 is performed. Here, the peripheral portion of the microcomputer chip 1 is filled with the first resin 13. At that time, the first resin 13 is dropped on the periphery of the microcomputer chip 1. That is, the first sealing by the second resin filling is performed on the first sealing body 4 formed by dropping the first resin 13 in the region between the microcomputer chip 1 and the resin dam 19 and filling the first resin. Form body 4.

なお、樹脂ダム１９によって囲まれた領域のマイコンチップ１や複数の金バンプ３を除く空間部１４に、この空間部１４の体積（容積）と同じ体積の第１樹脂１３を、前記第１の樹脂充填と前記第２の樹脂充填とで２工程に分けて供給して、これにより第１封止体４が形成される。   Note that the first resin 13 having the same volume as the volume (volume) of the space portion 14 is applied to the space portion 14 excluding the microcomputer chip 1 and the plurality of gold bumps 3 in the region surrounded by the resin dam 19. The first sealing body 4 is formed by supplying the resin filling and the second resin filling in two steps.

さらに、樹脂ダム１９の高さをマイコンチップ１の実装高さと同じにしておくことで、図５９に示すように、第１封止体４の高さと樹脂ダム１９の高さとマイコンチップ１の実装高さを略同じにすることができる。   Furthermore, by making the height of the resin dam 19 the same as the mounting height of the microcomputer chip 1, as shown in FIG. 59, the height of the first sealing body 4, the height of the resin dam 19, and the mounting of the microcomputer chip 1 are achieved. The height can be made substantially the same.

ただし、第１封止体４の表面には、図４に示すような、約１０μｍ程度の高低差の凹凸４ａが形成されており、平坦度が低い状態となっている。   However, as shown in FIG. 4, unevenness 4a having a height difference of about 10 μm is formed on the surface of the first sealing body 4, and the flatness is low.

なお、樹脂ダム１９の内側の領域の空間部１４に１回の樹脂充填により第１封止体４を形成しようとすると、マイコンチップ１と配線基板２の間にボイドが形成されてしまうが、実施の形態１と同様に、樹脂ダム１９の内側に第１封止体４を形成する樹脂充填工程を２工程に分けて行うことにより、マイコンチップ１の主面１ａと配線基板２の上面２ａとの間にボイドが形成されることを低減できる。すなわち、マイコンチップ１と配線基板２の間のアンダーフィル塗布工程と、その周辺領域の樹脂塗布工程とに２回に分けて第１樹脂１３を充填することで、マイコンチップ１と配線基板２の間の樹脂の充填性を向上することができ、マイコンチップ１と配線基板２の間にボイドが形成されることを低減できる。   If the first sealing body 4 is formed in the space 14 in the inner region of the resin dam 19 by filling the resin once, a void is formed between the microcomputer chip 1 and the wiring board 2. Similarly to the first embodiment, the resin filling step for forming the first sealing body 4 inside the resin dam 19 is performed in two steps, whereby the main surface 1a of the microcomputer chip 1 and the upper surface 2a of the wiring board 2 are performed. The formation of voids between the two can be reduced. That is, by filling the first resin 13 in two steps, an underfill coating process between the microcomputer chip 1 and the wiring board 2 and a resin coating process in the peripheral area, the microcomputer chip 1 and the wiring board 2 The resin filling property can be improved, and the formation of voids between the microcomputer chip 1 and the wiring board 2 can be reduced.

その後、図６０及び図６１に示すように上段側チップのマウントを行う。ここでは、主面７ａ、主面７ａに形成された図６に示す複数の第２パッド７ｃ、及び主面７ａとは反対側の裏面７ｂを有するメモリチップ７を、その主面７ａを上方に向けてフェイスアップ実装でマイコンチップ１上に搭載する。   Thereafter, as shown in FIGS. 60 and 61, the upper chip is mounted. Here, the main surface 7a, the plurality of second pads 7c shown in FIG. 6 formed on the main surface 7a, and the memory chip 7 having the back surface 7b opposite to the main surface 7a are arranged with the main surface 7a facing upward. Mounted on the microcomputer chip 1 with face-up mounting.

なお、本実施の形態３においても、メモリチップ７の外形寸法が、マイコンチップ１の外形寸法より大きいため、メモリチップ７を上段側にして両者を実装すると、上段側のメモリチップ７はマイコンチップ１よりその端部が迫り出す。すなわち、メモリチップ７はマイコンチップ１から迫り出す迫り出し部７ｄを有している。特に、両者のチップ厚が薄く（例えば、約９０〜１００μｍ）、メモリチップ７の迫り出し量（オーバーハング量）が大きな場合（アスペクト比が１０を越える場合）のチップ組み合わせとなっている。   Even in the third embodiment, since the outer dimension of the memory chip 7 is larger than the outer dimension of the microcomputer chip 1, when the memory chip 7 is mounted on the upper side, the upper side memory chip 7 becomes the microcomputer chip. From 1 the end is approaching. That is, the memory chip 7 has a protruding portion 7 d that protrudes from the microcomputer chip 1. In particular, the chip combination is such that both chip thicknesses are thin (for example, about 90 to 100 μm), and the protruding amount (overhang amount) of the memory chip 7 is large (when the aspect ratio exceeds 10).

したがって、ＳＩＰ２０においても、マイコンチップ１上に積層したメモリチップ７の迫り出し部７ｄを、図６１に示すように樹脂ダム１９と第１封止体４で支える構造となっている。   Therefore, the SIP 20 also has a structure in which the protruding portion 7d of the memory chip 7 stacked on the microcomputer chip 1 is supported by the resin dam 19 and the first sealing body 4 as shown in FIG.

なお、メモリチップ７を搭載する際には、図４に示すような接着層６ｂを有するＤＡＦ６を介して、熱を印加しながらマイコンチップ１上に積層する。すなわち、裏面７ｂに接着層６ｂを有するＤＡＦ６が予め貼り付けられたメモリチップ７を、そのＤＡＦ６を介して熱を印加しながらマイコンチップ１上に搭載する。   When the memory chip 7 is mounted, the memory chip 7 is laminated on the microcomputer chip 1 while applying heat through the DAF 6 having the adhesive layer 6b as shown in FIG. That is, the memory chip 7 in which the DAF 6 having the adhesive layer 6 b on the back surface 7 b is attached in advance is mounted on the microcomputer chip 1 while applying heat through the DAF 6.

これにより、第１封止体４の表面に凹凸４ａが形成されていても、ＤＡＦ６の接着層６ｂが熱によって柔らかくなるため、接着層６ｂが容易に凹凸４ａを吸収することができ、メモリチップ７がマイコンチップ１に対して傾いて配置されることを防止できる。その結果、ＳＩＰ２０の信頼性を向上させることができる。   Thereby, even if the unevenness 4a is formed on the surface of the first sealing body 4, the adhesive layer 6b of the DAF 6 is softened by heat, so that the adhesive layer 6b can easily absorb the unevenness 4a, and the memory chip 7 can be prevented from being inclined with respect to the microcomputer chip 1. As a result, the reliability of the SIP 20 can be improved.

その後、図６２及び図６３に示すワイヤボンディングを行う。ここでは、メモリチップ７の複数の第２パッド７ｃと、これらに対応する配線基板２の複数の第２ボンディングリード２ｄとを、複数のワイヤ９を介してそれぞれ電気的に接続する。すなわち、メモリチップ７と配線基板２とをワイヤ接続する。   Thereafter, wire bonding shown in FIGS. 62 and 63 is performed. Here, the plurality of second pads 7 c of the memory chip 7 and the plurality of second bonding leads 2 d of the wiring board 2 corresponding thereto are electrically connected via the plurality of wires 9, respectively. That is, the memory chip 7 and the wiring board 2 are connected by wire.

なお、上段側のメモリチップ７の複数の第２パッド７ｃは、樹脂ダム１９と平面的に重なる位置に設けられている。すなわち、図６０に示すように、本実施の形態３のメモリチップ７の主面７ａに設けられた複数の第２パッド７ｃは、樹脂ダム１９の上部に配置されており、メモリチップ７の第２パッド７ｃを含むその周辺の箇所は、樹脂ダム１９によって支持されている。   The plurality of second pads 7 c of the upper memory chip 7 are provided at positions that overlap the resin dam 19 in a planar manner. That is, as shown in FIG. 60, the plurality of second pads 7 c provided on the main surface 7 a of the memory chip 7 of the third embodiment are arranged on the top of the resin dam 19. The peripheral portion including the two pads 7 c is supported by the resin dam 19.

このようにメモリチップ７の複数の第２パッド７ｃが、樹脂ダム１９と平面的に重なる位置に設けられていることにより、各第２パッド７ｃが樹脂ダム１９によって支えられるため、ワイヤボンディングにおけるボンダビリティーを低下させることなくワイヤボンディングを行うことができる。   Thus, since the plurality of second pads 7c of the memory chip 7 are provided at positions where they overlap with the resin dam 19 in a plane, each second pad 7c is supported by the resin dam 19, so that the bonder in wire bonding can be obtained. Wire bonding can be performed without reducing the ability.

その後、図６４及び図６５に示すように、樹脂モールディングを行う。ここでは、メモリチップ７、複数のワイヤ９及び樹脂ダム１９をモールド用の第２樹脂１５でトランスファーモールド等によって封止して第２封止体１０を形成する。その際、本実施の形態３においても、実施の形態１の図２３のように、樹脂成形金型１６の下型１６ｃ上にワイヤボンディング済みの多数個取り基板１２を配置し、多数個取り基板１２の複数のデバイス領域１２ａを上型１６ａの１つのキャビティ１６ｂで覆い、この状態でキャビティ１６ｂ内に第２樹脂１５を供給して第２封止体１０を形成する。なお、第２樹脂１５は、例えば、エポキシ系の熱硬化性樹脂であり、モールド用樹脂であるため、第１樹脂１３より粘度が高い。   Thereafter, as shown in FIGS. 64 and 65, resin molding is performed. Here, the memory chip 7, the plurality of wires 9 and the resin dam 19 are sealed with a second resin 15 for molding by transfer molding or the like to form the second sealing body 10. At this time, also in the third embodiment, as shown in FIG. 23 of the first embodiment, the multi-chip substrate 12 having been wire-bonded is arranged on the lower mold 16c of the resin molding die 16, and the multi-chip substrate is obtained. The twelve device regions 12a are covered with one cavity 16b of the upper mold 16a, and in this state, the second resin 15 is supplied into the cavity 16b to form the second sealing body 10. The second resin 15 is, for example, an epoxy-based thermosetting resin and is a molding resin, and thus has a higher viscosity than the first resin 13.

その後、図６６及び図６７に示すように、ボールマウントを行う。ここでは、配線基板２の下面２ｂに複数の外部接続用端子である半田ボール５を接合する。すなわち、実施の形態１の図２に示すように、配線基板２の下面２ｂに設けられた複数のランド２ｅにそれぞれ半田ボール５を取り付ける。   Thereafter, as shown in FIGS. 66 and 67, ball mounting is performed. Here, a plurality of solder balls 5 as external connection terminals are joined to the lower surface 2 b of the wiring board 2. That is, as shown in FIG. 2 of the first embodiment, the solder balls 5 are attached to the plurality of lands 2e provided on the lower surface 2b of the wiring board 2, respectively.

その後、個片化を行ってＳＩＰ２０の組み立て完了となる。   Thereafter, the pieces are separated into pieces and the assembly of the SIP 20 is completed.

（実施の形態４）
図６８は本発明の実施の形態４の半導体装置の構造の一例を封止体を透過して示す平面図、図６９は図６８のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図７０は図６８のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 (Embodiment 4)
68 is a plan view showing an example of the structure of the semiconductor device according to the fourth embodiment of the present invention through a sealing body, and FIG. 69 is a cross section showing an example of the structure cut along the line AA in FIG. 70 and 70 are cross-sectional views showing an example of a structure cut along the line BB in FIG.

本実施の形態４の半導体装置は、実施の形態１のＳＩＰ１１と同様のＳＩＰ２２であるが、ＳＩＰ１１と異なる点は、下段側のマイコンチップ１が配線基板２に対してワイヤ接続されている点である。つまり、本実施の形態４のＳＩＰ２２では、下段側のマイコンチップ１も、上段側のメモリチップ７も両者とも、半導体チップ（マイコンチップ１、メモリチップ７）の裏面１ｂ、７ｂが配線基板２の主面（上面２ａ）と対向するように搭載するように、配線基板２上に搭載されている(フェイスアップ実装方式)。そして、両者とも配線基板２に対してワイヤを介して電気的に接続されている。   The semiconductor device according to the fourth embodiment is the same SIP 22 as the SIP 11 according to the first embodiment, but is different from the SIP 11 in that the lower microcomputer chip 1 is wire-connected to the wiring board 2. is there. That is, in the SIP 22 of the fourth embodiment, the back side 1b and 7b of the semiconductor chip (the microcomputer chip 1 and the memory chip 7) are the wiring board 2 in both the lower side microcomputer chip 1 and the upper side memory chip 7. It is mounted on the wiring board 2 so as to face the main surface (upper surface 2a) (face-up mounting method). Both are electrically connected to the wiring board 2 via wires.

なお、上段側のメモリチップ７は、スペーサチップ２１を介してマイコンチップ１上に積層されている。すなわち、配線基板２の上面２ａにダイボンド材２３を介してフェイスアップ実装で搭載された下段側のマイコンチップ１上にスペーサチップ２１が積層され、このスペーサチップ２１上に上段側のメモリチップ７がＤＡＦ６を介してフェイスアップ実装で積層されている。   The upper memory chip 7 is stacked on the microcomputer chip 1 via the spacer chip 21. That is, the spacer chip 21 is stacked on the lower microcomputer chip 1 mounted on the upper surface 2a of the wiring board 2 by face-up mounting via the die bonding material 23, and the upper memory chip 7 is mounted on the spacer chip 21. They are stacked face-up through DAF 6.

したがって、支持部材であるダム２ｆは、スペーサチップ２１と同じ高さに形成されている。   Therefore, the dam 2 f as a support member is formed at the same height as the spacer chip 21.

本実施の形態４のＳＩＰ２２においても、下段側のマイコンチップ１より上段側のメモリチップ７の方がチップサイズが大きい。そこで、スペーサチップ２１は、上段側のメモリチップ７の迫り出し部７ｄの下部で、下段側のマイコンチップ１のワイヤ接続のワイヤループの高さを確保するためのスペーサ部材であり、下段側のマイコンチップ１と上段側のメモリチップ７の間にスペーサチップ２１を介在させることで、マイコンチップ１に接続する第１ワイヤ９ａのワイヤループ形成用の空間をメモリチップ７の迫り出し部７ｄの下部に形成している。   Also in the SIP 22 of the fourth embodiment, the chip size of the upper memory chip 7 is larger than that of the lower microcomputer chip 1. Therefore, the spacer chip 21 is a spacer member for ensuring the height of the wire loop of the wire connection of the lower microcomputer chip 1 below the protruding portion 7d of the memory chip 7 on the upper stage side. By interposing the spacer chip 21 between the microcomputer chip 1 and the memory chip 7 on the upper stage side, the space for forming the wire loop of the first wire 9a connected to the microcomputer chip 1 is provided below the protruding portion 7d of the memory chip 7. Is formed.

これにより、マイコンチップ１が第１ワイヤ９ａによってワイヤ接続可能となる。また、ダム２ｆの内側に第１樹脂１３（図１６参照）を充填することで第１封止体４が形成され、この第１封止体４によって複数の第１ワイヤ９ａやマイコンチップ１が樹脂封止されている。   Thereby, the microcomputer chip 1 can be wire-connected by the first wire 9a. Moreover, the 1st resin 13 (refer FIG. 16) is filled inside the dam 2f, and the 1st sealing body 4 is formed, The several 1st wire 9a and the microcomputer chip 1 are formed with this 1st sealing body 4. Resin-sealed.

また、上段側のメモリチップ７は、複数の第２ワイヤ９ｂを介して配線基板２と電気的に接続されており、ダム２ｆ及びメモリチップ７の外側の領域に形成された第２封止体１０によって複数の第２ワイヤ９ｂやメモリチップ７が樹脂封止されている。   The upper memory chip 7 is electrically connected to the wiring board 2 via a plurality of second wires 9 b, and the second sealing body formed in the area outside the dam 2 f and the memory chip 7. 10, the plurality of second wires 9b and the memory chip 7 are sealed with resin.

また、配線基板２の下面２ｂには複数の外部接続用端子である半田ボール５が搭載されている。   A plurality of solder balls 5 as external connection terminals are mounted on the lower surface 2 b of the wiring board 2.

本実施の形態４のＳＩＰ２２においても、上段側のメモリチップ７の迫り出し部７ｄが第１封止体４あるいは第１封止体４とダム２ｆによって支えられている。その際、実施の形態１のＳＩＰ１１と同様に、メモリチップ７は、図４に示すような接着層６ｂを有するＤＡＦ６を介してスペーサチップ２１上に搭載されている。したがって、第１封止体４の表面に形成された凹凸４ａをＤＡＦ６の接着層６ｂによって吸収させることができる。   Also in the SIP 22 of the fourth embodiment, the protruding portion 7d of the upper memory chip 7 is supported by the first sealing body 4 or the first sealing body 4 and the dam 2f. At that time, like the SIP 11 of the first embodiment, the memory chip 7 is mounted on the spacer chip 21 via the DAF 6 having the adhesive layer 6b as shown in FIG. Therefore, the unevenness 4a formed on the surface of the first sealing body 4 can be absorbed by the adhesive layer 6b of the DAF 6.

これにより、実施の形態１と同様に、上段側のメモリチップ７が下段側のマイコンチップ１に対して傾いて配置されることを防止でき、第２ワイヤ９ｂの接合不良の発生を低減することができる。   As a result, as in the first embodiment, it is possible to prevent the upper memory chip 7 from being inclined with respect to the lower microcomputer chip 1, and to reduce the occurrence of bonding failure of the second wire 9b. Can do.

その結果、ＳＩＰ（半導体装置）２２の信頼性を向上させることができる。   As a result, the reliability of the SIP (semiconductor device) 22 can be improved.

なお、本実施の形態４のＳＩＰ２２のその他の構造と、ＳＩＰ２２によって得られる他の効果については、実施の形態１のＳＩＰ１１と同様であるため、その重複説明は省略する。   In addition, since the other structure of SIP22 of this Embodiment 4 and the other effect acquired by SIP22 are the same as that of SIP11 of Embodiment 1, the duplication description is abbreviate | omitted.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

例えば、前記実施の形態１〜４では、ＳＩＰ型の半導体装置について説明したが、前記半導体装置はこれに限定されるものではなく、例えば、大きさ（サイズ）が異なる半導体チップを複数準備し、小さいサイズの半導体チップ上に、大きいサイズの半導体チップを搭載する半導体装置に適用しても、有効な技術である。   For example, in the first to fourth embodiments, the SIP type semiconductor device has been described. However, the semiconductor device is not limited to this, and for example, a plurality of semiconductor chips having different sizes (sizes) are prepared, Even when applied to a semiconductor device in which a large semiconductor chip is mounted on a small semiconductor chip, the technique is effective.

また、図６に示すメモリチップ７は、主面７ａの対向する２つの辺に沿って複数の第２パッド７ｃが設けられている場合を示したが、主面７ａの４つの辺の何れか１辺のみに沿って複数の第２パッド７ｃが設けられている構造であってもよい。   Further, the memory chip 7 shown in FIG. 6 shows a case where a plurality of second pads 7c are provided along two opposing sides of the main surface 7a. However, any one of the four sides of the main surface 7a is shown. A structure in which a plurality of second pads 7c are provided along only one side may be employed.

また、図５に示すマイコンチップ１（下段側）と図６に示すメモリチップ７（上段側）の大小関係について、必ずしもマイコンチップ１の４辺がメモリチップ７の４辺全てよりも小さくなくてもよく、マイコンチップ１の対向する何れか２辺のみがメモリチップ７の対向する何れか２辺より小さいという大小関係であってもよい。すなわち、本実施の形態の半導体装置では、上段側に積層された半導体チップにおいて、少なくとも対向する何れか２辺に迫り出し部が形成されていればよい。   Further, regarding the magnitude relationship between the microcomputer chip 1 (lower stage side) shown in FIG. 5 and the memory chip 7 (upper stage side) shown in FIG. 6, the four sides of the microcomputer chip 1 are not necessarily smaller than all four sides of the memory chip 7. Alternatively, the size relationship may be such that only any two opposing sides of the microcomputer chip 1 are smaller than any two opposing sides of the memory chip 7. That is, in the semiconductor device of the present embodiment, it is only necessary that the protruding portion is formed on at least any two sides facing each other in the semiconductor chip stacked on the upper side.

本発明は、サイズの大きな半導体チップを小さな半導体チップの上に積層して成る電子装置に好適である。   The present invention is suitable for an electronic device in which a semiconductor chip having a large size is stacked on a small semiconductor chip.

本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。It is a top view which permeate | transmits and shows an example of the structure of the semiconductor device of Embodiment 1 of this invention. 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure cut | disconnected along the AA line of FIG. 図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure cut | disconnected along the BB line of FIG. 図２のＡ部の構造を拡大して示す部分拡大断面図である。It is a partial expanded sectional view which expands and shows the structure of the A section of FIG. 図１に示す半導体装置の下段側の半導体チップの構造の一例を示す平面図である。FIG. 2 is a plan view illustrating an example of a structure of a semiconductor chip on a lower stage side of the semiconductor device illustrated in FIG. 1. 図１に示す半導体装置の上段側の半導体チップの構造の一例を示す平面図である。FIG. 2 is a plan view illustrating an example of a structure of a semiconductor chip on an upper stage side of the semiconductor device illustrated in FIG. 1. 図１に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。FIG. 2 is a circuit block diagram illustrating an example of a circuit block configuration of the semiconductor device illustrated in FIG. 1. 図１に示す半導体装置の組み立てで用いられる多数個取り基板の構造の一例を示す部分平面図である。FIG. 2 is a partial plan view showing an example of the structure of a multi-cavity substrate used in assembling the semiconductor device shown in FIG. 1. 図８に示す基板のデバイス領域の構造の一例を示す平面図である。It is a top view which shows an example of the structure of the device area | region of the board | substrate shown in FIG. 図９に示す基板の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the board | substrate shown in FIG. 図１の半導体装置の組み立てにおけるはんだコート後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the solder coating in the assembly of the semiconductor device of FIG. 図１１の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立てにおけるフリップチップ接合後の構造の一例を示す平面図である。FIG. 2 is a plan view showing an example of a structure after flip chip bonding in the assembly of the semiconductor device of FIG. 1. 図１３の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立てにおける第１樹脂充填後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after 1st resin filling in the assembly of the semiconductor device of FIG. 図１５の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立てにおける第２樹脂充填後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after 2nd resin filling in the assembly of the semiconductor device of FIG. 図１７の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立てにおける上段チップ搭載後の構造の一例を示す平面図である。FIG. 2 is a plan view showing an example of a structure after mounting an upper chip in the assembly of the semiconductor device of FIG. 1. 図１９の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the wire bonding in the assembly of the semiconductor device of FIG. 図２１の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立ての樹脂モールディング工程における樹脂充填時の構造の一例を示す部分断面図である。It is a fragmentary sectional view which shows an example of the structure at the time of resin filling in the resin molding process of the assembly of the semiconductor device of FIG. 図１の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the resin molding in the assembly of the semiconductor device of FIG. 図２４の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 図１の半導体装置の組み立てにおけるボールマウント後の構造の一例を示す平面図である。FIG. 2 is a plan view showing an example of a structure after ball mounting in the assembly of the semiconductor device of FIG. 1. 図２６の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てで用いられる多数個取り基板のデバイス領域の構造の一例を示す平面図である。It is a top view which shows an example of the structure of the device area | region of the multi-cavity board | substrate used by the assembly of the semiconductor device of Embodiment 2 of this invention. 図２８に示す基板の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the board | substrate shown in FIG. 本発明の実施の形態２の半導体装置の組み立てにおけるテープダム貼り付け後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after tape dam sticking in the assembly of the semiconductor device of Embodiment 2 of this invention. 図３０の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の組み立てにおけるはんだコート後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the solder coat in the assembly of Embodiment 2 of this invention. 図３２の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおけるフリップチップ接合後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after flip-chip joining in the assembly of the semiconductor device of Embodiment 2 of this invention. 図３４の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおける第１樹脂充填後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after 1st resin filling in the assembly of the semiconductor device of Embodiment 2 of this invention. 図３６の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおける第２樹脂充填後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after 2nd resin filling in the assembly of the semiconductor device of Embodiment 2 of this invention. 図３８の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおける上段チップ搭載後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the upper stage chip | tip mounting in the assembly of the semiconductor device of Embodiment 2 of this invention. 図４０の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the wire bonding in the assembly of the semiconductor device of Embodiment 2 of this invention. 図４２の構造の一例を示す断面図である。43 is a cross-sectional view showing an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the resin molding in the assembly of the semiconductor device of Embodiment 2 of this invention. 図４４の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態２の半導体装置の組み立てにおけるボールマウント後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after a ball mount in the assembly of the semiconductor device of Embodiment 2 of this invention. 図４６の構造の一例を示す断面図である。FIG. 47 is a cross-sectional view showing an example of the structure of FIG. 46. 本発明の実施の形態３の半導体装置の組み立てで用いられる多数個取り基板のデバイス領域の構造の一例を示す平面図である。It is a top view which shows an example of the structure of the device area | region of the multi-cavity board | substrate used by the assembly of the semiconductor device of Embodiment 3 of this invention. 図４８に示す基板の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the board | substrate shown in FIG. 本発明の実施の形態３の半導体装置の組み立てにおける樹脂ダム形成後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after resin dam formation in the assembly of the semiconductor device of Embodiment 3 of this invention. 図５０の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of FIG. 本発明の実施の形態３の組み立てにおけるはんだコート後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the solder coat in the assembly of Embodiment 3 of this invention. 図５２の構造の一例を示す断面図である。FIG. 53 is a cross-sectional view showing an example of the structure of FIG. 52. 本発明の実施の形態３の半導体装置の組み立てにおけるフリップチップ接合後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after flip-chip joining in the assembly of the semiconductor device of Embodiment 3 of this invention. 図５４の構造の一例を示す断面図である。FIG. 55 is a cross-sectional view showing an example of the structure of FIG. 54. 本発明の実施の形態３の半導体装置の組み立てにおける第１樹脂充填後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after 1st resin filling in the assembly of the semiconductor device of Embodiment 3 of this invention. 図５６の構造の一例を示す断面図である。FIG. 57 is a cross-sectional view showing an example of the structure of FIG. 56. 本発明の実施の形態３の半導体装置の組み立てにおける第２樹脂充填後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after 2nd resin filling in the assembly of the semiconductor device of Embodiment 3 of this invention. 図５８の構造の一例を示す断面図である。FIG. 59 is a cross-sectional view showing an example of the structure of FIG. 58. 本発明の実施の形態３の半導体装置の組み立てにおける上段チップ搭載後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the upper stage chip | tip mounting in the assembly of the semiconductor device of Embodiment 3 of this invention. 図６０の構造の一例を示す断面図である。FIG. 61 is a cross-sectional view showing an example of the structure of FIG. 60. 本発明の実施の形態３の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the wire bonding in the assembly of the semiconductor device of Embodiment 3 of this invention. 図６２の構造の一例を示す断面図である。FIG. 63 is a cross-sectional view showing an example of the structure of FIG. 62. 本発明の実施の形態３の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after the resin molding in the assembly of the semiconductor device of Embodiment 3 of this invention. 図６４の構造の一例を示す断面図である。FIG. 65 is a cross-sectional view showing an example of the structure of FIG. 64. 本発明の実施の形態３の半導体装置の組み立てにおけるボールマウント後の構造の一例を示す平面図である。It is a top view which shows an example of the structure after a ball mount in the assembly of the semiconductor device of Embodiment 3 of this invention. 図６６の構造の一例を示す断面図である。FIG. 67 is a cross-sectional view showing an example of the structure of FIG. 66. 本発明の実施の形態４の半導体装置の構造の一例を封止体を透過して示す平面図である。It is a top view which permeate | transmits and shows an example of the structure of the semiconductor device of Embodiment 4 of this invention through a sealing body. 図６８のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。FIG. 69 is a cross-sectional view showing an example of a structure cut along line AA in FIG. 68. 図６８のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。FIG. 69 is a cross-sectional view showing an example of a structure cut along line BB in FIG. 68.

符号の説明Explanation of symbols

１ マイコンチップ（第１半導体チップ）
１ａ 主面（第１主面）
１ｂ 裏面（第１裏面）
１ｃ 第１パッド（第１電極パッド）
１ｄ 側面
２ 配線基板
２ａ 上面
２ｂ 下面
２ｃ 第１ボンディングリード
２ｄ 第２ボンディングリード
２ｅ ランド
２ｆ ダム（支持部材）
２ｇ 開口部
３ 金バンプ（第１接合部材）
４ 第１封止体
４ａ 凹凸
５ 半田ボール
６ ＤＡＦ（フィルム状接着材）
６ａ 基材
６ｂ 接着層
７ メモリチップ（第２半導体チップ）
７ａ 主面（第２主面）
７ｂ 裏面（第２裏面）
７ｃ 第２パッド（第２電極パッド）
７ｄ 迫り出し部
８ 半田材
９ ワイヤ（第２接合部材）
９ａ 第１ワイヤ
９ｂ 第２ワイヤ
１０ 第２封止体
１１ ＳＩＰ（半導体装置）
１２ 多数個取り基板
１２ａ デバイス領域
１３ 第１樹脂
１４ 空間部
１５ 第２樹脂
１６ 樹脂成形金型
１６ａ 上型
１６ｂ キャビティ
１６ｃ 下型
１７ テープダム（支持部材）
１８ ＳＩＰ（半導体装置）
１９ 樹脂ダム（支持部材）
２０ ＳＩＰ（半導体装置）
２１ スペーサチップ
２２ ＳＩＰ（半導体装置）
２３ ダイボンド材
２４ ノズル 1 Microcomputer chip (first semiconductor chip)
1a Main surface (first main surface)
1b Back side (first back side)
1c First pad (first electrode pad)
1d side surface 2 wiring board 2a upper surface 2b lower surface 2c first bonding lead 2d second bonding lead 2e land 2f dam (support member)
2g Opening 3 Gold bump (first bonding member)
4 1st sealing body 4a Concavity and convexity 5 Solder ball 6 DAF (film adhesive)
6a Base material 6b Adhesive layer 7 Memory chip (second semiconductor chip)
7a Main surface (second main surface)
7b Back side (second back side)
7c 2nd pad (2nd electrode pad)
7d protruding portion 8 solder material 9 wire (second bonding member)
9a 1st wire 9b 2nd wire 10 2nd sealing body 11 SIP (semiconductor device)
12 Multi-cavity substrate 12a Device region 13 First resin 14 Space 15 Second resin 16 Resin molding die 16a Upper die 16b Cavity 16c Lower die 17 Tape dam (support member)
18 SIP (semiconductor device)
19 Resin dam (supporting member)
20 SIP (semiconductor device)
21 Spacer chip 22 SIP (semiconductor device)
23 Die bond material 24 Nozzle

Claims (15)

上面、前記上面に形成された複数の第１ボンディングリード、前記複数の第１ボンディングリードの周囲に形成された複数の第２ボンディングリード、前記上面とは反対側の下面、及び前記下面に形成された複数のランドを有する配線基板と、
第１主面、前記第１主面に形成された複数の第１電極パッド、及び前記第１主面とは反対側の第１裏面を有し、前記配線基板の前記上面上に搭載された第１半導体チップと、
前記配線基板の前記複数の第１ボンディングリードと前記第１半導体チップの前記複数の第１電極パッドとをそれぞれ電気的に接続する複数の第１接合部材と、
前記第１半導体チップの周囲に位置するように、前記配線基板の前記上面に配置された支持部材と、
前記第１半導体チップと前記支持部材との間に位置し、前記第１半導体チップ及び前記複数の第１接合部材を封止する第１封止体と、
第２主面、前記第２主面に形成された複数の第２電極パッド、及び前記第２主面とは反対側の第２裏面を有し、前記第１半導体チップ上に搭載された第２半導体チップと、
前記配線基板の前記複数の第２ボンディングリードと前記第２半導体チップの前記複数の第２電極パッドとをそれぞれ電気的に接続する複数の第２接合部材と、
前記支持部材、前記第２半導体チップ及び前記複数の第２接合部材を封止する第２封止体と、
を含み、
前記第２半導体チップの外形寸法は、前記第１半導体チップの外形寸法よりも大きく、
前記第２半導体チップは、接着層を有する接着材を介して前記第１半導体チップ上に搭載され、
前記第２半導体チップの一部は、前記第１封止体によって支持されていることを特徴とする半導体装置。 Formed on an upper surface, a plurality of first bonding leads formed on the upper surface, a plurality of second bonding leads formed around the plurality of first bonding leads, a lower surface opposite to the upper surface, and the lower surface. A wiring board having a plurality of lands,
A first main surface, a plurality of first electrode pads formed on the first main surface, and a first back surface opposite to the first main surface, and mounted on the upper surface of the wiring board A first semiconductor chip;
A plurality of first bonding members that respectively electrically connect the plurality of first bonding leads of the wiring board and the plurality of first electrode pads of the first semiconductor chip;
A support member disposed on the upper surface of the wiring board so as to be positioned around the first semiconductor chip;
A first sealing body that is located between the first semiconductor chip and the support member and seals the first semiconductor chip and the plurality of first joining members;
A second main surface, a plurality of second electrode pads formed on the second main surface, and a second back surface opposite to the second main surface, and mounted on the first semiconductor chip. Two semiconductor chips;
A plurality of second bonding members that respectively electrically connect the plurality of second bonding leads of the wiring board and the plurality of second electrode pads of the second semiconductor chip;
A second sealing body that seals the support member, the second semiconductor chip, and the plurality of second joining members;
Including
The outer dimension of the second semiconductor chip is larger than the outer dimension of the first semiconductor chip,
The second semiconductor chip is mounted on the first semiconductor chip via an adhesive having an adhesive layer,
A part of the second semiconductor chip is supported by the first sealing body. 請求項１記載の半導体装置において、前記接着材は、フィルム状接着材であることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the adhesive is a film adhesive. 請求項２記載の半導体装置において、前記フィルム状接着材の接着層の厚さは、前記第１封止体の表面の凹凸の高低差より厚いことを特徴とする半導体装置。   3. The semiconductor device according to claim 2, wherein a thickness of the adhesive layer of the film adhesive is thicker than a difference in level of unevenness on the surface of the first sealing body. 請求項１記載の半導体装置において、前記第２半導体チップの前記複数の第２電極パッドは、前記第２半導体チップの前記第１半導体チップより迫り出した迫り出し部に形成されていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the plurality of second electrode pads of the second semiconductor chip are formed in a protruding portion protruding from the first semiconductor chip of the second semiconductor chip. A semiconductor device. 請求項４記載の半導体装置において、前記第２半導体チップの前記複数の第２電極パッドは、前記支持部材と平面的に重なる位置に設けられていることを特徴とする半導体装置。   5. The semiconductor device according to claim 4, wherein the plurality of second electrode pads of the second semiconductor chip are provided at positions overlapping the support member in a planar manner. 請求項１記載の半導体装置において、前記第２半導体チップが有する前記複数の第２電極パッドの数は、前記第１半導体チップが有する前記複数の第１電極パッドの数より少ないことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the number of the plurality of second electrode pads included in the second semiconductor chip is smaller than the number of the plurality of first electrode pads included in the first semiconductor chip. Semiconductor device. 請求項１記載の半導体装置において、前記支持部材の高さは、前記第１半導体チップの実装高さと同じであることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a height of the support member is the same as a mounting height of the first semiconductor chip. 請求項１記載の半導体装置において、前記支持部材は、ポリイミド系テープ材によって形成されていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the support member is formed of a polyimide tape material. 請求項１記載の半導体装置において、前記支持部材は、ポッティング樹脂からなり、前記ポッティング樹脂の粘度は、前記第１封止体を形成する第１樹脂の粘度より高いことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the support member is made of a potting resin, and the viscosity of the potting resin is higher than the viscosity of the first resin forming the first sealing body. 以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数の第１ボンディングリード、前記複数の第１ボンディングリードの周囲に形成された複数の第２ボンディングリード、前記上面とは反対側の下面、及び前記下面に形成された複数のランドを有する配線基板を準備する工程；
（ｂ）第１主面、前記第１主面に形成された複数の第１電極パッド、及び前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記配線基板の前記上面上に搭載する工程；
（ｃ）前記配線基板の前記複数の第１ボンディングリードと前記第１半導体チップの前記複数の第１電極パッドとを、複数の第１接合部材を介してそれぞれ電気的に接続する工程；
（ｄ）前記第１半導体チップ及び前記複数の第１接合部材を第１樹脂で封止する工程；
（ｅ）第２主面、前記第２主面に形成された複数の第２電極パッド、及び前記第２主面とは反対側の第２裏面を有する第２半導体チップを前記第１半導体チップ上に搭載する工程；
（ｆ）前記配線基板の前記複数の第２ボンディングリードと前記第２半導体チップの前記複数の第２電極パッドとを、複数の第２接合部材を介してそれぞれ電気的に接続する工程；
（ｇ）前記第２半導体チップ及び前記複数の第２接合部材を第２樹脂で封止する工程；
ここで、
前記配線基板の前記上面には、前記第１半導体チップの周囲に位置するように支持部材が配置されており、
前記（ｄ）工程では、前記第１樹脂が前記第１半導体チップと前記支持部材との間に位置するように、前記第１半導体チップ及び前記複数の第１接合部材を前記第１樹脂で封止し、
前記（ｅ）工程では、前記第２半導体チップの一部が第１封止体によって支持されるように、接着層を有する接着材を介して、前記第２半導体チップを前記第１半導体チップ上に搭載し、
前記（ｇ）工程では、前記支持部材も前記第２樹脂で封止し、
前記第２半導体チップの外形寸法は、前記第１半導体チップの外形寸法よりも大きいことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising the following steps:
(A) a top surface, a plurality of first bonding leads formed on the top surface, a plurality of second bonding leads formed around the plurality of first bonding leads, a bottom surface opposite to the top surface, and the bottom surface Preparing a wiring board having a plurality of lands formed on the substrate;
(B) a first semiconductor chip having a first main surface, a plurality of first electrode pads formed on the first main surface, and a first back surface opposite to the first main surface; Mounting on the top surface;
(C) electrically connecting the plurality of first bonding leads of the wiring board and the plurality of first electrode pads of the first semiconductor chip via a plurality of first bonding members;
(D) sealing the first semiconductor chip and the plurality of first joining members with a first resin;
(E) a second semiconductor chip having a second main surface, a plurality of second electrode pads formed on the second main surface, and a second back surface opposite to the second main surface; The process of mounting on top;
(F) electrically connecting the plurality of second bonding leads of the wiring board and the plurality of second electrode pads of the second semiconductor chip via a plurality of second bonding members;
(G) sealing the second semiconductor chip and the plurality of second joining members with a second resin;
here,
A support member is disposed on the upper surface of the wiring board so as to be positioned around the first semiconductor chip,
In the step (d), the first semiconductor chip and the plurality of first joining members are sealed with the first resin so that the first resin is positioned between the first semiconductor chip and the support member. Stop,
In the step (e), the second semiconductor chip is placed on the first semiconductor chip via an adhesive having an adhesive layer so that a part of the second semiconductor chip is supported by the first sealing body. Mounted on
In the step (g), the support member is also sealed with the second resin,
A method for manufacturing a semiconductor device, wherein an outer dimension of the second semiconductor chip is larger than an outer dimension of the first semiconductor chip. 請求項１０記載の半導体装置の製造方法において、前記接着材は、フィルム状接着材であることを特徴とする半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 10, wherein the adhesive is a film adhesive. 請求項１１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記第２半導体チップは、熱を印加しながら前記フィルム状接着材を介して前記第１半導体チップ上に積層することを特徴とする半導体装置の製造方法。   12. The method of manufacturing a semiconductor device according to claim 11, wherein in the step (e), the second semiconductor chip is stacked on the first semiconductor chip through the film adhesive while applying heat. A method of manufacturing a semiconductor device. 請求項１０記載の半導体装置の製造方法において、前記（ｄ）工程は、前記配線基板の前記上面と前記第１半導体チップの前記第１裏面との間に前記第１樹脂を充填する（ｄ１）工程と、前記第１半導体チップの周辺部に前記第１樹脂を充填する（ｄ２）工程とを含むことを特徴とする半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 10, wherein in the step (d), the first resin is filled between the upper surface of the wiring board and the first back surface of the first semiconductor chip (d1). And a step (d2) of filling the periphery of the first semiconductor chip with the first resin (d2). 請求項１３記載の半導体装置の製造方法において、前記第１接合部材は突起電極であり、前記第１半導体チップを、前記突起電極を介して前記配線基板上にフリップチップ接合することを特徴とする半導体装置の製造方法。   14. The method of manufacturing a semiconductor device according to claim 13, wherein the first bonding member is a protruding electrode, and the first semiconductor chip is flip-chip bonded onto the wiring substrate via the protruding electrode. A method for manufacturing a semiconductor device. 請求項１０記載の半導体装置の製造方法において、前記支持部材によって囲まれた領域の空間部に、前記空間部の体積と同じ体積の前記第１樹脂を供給することを特徴とする半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 10, wherein the first resin having the same volume as the volume of the space portion is supplied to the space portion of the region surrounded by the support member. Method.
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