JP2010123848A

JP2010123848A - Semiconductor device

Info

Publication number: JP2010123848A
Application number: JP2008297833A
Authority: JP
Inventors: Osamu Fujii; 修藤井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-11-21
Filing date: 2008-11-21
Publication date: 2010-06-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of enhancing driving force of a transistor by reducing stress lowering the driving force of the transistor based upon stress received from an element isolation region and further employing strain silicon technique. <P>SOLUTION: The semiconductor device includes the transistor having a source-drain region and a channel region in a semiconductor substrate made of a predetermined crystal, and an extension region provided with the channel region interposed from a gate-width direction and where an epitaxial crystal having a lattice constant different from that of the predetermined crystal is buried. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来の技術として、活性領域が略十文字形状となるようにシリコン基板上に溝が形成され、その溝に絶縁物を埋め込むことで形成されたＳＴＩ（Shallow Trench Isolation）素子分離構造と、略十文字形状に形成された活性領域に形成されたソース／ドレイン領域と、ソース／ドレイン領域の両側部から張り出す凸状部に延在するように形成されたゲート電極と、ゲート電極をマスクとするエッチングによってゲート電極の下に残ったＳＴＩ素子分離構造の絶縁物である残存部と、を備えた半導体装置が知られている（例えば、特許文献１参照）。 As a conventional technique, an STI (Shallow Trench Isolation) element isolation structure formed by embedding an insulating material in a groove formed on a silicon substrate so that the active region has an approximately cross shape, and an approximately cross shape A source / drain region formed in the active region formed on the gate electrode, a gate electrode formed so as to extend from a convex portion protruding from both sides of the source / drain region, and etching using the gate electrode as a mask There is known a semiconductor device including a remaining portion that is an insulator of an STI element isolation structure remaining under a gate electrode (see, for example, Patent Document 1).

この半導体装置のチャネル領域は、凸状部の分だけＳＴＩ素子分離構造の絶縁物の残存部から離間し、当該残存部と非接触状態にあるので、ＳＴＩ素子分離構造から受けるチャネル幅方向の圧縮応力が低減する。
特開２００６−２７８７５４号公報 Since the channel region of this semiconductor device is separated from the remaining portion of the insulator of the STI element isolation structure by the amount of the convex portion and is in a non-contact state with the remaining portion, the compression in the channel width direction received from the STI element isolation structure Stress is reduced.
JP 2006-278754 A

本発明の目的は、素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device that can alleviate distortion that lowers the driving capability of a transistor based on stress received from an element isolation region, and further improves the driving capability of the transistor by using strained silicon technology. It is to provide.

本発明の一態様によれば、所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置が提供される。 According to one embodiment of the present invention, a transistor having a source / drain region and a channel region in a semiconductor substrate made of a predetermined crystal is provided so as to sandwich the channel region from the gate width direction, and is different from the predetermined crystal There is provided a semiconductor device including an extended region in which an epitaxial crystal having a lattice constant is embedded.

本発明によれば、素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる。 According to the present invention, it is possible to relieve the distortion that lowers the driving capability of the transistor based on the stress received from the element isolation region, and to further improve the driving capability of the transistor by using strained silicon technology.

[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の上面図であり、図２は、本発明の第１の実施の形態に係る図１のII−II線断面に対応する場所の断面図である。図１における斜線の部分は、エピタキシャル結晶が埋め込まれた領域であることを示している。以下の説明に用いる各上面図においては、ソース・ドレイン領域、拡張領域およびゲート電極の、それぞれの上面に形成されたシリサイド層の図示を省略するものとする。 [First embodiment]
(Configuration of semiconductor device)
FIG. 1 is a top view of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a place corresponding to the section taken along the line II-II of FIG. 1 according to the first embodiment of the present invention. FIG. The hatched portion in FIG. 1 indicates a region where the epitaxial crystal is embedded. In each of the top views used in the following description, illustration of silicide layers formed on the top surfaces of the source / drain regions, the extension regions, and the gate electrodes is omitted.

この半導体装置１は、図１および図２に示すように、主に、半導体基板２と、半導体基板２に形成された素子分離領域３と、半導体基板２に形成されたトランジスタ４と、ゲート幅方向からチャネル領域を挟むように半導体基板２に形成された拡張領域５と、を備えて概略構成されている。 As shown in FIGS. 1 and 2, the semiconductor device 1 mainly includes a semiconductor substrate 2, an element isolation region 3 formed on the semiconductor substrate 2, a transistor 4 formed on the semiconductor substrate 2, and a gate width. And an extended region 5 formed in the semiconductor substrate 2 so as to sandwich the channel region from the direction.

半導体基板２は、Ｓｉ結晶やＳｉＧｅ結晶等のＳｉを主成分とするＳｉ系結晶（所定の結晶）からなる。本実施の形態を含め、以下に記載する各実施の形態における半導体基板２は、Ｓｉ結晶からなるものとする。 The semiconductor substrate 2 is made of a Si-based crystal (predetermined crystal) having Si as a main component, such as a Si crystal or a SiGe crystal. The semiconductor substrate 2 in each embodiment described below including this embodiment is made of Si crystal.

素子分離領域３は、例えば、ＳｉＯ_２等の絶縁材料からなり、ＳＴＩ構造を有する。 The element isolation region 3 is made of an insulating material such as SiO ₂ and has an STI structure.

トランジスタ４は、一例として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であり、図２に示すように、半導体基板２の表面近傍に形成されたソース・ドレイン領域４０と、半導体基板２内の、ゲート電極４３の下方に形成されたチャネル領域４１と、半導体基板２上にゲート絶縁膜４２を介して形成されたゲート電極４３と、ゲート電極４３の上面に形成されたゲートシリサイド層４４と、ゲート電極４３の側面に形成されたゲート側壁４５と、ソース・ドレイン領域４０の上面に形成されたシリサイド層４６と、を備えて概略構成されている。 The transistor 4 is, for example, a MISFET (Metal Insulator Semiconductor Field Effect Transistor). As shown in FIG. 2, a source / drain region 40 formed near the surface of the semiconductor substrate 2 and a gate in the semiconductor substrate 2. A channel region 41 formed below the electrode 43; a gate electrode 43 formed on the semiconductor substrate 2 via a gate insulating film 42; a gate silicide layer 44 formed on the upper surface of the gate electrode 43; 43 schematically includes a gate sidewall 45 formed on the side surface 43 and a silicide layer 46 formed on the upper surface of the source / drain region 40.

ソース・ドレイン領域４０は、トランジスタ４がｎ型であるとき、Ａｓ、Ｐ等のｎ型不純物をイオン注入法によって半導体基板２の表面近傍に注入することによって形成される。また、ソース・ドレイン領域４０は、トランジスタ４がｐ型であるとき、Ｂ、ＢＦ_２、Ｉｎ等のｐ型不純物をイオン注入法によって半導体基板２の表面近傍に注入することによって形成される。 When the transistor 4 is n-type, the source / drain region 40 is formed by injecting n-type impurities such as As and P near the surface of the semiconductor substrate 2 by ion implantation. The source / drain region 40 is formed by injecting p-type impurities such as B, BF ₂ , and In into the vicinity of the surface of the semiconductor substrate 2 by ion implantation when the transistor 4 is p-type.

チャネル領域４１のチャネル方位は、図１に示すように、<１１０>または<１００>である。なお、<１１０>は、[１１０]、および[１１０]と等価な方向を表す。また、<１００>は、[１００]、および[１００]と等価な方向を表す。 The channel orientation of the channel region 41 is <110> or <100> as shown in FIG. Note that <110> represents a direction equivalent to [110] and [110]. <100> represents a direction equivalent to [100] and [100].

チャネル方位が<１１０>であるとき、トランジスタ４は、ｎ型およびｐ型のどちらの導電型を有する場合であってもゲート幅方向の引張歪みがチャネル領域４１に発生することによって駆動力が向上する。 When the channel orientation is <110>, the transistor 4 is improved in driving force by generating tensile strain in the channel width direction 41 in the channel region 41 regardless of whether the transistor 4 has n-type or p-type conductivity. To do.

また、チャネル方位が<１００>であるとき、トランジスタ４は、ｎ型およびｐ型のどちらの導電型を有する場合であってもゲート幅方向の圧縮歪みがチャネル領域４１に発生することによって駆動力が向上する。 Further, when the channel orientation is <100>, the transistor 4 has a driving force due to compressive strain in the gate width direction occurring in the channel region 41 regardless of whether the transistor 4 has n-type or p-type conductivity. Will improve.

ゲート絶縁膜４２は、一例として、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、または高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ_２Ｏ_３等のＹ系材料）からなる。 As an example, the gate insulating film 42 is made of SiO ₂ , SiN, SiON, or a high dielectric material (for example, Hf-based materials such as HfSiON, HfSiO, and HfO, Zr-based materials such as ZrSiON, ZrSiO, and ZrO, Y ₂ O _3, etc. Y-based material).

ゲート電極４３は、一例として、導電型不純物を含む多結晶Ｓｉ、または多結晶ＳｉＧｅからなる。ゲート電極４３は、トランジスタ４がｎ型であるとき、Ａｓ、Ｐ等のｎ型不純物がイオン注入法によって注入され、トランジスタ４がｐ型であるとき、Ｂ、ＢＦ_２、Ｉｎ等のｐ型不純物がイオン注入法によって注入される。なお、ゲート電極４３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物からなるメタルゲート電極であっても良い。 For example, the gate electrode 43 is made of polycrystalline Si containing conductive impurities or polycrystalline SiGe. When the transistor 4 is n-type, the gate electrode 43 is implanted with n-type impurities such as As and P by ion implantation, and when the transistor 4 is p-type, p-type impurities such as B, BF ₂ and In are used. Are implanted by an ion implantation method. The gate electrode 43 may be a metal gate electrode made of W, Ta, Ti, Hf, Zr, Ru, Pt, Ir, Mo, Al or the like or a compound thereof.

ゲートシリサイド層４４およびシリサイド層４６は、一例として、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｂ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、ゲートシリサイド層４４は、ゲート電極４３の上部をシリサイド化することにより形成されるが、ゲート電極４３の全てをシリサイド化して、フルシリサイドゲート電極を形成しても良い。 For example, the gate silicide layer 44 and the silicide layer 46 are made of a compound of a metal such as Ni, Pt, Co, Er, Y, Yb, Ti, Pb, NiPt, and CoNi and Si. The gate silicide layer 44 is formed by silicidizing the upper portion of the gate electrode 43. However, the full silicide gate electrode may be formed by silicidizing the entire gate electrode 43.

ゲート側壁４５は、一例として、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁４５は、ＳｉＮ、ＳｉＯ_２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であっても良い。 For example, the gate sidewall 45 is made of an insulating material such as SiN. Further, the gate sidewall 45 may have a two-layer structure made of a plurality of types of insulating materials such as SiN, SiO ₂ , TEOS (Tetraethoxysilane), or a structure having three or more layers.

拡張領域５は、ゲート幅方向からチャネル領域４１を挟むように半導体基板２に設けられている。拡張領域５は、トランジスタ４のチャネル領域４１に、チャネル方向に略直交する方向の圧縮歪みまたは引張歪みを発生させるものである。ここで、略直交する方向とは、拡張領域５に向かう方向、または拡張領域５から出て行く方向のことであり、以下においては、これらを含めゲート幅方向と記載するものとする。 The extension region 5 is provided in the semiconductor substrate 2 so as to sandwich the channel region 41 from the gate width direction. The extension region 5 generates a compressive strain or a tensile strain in a direction substantially orthogonal to the channel direction in the channel region 41 of the transistor 4. Here, the substantially orthogonal direction is a direction toward the extension region 5 or a direction exiting from the extension region 5, and hereinafter, it is described as a gate width direction including these.

半導体基板２がＳｉ結晶からなるとき、ゲート幅方向の圧縮歪みは、Ｓｉ結晶よりも格子定数が大きいＳｉＧｅ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生し、ゲート幅方向の引張歪みは、Ｓｉ結晶よりも格子定数が小さいＳｉＣ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生する。 When the semiconductor substrate 2 is made of Si crystal, compressive strain in the gate width direction is generated in the channel region 41 when an epitaxial crystal such as SiGe crystal having a lattice constant larger than that of the Si crystal is embedded in the extension region 5, and the gate width The tensile strain in the direction is generated in the channel region 41 when an epitaxial crystal such as a SiC crystal having a lattice constant smaller than that of the Si crystal is embedded in the extension region 5.

また、半導体基板２が、一例として、Ｓｉ系結晶であるＳｉＧｅ結晶からなるとき、ゲート幅方向の圧縮歪みは、半導体基板２を構成するＳｉＧｅ結晶よりも格子定数が大きい、例えば、Ｇｅ濃度を高くしたＳｉＧｅ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生し、ゲート幅方向の引張歪みは、ＳｉＧｅ結晶よりも格子定数が小さいＳｉＣ結晶等のエピタキシャル結晶が拡張領域５に埋め込まれることによってチャネル領域４１に発生する。 Further, when the semiconductor substrate 2 is made of SiGe crystal as an example, the compressive strain in the gate width direction has a lattice constant larger than that of the SiGe crystal constituting the semiconductor substrate 2, for example, higher Ge concentration. The epitaxial crystal such as SiGe crystal is embedded in the extension region 5 and is generated in the channel region 41. The tensile strain in the gate width direction is caused by the epitaxial crystal such as SiC crystal having a lattice constant smaller than that of the SiGe crystal in the extension region 5. It is generated in the channel region 41 by being embedded.

以下に、本実施の形態の半導体装置１の製造方法の一例について説明する。 Below, an example of the manufacturing method of the semiconductor device 1 of this Embodiment is demonstrated.

（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）および図３Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す上面図であり、図４Ａ（ａ）、（ｂ）および図４Ｂ（ｃ）、（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のIV−IV線断面に対応する場所の断面図であり、図５Ａ（ａ）、（ｂ）、図５Ｂ（ｃ）、（ｄ）および図５Ｃ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。以下においては、半導体装置１の製造方法の主な工程について説明する。 (Manufacture of semiconductor devices)
3A (a) to 3 (c) and FIGS. 3B (d) to (f) are top views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention. FIGS. 4B and 4B (c) and 4 (d) are cross-sectional views of a location corresponding to the cross-section taken along line IV-IV in FIG. 1 showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 5A (a), (b), FIG. 5B (c), (d), and FIG. 5C (e), (f) show the manufacturing process of the semiconductor device according to the first embodiment of the present invention. It is sectional drawing of the place corresponding to the VV sectional view of FIG. Below, the main processes of the manufacturing method of the semiconductor device 1 are demonstrated.

まず、図３Ａ（ａ）、図４Ａ（ａ）および図５Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成する。ここで半導体基板２表面の素子分離領域で囲まれた領域を露出シリコン領域５０とする。 First, as shown in FIGS. 3A (a), 4A (a), and 5A (a), an element isolation region 3 is formed on a semiconductor substrate 2. Here, a region surrounded by the element isolation region on the surface of the semiconductor substrate 2 is defined as an exposed silicon region 50.

次に、図３Ａ（ｂ）、図４Ａ（ｂ）および図５Ａ（ｂ）に示すように、斜線に示すゲート電極領域４３ａを形成する。このゲート電極領域４３ａとは、ゲート絶縁膜４２、ゲート電極４３およびキャップ膜４７の前駆体膜が重なった領域を示している。具体的には、ＳｉＯ_２等のゲート絶縁膜４２の前駆体膜、多結晶シリコン膜等のゲート電極４３の前駆体膜、キャップ膜４７の前駆体膜を、例えば、熱酸化法、およびＣＶＤ（Chemical Vapor Deposition）法により、それぞれ形成する。なお、キャップ膜４７の前駆体膜は、一例として、ゲート側壁４５と同じ材料によって形成されるものとする。次に、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってゲート絶縁膜４２の前駆体膜、ゲート電極４３の前駆体膜、キャップ膜４７の前駆体膜をエッチング加工し、ゲート電極領域４３ａを形成する。 Next, as shown in FIG. 3A (b), FIG. 4A (b) and FIG. 5A (b), a gate electrode region 43a indicated by hatching is formed. The gate electrode region 43a indicates a region where the gate insulating film 42, the gate electrode 43, and the precursor film of the cap film 47 overlap. Specifically, a precursor film of the gate insulating film 42 such as SiO _2, a precursor film of the gate electrode 43 such as a polycrystalline silicon film, and a precursor film of the cap film 47 are formed by, for example, thermal oxidation and CVD ( Each is formed by the Chemical Vapor Deposition method. In addition, the precursor film | membrane of the cap film 47 shall be formed with the same material as the gate side wall 45 as an example. Next, a resist pattern is formed by photolithography, and the precursor film of the gate insulating film 42, the precursor film of the gate electrode 43, and the precursor film of the cap film 47 are etched by an RIE (Reactive Ion Etching) method. A gate electrode region 43a is formed.

次に、図４Ｂ（ｃ）に示すように、ゲート電極領域４３ａをマスクとしてイオン注入法により導電型不純物を半導体基板２に注入し、ソース・ドレイン領域４０の浅い領域を形成する。その後、浅い領域に含まれる導電型不純物を活性化させるために、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を施す。ここで、トランジスタ４がｎ型であるとき、ソース・ドレイン領域４０の浅い領域は、Ａｓ等のｎ型不純物を注入することによって形成される。また、トランジスタ４がｐ型であるとき、ソース・ドレイン領域４０の浅い領域は、Ｂ等のｐ型不純物を注入することにより形成される。 Next, as shown in FIG. 4B (c), a conductive impurity is implanted into the semiconductor substrate 2 by ion implantation using the gate electrode region 43a as a mask to form shallow regions of the source / drain regions 40. Thereafter, heat treatment such as RTA (Rapid Thermal Annealing) is performed in order to activate the conductive impurities contained in the shallow region. Here, when the transistor 4 is n-type, the shallow region of the source / drain region 40 is formed by implanting an n-type impurity such as As. When the transistor 4 is p-type, the shallow region of the source / drain region 40 is formed by implanting p-type impurities such as B.

次に、図３Ａ（ｃ）および図５Ｂ（ｃ）に示すように、ゲート電極４３を形成する。具体的には、フォトリソグラフィ法によってキャップ膜４７上にレジストパターンを形成し、ＲＩＥ法によってゲート電極領域４３ａをエッチング加工し、ゲート絶縁膜４２、ゲート電極４３およびキャップ膜４７を形成する。続いて、ゲート電極４３に浅い領域と同じ、または同じ導電型の不純物をポケットイオン注入によって注入する。 Next, as shown in FIGS. 3A (c) and 5B (c), a gate electrode 43 is formed. Specifically, a resist pattern is formed on the cap film 47 by photolithography, and the gate electrode region 43a is etched by RIE to form the gate insulating film 42, the gate electrode 43, and the cap film 47. Subsequently, an impurity having the same or the same conductivity type as that of the shallow region is implanted into the gate electrode 43 by pocket ion implantation.

次に、図３Ｂ（ｄ）および図５Ｂ（ｄ）に示すように、ゲート電極４３の側面にゲート側壁４５を形成する。続いて、図４Ｂ（ｄ）に示すように、ゲート側壁４５およびキャップ膜４７をマスクとして用いて、イオン注入法により導電型不純物を半導体基板２のソース・ドレイン領域４０の浅い領域よりも深い位置まで注入し、ソース・ドレイン領域４０の深い領域を形成する。その後、ソース・ドレイン領域４０に含まれる導電型不純物を活性化するために、ＲＴＡ等の熱処理を施す。 Next, as shown in FIG. 3B (d) and FIG. 5B (d), the gate sidewall 45 is formed on the side surface of the gate electrode 43. Subsequently, as shown in FIG. 4B (d), using the gate side wall 45 and the cap film 47 as a mask, the conductivity type impurity is positioned deeper than the shallow region of the source / drain region 40 of the semiconductor substrate 2 by ion implantation. Until the source / drain region 40 is deep. Thereafter, in order to activate the conductive impurities contained in the source / drain regions 40, heat treatment such as RTA is performed.

ここで、ゲート側壁４５は、例えば、ＣＶＤ法等を用いてＳｉＯ_２等のゲート側壁の前駆体膜をゲート電極４３の側面を覆うように堆積させた後、ＲＩＥ法等を用いてエッチング加工することにより形成される。また、ソース・ドレイン領域４０の深い領域は、浅い領域と同じ、または同じ導電型の不純物を注入することにより形成される。 Here, the gate side wall 45 is formed by depositing a precursor film on the gate side wall such as SiO ₂ so as to cover the side surface of the gate electrode 43 by using, for example, a CVD method, and then etching by using the RIE method or the like. Is formed. The deep region of the source / drain region 40 is formed by implanting impurities having the same or the same conductivity type as the shallow region.

次に、図３Ｂ（ｅ）および図５Ｃ（ｅ）に示すように、ゲート幅方向からチャネル領域４１を挟むように設けられた、露出シリコン領域５０の第１の領域５１に第１の溝５２を形成する。具体的には、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第１の領域５１をエッチング加工し、第１の溝５２を形成する。 Next, as shown in FIG. 3B (e) and FIG. 5C (e), the first groove 52 is formed in the first region 51 of the exposed silicon region 50 provided so as to sandwich the channel region 41 from the gate width direction. Form. Specifically, a resist pattern is formed by a photolithography method, and the first region 51 is etched by an RIE method to form a first groove 52.

次に、図３Ｂ（ｆ）および図５Ｃ（ｆ）に示すように、第１の溝５２にＳｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を埋め込む。具体的には、例えば、ゲート側壁４５およびキャップ膜４７をマスクとして第１の溝５２にＳｉＣ結晶をエピタキシャル成長させ、拡張領域５を形成する。 Next, as shown in FIGS. 3B (f) and 5C (f), an epitaxial crystal having a lattice constant smaller than that of the Si crystal is embedded in the first groove 52. Specifically, for example, an SiC region is epitaxially grown in the first groove 52 using the gate side wall 45 and the cap film 47 as a mask to form the extended region 5.

次に、キャップ膜４７をＲＩＥ法等によって除去する。 Next, the cap film 47 is removed by the RIE method or the like.

次に、ゲート電極４３の上面にゲートシリサイド層４４、ソース・ドレイン領域４０の上面の露出した部分にシリサイド層４６を形成し、図２に示した半導体装置１を得る。具体的には、ゲートシリサイド層４４およびシリサイド層４６は、例えば、フッ酸処理によりゲート電極４３の上面、およびソース・ドレイン領域４０の上面の露出部分の自然酸化膜を除去した後、これらの露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、ＲＴＡ法を施して金属膜とゲート電極４３ならびにソース・ドレイン領域４０をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。 Next, the gate silicide layer 44 is formed on the upper surface of the gate electrode 43, and the silicide layer 46 is formed on the exposed portion of the upper surface of the source / drain region 40, thereby obtaining the semiconductor device 1 shown in FIG. Specifically, the gate silicide layer 44 and the silicide layer 46 are exposed, for example, after removing the natural oxide film on the upper surface of the gate electrode 43 and the upper surface of the source / drain region 40 by hydrofluoric acid treatment. A metal film made of Ni or the like is deposited by sputtering so as to cover the portion, and an RTA method is performed to cause a silicidation reaction between the metal film, the gate electrode 43 and the source / drain regions 40. The unreacted portion of the metal film is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide.

なお、シリサイド層は、拡張領域５の上面に、ゲートシリサイド層４４およびシリサイド層４６と同時に形成されても良い。シリサイド層は、一例として、数ＭＰａの引張応力を内包しており、この引張応力が、拡張領域５の内包する引張応力に重畳され、チャネル領域４１により大きな引張歪みを発生させることができる。 The silicide layer may be formed on the upper surface of the extension region 5 simultaneously with the gate silicide layer 44 and the silicide layer 46. As an example, the silicide layer includes a tensile stress of several MPa. This tensile stress is superimposed on the tensile stress included in the expansion region 5, and a large tensile strain can be generated in the channel region 41.

（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込む場合、チャネル領域４１にゲート幅方向に引張歪みが発生し、チャネル方位が<１１０>であるトランジスタ４の駆動力が向上する。また、拡張領域５は、素子分離領域３が内包する応力によるゲート幅方向の圧縮歪みの発生を緩和することができるので、チャネル方位が<１１０>であるトランジスタ４の駆動力が向上する。 (Effects of the first embodiment)
According to the first embodiment of the present invention, when an epitaxial crystal having a lattice constant smaller than that of an Si crystal is embedded in the extension region 5, tensile strain occurs in the channel region 41 in the gate width direction, and the channel orientation is < The driving power of the transistor 4 that is 110> is improved. Further, since the expansion region 5 can alleviate the occurrence of compressive strain in the gate width direction due to the stress contained in the element isolation region 3, the driving force of the transistor 4 having a channel orientation <110> is improved.

また、Ｓｉ結晶より大きい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込む場合、チャネル領域４１にゲート幅方向の圧縮歪みが発生し、チャネル方位が<１００>であるトランジスタ４の駆動力が向上する。 Further, when an epitaxial crystal having a lattice constant larger than that of the Si crystal is embedded in the extension region 5, compressive strain in the gate width direction is generated in the channel region 41, and the driving force of the transistor 4 having a channel orientation of <100> is improved. .

[第２の実施の形態]
（半導体装置の構成）
図６は、本発明の第２の実施の形態に係る半導体装置の上面図である。図６における斜線部は、エピタキシャル結晶が埋め込まれた領域を示している。なお、以降の各実施の形態においては、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のため説明は省略するものとする。 [Second Embodiment]
(Configuration of semiconductor device)
FIG. 6 is a top view of a semiconductor device according to the second embodiment of the present invention. A hatched portion in FIG. 6 indicates a region where the epitaxial crystal is embedded. In the following embodiments, the same points as in the first embodiment, such as the configuration of other members and the manufacturing process, will be omitted for the sake of simplicity.

この半導体装置１Ａは、図６に示すように、半導体基板２上にｎ型トランジスタ４Ａが形成されている。また、半導体装置１Ａのソース・ドレイン領域４０Ａおよび拡張領域５には、Ｓｉ結晶より小さい格子定数を有するＳｉＣ等のエピタキシャル結晶が埋め込まれている。 In the semiconductor device 1A, an n-type transistor 4A is formed on a semiconductor substrate 2 as shown in FIG. Further, an epitaxial crystal such as SiC having a lattice constant smaller than that of the Si crystal is embedded in the source / drain region 40A and the extension region 5 of the semiconductor device 1A.

ｎ型トランジスタ４Ａは、チャネル領域４１のチャネル方位が<１１０>であり、チャネル領域４１に、チャネル方向、およびゲート幅方向の引張歪みが発生することで、駆動力が向上する。 In the n-type transistor 4A, the channel orientation of the channel region 41 is <110>, and the tensile strain in the channel direction and the gate width direction is generated in the channel region 41, so that the driving force is improved.

以下に、本実施の形態の半導体装置１Ａの製造方法の一例について説明する。 Below, an example of the manufacturing method of 1 A of semiconductor devices of this Embodiment is demonstrated.

（半導体装置の製造）
図７は、本発明の第２の実施の形態に係る図６のVII−VII線断面に対応する場所の断面図であり、図８（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す上面図であり、図９Ａ（ａ）、（ｂ）および図９Ｂ（ｃ）、（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図６のIX−IX線断面に対応する場所の断面図である。以下においては、半導体装置１Ａの製造方法の主な工程について説明する。 (Manufacture of semiconductor devices)
FIG. 7 is a cross-sectional view of a location corresponding to the cross section taken along line VII-VII of FIG. 6 according to the second embodiment of the present invention, and FIGS. FIG. 9A is a top view showing the manufacturing process of the semiconductor device according to the embodiment, and FIGS. 9A (a) and 9 (b) and FIGS. 9B (c) and (d) show the semiconductor according to the second embodiment of the present invention. It is sectional drawing of the place corresponding to the IX-IX sectional view of FIG. 6 which shows the manufacturing process of an apparatus. In the following, main steps of the manufacturing method of the semiconductor device 1A will be described.

まず、第１の実施の形態の図３Ａ（ｂ）において示したゲート電極領域４３ａを形成するまでの工程を行う。 First, steps until the gate electrode region 43a shown in FIG. 3A of the first embodiment is formed are performed.

次に、図９Ａ（ａ）に示すように、ゲート電極領域をマスクとしてイオン注入法により導電型不純物を半導体基板２に注入し、ソース・ドレイン領域４０Ａの浅い領域を形成する。その後、浅い領域に含まれる導電型不純物を活性化させるために、ＲＴＡ等の熱処理を施す。トランジスタがｎ型であるので、ソース・ドレイン領域４０Ａの浅い領域は、Ａｓ等のｎ型不純物を注入することによって形成される。 Next, as shown in FIG. 9A (a), a conductive impurity is implanted into the semiconductor substrate 2 by ion implantation using the gate electrode region as a mask to form a shallow region of the source / drain region 40A. Thereafter, heat treatment such as RTA is performed to activate the conductive impurities contained in the shallow region. Since the transistor is n-type, the shallow region of the source / drain region 40A is formed by implanting an n-type impurity such as As.

次に、ゲート絶縁膜４２、ゲート電極４３およびキャップ膜４７を形成する。続いて、図８（ａ）および図９Ａ（ｂ）に示すように、ゲート電極４３の側面にゲート側壁４５を形成する。 Next, the gate insulating film 42, the gate electrode 43, and the cap film 47 are formed. Subsequently, as shown in FIGS. 8A and 9A, gate sidewalls 45 are formed on the side surfaces of the gate electrode 43.

次に、図８（ｂ）および図９Ｂ（ｃ）に示すように、ゲート幅方向からチャネル領域４１を挟むように設けられた第１の領域５１に、第１の溝５２を形成し、ソース・ドレイン領域４０Ａが形成される第２の領域５３に、第２の溝５４を形成する。具体的には、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第１および第２の領域５１、５３をエッチング加工し、第１および第２の溝５２、５４を形成する。 Next, as shown in FIGS. 8B and 9B (c), a first groove 52 is formed in a first region 51 provided so as to sandwich the channel region 41 from the gate width direction, and the source A second groove 54 is formed in the second region 53 where the drain region 40A is formed. Specifically, a resist pattern is formed by a photolithography method, and the first and second regions 51 and 53 are etched by the RIE method to form first and second grooves 52 and 54.

次に、図８（ｃ）に示すように、第１および第２の溝５２、５４にＳｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を埋め込む。このエピタキシャル結晶は、一例として、ＳｉＣ結晶である。具体的には、例えば、ゲート側壁４５およびキャップ膜４７をマスクとしてＳｉＣ結晶を第１および第２の溝５２、５４にエピタキシャル成長させ、拡張領域５およびソース・ドレイン領域４０Ａを形成する。 Next, as shown in FIG. 8C, the first and second grooves 52 and 54 are filled with an epitaxial crystal having a lattice constant smaller than that of the Si crystal. This epitaxial crystal is, for example, a SiC crystal. Specifically, for example, an SiC crystal is epitaxially grown in the first and second trenches 52 and 54 using the gate side wall 45 and the cap film 47 as a mask to form the extension region 5 and the source / drain region 40A.

次に、ソース・ドレイン領域４０Ａにイオン注入法によりＡｓ等のｎ型不純物を注入する。なお、ＳｉＣ結晶のエピタキシャル成長時にｎ型不純物をｉｎ−ｓｉｔｕドーピングしても良い。 Next, an n-type impurity such as As is implanted into the source / drain region 40A by ion implantation. Note that n-type impurities may be doped in-situ during the epitaxial growth of the SiC crystal.

次に、図９Ｂ（ｄ）に示すように、キャップ膜４７をＲＩＥ法等によって除去する。 Next, as shown in FIG. 9B (d), the cap film 47 is removed by the RIE method or the like.

次に、ゲート電極４３の上面にゲートシリサイド層４４、ソース・ドレイン領域４０Ａの上面の露出した部分にシリサイド層４６を形成し、図７に示した半導体装置１Ａを得る。 Next, the gate silicide layer 44 is formed on the upper surface of the gate electrode 43, and the silicide layer 46 is formed on the exposed portion of the upper surface of the source / drain region 40A, thereby obtaining the semiconductor device 1A shown in FIG.

（第２の実施の形態の効果）
上記した第２の実施の形態によれば、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶をソース・ドレイン領域４０Ａおよび拡張領域５に埋め込み、チャネル領域４１にチャネル方向およびゲート幅方向の引張歪みを発生させるため、チャネル方位が<１１０>であるｎ型トランジスタ４Ａの駆動力を向上させることができる。 (Effect of the second embodiment)
According to the second embodiment described above, an epitaxial crystal having a lattice constant smaller than that of the Si crystal is embedded in the source / drain region 40A and the extension region 5, and tensile strain in the channel direction and the gate width direction is applied to the channel region 41. Therefore, the driving capability of the n-type transistor 4A having the channel orientation <110> can be improved.

[第３の実施の形態]
（半導体装置の構成）
図１０は、本発明の第３の実施の形態に係る半導体装置の上面図である。図１０における斜線部は、エピタキシャル結晶が埋め込まれた領域を示している。 [Third embodiment]
(Configuration of semiconductor device)
FIG. 10 is a top view of a semiconductor device according to the third embodiment of the present invention. A hatched portion in FIG. 10 indicates a region where the epitaxial crystal is embedded.

この半導体装置１Ｂは、図１０で示すように、半導体基板２上にｐ型トランジスタ４Ｂが形成されている。また、半導体装置１Ｂの拡張領域５には、Ｓｉ結晶よりも小さい格子定数を有するＳｉＣ結晶等のエピタキシャル結晶が埋め込まれ、半導体装置１Ｂのソース・ドレイン領域４０Ｂには、Ｓｉ結晶よりも大きい格子定数を有するＳｉＧｅ結晶等のエピタキシャル結晶が埋め込まれている。 In the semiconductor device 1B, a p-type transistor 4B is formed on a semiconductor substrate 2 as shown in FIG. Further, an epitaxial crystal such as an SiC crystal having a lattice constant smaller than that of the Si crystal is embedded in the extended region 5 of the semiconductor device 1B, and a lattice constant larger than that of the Si crystal is embedded in the source / drain region 40B of the semiconductor device 1B. An epitaxial crystal such as a SiGe crystal having an embedded structure is embedded.

ｐ型トランジスタ４Ｂは、チャネル方位が<１１０>であり、チャネル領域４１に、チャネル方向に圧縮歪み、ゲート幅方向に引張歪みが発生することで、駆動力が向上する。 The p-type transistor 4B has a channel orientation of <110>, and compressive strain is generated in the channel region 41 in the channel direction and tensile strain is generated in the gate width direction, so that driving force is improved.

以下に、本実施の形態の半導体装置１Ｂの製造方法の一例について説明する。 Below, an example of the manufacturing method of the semiconductor device 1B of this Embodiment is demonstrated.

（半導体装置の製造）
図１１（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す上面図である。以下においては、半導体装置１Ｂの製造方法の主な工程について説明する。なお、以下に説明する第３および第４の実施の形態において、まず、第１の溝５２にエピタキシャル結晶を埋め込む工程を行うが、これに限定されず、第２の溝５４にエピタキシャル結晶を埋め込む工程を先に行っても良い。 (Manufacture of semiconductor devices)
FIGS. 11A to 11C are top views showing the manufacturing steps of the semiconductor device according to the third embodiment of the present invention. In the following, main steps of the method for manufacturing the semiconductor device 1B will be described. In the third and fourth embodiments described below, first, a step of embedding an epitaxial crystal in the first groove 52 is performed. However, the present invention is not limited to this, and the epitaxial crystal is embedded in the second groove 54. The process may be performed first.

まず、第１の実施の形態の図３Ｂ（ｆ）に示した、第１の溝５２にＳｉ結晶よりも小さい格子定数を有するＳｉＣ結晶をエピタキシャル成長させ、拡張領域５を形成するまでの工程を行う。ただし、第１の実施の形態において図３Ｂ（ｃ）までに示したゲート側壁４５形成後のイオン注入によるソース・ドレイン領域の形成は行わない。 First, the steps shown in FIG. 3B (f) of the first embodiment are performed until the extended region 5 is formed by epitaxially growing a SiC crystal having a lattice constant smaller than that of the Si crystal in the first groove 52. . However, the source / drain regions are not formed by ion implantation after the formation of the gate sidewall 45 shown in FIG. 3B (c) in the first embodiment.

次に、図１１（ａ）に示すように、ＳｉＣ結晶を第１の溝５２にエピタキシャル成長させた後、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第２の領域５３をエッチング加工し、図１１（ｂ）に示す第２の溝５４を形成する。 Next, as shown in FIG. 11A, after epitaxially growing a SiC crystal in the first groove 52, a resist pattern is formed by a photolithography method, and the second region 53 is etched by an RIE method. A second groove 54 shown in FIG. 11B is formed.

次に、図１１（ｃ）に示すように、レジストパターンをマスクとして用いて、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶を第２の溝５４にエピタキシャル成長させる。このエピタキシャル結晶は、一例として、ＳｉＧｅ結晶である。続いて、このエピタキシャル結晶が埋め込まれたソース・ドレイン領域４０Ｂに、イオン注入法によりＢ等のｐ型不純物を注入する。なお、ＳｉＧｅ結晶のエピタキシャル成長時にｐ型不純物をｉｎ−ｓｉｔｕドーピングしても良い。 Next, as shown in FIG. 11C, an epitaxial crystal having a lattice constant larger than that of the Si crystal is epitaxially grown in the second groove 54 using the resist pattern as a mask. This epitaxial crystal is, for example, a SiGe crystal. Subsequently, a p-type impurity such as B is implanted by ion implantation into the source / drain region 40B in which the epitaxial crystal is embedded. Note that p-type impurities may be doped in-situ during the epitaxial growth of the SiGe crystal.

（第３の実施の形態の効果）
上記した第３の実施の形態によれば、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込むことによりチャネル領域４１にゲート幅方向の引張歪み発生させ、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶をソース・ドレイン領域４０Ｂに埋め込むことによりチャネル領域４１にチャネル方向の圧縮歪みを発生させるため、チャネル領域４１のチャネル方位が<１１０>であるｐ型トランジスタ４Ｂの駆動力を向上させることができる。 (Effect of the third embodiment)
According to the above-described third embodiment, an epitaxial crystal having a lattice constant smaller than that of the Si crystal is embedded in the extension region 5 to cause tensile strain in the gate width direction in the channel region 41, and a lattice larger than that of the Si crystal. By embedding an epitaxial crystal having a constant in the source / drain region 40B, a compressive strain in the channel direction is generated in the channel region 41. Therefore, the driving power of the p-type transistor 4B in which the channel orientation of the channel region 41 is <110> is improved. Can be made.

[第４の実施の形態]
（半導体装置の構成）
図１２は、本発明の第４の実施の形態に係る半導体装置の上方図である。図１２における斜線部は、エピタキシャル結晶が埋め込まれた領域を示している。 [Fourth embodiment]
(Configuration of semiconductor device)
FIG. 12 is an upper view of a semiconductor device according to the fourth embodiment of the present invention. A hatched portion in FIG. 12 indicates a region where the epitaxial crystal is embedded.

この半導体装置１Ｃは、図１２に示すように、半導体基板２上にトランジスタ４Ｃが形成されている In this semiconductor device 1C, as shown in FIG. 12, a transistor 4C is formed on a semiconductor substrate 2.

トランジスタ４Ｃは、チャネル領域４１のチャネル方位が<１００>であり、チャネル領域４１に、チャネル方向の引張歪み、ゲート幅方向の圧縮歪みが発生することで、駆動力が向上する。つまり、ソース・ドレイン領域４０Ｃに、Ｓｉ結晶よりも小さい格子定数を有するＳｉＣ結晶等のエピタキシャル結晶が埋め込まれ、拡張領域５に、Ｓｉ結晶よりも大きい格子定数を有するＳｉＧｅ結晶等のエピタキシャル結晶が埋め込まれることによって、トランジスタ４Ｃの駆動力が向上する。 In the transistor 4C, the channel orientation of the channel region 41 is <100>, and tensile force in the channel direction and compressive strain in the gate width direction are generated in the channel region 41, so that driving force is improved. That is, an epitaxial crystal such as a SiC crystal having a lattice constant smaller than that of the Si crystal is embedded in the source / drain region 40C, and an epitaxial crystal such as a SiGe crystal having a lattice constant larger than that of the Si crystal is embedded in the extended region 5. As a result, the driving power of the transistor 4C is improved.

以下に、本実施の形態の半導体装置１Ｃの製造方法の一例について説明する。 Below, an example of the manufacturing method of 1 C of semiconductor devices of this Embodiment is demonstrated.

（半導体装置の製造）
図１３(ａ)〜(ｂ)は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す上面図である。以下においては、半導体装置１Ｃの製造方法の主な工程について説明する。 (Manufacture of semiconductor devices)
FIGS. 13A to 13B are top views showing the manufacturing steps of the semiconductor device according to the fourth embodiment of the present invention. In the following, main steps of the method for manufacturing the semiconductor device 1C will be described.

まず、第１の実施の形態の図３Ｂ（ｅ）に示した第１の溝５２を形成するまでの工程を行う。ただし、第１の実施の形態において図３Ｂ（ｃ）に示したゲート側壁４５形成後のイオン注入によるソース・ドレイン領域の形成は行わない。 First, steps are performed until the first groove 52 shown in FIG. 3B (e) of the first embodiment is formed. However, in the first embodiment, source / drain regions are not formed by ion implantation after the formation of the gate sidewall 45 shown in FIG. 3B (c).

次に、図１３（ａ）に示すように、第１の溝５２に、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶をエピタキシャル成長させる。具体的には、フォトリソグラフィ法によってレジストパターンを形成し、第１の溝５２に、一例として、ＳｉＧｅ結晶をエピタキシャル成長させる。 Next, as shown in FIG. 13A, an epitaxial crystal having a lattice constant larger than that of the Si crystal is epitaxially grown in the first groove 52. Specifically, a resist pattern is formed by photolithography, and, as an example, a SiGe crystal is epitaxially grown in the first groove 52.

次に、図１３（ｂ）に示すように、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ法によって第２の領域５３をエッチング加工し、第２の溝５４を形成する。 Next, as shown in FIG. 13B, a resist pattern is formed by photolithography, and the second region 53 is etched by RIE to form a second groove 54.

次に、図１３（ｃ）に示すように、レジストパターンをマスクとして用いて、第２の溝５４に、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶をエピタキシャル成長させる。このエピタキシャル結晶は、一例として、ＳｉＣ結晶である。続いて、このエピタキシャル結晶が埋め込まれたソース・ドレイン領域４０Ｃに、イオン注入法により不純物を注入する。ここで、トランジスタ４Ｃがｎ型であるとき、ソース・ドレイン領域４０Ｃは、Ａｓ等のｎ型不純物を注入することによって形成される。また、トランジスタ４Ｃがｐ型であるとき、ソース・ドレイン領域４０Ｃは、Ｂ等のｐ型不純物を注入することにより形成される。 Next, as shown in FIG. 13C, an epitaxial crystal having a lattice constant smaller than that of the Si crystal is epitaxially grown in the second groove 54 using the resist pattern as a mask. This epitaxial crystal is, for example, a SiC crystal. Subsequently, an impurity is implanted into the source / drain region 40C in which the epitaxial crystal is embedded by an ion implantation method. Here, when the transistor 4C is n-type, the source / drain region 40C is formed by implanting an n-type impurity such as As. When the transistor 4C is p-type, the source / drain region 40C is formed by implanting a p-type impurity such as B.

（第４の実施の形態の効果）
上記した第４の実施の形態によれば、Ｓｉ結晶よりも大きい格子定数を有するエピタキシャル結晶を拡張領域５に埋め込むことにより、チャネル領域４１にゲート幅方向の圧縮歪みを発生させ、Ｓｉ結晶よりも小さい格子定数を有するエピタキシャル結晶をソース・ドレイン領域４０Ｃに埋め込むことにより、チャネル領域４１にチャネル方向の引張歪みを発生させるため、チャネル領域４１のチャネル方位が<１００>であるｐ型またはｎ型トランジスタ４Ｃの駆動力を向上させることができる。 (Effect of the fourth embodiment)
According to the fourth embodiment described above, by compressing the epitaxial region having a lattice constant larger than that of the Si crystal in the extension region 5, compressive strain in the gate width direction is generated in the channel region 41, so that it is larger than that of the Si crystal. By embedding an epitaxial crystal having a small lattice constant in the source / drain region 40C, a tensile strain in the channel direction is generated in the channel region 41. Therefore, a p-type or n-type transistor in which the channel orientation of the channel region 41 is <100> The driving force of 4C can be improved.

なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。 The present invention is not limited to the above-described embodiments, and various modifications and combinations can be made without departing from or changing the technical idea of the present invention.

図１は、本発明の第１の実施の形態に係る半導体装置の上面図である。FIG. 1 is a top view of the semiconductor device according to the first embodiment of the present invention. 図２は、本発明の第１の実施の形態に係る図１のII−II線断面に対応する場所の断面図である。FIG. 2 is a sectional view of a location corresponding to the section taken along line II-II in FIG. 1 according to the first embodiment of the present invention. 図３Ａ（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す上面図である。3A to 3C are top views showing the manufacturing steps of the semiconductor device according to the first embodiment of the present invention. 図３Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す上面図である。3B (d) to 3 (f) are top views showing the manufacturing steps of the semiconductor device according to the first embodiment of the present invention. 図４Ａ（ａ）および（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のIV−IV線断面に対応する場所の断面図である。4A (a) and 4 (b) are cross-sectional views taken along the line IV-IV in FIG. 1 showing the manufacturing steps of the semiconductor device according to the first embodiment of the present invention. 図４Ｂ（ｃ）および（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のIV−IV線断面に対応する場所の断面図である。4B (c) and 4 (d) are cross-sectional views taken along the line IV-IV in FIG. 1 showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図５Ａ（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。5A (a) and 5 (b) are cross-sectional views of a location corresponding to the cross section taken along the line VV of FIG. 1 showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図５Ｂ（ｃ）、（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。5B (c) and 5 (d) are cross-sectional views taken along the line VV of FIG. 1 showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図５Ｃ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図１のＶ−Ｖ線断面に対応する場所の断面図である。FIGS. 5C (e) and 5 (f) are cross-sectional views of a location corresponding to the cross section taken along the line VV of FIG. 1 showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図６は、本発明の第２の実施の形態に係る半導体装置の上面図である。FIG. 6 is a top view of a semiconductor device according to the second embodiment of the present invention. 図７は、本発明の第２の実施の形態に係る図６のVII−VII線断面に対応する場所の断面図である。FIG. 7 is a sectional view of a location corresponding to the section taken along line VII-VII in FIG. 6 according to the second embodiment of the present invention. 図８（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す上面図である。8A to 8C are top views showing the manufacturing steps of the semiconductor device according to the second embodiment of the present invention. 図９Ａ（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図６のIX−IX線断面に対応する場所の断面図である。FIGS. 9A and 9B are cross-sectional views taken along the line IX-IX in FIG. 6 showing the manufacturing process of the semiconductor device according to the second embodiment of the present invention. 図９Ｂ（ｃ）、（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図６のIX−IX線断面に対応する場所の断面図である。FIGS. 9B (c) and 9 (d) are cross-sectional views taken along the line IX-IX in FIG. 6 showing the manufacturing steps of the semiconductor device according to the second embodiment of the present invention. 図１０は、本発明の第３の実施の形態に係る半導体装置の上面図である。FIG. 10 is a top view of a semiconductor device according to the third embodiment of the present invention. 図１１（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の上方図である。11A to 11C are upper views of the semiconductor device according to the fourth embodiment of the present invention. 図１２は、本発明の第４の実施の形態に係る半導体装置の上方図である。FIG. 12 is an upper view of a semiconductor device according to the fourth embodiment of the present invention. 図１３（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す上面図である。13A to 13C are top views showing the manufacturing steps of the semiconductor device according to the fourth embodiment of the present invention.

Explanation of symbols

１、１Ａ〜１Ｃ…半導体装置、２…半導体基板、４、４Ｃ…トランジスタ、４Ａ…ｎ型トランジスタ、４Ｂ…ｐ型トランジスタ、５、５Ｃ…拡張領域、４０、４０Ａ〜４０Ｃ…ソース・ドレイン領域、４１…チャネル領域 DESCRIPTION OF SYMBOLS 1, 1A-1C ... Semiconductor device, 2 ... Semiconductor substrate, 4, 4C ... Transistor, 4A ... N-type transistor, 4B ... P-type transistor, 5, 5C ... Expansion region, 40, 40A-40C ... Source-drain region, 41 ... channel region

Claims

A transistor having a source / drain region and a channel region in a semiconductor substrate made of a predetermined crystal;
An extension region provided so as to sandwich the channel region from the gate width direction and embedded with an epitaxial crystal having a lattice constant different from that of the predetermined crystal;
A semiconductor device comprising:

The channel region has a channel orientation <110>,
The semiconductor device according to claim 1, wherein the lattice constant is smaller than that of the predetermined crystal.

The channel region has a channel orientation of <100>,
The semiconductor device according to claim 1, wherein the lattice constant is larger than that of the predetermined crystal.

The transistor has n-type conductivity,
4. The semiconductor device according to claim 2, wherein the source / drain region is filled with a crystal having a lattice constant smaller than the predetermined crystal.

The transistor has a p-type conductivity.
The semiconductor device according to claim 2, wherein the source / drain region is filled with a crystal having a lattice constant larger than the predetermined crystal.