JP2010118407A - Thin-film transistor having etching resistance, and production method thereof - Google Patents
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Abstract
Description
本発明は、酸化物焼結体、薄膜トランジスタ、及びその製造方法に関する。 The present invention relates to an oxide sintered body, a thin film transistor, and a method for manufacturing the same.
公知のアモルファスIGZOは薄膜トランジスタとして良好な特性を示すことが知られているが、通常Alのエッチング液として用いられている、りん酸、酢酸、硝酸及び水の混合溶液(以後PAN液とする)に対する耐性がなく、ディスプレイの製造プロセスが困難となる恐れがあった。
特許文献1ではIGZO+Snの薄膜トランジスタが開示されているが、全ての領域において、On/Off比が高く、高移動度、低閾値電圧、さらにS値の低い薄膜トランジスタとならないおそれがあった。
Patent Document 1 discloses an IGZO + Sn thin film transistor. However, in all regions, there is a possibility that a thin film transistor having a high On / Off ratio, a high mobility, a low threshold voltage, and a low S value may not be obtained.
本発明の目的は、耐PAN性を有し、ノーマリーオフで、高移動度、低オフ電流値、低閾値電圧、またS値が低く高い動作安定性を示す高性能な薄膜トランジスタ、及びその製造方法を提供するものである。 An object of the present invention is to provide a high-performance thin film transistor having PAN resistance, normally-off, high mobility, low off-current value, low threshold voltage, low S value and high operational stability, and its manufacture A method is provided.
上記目的を達成するため、本発明者らは鋭意研究を行い、インジウム元素(In)、ガリウム元素(Ga)、亜鉛元素(Zn)及び錫元素(Sn)の合計(In+Ga+Zn+Sn)に対する、各元素の原子比が所定の関係を満たす酸化物半導体からなる酸化物焼結体をスパッタリングターゲットとして用いて製造された薄膜トランジスタが、上記目的を達成できることを見出し、本発明を完成させた。 In order to achieve the above-mentioned object, the present inventors have conducted intensive research and found that each element with respect to the sum of indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn) (In + Ga + Zn + Sn). The present inventors have found that a thin film transistor manufactured using an oxide sintered body made of an oxide semiconductor having an atomic ratio satisfying a predetermined relationship as a sputtering target can achieve the above object, and has completed the present invention.
即ち、本発明は、下記の酸化物焼結体、スパッタリングターゲット、薄膜トランジスタ及び薄膜トランジスタの製造方法を提供する。
1.インジウム元素(In)、ガリウム元素(Ga)、亜鉛元素(Zn)及び錫元素(Sn)の合計(In+Ga+Zn+Sn)に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体。
0.18<In/(In+Ga+Zn+Sn)<0.79
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.060<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
2.前記各元素の原子比が下記の関係を満たす酸化物半導体からなる1に記載の酸化物焼結体。
0.18<In/(In+Ga+Zn+Sn)<0.62
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
3.1又は2に記載の酸化物焼結体からなるスパッタリングターゲット。
4.インジウム元素(In)、ガリウム元素(Ga)、亜鉛元素(Zn)及び錫元素(Sn)の合計(In+Ga+Zn+Sn)に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる薄膜トランジスタ。
0.18<In/(In+Ga+Zn+Sn)<0.79
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.060<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
5.前記各元素の原子比が下記の関係を満たす酸化物半導体からなる4に記載の薄膜トランジスタ。
0.18<In/(In+Ga+Zn+Sn)<0.62
0.0001<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
6.成膜工程を請求項1又は2に記載の酸化物焼結体からなるターゲットを用いるスパッタリングで実施し、スパッタリング中の酸素濃度を2〜20体積%として、酸化物半導体膜を形成する、4又は5に記載の薄膜トランジスタの製造方法。
7.前記酸化物半導体膜を、酸素の存在下に、150〜450℃で0.1〜1200分間熱処理する6に記載の薄膜トランジスタの製造方法。
8.チャンネルエッチ型の薄膜トランジスタの製造方法である6又は7に記載の薄膜トランジスタの製造方法。
9.エッチストッパー型の薄膜トランジスタの製造方法である6又は7に記載の薄膜トランジスタの製造方法。
That is, this invention provides the manufacturing method of the following oxide sintered compact, sputtering target, a thin-film transistor, and a thin-film transistor.
1. Oxide sintering made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship with respect to the sum (In + Ga + Zn + Sn) of indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn) body.
0.18 <In / (In + Ga + Zn + Sn) <0.79
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.060 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
2. 2. The oxide sintered body according to 1, wherein the atomic ratio of each element is an oxide semiconductor satisfying the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.62
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
3.1 A sputtering target comprising the oxide sintered body according to 1 or 2.
4). A thin film transistor made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship with respect to the sum (In + Ga + Zn + Sn) of indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn).
0.18 <In / (In + Ga + Zn + Sn) <0.79
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.060 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
5). 5. The thin film transistor according to 4, wherein the atomic ratio of each element is made of an oxide semiconductor that satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.62
0.0001 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
6). The film forming step is performed by sputtering using the target comprising the oxide sintered body according to claim 1, and the oxide semiconductor film is formed by setting the oxygen concentration during sputtering to 2 to 20% by volume. 6. A method for producing a thin film transistor according to 5.
7). 7. The method for producing a thin film transistor according to 6, wherein the oxide semiconductor film is heat-treated at 150 to 450 ° C. for 0.1 to 1200 minutes in the presence of oxygen.
8). 8. The method for producing a thin film transistor according to 6 or 7, which is a method for producing a channel etch type thin film transistor.
9. 8. The method for producing a thin film transistor according to 6 or 7, which is a method for producing an etch stopper type thin film transistor.
本発明によれば、耐PAN性を有し、ノーマリーオフで、高移動度、低オフ電流値、低閾値電圧、またS値が低く高い動作安定性を示す高性能な薄膜トランジスタを与える酸化物焼結体、薄膜トランジスタ及びその製造方法が提供される。 According to the present invention, an oxide that provides a high-performance thin film transistor having PAN resistance, normally-off, high mobility, low off-current value, low threshold voltage, and low S value and high operational stability. A sintered body, a thin film transistor, and a manufacturing method thereof are provided.
I.酸化物焼結体
本発明の酸化物焼結体は、インジウム元素(In)、ガリウム元素(Ga)、亜鉛元素(Zn)及び錫元素(Sn)の合計(In+Ga+Zn+Sn)に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなることを特徴とする。
0.18<In/(In+Ga+Zn+Sn)<0.79
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.060<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
I. Oxide Sintered Body The oxide sintered body of the present invention has an atomic ratio of each element to the total of the indium element (In), gallium element (Ga), zinc element (Zn) and tin element (Sn) (In + Ga + Zn + Sn). Is made of an oxide semiconductor satisfying the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.79
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.060 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
0.18<In/(In+Ga+Zn+Sn)<0.62
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
Preferably, it consists of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.62
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
より好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
0.18<In/(In+Ga+Zn+Sn)<0.60
0.03<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.46
0.12<Sn/(In+Ga+Zn+Sn)<0.40
More preferably, it consists of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.60
0.03 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.46
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
特に好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
0.25<In/(In+Ga+Zn+Sn)<0.60
0.030<Ga/(In+Ga+Zn+Sn)<0.22
0.10<Zn/(In+Ga+Zn+Sn)<0.38
0.13<Sn/(In+Ga+Zn+Sn)<0.40
各元素の原子比が上記の範囲の酸化物焼結体をスパッタリングターゲットとして用いれば、電界効果移動度が高く、S値が低く、オン・オフ比が高くさらに動作安定性に優れた薄膜トランジスタが得られる。
Particularly preferably, it is made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship.
0.25 <In / (In + Ga + Zn + Sn) <0.60
0.030 <Ga / (In + Ga + Zn + Sn) <0.22
0.10 <Zn / (In + Ga + Zn + Sn) <0.38
0.13 <Sn / (In + Ga + Zn + Sn) <0.40
If an oxide sintered body having an atomic ratio of each element in the above range is used as a sputtering target, a thin film transistor having a high field effect mobility, a low S value, a high on / off ratio and excellent operational stability can be obtained. It is done.
また、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体をスパッタリングターゲットとして用いれば、特に高移動度を示す薄膜トランジスタが得られる傾向がある。
0.33<In/(In+Ga+Zn+Sn)<0.79
0.0001<Ga/(In+Ga+Zn+Sn)<0.27
0.06<Zn/(In+Ga+Zn+Sn)<0.27
0.13<Sn/(In+Ga+Zn+Sn)<0.40
In addition, when an oxide sintered body made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship is used as a sputtering target, a thin film transistor exhibiting particularly high mobility tends to be obtained.
0.33 <In / (In + Ga + Zn + Sn) <0.79
0.0001 <Ga / (In + Ga + Zn + Sn) <0.27
0.06 <Zn / (In + Ga + Zn + Sn) <0.27
0.13 <Sn / (In + Ga + Zn + Sn) <0.40
本発明の酸化物焼結体は、インジウム元素(In)、ガリウム元素(Ga)、亜鉛元素(Zn)及び錫元素(Sn)を含み、以下(1)〜(3)のいずれかの条件を満たすことが好ましい。
(1)Ga2In6Sn2O16及び/又は(Ga、In)2O3で表される化合物を含む。
(2)Ga2In6Sn2O16で表される化合物、及びIn2O3で表される化合物を含む。
(3)Ga2.4In5.6Sn2O16で表される化合物、及びIn2O3で表される化合物を主成分として含む。
The oxide sintered body of the present invention includes indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn), and the following conditions (1) to (3) are satisfied. It is preferable to satisfy.
(1) A compound represented by Ga 2 In 6 Sn 2 O 16 and / or (Ga, In) 2 O 3 is included.
(2) A compound represented by Ga 2 In 6 Sn 2 O 16 and a compound represented by In 2 O 3 are included.
(3) A compound represented by Ga 2.4 In 5.6 Sn 2 O 16 and a compound represented by In 2 O 3 are included as main components.
本発明の酸化物焼結体が上記(1)〜(3)のいずれかの条件を満たす場合に、スパッタリング時の異常放電の発生を低減でき、また、得られる酸化物半導体膜の耐PAN性が向上する。
本発明の酸化物半導体膜は、薄膜トランジスタ、ディスプレイの駆動回路、抵抗変化型メモリー、RFIDタグ等に好適に使用できる。
When the oxide sintered body of the present invention satisfies any of the above conditions (1) to (3), the occurrence of abnormal discharge during sputtering can be reduced, and the PAN resistance of the resulting oxide semiconductor film can be reduced. Will improve.
The oxide semiconductor film of the present invention can be suitably used for a thin film transistor, a display drive circuit, a resistance change memory, an RFID tag, and the like.
本発明の酸化物焼結体は、例えば、酸化インジウム、酸化ガリウム、酸化亜鉛及び酸化錫の各粉体を混合し、この混合物を粉砕、焼結することにより製造できる。
原料粉について、酸化インジウム粉の比表面積を8〜10m2/g、酸化ガリウム粉の比表面積を5〜10m2/g、酸化亜鉛粉の比表面積を2〜4m2/g、酸化錫粉の比表面積を8〜10m2/gとすることが好ましい。又は、酸化インジウム粉のメジアン径を1〜2μm、酸化ガリウム粉のメジアン径を1〜2μm、酸化亜鉛粉のメジアン径を0.8〜1.6μm、酸化錫粉のメジアン径を1〜2μmとすることが好ましい。
尚、酸化インジウム粉の比表面積と酸化ガリウム粉の比表面積が、ほぼ同じである粉末を使用することが好ましい。これにより、より効率的に粉砕混合できる。具体的には、比表面積の差を5m2/g以下にすることが好ましい。比表面積が違いすぎると、効率的な粉砕混合ができず、焼結体中に酸化ガリウム粒子が残る場合がある。
The oxide sintered body of the present invention can be produced, for example, by mixing indium oxide, gallium oxide, zinc oxide and tin oxide powders, and pulverizing and sintering the mixture.
For the raw material powder, the specific surface area of the indium oxide powder 8~10m 2 / g, 5~10m 2 / g specific surface area of the gallium oxide powder, the specific surface area of 2 to 4 m 2 / g of zinc oxide powder, tin oxide powder The specific surface area is preferably 8 to 10 m 2 / g. Alternatively, the median diameter of indium oxide powder is 1 to 2 μm, the median diameter of gallium oxide powder is 1 to 2 μm, the median diameter of zinc oxide powder is 0.8 to 1.6 μm, and the median diameter of tin oxide powder is 1 to 2 μm. It is preferable to do.
In addition, it is preferable to use the powder whose specific surface area of an indium oxide powder and the specific surface area of a gallium oxide powder are substantially the same. Thereby, it can pulverize and mix more efficiently. Specifically, the difference in specific surface area is preferably 5 m 2 / g or less. If the specific surface area is too different, efficient pulverization and mixing cannot be performed, and gallium oxide particles may remain in the sintered body.
原料粉において、酸化インジウム粉、酸化ガリウム粉、酸化亜鉛粉及び酸化錫粉の配合比(酸化インジウム粉:酸化ガリウム粉:酸化亜鉛粉:酸化錫粉)は、各元素の原子比が上述した割合となるように調整すればよいが、例えば、重量比で57:5:19:19となるように秤量することが好ましい。
尚、酸化インジウム粉、酸化ガリウム粉、酸化亜鉛粉及び酸化錫粉を含有する混合粉体を使用する限り、焼結体の特性を改善する他の成分を添加してもよい。
In the raw material powder, the mixing ratio of indium oxide powder, gallium oxide powder, zinc oxide powder and tin oxide powder (indium oxide powder: gallium oxide powder: zinc oxide powder: tin oxide powder) is the ratio in which the atomic ratio of each element is described above. For example, it is preferable to weigh so that the weight ratio is 57: 5: 19: 19.
In addition, as long as the mixed powder containing indium oxide powder, gallium oxide powder, zinc oxide powder, and tin oxide powder is used, other components that improve the characteristics of the sintered body may be added.
混合粉体を、例えば、湿式媒体撹拌ミルを使用して混合粉砕する。このとき、粉砕後の比表面積が原料混合粉体の比表面積より1.5〜2.5m2/g増加する程度か、又は粉砕後の平均メジアン径が0.6〜1μmとなる程度に粉砕することが好ましい。このように調整した原料粉を使用することにより、仮焼工程を全く必要とせずに、高密度の酸化物焼結体を得ることができる。また、還元工程も不要となる。
尚、原料混合粉体の比表面積の増加分が1.0m2/g未満又は粉砕後の原料混合粉の平均メジアン径が1μmを超えると、焼結密度が十分に大きくならない場合がある。一方、原料混合粉体の比表面積の増加分が3.0m2/gを超える場合又は粉砕後の平均メジアン径が0.6μm未満になると、粉砕時の粉砕器機等からのコンタミ(不純物混入量)が増加する場合がある。
The mixed powder is mixed and ground using, for example, a wet medium stirring mill. At this time, pulverization is performed so that the specific surface area after pulverization is 1.5 to 2.5 m 2 / g higher than the specific surface area of the raw material mixed powder, or the average median diameter after pulverization is 0.6 to 1 μm. It is preferable to do. By using the raw material powder thus adjusted, a high-density oxide sintered body can be obtained without requiring a calcination step at all. Moreover, a reduction process is also unnecessary.
In addition, if the increase in the specific surface area of the raw material mixed powder is less than 1.0 m 2 / g or the average median diameter of the raw material mixed powder after pulverization exceeds 1 μm, the sintered density may not be sufficiently increased. On the other hand, if the increase in the specific surface area of the raw material mixed powder exceeds 3.0 m 2 / g or the average median diameter after pulverization becomes less than 0.6 μm, contamination (impurity contamination amount) from the pulverizer machine during pulverization ) May increase.
ここで、各粉体の比表面積はBET法で測定した値である。各粉体の粒度分布のメジアン径は、粒度分布計で測定した値である。これらの値は、粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。 Here, the specific surface area of each powder is a value measured by the BET method. The median diameter of the particle size distribution of each powder is a value measured with a particle size distribution meter. These values can be adjusted by pulverizing the powder by a dry pulverization method, a wet pulverization method or the like.
粉砕工程後の原料をスプレードライヤー等で乾燥した後、成形する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧が採用できる。 The raw material after the pulverization step is dried with a spray dryer or the like and then molded. For forming, a known method such as pressure forming or cold isostatic pressing can be employed.
次いで、得られた成形物を焼結して焼結体を得る。焼結は、1400〜1600℃で2〜20時間実施することが好ましい。これによって、密度が6.0g/cm3以上である焼結体を得ることができる。1400℃未満では、密度が向上せず、また、1600℃を超えると亜鉛が蒸散し、焼結体の組成が変化したり、蒸散により焼結体中にボイド(空隙)が発生したりする場合がある。
また、焼結は酸素を流通することにより酸素雰囲気中で実施するか、加圧下にて実施するのがよい。これにより亜鉛の蒸散を抑えることができ、ボイド(空隙)のない焼結体が得られる。
このようにして製造した焼結体は、密度が6.0g/cm3以上と高いため、使用時におけるノジュールやパーティクルの発生が少ないことから、膜特性に優れた酸化物半導体膜を作製することができる。
得られた焼結体中には、Ga2In6Sn2O16が主に生成している。
Next, the obtained molded product is sintered to obtain a sintered body. Sintering is preferably carried out at 1400-1600 ° C. for 2-20 hours. As a result, a sintered body having a density of 6.0 g / cm 3 or more can be obtained. When the temperature is lower than 1400 ° C., the density does not improve. When the temperature exceeds 1600 ° C., zinc evaporates, the composition of the sintered body changes, or voids (voids) are generated in the sintered body due to evaporation. There is.
Sintering is preferably carried out in an oxygen atmosphere by circulating oxygen, or under pressure. Thereby, transpiration of zinc can be suppressed, and a sintered body free from voids (voids) can be obtained.
Since the sintered body manufactured in this way has a high density of 6.0 g / cm 3 or more, the generation of nodules and particles at the time of use is small, and thus an oxide semiconductor film having excellent film characteristics is manufactured. Can do.
Ga 2 In 6 Sn 2 O 16 is mainly produced in the obtained sintered body.
本発明の酸化物焼結体は、研磨等の加工を施すことにより物理成膜用ターゲットとなる。具体的には、焼結体を、例えば、平面研削盤で研削して表面粗さRaを5μm以下とする。さらに、ターゲットのスパッタ面に鏡面加工を施して、平均表面粗さRaが1000オングストローム以下としてもよい。この鏡面加工(研磨)は機械的な研磨、化学研磨、メカノケミカル研磨(機械的な研磨と化学研磨の併用)等の、すでに知られている研磨技術を用いることができる。例えば、固定砥粒ポリッシャー(ポリッシュ液:水)で#2000以上にポリッシングしたり、又は遊離砥粒ラップ(研磨材:SiCペースト等)にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法には特に制限はない。
得られた物理成膜用ターゲットをバッキングプレートへボンディングすることにより、各種装置に装着して使用できる。物理成膜法としては、例えば、スパッタリング法、PLD(パルスレーザーディポジション)法、真空蒸着法、イオンプレーティング法等が挙げられる。
The oxide sintered body of the present invention becomes a target for physical film formation by performing processing such as polishing. Specifically, the sintered body is ground by, for example, a surface grinder so that the surface roughness Ra is 5 μm or less. Further, the sputter surface of the target may be mirror-finished so that the average surface roughness Ra is 1000 angstroms or less. For this mirror finishing (polishing), a known polishing technique such as mechanical polishing, chemical polishing, mechanochemical polishing (a combination of mechanical polishing and chemical polishing) can be used. For example, polishing to # 2000 or more with a fixed abrasive polisher (polishing liquid: water) or lapping with loose abrasive lapping (abrasive: SiC paste, etc.), and then lapping by changing the abrasive to diamond paste Can be obtained by: Such a polishing method is not particularly limited.
By bonding the obtained target for physical film formation to a backing plate, it can be used by being mounted on various apparatuses. Examples of the physical film forming method include a sputtering method, a PLD (pulse laser deposition) method, a vacuum deposition method, and an ion plating method.
尚、物理成膜用ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。
エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数25〜300KHzの間で多重発振させて行なう方法が有効である。例えば周波数25〜300KHzの間で、25KHz刻みに12種類の周波数を多重発振させて超音波洗浄を行なうのがよい。
In addition, air blow, running water washing | cleaning, etc. can be used for the cleaning process of the target for physical film-forming. When removing foreign matter by air blow, it is possible to remove the foreign matter more effectively by suctioning with a dust collector from the opposite side of the nozzle.
In addition to air blow and running water cleaning, ultrasonic cleaning and the like can also be performed. In ultrasonic cleaning, a method of performing multiple oscillations at a frequency of 25 to 300 KHz is effective. For example, it is preferable to perform ultrasonic cleaning by causing multiple oscillations of 12 types of frequencies at intervals of 25 KHz between frequencies of 25 to 300 KHz.
尚、物理成膜用ターゲットをスパッタリングターゲットとして使用する場合、ターゲットのバルク抵抗は、20mΩcm未満であることが好ましく、10mΩcm未満がより好ましく、5mΩcm未満がさらに好ましく、2mΩcm未満が特に好ましい。20mΩcm以上の場合、長い時間DCスパッタリングを続けたときに、異常放電によりスパークが発生し、ターゲットが割れたり、スパークにより飛び出した粒子が成膜基板に付着し、酸化物半導体膜としての性能を低下させたりする場合がある。
尚、バルク抵抗は抵抗率計を使用し、四探針法により測定した値である。
When the physical film formation target is used as a sputtering target, the bulk resistance of the target is preferably less than 20 mΩcm, more preferably less than 10 mΩcm, still more preferably less than 5 mΩcm, and particularly preferably less than 2 mΩcm. In the case of 20 mΩcm or more, when DC sputtering is continued for a long time, a spark is generated due to abnormal discharge, the target is cracked, particles ejected by the spark adhere to the deposition substrate, and the performance as an oxide semiconductor film is degraded. There is a case to let you.
The bulk resistance is a value measured by a four-probe method using a resistivity meter.
II.薄膜トランジスタ
本発明の薄膜トランジスタは、インジウム元素(In)、ガリウム元素(Ga)、亜鉛元素(Zn)及び錫元素(Sn)の合計(In+Ga+Zn+Sn)に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなることを特徴とする。
0.18<In/(In+Ga+Zn+Sn)<0.79
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.060<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
II. Thin Film Transistor The thin film transistor of the present invention is an oxide in which the atomic ratio of each element with respect to the sum of the indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn) (In + Ga + Zn + Sn) satisfies the following relationship: It is characterized by comprising a semiconductor.
0.18 <In / (In + Ga + Zn + Sn) <0.79
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.060 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
0.18<In/(In+Ga+Zn+Sn)<0.62
0.0001<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40
Preferably, it consists of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.62
0.0001 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
より好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
0.18<In/(In+Ga+Zn+Sn)<0.60
0.03<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.46
0.12<Sn/(In+Ga+Zn+Sn)<0.40
More preferably, it consists of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.60
0.03 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.46
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
特に好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
0.25<In/(In+Ga+Zn+Sn)<0.60
0.030<Ga/(In+Ga+Zn+Sn)<0.22
0.10<Zn/(In+Ga+Zn+Sn)<0.38
0.13<Sn/(In+Ga+Zn+Sn)<0.40
各元素の原子比が上記の範囲であれば、電界効果移動度が高く、S値が低く、オン・オフ比が高く、さらに動作安定性に優れた薄膜トランジスタが得られる。
Particularly preferably, it is made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship.
0.25 <In / (In + Ga + Zn + Sn) <0.60
0.030 <Ga / (In + Ga + Zn + Sn) <0.22
0.10 <Zn / (In + Ga + Zn + Sn) <0.38
0.13 <Sn / (In + Ga + Zn + Sn) <0.40
When the atomic ratio of each element is in the above range, a thin film transistor having a high field effect mobility, a low S value, a high on / off ratio, and excellent operational stability can be obtained.
また、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体をスパッタリングターゲットとして用いれば、特に高移動度を示す薄膜トランジスタが得られる傾向がある。
0.33<In/(In+Ga+Zn+Sn)<0.79
0.0001<Ga/(In+Ga+Zn+Sn)<0.27
0.06<Zn/(In+Ga+Zn+Sn)<0.27
0.13<Sn/(In+Ga+Zn+Sn)<0.40
In addition, when an oxide sintered body made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship is used as a sputtering target, a thin film transistor exhibiting particularly high mobility tends to be obtained.
0.33 <In / (In + Ga + Zn + Sn) <0.79
0.0001 <Ga / (In + Ga + Zn + Sn) <0.27
0.06 <Zn / (In + Ga + Zn + Sn) <0.27
0.13 <Sn / (In + Ga + Zn + Sn) <0.40
III.薄膜トランジスタの製造方法
本発明の薄膜トランジスタの製造方法は、成膜工程を上記本発明の酸化物焼結体からなるターゲットを用いるスパッタリングで実施し、スパッタリング中の酸素濃度を2〜20体積%として、酸化物半導体膜を形成することを特徴とする。
また、得られた酸化物半導体膜を、酸素の存在下に、150〜450℃で0.1〜1200分間熱処理することが好ましい。その理由は、熱処理により半導体膜中の欠陥準位を低減し、オフ電流値が低減し、さらに動作の安定性が向上するからである。さらに半導体膜のスパッタ成膜時に絶縁膜に生じたダメージが回復する。
半導体膜の加熱処理には、酸素の存在下に電気加熱炉、ランプアニール装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることができる。
150℃未満では、半導体膜中の欠陥密度、及び絶縁膜へのダメージを十分に低減できない場合があり、450℃超では、基板や半導体膜にダメージを与える場合がある。熱処理温度は、180℃〜350℃がさらに好ましく、特に200℃〜300℃が好ましい。
また、熱処理時間が0.1分未満では、熱処理時間が短すぎて膜の欠陥密度や絶縁膜へのダメージが十分低減できない場合があり、1200分超では時間が掛かりすぎ生産的ではない。熱処理時間は、1分〜600分がさらに好ましく、特に5分〜60分が好ましい。
尚、半導体膜の結晶化及び/又は酸化処理は、半導体膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。
III. Method for Producing Thin Film Transistor In the method for producing a thin film transistor of the present invention, the film forming step is carried out by sputtering using a target comprising the oxide sintered body of the present invention, and the oxygen concentration during sputtering is set to 2 to 20% by volume. A physical semiconductor film is formed.
The obtained oxide semiconductor film is preferably heat-treated at 150 to 450 ° C. for 0.1 to 1200 minutes in the presence of oxygen. This is because the defect level in the semiconductor film is reduced by heat treatment, the off-current value is reduced, and the operational stability is further improved. Further, the damage generated in the insulating film during the sputtering of the semiconductor film is recovered.
For the heat treatment of the semiconductor film, an electric heating furnace, a lamp annealing device, a laser annealing device, a hot air heating device, a contact heating device, or the like can be used in the presence of oxygen.
If the temperature is lower than 150 ° C., the defect density in the semiconductor film and the damage to the insulating film may not be sufficiently reduced. If the temperature exceeds 450 ° C., the substrate and the semiconductor film may be damaged. The heat treatment temperature is more preferably 180 ° C to 350 ° C, and particularly preferably 200 ° C to 300 ° C.
Also, if the heat treatment time is less than 0.1 minutes, the heat treatment time is too short and the defect density of the film and the damage to the insulating film may not be reduced sufficiently. If it exceeds 1200 minutes, it takes too much time and is not productive. The heat treatment time is more preferably 1 minute to 600 minutes, and particularly preferably 5 minutes to 60 minutes.
The crystallization and / or oxidation treatment of the semiconductor film may be performed immediately after the formation of the semiconductor film, or may be performed after the formation of other components such as source / drain electrodes.
以下、酸化物半導体膜からなる薄膜トランジスタの製造方法について説明する。
物理成膜用ターゲットを用いてスパッタリング等の製膜法を行うことにより、基板等の対象物に、In、Ga、Zn及びSnの酸化物を主成分とする酸化物半導体膜を形成することができる。この酸化物半導体膜は非晶質であり、安定した半導体特性と良好な耐PAN性を示す。従って、薄膜トランジスタ(TFT)の半導体層(活性層)を構成する材料として好適である。本発明の酸化物半導体膜を使用することにより、エッチング剤の選択が広がるため、TFTの構造や製造工程の自由度を高めることができる。
尚、本発明の薄膜トランジスタでは、上述した酸化物半導体膜を活性層として含んでいればよく、その他の部材(例えば、絶縁膜、電極等)や構造については、TFT分野における公知の部材、構造を採用できる。
Hereinafter, a method for manufacturing a thin film transistor including an oxide semiconductor film will be described.
By performing a film formation method such as sputtering using a target for physical film formation, an oxide semiconductor film mainly containing oxides of In, Ga, Zn, and Sn can be formed on an object such as a substrate. it can. This oxide semiconductor film is amorphous and exhibits stable semiconductor characteristics and good PAN resistance. Therefore, it is suitable as a material constituting the semiconductor layer (active layer) of the thin film transistor (TFT). By using the oxide semiconductor film of the present invention, the selection of an etchant is widened, so that the structure of the TFT and the degree of freedom of the manufacturing process can be increased.
Note that the thin film transistor of the present invention only needs to include the above-described oxide semiconductor film as an active layer, and other members (for example, insulating films, electrodes, etc.) and structures are known members and structures in the TFT field. Can be adopted.
本発明の薄膜トランジスタでは、活性層の厚さは、通常、0.5〜500nmであり、好ましくは1〜150nmであり、より好ましくは3〜80nmであり、特に好ましくは10〜60nmである。この理由は、0.5nmより薄いと工業的に均一に成膜することが難しいからである。一方、500nmより厚いと成膜時間が長くなり工業的に採用できないからである。また、3〜80nmの範囲内にあると、電界効果移動度やon−off比等TFT特性が特に良好である。 In the thin film transistor of the present invention, the thickness of the active layer is usually 0.5 to 500 nm, preferably 1 to 150 nm, more preferably 3 to 80 nm, and particularly preferably 10 to 60 nm. This is because if it is thinner than 0.5 nm, it is difficult to form an industrially uniform film. On the other hand, if it is thicker than 500 nm, the film formation time becomes long and cannot be adopted industrially. Moreover, when it exists in the range of 3-80 nm, TFT characteristics, such as field effect mobility and an on-off ratio, are especially favorable.
薄膜トランジスタのチャンネル幅Wとチャンネル長Lの比W/Lは、通常、0.1〜100であり、好ましくは1〜20であり、特に好ましくは2〜8である。この理由は、W/Lが100を越えると漏れ電流が増えたり、on−off比が低下したりするおそれがあるからである。また、0.1より小さいと電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがあるからである。 The ratio W / L of the channel width W to the channel length L of the thin film transistor is usually 0.1 to 100, preferably 1 to 20, and particularly preferably 2 to 8. This is because if W / L exceeds 100, the leakage current may increase or the on-off ratio may decrease. On the other hand, if it is less than 0.1, the field effect mobility may be lowered, or pinch-off may be unclear.
チャンネル長Lは通常0.1〜1000μmであり、好ましくは1〜100μmであり、さらに好ましくは2〜10μmである。この理由は、0.1μm以下では工業的に製造が難しく、また、ショートチャンネル効果が現れたり、漏れ電流が大きくなるおそれがあるからである。また、1000μm以上では素子が大きくなりすぎたり、駆動電圧が大きくなる等好ましくないからである。 The channel length L is usually 0.1 to 1000 μm, preferably 1 to 100 μm, and more preferably 2 to 10 μm. This is because, when the thickness is 0.1 μm or less, it is difficult to manufacture industrially, and there is a possibility that a short channel effect may appear or a leakage current may increase. Further, when the thickness is 1000 μm or more, it is not preferable because the element becomes too large or the driving voltage becomes large.
薄膜トランジスタのゲート絶縁膜の材料は、特に制限がなく、本発明の効果を失わない範囲で、一般に用いられているものを任意に選択できる。例えば、SiO2,SiNx,Al2O3,Ta2O5,TiO2,MgO,ZrO2,CeO2,K2O,Li2O,Na2O,Rb2O,Sc2O3,Y2O3,Hf2O3,CaHfO3,PbTi3,BaTa2O6,SrTiO3,AlN、SiON等の酸化物を用いることができる。これらのなかでも、SiO2,SiNx,Al2O3,Y2O3,Hf2O3,CaHfO3を用いるのが好ましく、より好ましくはSiO2,SiNx,Y2O3,Hf2O3,CaHfO3であり、特に好ましくはY2O3である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい(例えば、SiO2でもSiOxでもよい)。
このようなゲート絶縁膜は、異なる2層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であることが好ましい。
The material of the gate insulating film of the thin film transistor is not particularly limited, and any commonly used material can be selected as long as the effects of the present invention are not lost. For example, SiO 2, SiNx, Al 2 O 3, Ta 2
Such a gate insulating film may have a structure in which two or more different insulating films are stacked. The gate insulating film may be crystalline, polycrystalline, or amorphous, but is preferably polycrystalline or amorphous that is easy to manufacture industrially.
ソース電極やドレイン電極の材料は、特に制限がなく、本発明の効果を失わない範囲で、一般に用いられている、金属やその合金、あるいは、酸化物導電体材料等を任意に選択できる。 The material for the source electrode and the drain electrode is not particularly limited, and a metal, an alloy thereof, an oxide conductor material, or the like that is generally used can be arbitrarily selected as long as the effects of the present invention are not lost.
活性層を成膜する際、スパッタ法としては、DCスパッタ法、DCマグネトロンスパッタ法、ACスパッタ法、ACマグネトロンスパッタ法、RFスパッタ法、RFマグネトロンスパッタ法、対向ターゲットスパッタ法、シリンドリカルターゲットスパッタ法、ECRスパッタ法等を利用することができる。また、真空蒸着法としては、抵抗加熱法、電子ビーム加熱法、パルスレーザーデポジション(PLD)法等を利用することができる。さらに、イオンプレーティング法としては、ARE法、HDPE法を利用することができる。また、CVD法としては、熱CVD法、プラズマCVD法が利用できる。
これらの中でも、工業的には放電が安定し安価で大型化が容易なDCマグネトロンスパッタ法、あるいはACマグネトロンスパッタ法が好ましく、DCマグネトロンスパッタ法が特に好ましい。また、コスパッタ、反応性スパッタ、DC/RF重畳スパッタを利用してもよい。
When forming the active layer, sputtering methods include DC sputtering method, DC magnetron sputtering method, AC sputtering method, AC magnetron sputtering method, RF sputtering method, RF magnetron sputtering method, counter target sputtering method, cylindrical target sputtering method, An ECR sputtering method or the like can be used. As the vacuum deposition method, a resistance heating method, an electron beam heating method, a pulse laser deposition (PLD) method, or the like can be used. Furthermore, as the ion plating method, an ARE method or an HDPE method can be used. As the CVD method, a thermal CVD method or a plasma CVD method can be used.
Among these, the DC magnetron sputtering method or the AC magnetron sputtering method, which is stable in discharge, inexpensive and easy to increase in size, is preferable industrially, and the DC magnetron sputtering method is particularly preferable. Further, co-sputtering, reactive sputtering, or DC / RF superimposed sputtering may be used.
スパッタ法を用いる場合、背圧の到達圧力を、通常5×10−2Pa以下とする。この理由は、5×10−2Paより大きいと、雰囲気ガス中の不純物により電界効果移動度が低下するおそれがあるからである。
このような不具合をより有効に回避するためには、到達圧力は、好ましくは5×10−3Pa以下、より好ましくは5×10−4Pa以下、さらに好ましくは1×10−4Pa以下であり、5×10−5Pa以下であるのが特に好ましい。
背圧が上記到達圧力に達した後、Arと酸素の混合ガスを雰囲気ガスとして、そのときの酸素濃度が2〜20体積%で含有されていることが好ましい。酸素分圧が2体積%より小さいと抵抗が低く、半導体膜が得られない可能性がある。また20体積%より高いと電界効果移動度が低下したり、キャリア濃度が不安定となったりするおそれがある。また、ウェットエッチング時に残渣が発生するおそれがある。
スパッタ圧力(全圧)は、好ましくは1×10−1〜3Paであり、投入電力は、好ましくは50〜150Wであり、より好ましくは100Wである。好ましい成膜時間は、15〜35分間であり、より好ましくは25分である。また、S−T距離は、好ましくは50〜140nmであり、より好ましくは100mmである。
When the sputtering method is used, the ultimate pressure of the back pressure is usually 5 × 10 −2 Pa or less. This is because if it exceeds 5 × 10 −2 Pa, the field-effect mobility may be lowered due to impurities in the atmospheric gas.
In order to avoid such problems more effectively, the ultimate pressure is preferably 5 × 10 −3 Pa or less, more preferably 5 × 10 −4 Pa or less, and even more preferably 1 × 10 −4 Pa or less. It is particularly preferably 5 × 10 −5 Pa or less.
After the back pressure reaches the ultimate pressure, it is preferable that the mixed gas of Ar and oxygen is an atmosphere gas and the oxygen concentration at that time is 2 to 20% by volume. If the oxygen partial pressure is less than 2% by volume, the resistance is low and a semiconductor film may not be obtained. On the other hand, if it is higher than 20% by volume, the field effect mobility may be lowered or the carrier concentration may be unstable. Moreover, there is a possibility that a residue is generated during wet etching.
The sputtering pressure (total pressure) is preferably 1 × 10 −1 to 3 Pa, and the input power is preferably 50 to 150 W, more preferably 100 W. A preferable film formation time is 15 to 35 minutes, and more preferably 25 minutes. The ST distance is preferably 50 to 140 nm, and more preferably 100 mm.
また、スパッタ時の基板・ターゲット間距離(S−T距離)は、通常150mm以下、好ましくは110mm、特に好ましくは80mm以下である。この理由は、S−T距離が短いとスパッタ時に基板がプラズマに曝されることにより、酸素の活性化が期待できるからである。また、150mmより長いと、成膜速度が遅くなり工業化に適さなくなるおそれがあるからである。 Further, the distance between the substrate and the target during sputtering (ST distance) is usually 150 mm or less, preferably 110 mm, and particularly preferably 80 mm or less. This is because if the ST distance is short, the substrate is exposed to plasma during sputtering, so that activation of oxygen can be expected. On the other hand, if the length is longer than 150 mm, the film formation rate becomes slow and may not be suitable for industrialization.
通常、基板温度250℃以下で物理成膜する。基板温度が250℃より高いと後処理の効果が十分に発揮されず、低キャリア濃度、高移動度に制御することが困難となるおそれがある。このような不具合をより有効に回避するためには、基板温度は、好ましくは200℃以下、より好ましくは150℃以下、さらに好ましくは100℃以下であり、特に好ましくは50℃以下である。 Usually, physical film formation is performed at a substrate temperature of 250 ° C. or lower. When the substrate temperature is higher than 250 ° C., the effect of post-treatment is not sufficiently exhibited, and it may be difficult to control the carrier concentration and mobility at a low level. In order to avoid such a problem more effectively, the substrate temperature is preferably 200 ° C. or lower, more preferably 150 ° C. or lower, still more preferably 100 ° C. or lower, and particularly preferably 50 ° C. or lower.
本発明の薄膜トランジスタの製造方法は、チャンネルエッチ型の薄膜トランジスタ又はエッチストッパー型の薄膜トランジスタの製造に適しており、特にチャンネルエッチ型の薄膜トランジスタの製造に適している。
本発明のスパッタリングターゲットを用いて作製した半導体膜は耐PAN性を有するのでエッチストッパー型(半導体層を保護する層を設けることで直接エッチング液に触れない構成)のみならずチャンネルエッチ型(半導体層がエッチング液にさらされる構成)の構成でも好適に薄膜トランジスタを作製できる。
The method of manufacturing a thin film transistor of the present invention is suitable for manufacturing a channel etch type thin film transistor or an etch stopper type thin film transistor, and particularly suitable for manufacturing a channel etch type thin film transistor.
Since the semiconductor film manufactured using the sputtering target of the present invention has PAN resistance, it is not only an etch stopper type (a structure in which a semiconductor layer is protected so as not to be directly in contact with an etching solution) but also a channel etch type (semiconductor layer). A thin film transistor can be suitably manufactured even in a configuration in which is exposed to an etching solution.
図1は、本発明の薄膜トランジスタの実施形態を示す概略断面図である。
薄膜トランジスタ1は、基板10及びゲート絶縁膜30の間にゲート電極20を挟持しており、ゲート絶縁膜30上には半導体膜40が活性層として積層されている。さらに、半導体膜40の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。半導体膜40、ソース電極50及びドレイン電極52で囲まれた部分にチャンネル部60を形成している。
尚、図1の薄膜トランジスタ1はいわゆるチャンネルエッチ型薄膜トランジスタである。本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。
FIG. 1 is a schematic cross-sectional view showing an embodiment of a thin film transistor of the present invention.
The thin film transistor 1 has a
1 is a so-called channel etch type thin film transistor. The thin film transistor of the present invention is not limited to a channel etch type thin film transistor, and an element configuration known in this technical field can be adopted.
図2は、本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。尚、上述した薄膜トランジスタ1と同じ構成部材には同じ番号を付し、その説明を省略する。
薄膜トランジスタ2は、エッチストッパー型の薄膜トランジスタである。薄膜トランジスタ2は、チャンネル部60を覆うようにエッチストッパー70が形成されている点を除き、上述した薄膜トランジスタ1と同じ構成である。半導体膜40の端部付近及びエッチストッパー70の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。
FIG. 2 is a schematic cross-sectional view showing another embodiment of the thin film transistor of the present invention. In addition, the same number is attached | subjected to the same structural member as the thin-film transistor 1 mentioned above, and the description is abbreviate | omitted.
The thin film transistor 2 is an etch stopper type thin film transistor. The thin film transistor 2 has the same configuration as the thin film transistor 1 described above except that an
本発明では半導体膜40に、酸化インジウム、酸化ガリウム、酸化亜鉛、及び酸化錫インジウムからなる、本発明の酸化物焼結体より得られた半導体薄膜を用いることにより、薄膜中や絶縁膜−半導体膜界面におけるトラップ密度を低減することができる。その結果、S値を低減することができる。
In the present invention, a semiconductor thin film made of the oxide sintered body of the present invention, which is made of indium oxide, gallium oxide, zinc oxide, and indium tin oxide, is used as the
続いて、本発明を実施例と比較例を対比しながら説明する。尚、本実施例は本発明の好適例を示すものであり、本発明が実施例に制限されるものではない。従って、本発明には技術思想に基づく変形又は他の実施例が包含される。 Subsequently, the present invention will be described while comparing Examples and Comparative Examples. In addition, a present Example shows the suitable example of this invention, and this invention is not restrict | limited to an Example. Therefore, the present invention includes modifications based on the technical idea or other embodiments.
実施例1
(1)酸化物焼結体
原料粉として比表面積が6m2/gである酸化インジウム粉と比表面積が6m2/gである酸化ガリウム粉と比表面積が3m2/gである酸化亜鉛粉と比表面積が6m2/gである酸化錫粉を、重量比で57:5:19:19(金属原子の原子比:49.9:6.6:28.8:15.3)となるように秤量し、湿式媒体撹拌ミルを使用して混合粉砕した。媒体には1mmφのジルコニアビーズを使用した。
粉砕後の比表面積を原料混合粉の比表面積より2m2/g増加させた後、スプレードライヤーで乾燥させた。
この混合粉を金型に充填しコールドプレス機にて加圧成形し、さらに酸素を流通させながら酸素雰囲気中1450℃の高温で8時間焼結した。
Example 1
(1) and the oxide sintered body raw material powder as a specific surface area of 6 m 2 / g and is indium powder and the specific surface area oxidation gallium oxide powder and the specific surface area is 6m 2 / g 3m 2 / g zinc oxide powder The tin oxide powder having a specific surface area of 6 m 2 / g is 57: 5: 19: 19 (atomic ratio of metal atoms: 49.9: 6.6: 28.8: 15.3) by weight. And mixed and ground using a wet medium stirring mill. As the medium, 1 mmφ zirconia beads were used.
The specific surface area after pulverization was increased by 2 m 2 / g from the specific surface area of the raw material mixed powder, and then dried with a spray dryer.
The mixed powder was filled into a mold, pressure-molded with a cold press machine, and further sintered for 8 hours in an oxygen atmosphere at a high temperature of 1450 ° C. while circulating oxygen.
これによって、仮焼工程を行うことなく、密度が6.23g/cm3である酸化物焼結体を得た。焼結体の密度は、一定の大きさに切り出した焼結体の重量と外形寸法より算出した。
この焼結体を、X線回折により分析したところ、Ga2In6Sn2O16で表される化合物を主成分とし、InGaZnO4及びIn2O3で表される化合物が存在することが確認できた。
尚、ターゲットのX線回折測定(XRD)の測定条件は以下の通りであった。
・装置:(株)リガク製Ultima−III
・X線:Cu−Kα線(波長1.5406Å、グラファイトモノクロメータにて単色化)
・2θ−θ反射法、連続スキャン(1.0°/分)
・サンプリング間隔:0.02°
・スリット DS、SS:2/3°、RS:0.6mm
焼結体のバルク抵抗を、抵抗率計(三菱油化製、ロレスタ)を使用し四探針法により測定した結果、0.95mΩcmであった。
Thus, an oxide sintered body having a density of 6.23 g / cm 3 was obtained without performing the calcination step. The density of the sintered body was calculated from the weight and outer dimensions of the sintered body cut into a certain size.
When this sintered body was analyzed by X-ray diffraction, it was confirmed that a compound represented by Ga 2 In 6 Sn 2 O 16 was a main component and a compound represented by InGaZnO 4 and In 2 O 3 was present. did it.
In addition, the measurement conditions of the X-ray diffraction measurement (XRD) of the target were as follows.
・ Device: Ultimate-III manufactured by Rigaku Corporation
-X-ray: Cu-Kα ray (wavelength 1.5406mm, monochromatized with graphite monochromator)
・ 2θ-θ reflection method, continuous scan (1.0 ° / min)
・ Sampling interval: 0.02 °
・ Slit DS, SS: 2/3 °, RS: 0.6 mm
The bulk resistance of the sintered body was measured by a four-probe method using a resistivity meter (manufactured by Mitsubishi Oil Chemical Co., Ltd., Loresta) and found to be 0.95 mΩcm.
(2)スパッタリングターゲット
(1)で作製した焼結体を研磨等の加工を施してスパッタリングターゲットを作製した。
(2) Sputtering target A sputtering target was produced by subjecting the sintered body produced in (1) to processing such as polishing.
(3)酸化物半導体膜
(2)で作製したターゲットを、スパッタリング法の一つであるRFマグネトロンスパッタリング成膜装置(神港精機(株)製)に装着し、ガラス基板(コーニング1737)上に酸化物半導体膜を成膜した。
スパッタ条件は、基板温度;25℃(室温)、到達圧力;5×10−4Pa、雰囲気ガス;Ar 98体積%、酸素 2体積%、スパッタ圧力(全圧);1×10−1Pa、投入電力100W、成膜時間25分間、S−T距離100mmとした。
(3) Oxide semiconductor film The target prepared in (2) is mounted on an RF magnetron sputtering film forming apparatus (made by Shinko Seiki Co., Ltd.), which is one of the sputtering methods, and placed on a glass substrate (Corning 1737). An oxide semiconductor film was formed.
Sputtering conditions are: substrate temperature: 25 ° C. (room temperature), ultimate pressure: 5 × 10 −4 Pa, atmospheric gas: Ar 98 vol%, oxygen 2 vol%, sputtering pressure (total pressure); 1 × 10 −1 Pa, The input power was 100 W, the film formation time was 25 minutes, and the ST distance was 100 mm.
成膜後、得られた薄膜を、電気加熱炉中、300℃、1時間の条件で加熱処理した。 After film formation, the obtained thin film was heat-treated in an electric heating furnace at 300 ° C. for 1 hour.
この結果、ガラス基板上に膜厚が50nmの透明な導電性の酸化物半導体膜が形成された透明導電ガラスを得た。
尚、酸化物半導体膜の成膜時には、ほとんど異常放電が発生しなかった。理由は明確ではないが、Ga2In6Sn2O16がInGaZnO4の異常成長を抑制したためと思われる。
As a result, a transparent conductive glass in which a transparent conductive oxide semiconductor film having a thickness of 50 nm was formed on a glass substrate was obtained.
Note that almost no abnormal discharge occurred during the formation of the oxide semiconductor film. Although the reason is not clear, it is thought that Ga 2 In 6 Sn 2 O 16 suppressed the abnormal growth of InGaZnO 4 .
酸化物半導体膜について、耐PAN性を評価した。具体的には、約30℃のPANエッチング液(リン酸約91.4wt%、硝酸約3.3wt%、酢酸約5.3wt%)にてエッチング処理し、その際のエッチング速度を評価した。
エッチング速度が10nm/分以下である場合を、耐PAN性あり(○)と評価し、エッチング速度が10nm/分を超える場合を耐PAN性なし(×)と評価した。
The PAN resistance of the oxide semiconductor film was evaluated. Specifically, etching was performed with a PAN etching solution (phosphoric acid of about 91.4 wt%, nitric acid of about 3.3 wt%, and acetic acid of about 5.3 wt%) at about 30 ° C., and the etching rate at that time was evaluated.
The case where the etching rate was 10 nm / min or less was evaluated as having PAN resistance (◯), and the case where the etching rate exceeded 10 nm / min was evaluated as having no PAN resistance (×).
また、ACホール測定機(東洋テクニカ(株)製)で測定した電子キャリア密度は2.9×1017cm−3、ホール移動度は16cm2/Vsであった。 Moreover, the electron carrier density measured by AC Hall measuring machine (made by Toyo Technica Co., Ltd.) was 2.9 × 10 17 cm −3 , and the hole mobility was 16 cm 2 / Vs.
(4)薄膜トランジスタ
図3に示すチャンネルエッチ型の薄膜トランジスタを作製した。
100nm厚みの熱酸化膜(SiO2膜)付きの導電性シリコン基板10を使用した。熱酸化膜がゲート絶縁膜30として機能し、導電性シリコン部がゲート電極20として機能する。
ゲート絶縁膜30上に、スパッタリング法で50nmの半導体膜40を成膜した。スパッタリングは、背圧が5×10−4Paとなるまで真空排気したあと、アルゴン9.0sccm、酸素1.0sccmを流しながら、圧力を0.2Paに調整し、T−S間距離を10cm、基板温度を室温とし、スパッタパワー100Wにて行った。
(4) Thin Film Transistor A channel etch type thin film transistor shown in FIG. 3 was manufactured.
A
A 50
半導体膜40の上に金属マスクを設置し、ソース・ドレイン電極間間隙(L)が100μm、幅(W)が1000μmのチャンネル部60が形成されるように、チャンネル部60の両端部付近に、金を蒸着してソース電極50及びドレイン電極52を形成した。
その後、熱風加熱炉内で、空気中、300℃で1時間熱処理し、薄膜トランジスタを作製した。
酸化物焼結体の金属元素の原子%、耐PAN性、薄膜トランジスタの性能を表1に示す。
A metal mask is placed on the
Then, it heat-processed in the air at 300 degreeC for 1 hour in the hot-air heating furnace, and produced the thin-film transistor.
Table 1 shows the atomic percent of the metal element of the oxide sintered body, the PAN resistance, and the performance of the thin film transistor.
薄膜トランジスタの性能は、電界効果移動度、On/Off比、閾値電圧及びS値について下記方法で評価した。 The performance of the thin film transistor was evaluated by the following method for field effect mobility, On / Off ratio, threshold voltage, and S value.
電界効果移動度は薄膜トランジスタの伝達曲線(Vd−Id曲線)において接線の傾きと絶縁膜のキャパシタンスから求めた。 The field effect mobility was obtained from the slope of the tangent and the capacitance of the insulating film in the transfer curve (Vd-Id curve) of the thin film transistor.
On/Off比は伝達曲線において電流の最大値と最小値の比と定義される。 The On / Off ratio is defined as the ratio between the maximum value and the minimum value of the current in the transfer curve.
閾値電圧の決定には様々な方法が用いられるが、本発明において閾値電圧は伝達曲線(Id−Vg)のグラフのX切片から求めた。尚、本発明においてノーマリーオフとは、閾値電圧の値が負である場合と定義する。 Various methods are used for determining the threshold voltage. In the present invention, the threshold voltage is obtained from the X-intercept of the graph of the transfer curve (Id-Vg). In the present invention, normally-off is defined as a case where the threshold voltage value is negative.
S値(V/dec)は伝達曲線(Id−VdのLog曲線)の立ち上がり部分の傾きの逆数と定義する。傾きが急峻であるほどS値が小さく、スイッチング特性が良いことを示す。 The S value (V / dec) is defined as the reciprocal of the slope of the rising portion of the transfer curve (Id-Vd Log curve). The steeper the slope, the smaller the S value, indicating better switching characteristics.
実施例2、3及び比較例1〜3
金属原子の原子比(原子%)、条件を表1に記載の通りに変更した以外は実施例1と同様にして酸化物焼結体を作製し、ターゲットを作製し、酸化物半導体膜を作製し、薄膜トランジスタを製造した。酸化物半導体膜の耐PAN性、薄膜トランジスタの性能を評価した結果を表1に示す。
Examples 2, 3 and Comparative Examples 1-3
An oxide sintered body was prepared in the same manner as in Example 1 except that the atomic ratio (atomic%) of metal atoms and the conditions were changed as shown in Table 1, a target was prepared, and an oxide semiconductor film was prepared. A thin film transistor was manufactured. Table 1 shows the results of evaluating the PAN resistance of the oxide semiconductor film and the performance of the thin film transistor.
実施例4
図5に示すエッチストッパー型の薄膜トランジスタを、フォトレジスト法にて作製した。
熱酸化膜(SiO2膜)付きの導電性シリコン基板10上に、実施例1と同様にして、酸化インジウム、酸化ガリウム、酸化亜鉛、および酸化錫の組成が重量比で57:5:19:19のターゲットを用いて、スパッタリング法で50nmの半導体膜40を成膜した。
その後、エッチストッパーとなる層として、SiO2をRFスパッタにて、酸素分圧15%、アルゴン85%の条件にて、300nm成膜した。
このSiO2付き半導体膜上にレジストを塗布し、80℃で15分間プレベークした。その後、マスクを通してUV光(光強度:300mJ/cm2)をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。純水で洗浄後、レジスト膜を130℃で15分ポストベークし、CF4を用いたドライエッチングによりSiO2をエッチングして所望の形状のエッチストッパー70を形成した。
その後、半導体膜40、ゲート絶縁膜(熱酸化膜)30及びエッチストッパー70上に、モリブデン金属膜を300nm成膜した。
Example 4
An etch stopper type thin film transistor shown in FIG. 5 was manufactured by a photoresist method.
On the
Thereafter, as a layer to be an etch stopper, SiO 2 was deposited by RF sputtering at 300 nm under the conditions of an oxygen partial pressure of 15% and an argon of 85%.
A resist was applied on the semiconductor film with SiO 2 and prebaked at 80 ° C. for 15 minutes. Thereafter, the resist film was irradiated with UV light (light intensity: 300 mJ / cm 2 ) through a mask, and then developed with 3 wt% tetramethylammonium hydroxide (TMAH). After cleaning with pure water, the resist film was post-baked at 130 ° C. for 15 minutes, and SiO 2 was etched by dry etching using CF 4 to form an
Thereafter, a molybdenum metal film having a thickness of 300 nm was formed on the
モリブデン金属膜にレジストを塗布し、80℃で15分間プレベークした。その後、マスクを通してUV光(光強度:300mJ/cm2)をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。純水で洗浄後、レジスト膜を130℃で15分ポストベークし、所望の形状のソース・ドレイン電極形状のレジストパターンを形成した。 A resist was applied to the molybdenum metal film, and prebaked at 80 ° C. for 15 minutes. Thereafter, the resist film was irradiated with UV light (light intensity: 300 mJ / cm 2 ) through a mask, and then developed with 3 wt% tetramethylammonium hydroxide (TMAH). After washing with pure water, the resist film was post-baked at 130 ° C. for 15 minutes to form a resist pattern having a desired source / drain electrode shape.
レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングし、ソース電極50及びドレイン電極52を形成した。同時に、半導体膜40のゲート絶縁膜30に接する部分も同時にエッチングした。その後レジストを剥離し、純水で洗浄しエアーブローして乾燥させ、薄膜トランジスタ(チャンネル部60のソース・ドレイン電極間間隙(L)が1000μm、幅(W)が200μm)を作製した。
その後、この薄膜トランジスタを熱風加熱炉内で空気中、300℃で1時間熱処理した。
The substrate with a resist pattern was treated with a mixed acid of phosphoric acid / acetic acid / nitric acid to etch the molybdenum metal film, thereby forming the
Thereafter, this thin film transistor was heat-treated in air at 300 ° C. for 1 hour in a hot air heating furnace.
実施例4で作製した酸化物半導体膜の耐PAN性、薄膜トランジスタの性能について評価した結果を表1に示す。
また、実施例4で作製した薄膜トランジスタについて、閾値電圧のシフト量(V)(Vg=20V、100min)を下記方法で測定した。結果を表1に示す。閾値電圧のシフト量はゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)と定義した。
Table 1 shows the results of evaluating the PAN resistance of the oxide semiconductor film manufactured in Example 4 and the performance of the thin film transistor.
For the thin film transistor manufactured in Example 4, the threshold voltage shift amount (V) (Vg = 20 V, 100 min) was measured by the following method. The results are shown in Table 1. The shift amount of the threshold voltage was defined as a shift voltage (Vth) after a 20 V voltage was applied to the gate electrode for 100 minutes.
さらに、実施例4で作製した薄膜トランジスタの伝達曲線を図4に示す。
伝達曲線とは、ゲート電圧(Vgs)とドレイン電流(Ids)の関係を示したものである。図4はゲート電圧を−10Vから20Vまで変化させたときのドレイン電流を示している。
Further, FIG. 4 shows a transfer curve of the thin film transistor manufactured in Example 4.
The transfer curve shows the relationship between the gate voltage (Vgs) and the drain current (Ids). FIG. 4 shows the drain current when the gate voltage is changed from -10V to 20V.
本発明の薄膜トランジスタは、ディスプレイ用パネル、RFIDタグ、X線ディテクタパネル、指紋センサ、フォトセンサ等のセンサ等に好適に使用できる。
本発明の薄膜トランジスタの製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造に適している。
The thin film transistor of the present invention can be suitably used for sensors such as a display panel, an RFID tag, an X-ray detector panel, a fingerprint sensor, and a photosensor.
The method for manufacturing a thin film transistor of the present invention is particularly suitable for manufacturing a channel etch type thin film transistor.
10 基板
20 ゲート電極
30 ゲート絶縁膜
40 半導体膜
50 ソース電極
52 ドレイン電極
60 チャンネル部
70 エッチストッパー
DESCRIPTION OF
Claims (9)
0.18<In/(In+Ga+Zn+Sn)<0.79
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.060<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40 Oxide sintering made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship with respect to the sum (In + Ga + Zn + Sn) of indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn) body.
0.18 <In / (In + Ga + Zn + Sn) <0.79
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.060 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
0.18<In/(In+Ga+Zn+Sn)<0.62
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40 The oxide sintered body according to claim 1, comprising an oxide semiconductor in which an atomic ratio of each element satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.62
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
0.18<In/(In+Ga+Zn+Sn)<0.79
0.00010<Ga/(In+Ga+Zn+Sn)<0.27
0.060<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40 A thin film transistor made of an oxide semiconductor in which the atomic ratio of each element satisfies the following relationship with respect to the sum (In + Ga + Zn + Sn) of indium element (In), gallium element (Ga), zinc element (Zn), and tin element (Sn).
0.18 <In / (In + Ga + Zn + Sn) <0.79
0.00010 <Ga / (In + Ga + Zn + Sn) <0.27
0.060 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
0.18<In/(In+Ga+Zn+Sn)<0.62
0.0001<Ga/(In+Ga+Zn+Sn)<0.27
0.090<Zn/(In+Ga+Zn+Sn)<0.49
0.12<Sn/(In+Ga+Zn+Sn)<0.40 The thin film transistor according to claim 4, comprising an oxide semiconductor in which an atomic ratio of each element satisfies the following relationship.
0.18 <In / (In + Ga + Zn + Sn) <0.62
0.0001 <Ga / (In + Ga + Zn + Sn) <0.27
0.090 <Zn / (In + Ga + Zn + Sn) <0.49
0.12 <Sn / (In + Ga + Zn + Sn) <0.40
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