JP2010055735A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＥＥＰＲＯＭ等におけるメモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、低消費電力で、メモリセルに十分な大きさのドレイン電圧を供給する。
【解決手段】
トランジスタ（４０）は、メモリセル（１１）のソースをフローティング状態及び接地状態のいずれか一方に設定する。ドレイン電圧発生回路（５０）は、第１の電源電圧と当該ドレイン電圧発生回路の出力端との間に接続された第１のスイッチング素子（５１）、第１のスイッチング素子（５１）に並列に接続され、第１のスイッチング素子（５１）よりも電流能力が小さい第２のスイッチング素子（５２）、及び第２のスイッチング素子（５２）をオンにした後に第１のスイッチング素子（５１）をオンにする制御回路（５３）を有し、メモリセル（１１）のドレインに供給すべき電圧を生成する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリに関する。

ＥＥＰＲＯＭでは、メモリセルの記憶内容を電気信号によって記憶内容を消去及び書き換えすることができる。具体的には、メモリセルのゲートが接続されているワード線を活性化してメモリセルを選択し、当該メモリセルのドレインにデータ書き込み制御信号に応じて所定の電圧を印加するとともにソースをプログラム制御信号に応じて接地状態又はフローティング状態にする。メモリセルのソースを接地状態にすると、メモリセルにホットエレクトロンが注入され、結果的にＬデータが書き込まれる。一方、メモリセルのソースをフローティング状態にすると、トンネル電流が発生し、結果的にＨデータが書き込まれる。

メモリセルのドレイン電圧を急峻に立ち上げると、当該メモリセルとワード線を共通にする他のメモリセルに過渡的な電流が流れてしまう。これにより、選択していないメモリセルにホットエレクトロンが注入され、スレッショルド電圧が上昇して、結果的にＬデータが誤って書き込まれるおそれがある。そこで、メモリセルのドレイン電圧を緩やかに立ち上げるドレイン電圧発生回路を設けているものがある（例えば、特許文献１参照）。

特開２０００−１１６６８号公報

従来のドレイン電圧発生回路では、メモリセルのドレイン電圧の立ち上がり時間を十分に確保するには、当該電圧を出力するトランジスタの電流能力を小さくする必要がある。しかし、電流能力を下げると電圧降下が発生し、メモリセルのドレインに十分な大きさのドレイン電圧を供給できなくなるおそれがある。また、従来のドレイン電圧発生回路は、データ書き込み時以外は上記トランジスタのゲートに供給される電圧をグランドノードに逃がすような仕組みとなっているため、消費電力が大きいという問題がある。

上記問題に鑑み、本発明は、メモリセルの記憶内容を電気信号によって消去及び書き換えすることができる読み取り専用の半導体記憶装置について、メモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、低消費電力で、メモリセルに十分な大きさのドレイン電圧を供給することを課題とする。

上記課題を解決するために次の手段を講じた。すなわち、メモリセルの記憶内容を電気信号によって消去及び書き換えすることができる読み取り専用の半導体記憶装置であって、データ書き込み制御信号に応じて、前記メモリセルのドレインに供給すべき電圧を生成するドレイン電圧発生回路を備えているものとする。このドレイン電圧発生回路は、第１の電源電圧と当該ドレイン電圧発生回路の出力端との間に接続された第１のスイッチング素子と、第１のスイッチング素子に並列に接続され、第１のスイッチング素子よりも電流能力が小さい第２のスイッチング素子と、データ書き込み制御信号に応じて、第２のスイッチング素子をオンにした後に第１のスイッチング素子をオンにする制御回路とを有するものとする。

これによると、ドレイン電圧発生回路の出力電圧は、電流能力が小さい第２のスイッチング素子のみがオンしている間は緩やかに上昇し、その後、電流能力が大きい第１のスイッチング素子がオンすることで十分な大きさにまで上昇する。したがって、メモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、メモリセルに十分な大きさのドレイン電圧を供給することができる。また、データ書き込み時以外は第１及び第２のスイッチング素子はオフしているため、グランドに電流が流れ込むことがなく、消費電力が低減される。

好ましくは、ドレイン電圧発生回路は、制御回路から出力された制御信号を遅延させて第２のスイッチング素子に伝達する遅延回路を有するものとする。これにより、ドレイン電圧発生回路の出力電圧の立ち上がり時間を調整することができる。

本発明によると、メモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、低消費電力で、メモリセルに十分な大きさのドレイン電圧を供給することができる。これにより、ＥＥＰＲＯＭ等の消費電力を低減し、さらに、データ書き込みの信頼性を高めることができる。

本発明の一実施形態に係る半導体記憶装置の構成図である。 図１のドレイン電圧発生回路の動作波形図である。 ドレイン電圧発生回路の一変形例の構成図である。 図３のドレイン電圧発生回路の動作波形図である。 ドレイン電圧発生回路の別変形例の構成図である。 ドレイン電圧発生回路の別変形例の構成図である。 制御回路の一例の構成図である。 制御回路の別例の構成図である。 制御回路内の遅延回路の一例の構成図である。 制御回路内の遅延回路の別例の構成図である。

図１は、本発明の一実施形態に係る半導体記憶装置の構成を示す。本実施形態に係る半導体記憶装置は、ｋ＋１個のサブアレイ１０_０〜１０_ｋを備えたサブアレイ方式の半導体記憶装置である。サブアレイ１０_０〜１０_ｋは、それぞれ、マトリックス状に配置された（ｍ＋１）×（ｎ＋１）個のメモリセル１１_００〜１１_ｍｎを備えている。そして、メモリセル１１_００〜１１_ｍｎの各行に対応してｍ＋１本のワード線１２_０〜１２_ｍが設けられている。すなわち、各ワード線１２には同じ行に属するｎ＋１個のメモリセル１１のゲートが接続されている。また、メモリセル１１_００〜１１_ｍｎの各列に対応してｎ＋１本のビット線１３_０〜１３_ｎが設けられている。すなわち、偶数番目のビット線１３には隣り合う列に属する（ｍ＋１）×２個のメモリセル１１のドレインが接続され、奇数番目のビット線１３には隣り合う列に属する（ｍ＋１）×２個のメモリセル１１のソースが接続されている。

さらに、サブアレイ１０_０〜１０_ｋは、それぞれ、共通のセレクト信号ＳＬでスイッチング制御されるｎ＋１個のセレクトトランジスタ１４_０〜１４_ｎを備えている。セレクトトランジスタ１４_０〜１４_ｎのドレインはビット線１３_０〜１３_ｎの末端にそれぞれ接続されている。そして、サブアレイ１０_０〜１０_ｋのそれぞれにおけるセレクトトランジスタ１４_０〜１４_ｎのソースはｎ＋１本のメインビット線２０_０〜２０_ｎにそれぞれ接続されている。

各メインビット線２０の末端にはｎ＋１個のカラムセレクトトランジスタ３０_０〜３０_ｎのドレインが接続されている。カラムセレクトトランジスタ３０_０〜３０_ｎは、それぞれ、ゲートに入力されたカラムセレクト信号ＣＳ_０〜ＣＳ_ｎによって、データ書き込み時に所定のメインビット線２０を選択するようにスイッチング制御される。

奇数番目のカラムセレクトトランジスタ３０のソースはトランジスタ４０のドレインに接続されている。また、トランジスタ４０のソースは接地されている。トランジスタ４０は、ゲートに入力されたプログラム制御信号ＰＩＮに応じて、カラムセレクト信号ＣＳによって選択されているメインビット線２０に接続されているメモリセル１１のソースをフローティング状態及び接地状態のいずれか一方に設定する。具体的には、トランジスタ４０は、Ｌデータ書き込み時には活性化状態となり、Ｈデータ書き込み時には非活性化状態となるように制御される。

一方、偶数番目のカラムセレクトトランジスタ３０のソースはドレイン電圧発生回路５０の出力に接続されている。ドレイン電圧発生回路５０は、データ書き込み時に、入力されたデータ書き込み制御信号ＰＧＭに応じて、カラムセレクト信号ＣＳによって選択されているメインビット線２０に接続されているメモリセル１１のドレインに電圧Ｖｍｃｄを供給する。

ドレイン電圧発生回路５０は、ドレインがデータ書き込み電圧Ｖｐｐに接続され、ソースが電圧Ｖｍｃｄの出力端に接続され、ゲートに制御信号ＣＴＬ１が入力されるトランジスタ５１、ドレインがデータ書き込み電圧Ｖｐｐに接続され、ソースが電圧Ｖｍｃｄの出力端に接続され、ゲートに制御信号ＣＴＬ２が入力されるトランジスタ５２、及びデータ書き込み制御信号ＰＧＭに応じて制御信号ＣＴＬ１及びＣＴＬ２を出力する制御回路５３を備えている。ここで、トランジスタ５２の電流能力はトランジスタ５１の電流能力よりも小さく設定されている。制御回路５３は、トランジスタ５２をオンにした後にトランジスタ５３をオンにするように制御信号ＣＴＬ１及びＣＴＬ２を出力する。

図２は、ドレイン電圧発生回路５０の動作波形を示す。データ書き込み制御信号ＰＧＭがＨレベルにドライブされると、制御信号ＣＴＬ２がＬレベルとなる。これにより、まずトランジスタ５２がターンオンする。しかし、トランジスタ５２の電流能力は小さいため、データ書き込み電圧Ｖｐｐを瞬時に出力することができずに電圧Ｖｍｃｄは緩やかに立ち上がる。しかも、トランジスタ５２における電圧降下ΔＶによって、電圧Ｖｍｃｄはデータ書き込み電圧Ｖｐｐに到達しない。そして、データ書き込み制御信号ＰＧＭがＨレベルにドライブされてから所定時間経過後に制御信号ＣＴＬ１がＬレベルとなる。これにより、電流能力が大きいトランジスタ５１がターンオンする。その結果、電圧Ｖｍｃｄはデータ書き込み電圧Ｖｐｐ近傍にまで上昇する。

以上のように構成された半導体記憶装置のデータ書き込み動作について、サブアレイ１０_０におけるメモリセル１１_００にデータを書き込む場合を例に説明する。まず、セレクト信号ＳＬ_０をＨレベルにドライブしてサブアレイ１０_０を選択する。そして、ワード線制御信号Ｗ_０、カラムセレクト信号ＣＳ_０及びＣＳ_１をＨレベルにドライブしてメモリセル１１_００を選択する。そして、データ書き込み制御信号ＰＧＭ及びプログラム制御信号ＰＩＮをアクティブにすることによって、メモリセル１１_００のソースは接地され、ドレインに電圧Ｖｍｃｄが供給される。これにより、メモリセル１１_００にホットエレクトロンが注入され、結果的にＬデータが書き込まれる。一方、データ書き込み制御信号ＰＧＭのみをアクティブにすることによって、メモリセル１１_００のソースはフローティング状態にされ、ドレインに電圧Ｖｍｃｄが供給される。これにより、メモリセル１１_００にトンネル電流が発生し、結果的にＨデータが書き込まれる。

以上、本実施形態によると、データ書き込み時にメモリセルのドレインに十分な大きさの電圧を緩やかに印加することができるため、他のメモリセルに誤ってデータが書き込まれることなく、選択されたメモリセルに確実にデータを書き込むことができる。さらに、データ書き込み時以外はトランジスタ５１及び５２はターンオフしているため、グランドに電流が流れ込むことがない。したがって、消費電力を低減することができる。

《ドレイン電圧発生回路の変形例１》
図３は、ドレイン電圧発生回路５０の一変形例の構成を示す。制御回路５３’は、データ書き込み制御信号ＰＧＭに応じて制御信号ＣＴＬ１及び上記の制御信号ＣＴＬ２の論理反転である制御信号／ＣＴＬ２を出力する。制御回路５３’とトランジスタ５２のゲートの間にトランジスタ５４１及び５４２で構成されたインバータ回路５４が挿入されている。インバータ回路５４は、制御信号／ＣＴＬ２を論理反転してトランジスタ５２のゲートに入力する。すなわち、インバータ回路５４は、制御信号／ＣＴＬ２を遅延させてトランジスタ５２のゲートに伝達する遅延回路の役割をする。

図４は、本変形例に係るドレイン電圧発生回路５０の動作波形を示す。データ書き込み制御信号ＰＧＭがＨレベルにドライブされると、制御信号／ＣＴＬ２がＨレベルとなる。これにより、インバータ回路５４の出力がＬレベルとなり、まずトランジスタ５２がターンオンする。しかし、トランジスタ５２の電流能力は小さいため、データ書き込み電圧Ｖｐｐを瞬時に出力することができずに電圧Ｖｍｃｄは緩やかに立ち上がる。しかも、トランジスタ５２における電圧降下ΔＶによって、電圧Ｖｍｃｄはデータ書き込み電圧Ｖｐｐに到達しない。そして、データ書き込み制御信号ＰＧＭがＨレベルにドライブされてから所定時間経過後に制御信号ＣＴＬ１がＬレベルとなる。これにより、電流能力が大きいトランジスタ５１がターンオンする。その結果、電圧Ｖｍｃｄはデータ書き込み電圧Ｖｐｐ近傍にまで上昇する。

本変形例によると、トランジスタ５４２のサイズを適宜調整することにより、電圧Ｖｍｃｄの立ち上がり時間を調整することができる。

《ドレイン電圧発生回路の変形例２》
図５は、ドレイン電圧発生回路５０の別変形例の構成を示す。制御回路５３とトランジスタ５２のゲートとの間に抵抗素子５５及び容量素子５６が挿入されている。抵抗素子５５及び容量素子５６は遅延回路として機能する。すなわち、制御信号ＣＴＬ２は、抵抗素子５５及び容量素子５６を通過する際に遅延してトランジスタ５２のゲートに伝達される。なお、本変形例に係るドレイン電圧発生回路の動作波形は図２に示したとおりである。

本変形例によると、抵抗素子５５及び容量素子５６の少なくとも一方のサイズを調整することにより、電圧Ｖｍｃｄの立ち上がり時間を調整することができる。なお、抵抗素子５５及び容量素子５６のいずれか一方を省略してもよい。

《ドレイン電圧発生回路の変形例３》
図６は、ドレイン電圧発生回路５０の別変形例の構成を示す。本変形例に係るドレイン電圧発生回路は、図３のドレイン電圧発生回路におけるインバータ回路５４とトランジスタ５２のゲートとの間に抵抗素子５５及び容量素子５６を挿入したものである。

本変形例によると、トランジスタ５４２、抵抗素子５５及び容量素子５６の少なくとも一つのサイズを調整することにより、電圧Ｖｍｃｄの立ち上がり時間を調整することができる。なお、抵抗素子５５及び容量素子５６のいずれか一方を省略してもよい。

上記の各変形例に係るドレイン電圧発生回路５０によって制御回路５３から出力される制御信号ＣＴＬ２を鈍らせることにより、電圧Ｖｍｃｄをさらに緩やかに立ち上げるとともに立ち上がり時間を調整することができる。

《制御回路の具体例》
図７は、制御回路５３の一構成例を示す。制御回路５３は、データ書き込み制御信号ＰＧＭをデータ書き込み電圧Ｖｐｐにレベルシフトして出力する２つのパスを有している。一方は、データ書き込み制御信号ＰＧＭを直接レベルシフタ５３３に入力し、制御信号ＣＴＬ２を出力する。もう一方は、データ書き込み制御信号ＰＧＭとレベルシフタ５３２の間に、データ書き込み電圧Ｖｐｐよりも低い電圧Ｖｄｄを電源電圧とする遅延回路５３１を有し、制御信号ＣＴＬ２を出力した後に制御信号ＣＴＬ１を出力する。なお、図８に示したように、遅延回路５３１はレベルシフタ５３２と制御信号ＣＴＬ１の間に配置してもよい。この場合、遅延回路５３１の電源電圧はデータ書き込み電圧Ｖｐｐとなる。

図９は、遅延回路５３１の一構成例を示す。遅延回路５３１は複数段のインバータ回路５３１１で構成することができる。また、図１０は、遅延回路５３１の別構成例を示す。遅延回路５３１はインバータ回路５３１１とその出力に接続された容量素子５３１２とで構成することもできる。

本発明に係る半導体記憶装置は、低消費電力で信頼性の高いデータ書き込みを実現することができるため、携帯通信機器などに有用である。

１１ メモリセル
５０ ドレイン電圧発生回路
５１ トランジスタ（第１のスイッチング素子）
５２ トランジスタ（第２のスイッチング素子）
５３ 制御回路
５３’制御回路
５４ インバータ回路（遅延回路）
５５ 抵抗素子（遅延回路）
５６ 容量素子（遅延回路）
５３１ 遅延回路（第２の遅延回路）
５３２ レベルシフタ（第１のレベルシフタ）
５３３ レベルシフタ（第１のレベルシフタ）
５３１１ インバータ回路（第２の遅延回路）
５３１２ 容量素子（第２の遅延回路）

Claims (10)

1. メモリセルの記憶内容を電気信号によって消去及び書き換えすることができる読み取り専用の半導体記憶装置であって、
   データ書き込み制御信号に応じて、前記メモリセルのドレインに供給すべき電圧を生成するドレイン電圧発生回路を備え、
   前記ドレイン電圧発生回路は、
   第１の電源電圧と当該ドレイン電圧発生回路の出力端との間に接続された第１のスイッチング素子と、
   前記第１のスイッチング素子に並列に接続され、前記第１のスイッチング素子よりも電流能力が小さい第２のスイッチング素子と、
   前記データ書き込み制御信号に応じて、前記第２のスイッチング素子をオンにした後に前記第１のスイッチング素子をオンにする制御回路とを有する
   ことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   前記ドレイン電圧発生回路は、前記制御回路から出力された制御信号を遅延させて前記第２のスイッチング素子に伝達する遅延回路を有する
   ことを特徴とする半導体記憶装置。
3. 請求項２の半導体記憶装置において、
   前記遅延回路は、インバータ回路である
   ことを特徴とする半導体記憶装置。
4. 請求項２の半導体記憶装置において、
   前記遅延回路は、抵抗素子若しくは容量素子又はこれらの組み合わせである
   ことを特徴とする半導体記憶装置。
5. 請求項２の半導体記憶装置において、
   前記遅延回路は、
   インバータ回路と、
   前記インバータ回路の出力に接続された抵抗素子若しくは容量素子又はこれらの組み合わせとを有する
   ことを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置において、
   前記制御回路は、
   入力された前記データ書き込み制御信号を遅延させて出力する第２の遅延回路と、
   前記第２の遅延回路の出力を前記第１の電源電圧にレベルシフトして前記第１のスイッチング素子の制御信号として出力する第１のレベルシフタと、
   入力された前記データ書き込み制御信号を前記第１の電源電圧にレベルシフトして前記第２のスイッチング素子の制御信号として出力する第２のレベルシフタとを有する
   ことを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置において、
   前記制御回路は、
   入力された前記データ書き込み制御信号を前記第１の電源電圧にレベルシフトする第１のレベルシフタと、
   入力された前記データ書き込み制御信号を前記第１の電源電圧にレベルシフトして前記第２のスイッチング素子の制御信号として出力する第２のレベルシフタと
   前記第１のレベルシフタの出力を遅延させて前記第１のスイッチング素子の制御信号として出力する第２の遅延回路とを有する
   ことを特徴とする半導体記憶装置。
8. 請求項６及び７のいずれか一つの半導体記憶装置において、
   前記第２の遅延回路は、複数段のインバータ回路である
   ことを特徴とする半導体記憶装置。
9. 請求項６及び７のいずれか一つの半導体記憶装置において、
   前記第２の遅延回路は、インバータ回路及び前記インバータ回路の出力に接続された容量素子を有する
   ことを特徴とする半導体記憶装置。
10. 請求項６の半導体記憶装置において、
    前記第２の遅延回路は、前記第１の電源電圧よりも低い第２の電源電圧で動作する
    ことを特徴とする半導体記憶装置。

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