JP2010051102A

JP2010051102A - 突入電流抑制回路

Info

Publication number: JP2010051102A
Application number: JP2008213481A
Authority: JP
Inventors: Noritaka Murata; 典隆村田
Original assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Priority date: 2008-08-22
Filing date: 2008-08-22
Publication date: 2010-03-04

Abstract

【課題】入力コンデンサの充電電位の検出精度を向上させる。
【解決手段】入力コンデンサ４０への突入電流を抑制する抵抗素子３１−５と、突入電流の導通切替を行うスイッチ素子３５を有する突入電流抑制回路であって、ツェナーダイオード３２−１により、入力コンデンサ４０の充電電圧を検出し、これが閾値を越えるとツェナーダイオード３２−１が導通する。導通直後は、充電電圧が大きいため充電電流がダイオード３３を通って流れるため、スイッチ３５はオフ状態を保つ。充電電流が減少するとスイッチ３５はオンとなる。入力コンデンサの充電電位を検出するツェナーダイオード３２−１の経路では、従来の技術に比べ、温度依存性があるＰＮ接合の素子を減少させたため、入力コンデンサの充電電位検出精度の向上が期待できる。
【選択図】図１

Description

本発明は電源装置等における突入電流抑制回路、特に、入力電源投入時、入力コンデンサをチャージするための突入電流を抑制する突入電流抑制回路に関するものである。

機器の電源を投入した際には、定常的な電流を超えた突入電流といわれる大容量の電流が流れることがある。突入電流は、機器の各所に悪影響を及ぼすため、これを抑制するための技術が知られている。このような、突入電流抑制回路に関する従来技術は、例えば、次のような文献に記載されている。

特開２００１−３５２６６９号公報

特許文献１には、電源装置の入力コンデンサに突入電流が流れたときは、これを突入電流抑制用の抵抗を導通させることにより抑制し、入力コンデンサの充電が閾値を超えたら、スイッチを導通させ、突入電流抑制用の抵抗を迂回させる突入電流抑制回路が記載されている

図３は、従来の電源装置を示す回路図である。
電源装置１の入力側には、スイッチ３を介して入力電源２が接続され、出力側には、負荷４が接続されている。電源装置１は、突入電流抑制回路１０を有し、この出力側にコンデンサ２０を介して電力変換部２１が接続されている。

突入電流抑制回路１０は、スイッチ３を閉じたときに、入力コンデンサ２０を充電するために発生する突入電流に対し、抵抗素子を用いて抑制する回路である。その構成は、概ね次の通りである。

入力電源２のプラス電極は抵抗１１−１の一端、抵抗１１−２の一端、抵抗１１−３の一端、ツェナーダイオード（以下「ＺＤ」という。）１２−１のカソード、入力コンデンサ２０の一端、電力変換部２１の入力側の一端とそれぞれ接続されている。また、前記入力電源２のマイナス電極はスイッチ３を介して、ＺＤ１２−２のアノード、抵抗１１−４の一端、バイポーラジャンクショントランジスタ（以下「ＢＪＴ」という。）１４−１のエミッタ、抵抗１１−５の一端、電界効果トランジスタ（以下「ＦＥＴ」という。）１５のソース、抵抗１１−６の一端にそれぞれ接続されている。

前記スイッチ３をオンし、入力電源２の電圧を電源装置１の入力端子に印加すると、当初、入力コンデンサ２０の充電電圧はＺＤ１２−１のツェナー電圧より低いため、ＢＪＴ１４−３のベースには電流が流れずＢＪＴ１４−３は、非導通状態（以下「オフ」という）である。そのため、ＢＪＴ１４−２は、抵抗１１−３を通してベース電流が供給され導通状態（以下「オン」という）となる。その結果、ＢＪＴ１４−１も抵抗１１−２及びＢＪＴ１４−２を通してベース電流が供給されオンとなり、ＦＥＴ１５のゲート・ソース間を短絡し、ＦＥＴ１５をオフとする。この結果、入力コンデンサ２０の充電電流は抵抗１１−６を流れるため、抑制された小さい値となる。

徐々に前記入力コンデンサ２０が、抵抗１１−６との時定数で充電され、ＺＤ１２−１のツェナー電圧を超えると、ＺＤ１２−１にツェナー電流が流れ、ＢＪＴ１４−３がオンとなる。そのため、ＢＪＴ１４−２はオフとなり、ＢＪＴ１４−１もオフとなる。その結果、ＦＥＴ１５のゲートに抵抗１１−１から電流が流れ、ＦＥＴ１５の入力容量には過電圧保護用ＺＤ１２−２のツェナー電圧になるまで電荷が蓄積され、ＦＥＴ１５をオンとする。以後、入力コンデンサ２０の充電電圧がＺＤ１２−１のツェナー電圧を越えている限りこの状態を維持する。

なお、入力コンデンサ２０の容量が大きい場合等には、大きな充電電流のために抵抗１１−６の両端電圧が高く、入力コンデンサ２０の充電電圧がＺＤ１２−１のツェナー電圧以上になってもダイオード１３に逆バイアスがかかりＺＤ１２−１にツェナー電流が流れない。そのため、ＢＪＴ１４−３もオフとなり、結果的にＦＥＴ１５がオフとなる。そして、十分、入力コンデンサ２０が、充電されてからＦＥＴ１５がオンとなることから、過大な突入電流を抑制することができる。

次に、スイッチ３をオフし、入力電源２を電源装置１の入力端子から遮断すると、入力コンデンサ２０の充電電圧は電源変換部２１やＺＤ１２−１，抵抗１１−３等によって消費される電力によって低下していく。そして、ＺＤ１２−１のツェナー電圧を下回ると、ＢＪＴ１４−３のベースに電流が流れなくなりオフとなる。その結果、ＢＪＴ１４−２は抵抗１１−３を通してベース電流が供給されオンとなり、ＢＪＴ１４−１も抵抗１１−２及びＢＪＴ１４−２を通してベース電流が供給されオンとなり、ＦＥＴ１５のゲート−ソース間を短絡する。すなわちＦＥＴ１５の入力容量の電荷を瞬時に放出することによってオフし、次の入力電源２の電圧の印加に備えることになる。

しかしながら、従来例の構成では次のような課題があった。
（１）入力コンデンサ２０の充電電位の検出精度に課題があった。すなわち、シリコンのＰＮ接合における順方向電圧は約−２．２ｍＶ／℃という温度特性を持つが、前記入力コンデンサ２０の充電電位を検出するＺＤ１２−１の経路にはＢＪＴ１４−３のベース−エミッタ間とダイオード１３という２つのＰＮ接合、つまり温度依存要素が存在するため、精度が高いとは言い難かった。

（２）ＢＪＴが３段になっており、それらを高効率かつ確実にオン、オフさせるためには複雑な計算が必要で設計が容易ではなかった。

本発明の突入電流抑制回路は、入力電力を充電する入力コンデンサと、前記入力コンデンサへの突入電流を抑制する突入電流抑制素子と、前記突入電流抑制素子の導通切替を行うスイッチ素子と、前記入力コンデンサの充電電圧が、閾値電圧を越えたか否かを検出し、前記充電電圧が上昇して前記閾値電圧を越えたときには、第１の検出結果を出力し、前記充電電圧が下降して前記閾値電圧を下回ったときには、第２の検出結果を出力する第１の検出手段と、前記第１又は第２の検出結果を入力し、且つ、前記入力コンデンサへの充電電流が、閾値電流よりも小さくなったか否かを検出し、前記閾値電流よりも小さくなったときには、前記スイッチ素子を導通状態にする第２の検出手段とを備えたことを特徴としている。

本発明によれば、次の（１）〜（２）のような効果がある。
（１）入力コンデンサの充電電位を検出する第1の制御手段の経路では、従来の技術に比べ、温度依存性があるＰＮ接合の素子を減少させたため、入力コンデンサの充電電位検出精度の向上が期待できる。

（２）例えば、トランジスタの結合段数を従来の技術に比べ削減することが可能であり、回路設計が容易になることが期待できる。更に、部品点数の削減も可能なため、部品配置の自由度向上や実装面積・コストの削減も期待できる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１の電源装置を示す回路図である。

電源装置２１の入力側には、スイッチ２３を介して入力電源２２が接続され、出力側には、負荷２４が接続されている。電源装置２１は、突入電流抑制回路３０を有し、この出力側に入力コンデンサ４０を介して電力変換部４１が接続されている。電力変換部４１は、直流電圧の変換を行う機能を有しており、例えば、−４８Ｖの直流を＋５Ｖ程度に変換する。

突入電流抑制回路３０は、スイッチ素子（例えば、スイッチ）２３をオンとしたときに、入力コンデンサ４０を充電するために発生する突入電流に対し、抵抗素子（例えば、抵抗）３１−５を用いて抑制する回路である。その構成は、次のとおりである。

突入電流抑制回路３０は、抵抗３１−１、抵抗３１−２、抵抗３１−３、抵抗３１−４、抵抗３１−５、抵抗３１−６、抵抗３１−７、抵抗３１−８、ＺＤ３２−１、ＺＤ３２−２、ダイオード３３、ＢＪＴ３４−１、ＢＪＴ３４−２、ＦＥＴ３５、入力コンデンサ４０及びコンデンサ４１から構成され、その接続状態は、以下のとおりである。

入力電源２２のプラス電極は、抵抗３１−１の一端、抵抗３１−２の一端、ＺＤ３２−１のカソード、入力コンデンサ４０の一端、電力変換部４１の入力側の一端とそれぞれ接続されている。また、入力電源２２のマイナス電極はスイッチ２３を介して、ＺＤ３２−２のアノード、抵抗３１−３の一端、コンデンサ４１の一端、ＢＪＴ３４−１のエミッタ、抵抗３１−４の一端、ＦＥＴ３５のソース、抵抗３１−５の一端にそれぞれ接続されている。

ＦＥＴ３５のドレインは、抵抗３１−５の他端、ダイオード３３のアノード、ＢＪＴ３４−２のエミッタ、抵抗３１−６の一端、入力コンデンサ４０の他端、電力変換部４１の入力側他端にそれぞれ接続されている。電力変換部４１の出力側は負荷２４に接続されている。

抵抗３１−１の他端は、ＺＤ３２−２のカソード、抵抗３１−３の他端、コンデンサ４１の他端、ＦＥＴ３５のゲート、ＢＪＴ３４―１のコレクタにそれぞれ接続されている。

ＢＪＴ３４―１のベースは、抵抗３１−４の他端、抵抗３１−７の一端に接続され、抵抗３１−７の他端はダイオード３３のカソード、ＢＪＴ３４−２のコレクタ、抵抗３１−２の他端にそれぞれ接続されている。

また、ＢＪＴ３４−２のベースは、抵抗３１−６の他端、抵抗３１−８の一端に接続され、抵抗３１−８の他端はＺＤ３２−１のアノードに接続されている。なお、ＺＤ３２−１のツェナー電圧ＶＺは、電力変換部４１の停止電圧に合わせておく。

（実施例１の動作）
図２は、図1の動作波形を示す説明図である。

スイッチ２３をオンにして入力電源２２を印加した際の動作について、図1、図２を用いて説明する。なお、以下、単位を[ ]で括って表す。例えば、電圧の単位であるボルトは[Ｖ]のように表す。

図２において、横軸は時刻を示し、時刻ｔ１〜ｔ３は、スイッチ２３を閉じて入力電源２２の電圧Ｖｉｎが電源装置２１に印加されてからの時刻を表す。時刻ｔ４は、スイッチ２３をオフにして、電圧Ｖｉｎを遮断してからの時刻を表す。Ｔ１〜Ｔ５は、それぞれ、各事象間の期間を表す。Ｖｉｎは、入力電源２２の電圧を、ｅｃｉｎは、入力コンデンサ４０の両端電位を、ｉは、突入電流を、ＶＧＳは、ＦＥＴ３５のゲート−ソース間電圧をそれぞれ表す。次に期間Ｔ１〜Ｔ５ごとに突入電流抑制回路の動作を説明する。

（１）期間Ｔ１
期間Ｔ１は、スイッチ２３をオンにしてから、ＺＤ３２−１にツェナー電流が流れるまでの期間である。スイッチ２３をオンにした瞬間、入力電源２２の電圧Ｖｉｎが電源装置２１に印加される。入力コンデンサ４０には電荷が蓄積していないため、入力コンデンサ４０の電位差ｅｃｉｎはゼロであり、オフであるＦＥＴ３５のドレイン・ソース端子間に電圧Ｖｉｎが印加される。ｅｃｉｎは、その後、入力コンデンサ４０に電荷が蓄積されるに従って、電圧を高めていく。突入電流ｉは、スイッチを閉じた瞬間、立ち上がるが、入力コンデンサ４０に電荷が蓄積されるに従って、次第に減少する。

図1において、ＦＥＴ３５のドレイン・ソース端子間と並列回路にあるＢＪＴ３４−１には、時刻ｔ１となるまでは、次の（ａ），（ｂ）の経路で、時刻ｔ１以降は（ｂ）の経路のみで、抵抗３１−７を介してベース電流ＩＢが供給されオンとなるため、ＦＥＴ１５はオフを維持する。

（ａ）入力コンデンサ４０の充電電流の一部から充電電流検出用ダイオード３３を通る経路

（ｂ）入力電源２２から抵抗３１−２を通る経路
ここで、式（１）は、入力電源２２の電圧Ｖｉｎが印加されてから、入力コンデンサ４０の充電電流の一部がダイオード３３を通らなくなるまでの時刻ｔ１を表す。
ｔ１≒−Ｃｉｎ×Ｒ３×ｌｏｇ_ｅＡ・・・・（１）
但し、
Ａ＝（Ｂ＋ＶＢＥ＋ＶＦ）／Ｖｉｎ・・・（１−１）
Ｂ＝Ｒ５×（Ｖｉｎ−ＶＢＥ）／（Ｒ５＋Ｒ６）・・・（１―２）
ｔ１[秒]：入力電源２２の電圧Ｖｉｎが印加されてから、
入力コンデンサ４０の充電電流の一部がダイオード３３を通
らなくなるまでの時間
Ｃｉｎ[Ｆ]：入力コンデンサ４０の容量
Ｒ３[Ω]：抵抗３１−５の抵抗値
Ｖｉｎ[Ｖ]：入力電源２２の電圧
ＶＢＥ[Ｖ]：ＢＪＴ３４−１のベース―エミッタ間電圧
Ｒ５[Ω]：抵抗３１−７の抵抗値
Ｒ６[Ω]：抵抗３１−２の抵抗値
ＶＦ[Ｖ]：ダイオード３３の順電圧

時間の経過とともに、入力コンデンサ４０は、突入電流防止用の抵抗３１−５によって、かつ抵抗３１−５との時定数で入力コンデンサ４０の瞬時充電電流である突入電流を抑制しながら電荷を蓄積する。このときの入力コンデンサ４０の充電電位は、電圧Ｖｉｎが印加されてからｔ秒後の両端電位をｅｃｉｎ（ｔ）とすると式（２）で表される。
ｅｃｉｎ（ｔ）＝Ｖｉｎ×（１−ｅｘｐＣ）・・・（２）
但し、
Ｃ＝−ｔ／（Ｃｉｎ×Ｒ３）・・・（２−１）
ｅｃｉｎ（ｔ）[Ｖ]：電圧Ｖｉｎが印加されてからｔ秒後の入
力コンデンサ４０の両端電位
Ｖｉｎ[Ｖ]：入力電源２２の電圧
Ｃｉｎ[Ｆ]：入力コンデンサ４０の容量
Ｒ３[Ｖ]：抵抗３１−５の抵抗値

また、ＦＥＴ３５のドレイン・ソース間電圧ＶＤＳは、式（３）で表される。
ＶＤＳ＝Ｖｉｎ−ｅｃｉｎ（ｔ）・・・（３）
ＶＤＳ[Ｖ]：ＦＥＴ３５のドレイン・ソース間電圧
Ｖｉｎ[Ｖ]：入力電源２２の電圧
ｅｃｉｎ（ｔ）[Ｖ]：入力電源２２の電源投入からｔ秒後の入力
コンデンサ４０の両端電位

（２）期間Ｔ２
さらに時間が経過し、前記入力コンデンサ４０の両端電圧ｅｃｉｎ（ｔ）がＺＤ３２−１のツェナー電圧ＶＺ、ＢＪＴ３４−２のベース・エミッタ間電圧ＶＢＥ及び抵抗３１−８の両端電圧の和を越えると、第１の制御手段の第１の検出結果として、ＺＤ３２−１に流れるツェナー電流ＩＺが抵抗３１−８を介して前記ＢＪＴ３４−２のベース電流ＩＢとして供給されＢＪＴ３４−２はオンとなる。しかし、この時点ではまだ入力コンデンサ４０の充電電流が大きく、ＦＥＴ３５のドレイン・ソース間電圧ＶＤＳが高いため、ＢＪＴ３４−１はオンを維持する。

最終的に、第２の検出手段において、入力コンデンサ４０が、ほぼ入力電源２２の電位に充電される時刻ｔ２になると、入力コンデンサ４０の充電電流が減少するため、ＦＥＴ３５のドレイン・ソース間電圧ＶＤＳとＢＪＴ３４−２のコレクタ−エミッタ間の飽和電圧ＶＣＥ（ｓａｔ）の和は、抵抗３１−７の電圧降下ＶとＢＪＴ３４−１のベ−ス−エミッタ間電圧ＶＢＥの和より低くなる。すると、ＢＪＴ３４−１のベース電流ＩＢとなっていた抵抗３１−２の電流はＢＪＴ３４−２を流れるようになるため前記ＢＪＴ３４−１はオフとなる。

式（４）は、入力電源２２が印加されてから、入力コンデンサ４０が、ほぼ入力電源２２の電位に充電される時刻ｔ２を表す。
ｔ２＝−Ｃｉｎ×Ｒ３×ｌｏｇ_ｅ（Ｄ／Ｖｉｎ）・・・（４）
但し、
Ｄ＝ＶＢＥ＋（Ｅ＋（ＶＢＥ／Ｒ４））×Ｒ５−ＶＣＥ（ｓａｔ）
Ｅ＝（Ｖｉｎ−ＶＣＥ（ｓａｔ））／（Ｒ１×ｈｆｅ）
ｔ２[秒]：入力電源２２が印加されてから、入力コンデンサ４
０が、ほぼ入力電源２２の電位に充電される時刻ｔ２
Ｃｉｎ[Ｆ]：入力コンデンサ４０の容量
Ｒ３[Ω]：抵抗３１−５の抵抗値
Ｖｉｎ[Ｖ]：入力電源２２の電圧
ＶＢＥ[Ｖ]：ＢＪＴ３４−１のベース・エミッタ間電圧
ＶＣＥ（ｓａｔ）[Ｖ]：ＢＪＴ３４−２のコレクタ・エミッタ間
飽和電圧
Ｒ１[Ω]：抵抗３１−１の抵抗値
ｈｆｅ：ＢＪＴ３４−１の電流増幅率
Ｒ４[Ω]：抵抗３１−４の抵抗値
Ｒ５[Ω]：抵抗３１−７の抵抗値

前記ＢＪＴ３４−１が、オフになると、ＦＥＴ３５のゲート・ソース間電圧ＶＧＳは、ＺＤ３２−２のツェナー電圧ＶＺもしくは抵抗３１−１と抵抗３１−３の分圧比まで、抵抗３１−１，抵抗３１−３，コンデンサ４１及びＦＥＴ３５の入力容量Ｃｉｓｓの時定数で上昇する。

ＦＥＴ３５のゲート・ソース間電圧ＶＧＳがＦＥＴ３５のゲート・ソース間スレッシュホールド電圧ＶＧＳ（ｔｈ）を越えると、ドレイン・ソース間は急速に低インピーダンスとなり、ＦＥＴ３５はオンとなる。その結果、抵抗３１−５を流れていた動作電流は、これ以降、ＦＥＴ３５を流れるようになる。

このＦＥＴ３５がオンとなる時刻ｔ３は、式（５）で表される。
ｔ３＝−Ｃｉｎ×Ｒ３×ｌｏｇ_ｅＦ・・・（５）
但し
Ｆ＝（ＶＦ＋Ｖ＋ＶＢＥ）／Ｖｉｎ
Ｖ＝（ＩＣ／ｈｆｅ＋ＶＢＥ／Ｒ４）×Ｒ５
ｔ３[秒]：入力電源２２の印加時を起点として、ＦＥＴ３５がオ
ンとなる時刻ｔ３
Ｃｉｎ[Ｆ]：入力コンデンサ４０の容量
Ｒ３[Ω]：抵抗３１−５の抵抗値
ＶＦ[Ｖ]：ダイオード３３の順電圧
ＶＢＥ[Ｖ]：ＢＪＴ３４−１のベース・エミッタ間電圧
Ｖｉｎ[Ｖ]：入力電源２２の電圧
ＩＣ[Ａ]：ＢＪＴ３４−１のコレク電流
ｈｆｅ：ＢＪＴ３４−１の電流増幅率
ＶＢＥ[Ｖ]：ＢＪＴ３４−１のベース・エミッタ間電圧
Ｒ４[Ω]：抵抗３１−４の抵抗値
Ｒ５[Ω]：抵抗３１−７の抵抗値

（３）期間Ｔ３
ＦＥＴ３５がオンを維持して、電力変換部４1が動作している期間である。

（４）期間Ｔ４
次に、前記スイッチ２３をオフにして電圧Ｖｉｎを遮断した際の動作について説明する。

入力電源２２によって充電されている入力コンデンサ４０は、次のルートで蓄積電荷を放出する。

（ａ）入力コンデンサ４０→電力変換部４１及び該電力変換部４１を介して負荷２４→入力コンデンサ４０

（ｂ）入力コンデンサ４０→ＺＤ３２−１→抵抗３１−８→抵抗３１−６及びＢＪＴ３４−２のベース−エミッタ間→入力コンデンサ４０

（ｃ）入力コンデンサ４０→抵抗３１−２→ＢＪＴ３４−２→入力コンデンサ４０

（ｄ）入力コンデンサ４０→抵抗３１−１→抵抗３１−３，ＺＤ３２−２，コンデンサ４１→ＦＥＴ３５のドレイン・ソース間の寄生ダイオード、抵抗３１−５→前記入力コンデンサ４０

蓄積電荷の放出につれて、入力コンデンサ４０の電位ｅｃｉｎ（ｔ）が徐々に低下していき、ＢＪＴ３４−２のベース・エミッタ間電圧ＶＢＥ、ＺＤ３２−１のツェナー電圧ＶＺ及び抵抗３１−８の電圧降下Ｖの和を下回る時刻ｔ４になると、第２の検出結果として、ＺＤ３２−１のツェナー電流ＩＺが流れなくなるのでＢＪＴ３４−２のベース電流が供給されなくなり、ＢＪＴ３４−２はオフとなる。

式（６）は、スイッチ２３を開いて入力電源２２を遮断した時刻を起点として、ＺＤ３２−１のツェナー電流ＩＺが流れなくなる時刻ｔ４を表す。
ｔ４＝−Ｃｉｎ×Ｒ３×（ｌｏｇ_ｅＧ）／Ｊ・・・（６）
但し
Ｇ＝Ｈ＋Ｉ＋ＶＢＥ＋ＶＺ・・・（６−１）
Ｈ＝（−ＶＣＥ（ｓａｔ）×Ｒ７）／（Ｒ６×ｈｆｅ）
・・・（６−２）
Ｉ＝（ＶＢＥ×Ｒ７）／Ｒ８・・・（６−３）
Ｊ＝（１−Ｒ７／（Ｒ６×ｈｆｅ））／Ｖｉｎ・・・（６−３）
ｔ４：スイッチ２３を開いて入力電源２２を遮断した時刻を起点
として、ＺＤ３２−１のツェナー電流ＩＺが流れ
なくなる時刻
Ｃｉｎ[Ｆ]：入力コンデンサ４０の容量
Ｒ３[Ω]：抵抗３１−５の抵抗値
ＶＣＥ（ｓａｔ）[Ｖ]：ＢＪＴ３４−２のコレクタ―エミッタ間
飽和電圧
Ｒ６[Ω]：抵抗３１−２の抵抗値
ｈｆｅ：ＢＪＴ３４−２の電流増幅率
Ｒ７[Ω]：抵抗３１−８の抵抗値
ＶＢＥ[Ｖ]：ＢＪＴ３４−２のベース―エミッタ間電圧
Ｒ８[Ω]：抵抗３１−６の抵抗値
ＶＺ[Ｖ]：ＺＤ３２−１のツェナー電圧
Ｖｉｎ[Ｖ]：入力電源２２の電圧

ＢＪＴ３４−２がオフとなると、入力電源２２から抵抗３１−２，抵抗３１−７を介してＢＪＴ３４ー１のベース電流ＩＢが、供給されるためＢＪＴ３４―１はオンとなる。ＢＪＴ３４―１は、ＦＥＴ３５のゲート−ソース間に接続されているため、コンデンサ４１及びＦＥＴ３５のゲート電荷を放出し、瞬時にＦＥＴ３５をオフにする。これにより、次の電源投入に備えることができる。

（５）期間Ｔ５
ＦＥＴ３５はオフ状態を維持しており、次の入力電源２２の電圧Ｖｉｎの印加に備えている。

（実施例１の効果）
本実施例１によれば、次の（１）〜（３）の効果がある。

（１）入力コンデンサ４０の充電電位を検出するＺＤ３２−１の経路にはシリコンのＰＮ接合がＢＪＴ３４−２のベース・エミッタ間のみであり、従来の技術に比べ、温度依存性があるＰＮ接合が半減しているため、入力コンデンサ４０の充電電位検出精度の向上が期待できる。

（２）ＢＪＴの結合段数が従来の３段から２段に減少しており、回路設計が容易になることが期待できる。

（３）更に、部品点数も削減できるため、部品配置の自由度向上や実装面積・コストの削減も期待できる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）及び（ｂ）のようなものがある。

（ａ）実施例ではＢＪＴ３４−２にＢＪＴを用いているがＦＥＴを使用することもできる。その場合、ＦＥＴの寄生ダイオードが利用できるためダイオード３３を削除することができ、部品点数をさらに削減することができる。

（ｂ）ＺＤ３２−１は入力コンデンサ４０の充電電位の検出手段の例として示しただけであり、前記入力コンデンサ４０の両端電圧を検出する入力低電圧保護回路の信号をフォトカプラで受け取る等の方法も可能である。

本発明の実施例１の電源装置を示す回路図である。図1の動作波形を示す説明図である。従来の電源装置を示す回路図である。

符号の説明

２１：電源装置
２２：入力電源
２３：スイッチ
２４：負荷
３０：突入電流抑制回路
３１−５：抵抗
３２−１：ツェナーダイオード
３３：ダイオード
３５：ＥＦＴ
４０：入力コンデンサ
４１：電力変換部

Claims

入力電力を充電する入力コンデンサと、
前記入力コンデンサへの突入電流を抑制する突入電流抑制素子と、
前記突入電流抑制素子の導通切替を行うスイッチ素子と、
前記入力コンデンサの充電電圧が、閾値電圧を越えたか否かを検出し、前記充電電圧が上昇して前記閾値電圧を越えたときには、第１の検出結果を出力し、前記充電電圧が下降して前記閾値電圧を下回ったときには、第２の検出結果を出力する第１の検出手段と、
前記第１又は第２の検出結果を入力し、且つ、前記入力コンデンサへの充電電流が、閾値電流よりも小さくなったか否かを検出し、前記閾値電流よりも小さくなったときには、前記スイッチ素子を導通状態にする第２の検出手段と、
を備えたことを特徴とする突入電流抑制回路。
前記突入電流抑制素子は、抵抗素子であり、
前記スイッチ素子は、前記抵抗素子に対して並列に接続され、前記第１の検出結果の入力を受け、前記第２の検出手段により、前記突入電流抑制素子の導通状態を切替えるトランジスタであることを特徴とする請求項1記載の突入電流抑制回路。
前記第１の検出手段は、ツェナーダイオードを有し、前記入力コンデンサの両端の電圧を検出し、前記検出値が上昇して閾値を越えると、前記ツェナーダイオードが導通し、前記検出値が下降して前記閾値を下回ったときには、前記ツェナーダイオードの導通を遮断することを特徴とする請求項１又は２記載の突入電流抑制回路。
前記第２の検出手段は、ダイオードを有し、前記ダイオードは、前記入力コンデンサの前記充電電流を導通させ、前記充電電流が前記第２の閾値まで減少し、且つ、前記第１の検出結果が入力されると、前記スイッチ素子を導通させて前記突入電流抑制素子の導通状態を切替えることを特徴とする請求項1〜３のいずれか１項に記載の突入電流抑制回路。