JP2009519451A - 信号プロセッサ及び信号処理方法 - Google Patents

Abstract

ＧＮＳＳ受信機、特に、ＧＰＳ受信機用の信号プロセッサであって、リアルタイムのデジタルデータ用の記憶素子として、リフレッシュされない揮発性のダイナミックメモリを使用することを特徴とする。本発明は、リアルタイムデータを保存するために、多くのメモリユニットを使用して、好都合には、ＤＲＡＭセルの平均保持時間よりも短くすることが可能な間隔で絶えず上書きするという事実を活用している。更に、幾つかのメモリは、小さい保持エラー率を許容することが可能な形で、ノイズの多いデータを保存して、次に、統計的に解析するために使用される。このようにして、不利な影響を受けること無く、自動リフレッシュ回路を省略することができる。

Description

本出願は、１２月１６日付の欧州特許出願第０５１１２３００号の優先権を主張するものであり、その内容をここに参照して組み込むものとする。

本発明は、衛星無線測位受信機、特に、排他的ではないが、例えば、ＧＰＳ、ＧＬＯＮＡＳＳ、ガリレオシステム又はその他の全地球的航法衛星システム（ＧＮＳＳ）のような一群の測地衛星によって発生された無線測位信号を受信して、処理するように構成された無線測位受信機に関する。また、本発明は、専用のＧＮＳＳ機器、或いは例えば、汎用コンピュータ、ＰＤＡ又は携帯電話のようなその他のホストシステムに埋め込むことが可能である、好適なＲＦインタフェースを介して供給される無線測位信号を処理するように構成された信号プロセッサユニットに関する。

全地球的航法衛星システム（ＧＮＳＳ）には、一般的に米国によって運用されてい衛星航法システム（ＧＰＳ）、ロシア連邦によって運用されている全地球的軌道周回航法衛星システム（ＧＬＯＮＡＳＳ）及び欧州連合によって構築される予定のガリレオ測位システムが含まれる。

以下における記述及び例は、多くの場合、簡略化のために、ＧＰＳ受信機だけを引用する。しかし、本発明は、必ずしもそのような受信機に限定されるものではなく、全てのＧＮＳＳ関連機器をも含むとともに、本発明を適用可能なその他の将来の無線測位システムに拡張することが可能であることを理解されたい。

ＧＮＳＳ無線信号は、１ＧＨｚを超える無線スペクトル部分に位置し、地上での電力レベルが−１２０ｄＢｍ以下のオーダーであり、測位及び航法用受信機で使用されている、擬似ランダム符号二進数列によって変調された直接シーケンス式スペクトル拡散信号である。衛星無線測位機器の一般的な機能は、良く知られており、本明細書内では簡単に要約する。また、出願人名による特許文献１と２を参照する。

ＧＰＳ（衛星航法システム）、ＧＬＯＮＡＳＳ又はガリレオなどの衛星無線測位システムは、一定数の軌道周回衛星から放送されている無線信号を受信することに準拠しており、それらの信号内に含まれる情報を使用して、受信機と受信した衛星の各々との距離又はレンジを求めている。次に、衛星の軌道は分かっており、ＧＰＳ受信機の絶対時間と位置を幾何学的に求めることができる。

本発明の文脈において、「受信機」及び「ＧＰＳ受信機」という用語は、必要な物を備えた完全な受信機器を示すが、複合的な実体内に含まれるモジュール、例えば、携帯電話、自動車用警報器、ＰＤＡ（携帯情報端末）などの中のＧＰＳモジュールをも示すものとする。上記の用語は、相応のバスを介してホスト機器と接続することができる差込み可能なモジュール、例えば、ＧＰＳ用ＰＣカードをも示すものとする。

本発明の文脈において、「受信機」及び「ＧＰＳ受信機」という用語は、上で定義した通りの完全なＧＰＳ受信機又は完全なＧＰＳモジュールを実現するように構成された複数の集積回路の中の一つを含むものとも理解する。

以下の記述は、主としてＧＰＳ衛星航法システムに関する。しかし、本発明は、そのような特定のシステムに限定されず、同じ原理にもとづく無線測位システム、例えば、ＧＬＯＮＡＳＳシステムやガリレオシステム用の受信機に採用することもできる。

本来のＧＰＳ無線測位システムの場合、宇宙飛行体又はＳＶとも称される、運用中の各ＧＰＳ衛星は、「Ｌ１」及び「Ｌ２」と表される、それぞれ１５７２．４２ＭＨｚと１２２７．６０ＭＨｚに位置する二つの搬送周波数で航法用無線信号を送信している。Ｌ１とＬ２の搬送波は、Ｃ／Ａ（粗い捕捉）符号とＰ（Ｙ）符号と呼ばれる（後者は主に米国政府及び軍に限定されている）二つのデジタル測距符号数列によって変調されている。

商用のＧＰＳ受信機で使用されているＣ／Ａ符号は、Ｌ１とＬ２搬送波に変調されている。各ＧＰＳ衛星に対してユニークなＣ／Ａ符号は、変化速度が１．０２３ＭＨｚの１０２３ビット又は「チップ」の繰り返しから成る擬似ランダムゴールド符号であり、多くの場合短くＰＲＮと表される。そのように、Ｃ／Ａ符号自身は、１ミリ秒毎に繰り返されている。測距符号数列は、共通の精密な時間基準である、各衛星の基板上の精密なクロックによって維持された、主クロックと同期する「ＧＰＳ時間」と同期している。Ｃ／Ａ符号によるＰＳＫ変調の効果は、変調信号のスペクトルを１ＭＨｚの帯域幅に渡って拡散させることである。

その他の無線測位システム、例えば、提案されているガリレオシステム及び提案されているＧＰＳシステムの拡張も、絶対時間の共通の基準と同期した測距符号にもとづく同様の、或いは同じ信号構造を採用している。

Ｌ１とＬ２の両方の搬送波は、更に、５０ｂｐｓの航法メッセージであるＮＡＶ符号を搬送している。この航法メッセージには、その他の情報と共に、時間、クロック補正値及び大気データの関数としてのＧＰＳ衛星の座標が含まれている。ＮＡＶメッセージは、ＮＡＶビットが「１」の場合にはＣ／Ａ符号の論理値が反転され、それ以外の場合には変化されない形で符号化されている。

地球表面上でのＧＰＳ信号の信号強度は、公称的には−１３０ｄＢｍＷであり、この値は、上空の視界が遮られている場合、特に、ビル群の中では更に減衰する。その他の衛星航法システムは、同程度の強度の信号を配信している。そのようなレベルは、雑音レベルよりも相当に低く、そのため統計的な手法を用いることによってのみ、信号を受信することができる。

ＧＰＳ受信機は、そのような符号を捕捉して、測位を実行するために、受信した衛星毎に、１．０２３ＭＨｚに近い周波数で動作する局部ＮＣＯに合わせた、Ｃ／Ａ符号の局所的な複製であるＰＮ符号を発生させている。次に、その符号は、受信機の相関エンジンにおいて、受信機と衛星間の距離に依存する時間シフトの或る値に対して相関値のピークが得られるまで、雑音レベルに応じて長く又は短くすることが可能な時間に渡って時間シフトが行われて、受信信号との相関を取られるとともに、積分される。

最適な相関又は擬似測距が得られるのに必要な時間シフト量は、衛星とＧＰＳ受信機間の距離の指標となる。ＧＰＳの内部クロックは、通常ＧＰＳ衛星のクロックに対して大きな誤差を持つ形で変動している。そのような誤差を解消するために、ＧＰＳ受信機は、少なくとも四つの衛星を捕捉して、三つの空間座標ｘ，ｙ，ｚと時間ｔを含む測距を実行しなければならない。

ＧＰＳ受信機が、位置情報の少ない、或いは位置情報の無い状態において、位相のずれた（ドップラーシフトした）空間内で十分な数の衛星信号を特定しようと努めるフェーズは、通常「捕捉」フェーズと呼ばれる。他方、「追跡」フェーズにおいてピークが発見されると、システムは、それらのドリフトだけに追従すればよく、それを実行する難しさ又は遅延は、通常小さい。

捕捉フェーズを速めるために、多くの受信機は、大規模な並列アーキテクチャを採用しており、そのような受信機の相関エンジンは、時間シフトとドップラー周波数の幾つかの組合せを並列的に探索するために、多数の相関器を備えている。典型的な場合、一つの相関エンジンは、時間シフトとドップラー周波数の数千の組合せに対して入力信号の相関を取ることができる。
欧州特許公開第１１９８０６８号明細書 国際特許公開第０５００３８０７号明細書

上記のアプローチの限界は、大規模な並列化には、例えば、使用するシリコン面積に関して得られる回路のサイズと電力消費量の両方に大きな影響を及ぼすこととなる大量のメモリを必要とすることである。

大量のデータを処理しなければならない、チップサイズと電力消費量が使用するメモリ、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はその他の形式の揮発性メモリの量によって決まる多くの最新の電子応用分野においても、同じことが言える。そのため、そのようなメモリのサイズ及びエネルギー消費量を低減するシステムを提供することが望まれている。

本発明の課題は、本発明にもとづき、添付した請求項の対象物によって達成される。

本発明は、図面に図示された例示のための実施形態の記述を用いて、より良く理解される。

図１は、本発明の幾つかの特徴にもとづく無線測位受信機のデジタル受信チャネルの簡単化されたデータパイプライン又はタップを模式的に図示している。図１のイタリック体の数字は、それらが参照しているデータラインのビット幅を示している。そのようなデータ幅は、ここでは単に理解を助けるための例示として示されており、決して本発明を制限するものではない。

受信機５０は、好ましくは、後で詳しく述べる搬送波取り去りセクション８０を備えており、その役割は、デジタルＲＦ又はＩＦデータ８１、例えば、受信機の（図示されていない）ＲＦセクションから供給されるデジタルＩＦ（中間周波数）信号から搬送波信号を取り去ることである。この搬送波取り去りセクションは、局部搬送波発生器８２、例えば、ＮＣＯを有し、それは、例えば、３ビットの搬送波ドップラー部を有する、ＲＦ又はＩＦデータの搬送波と等価の搬送波信号の複製を発生させるように構成されており、その複製は、搬送波を取り去ったデジタル信号８５を発生させるために、入力ＲＦデータと混合される。図１から直ぐに明らかにならなくとも、搬送波取り去りセクション８０は、直角位相分シフトさせた局部搬送波の二つの複製（ＳＩＮ／ＣＯＳ）をＲＦ／ＩＦデータと混合することによって、同相（Ｉ）と１／４相（Ｑ）デジタル信号８５の両方を発生させている。

ここに示した例では、搬送波用ＮＣＯは、以下の表２の通り、３ビット表示でマッピングされた値を持つ、２ビットのサイン／コサイン出力を供給している。しかし、これ以外の表示も可能であり、本発明の範囲内に含まれる。

ＲＦ又はＩＦデータ８１は、以下の表３にもとづき解釈される、２ビットの正負符号と振幅を有する。

乗算の結果得られる搬送波を取り去ったデータ８５は、以下の通り、３つのデータビットにマッピングされて、その後のステージで論理的に低減される。

更に、デジタル信号８５は、視界内の衛星信号の全てと混合される。局部符号発生器１０１は、一つの特定の衛星のＰＲＮ符号の局所的な複製を発生させて、その衛星に関するベースバンドの符号を取り去った信号が得られるように構成されている。ＰＲＮ符号の複製は、タップ当り、例えば、−１（０）と＋１（１）を表す１ビットを有する。後で見る通り、乗算器１０２は、その結果にバイアスをかけて、それらが正となるようにしている。こうすることによって、累算器の残りの部分を簡単化するとともに、電力消費量を低減している。

多数の相関器タップを実現するのに必要なリソースを低減するために、ＭＡＣ（乗算・累算）部は、二つのステージに分割されており、第一のステージ１００又はＭＡＣステージ１は、好ましくは、単一のクロックサイクル内で同時に全てのタップに対して作用し、常に正の部分的な結果を発生させている。

本発明の一つの特徴では、相関エンジン内で累算すべきデジタルデータにバイアスをかけて、それらが常に正の整数又は少なくとも非負整数となるようにしている。それは、例えば、乗算器ステージ１０２を採用することによって実現することができる。ここに示した例では、符号値は、０又は１となることができる一方、搬送波を取り去ったデータ８５の値は、±１、±２、±３又は±６となることができる。以下の表４は、符号の乗算とバイアスの付加の効果を示している。

ＭＡＣ部は、スリュー符号を有効とすると停止され、次のＡＣＣイベント後に再び作動され、こうすることによって、相関器の誤った出力がＣＰＵに伝搬することを防止している。

複製符号の各タップは、サイクル毎にベースバンド信号と乗算されて、ＭＡＣステージ１００と２００内の保持レジスタ１２０，１２５，２２０で累算される。これらのレジスタは、符号セグメントと称される符号区間上でオーバーフローすること無く一定数のデータサンプルを累算することが可能な大きさである。

次に、第二ステージ２００は、例えば、これらの部分的な累算からのオーバーフローをＲＡＭ２８０で累算して効率的に保存しており、このことは、一定数のチャネルに対して順番に行われる。

更に、信号処理ユニットエンジン５００は、例えば、ＦＦＴ処理又はその他の手段によって、データを保存しているＲＡＭ２８０に対する処理を実行する。

図２は、搬送波取り去りセクション８０の構造を詳細に図示している。この図では、ＲｅｆＣｌｋは、基準クロック信号であり、Ｍｅａｓｕｒｅは、測距を行うことを示す入力信号であり、搬送波サイクルと搬送波位相は、受信機の他のステージで様々な目的のために使用可能なデジタル信号であり、８５Ｉと８５Ｑは、同相と１／４位相のデジタル出力信号を表す。

図３は、相関エンジンセクションのアーキテクチャを詳細に図示している。搬送波を取り去った信号８５は、符号発生器１０１によって発生された符号と相関を取られ、そのようにして得られた符号を取り去った信号は、相関ステージ１と２で累算される。第一の相関ステージ１００では、全てのタップが、複数の累算セル１３０によって並列的に累算される。例えば、ステージ１の累算器には、所定の通り送られて来た相応のＩ／Ｑデータと符号位相が３２回複製される。

図４は、本発明の一つの特徴による累算セル１３０の実現可能な形態を図示している。入力データ８５は、乗算器１０２内で、符号発生器１０１によって発生された（図１参照）ゴールド符号（チップ）と乗算されて、その結果得られる符号を取り去った信号は、例えば、表４に従って、正の値となるようにサイクル毎に符号化される、或いはバイアスをかけられる。このバイアス回路は、簡略化のために図示されていない。本発明では、その回路は、乗算器１０２とは別個の回路又は乗算器１２０と一体化された回路とすることができる。このバイアスをかけた結果は、加算器１４０によって、保持レジスタ（４）に保存されている値に加算され、そのオーバーフローは、オーバーフローレジスタ１２５をセットするために使用される。図４は、簡略化のために１ビットのレジスタ１２０を図示しているが、保持レジスタ１２０の容量は、状況に応じて選定することができる。例えば、保持レジスタ１２０は、１２ビットのレジスタとすることができる。その場合、加算器１４０は、１２ビットの全加算器であり、オーバーフローレジスタ１２５は、加算器１４０の桁上がりビットを保存するための単純なレジスタである。

重要なことは、使用する符号化法が容易に反転可能なことである。それは、必要に応じて単純に累算したデータから減算することができる固定バイアスの場合には些細なことである。しかし、本発明では、それ以外の符号化法も使用可能である。

第二の相関セクション２００が、ＳｅｌとＳ２Ａｃｃを発出することによって値を読み出した場合、オーバーフローフラグはリセットされるが、累算値はリセットされない。

ダンプサイクルが起動されている場合、Ｄｕｍｐを有効にすると同時に、それによって累算値もリセットされ、今度はその中に有った値が、第二の相関ステージ２００によって、出力メモリに転送される。

本発明の可能な実施形態では、図５に図示されている相関の第二ステージ２００は、レジスタファイル２３０と状態機械２１０を用いて実行され、その場合レジスタファイル２３０は、効率を良くするために、複数のタップ間と場合によっては、複数のチャネル間で共有される。この状態機械２１０は、メモリのアドレス指定を周期的に行って、一つのタップに対応する値を読み出して、次に、第一の相関ステージ１００のオーバーフローを第二の相関ステージ２００に加算している。

ダンプイベントが起動されると、メモリは累算する代わりにリセットされ、累算値は、出力されて、相応の手法で保存される、例えば、ダンプするチャネルに対応するアドレスと共にＦＩＦＯに入力される。

相関ステージ２００は、一つ以上の第一の相関ステージユニット１００に属する一定数の累算器１３０に対して順番に作用する。以下に述べる通り、三つの基本的な動作が有る。

各動作は、タイミング制御モジュールからのＳｔａｇｅ２Ｓｔａｒｔイベントを有効にすることによって起動される。

各モードにおいて、状態機械は、各入力チャネルに対して同じ動作を順番に実行した後、再びアイドル状態に入る。

相関タップ毎に、処理すべきＩとＱの二つのチャネルが有る。第二の相関ステージ２００は、例えば、３２ＭＨｚまでのサンプルを用いて、１０ｍｓまでの間ロールオーバーすること無く累算しなければならず、それは、３２００００サンプル＊１１＝３，５２０，０００に等しく、その結果を保存するのに２２ビットのデータが必要である。

この例では、第一の相関ステージ１００が１２ビットを有し、そのＭＳＢ又はオーバーフローレジスタ１２５に保存されている桁上がりビットは、レジスタファイル２３０に累算されるので、値当り１１ビットを累算する必要があり、それは、１１＊１２８レジスタファイルを使用することを意味する。

それに代わって、単一のサイクルでＩとＱにアクセスすることによって、６４ワードのレジスタファイルを使用することができ、その場合二倍の速度で更新して、１６サイクルで６４タップを実行する。それは、ステージ１で必要な幅を１１ビットに低減するとともに、それに対応してステージ２のレジスタファイルの幅を２２ビットに増大することとなる。

第二の相関ステージ２００の主タイミングコントローラは、周期的にＡｃｃ信号を有効にして、ＭＡＣステージ１の全ての結果の累算を実行させており、それは、状態機械２１０を起動して、累算プロセスを始動させることとなる。ＭＡＣからのデータは、チャネル［１：０］、タップ［３：０］及びＩ＿ｎＱ信号によるアドレスである。

データは、Ｓ２Ａｃｃ信号の発出によってアクセスされ、累算された値が、レジスタファイル２３０から読み出されて、加算器２２０によって、アドレス指定された累算器１３０のオーバーフロービットに加算される。それらの結果は、レジスタファイルに書き戻される。

主タイミングが、ダンプサイクルを実行すべきであると示している場合、同じ順番のイベントが同じタイミングで始動するが、今度は状態機械が、ステージ１にダンプ指示を発出し、それによって、ステージ１の各累算器１３０による累算が再始動する。

ダンプイベントの間、レジスタのデータは、ユニット２５０において、アドレス指定されたタップからのオーバーフローフラグに加算されて、ステージ１からの下位の１１ビットと連結される。その結果得られる正負符号の無い値は、固定的なオフセットを有し、それは、除算器２６０で取り除かれて、次に、その結果が振幅ＲＡＭ２８０に保存される。ダンプサイクルの間、レジスタファイルの内容は、次の累算サイクルのために読み出されて、ゼロに設定される。

振幅ＲＡＭにアクセスするために、状態機械は、乗算器２７０を用いて、クロック制御を行って、メモリをＲｅｆＣｌｋドメインと繋ぐようにラインを制御しており、ダンプイベントに必要でない場合には、メモリをＣＰＵドメインと接続している。

振幅ＲＡＭ２８０内の結果は、メモリのオーバーヘッドを低減するために、正負符号付きの２２ビットの値となっており、ＣＰＵが読み出す場合には、ユニット２９０によって、正負符号付きの３２ビットに拡張されている。

ここで示したアーキテクチャは、入力データ８５が常に正となる、或いは常に非負となるようにバイアスをかけられているという事実に準拠している。そのようにして、第一の相関ステージ１００は、累算の間常に単調に増加し、決して減少しない形で推移する積分された相関値の下位ビットの第一グループを保存している。第二の相関ステージ２００は、同じ変数の上位ビットの第二グループにおいて、第一の相関ステージ１００のオーバーフロー又は桁上がりビットの値を単に累算すればよいこととなる（入力データに負のバイアスをかけて、それらが常に非負となるようにすることによって、同じ結果を得ることができる）。そうすることには、以下の通り、幾つかの利点が有る。
・第一の相関ステージ１００のオーバーフローの発生率は、好都合には、入力データの発生率と比べて小さい。そのため、第二の相関ステージ２００は、複数の累算器１３０又は複数の第一ステージ１２０と協働することができ、反復毎に前のステージの桁上がり出力だけを累算して、時間領域におけるデータの多重化を効果的に実現している。
・第二の相関ステージ２００においては、全速での並列的なアクセスを必要としない。スタティックレジスタの代わりに、レジスタファイル及びＲＡＭを使用することができ、電力及びシリコンの観点での改善が得られる。
・第二の相関ステージ２００における加算器２２０を半加算器として簡単化して実装することができる。
・第一の相関ステージ１００における記憶領域１２０と第二の相関ステージ２００における記憶領域２３０は、小さい正数だけ増分されるので、個々のビットの変化する頻度は、下位ビットから上位ビットに向かって対数的に低下して行く。即ち、大部分の時間、メモリ１２０から読み出される二進値は、変更されること無く書き戻される。それは、メモリ１２０と２３０のビット反転率が非常に小さく、動的な電力消費量が大幅に低減されることを意味する。

特に、最後の利点は、データを正負符号付きの整数、例えば、２の補数の正負符号付き二進値として保存して、サイクル毎に正又は負の値だけランダムに増分する従来の累算モジュールと比べて明らかである。従来の状況においては、毎回ランダム雑音の累算が、その結果の正負符号を変化させると同時に、大部分のビットを反転して、大きな動的な電流が流れることとなる。

本発明の一つの特徴では、搬送波を取り去ったデータは、一定数のサイクルの間バッファーメモリ内で累算されて、複数の予想されるＳＶ符号チップレートにおいて予想されるＳＶ符号と同期するサンプルセットを発生させる。このバッファーメモリは、好ましくは、一つの符号期間（ＧＰＳの場合には１ミリ秒）又はそれより僅かに長い期間に対応する一定数のサンプルを保持するような大きさとされる。所望のＳＶに関する複製符号は、同様にＳＶ探索プロセスの最初の１ｍｓの間に発生されて、メモリに保存される。

相関プロセスは、一定数のタップに対して周期的に実行され、それらのタップ出力は、ドップラー探索ウィンドウを拡大するために、一定数のラインに渡ってＤＦＴプロセスを実行するＤＦＴエンジンに小さいグループにして転送される。

ＤＦＴプロセスによる一定数のコヒーレント積分後に、各ＤＦＴ結果の振幅が出力メモリに非コヒーレントに累算される。

出力メモリのサイズを低減するために、ソースデータと出力データに対して別個のアドレス発生器を用いることができるとともに、個々に、或いはグループ毎に選択的に入力タップを有効にすることができ、それによって、出力メモリサイズを使用可能なタップの総数よりも少なくすることができる。

入力タップを必要としない場合、ソースアドレスは増分されるが、デスティネーションアドレスは維持され、そのようにして、より小さいアドレス空間に出力データを圧縮して、電力消費量と所要メモリの両方を削減している。

ＧＰＳゴールド符号が１ｍｓの繰返し周期を有するので、ＤＦＴメモリ内の全てのデータロケーションは、少なくとも１ｍｓ毎に１回アクセスされ、それは、ダイナミックメモリセルを使用することが可能であるという利点を与えることができることは明らかである。そのようなセルのデータ保持期間が制限されているので、通常揮発性のダイナミックメモリセルの平均的な保持時間よりもずっと短い所定の時間（典型的には６４ｍｓ）内に各セルをリフレッシュすることを保証するリフレッシュコントローラによって、それらを周期的にリフレッシュする必要が有る。

リフレッシュコントローラは、電力消費量とシリコン面積の両方を増大させるが、典型的なデータ保持時間よりも短い１ｍｓ毎に各ロケーションに新しいデータが書き込まれるので、リフレッシュプロセスを省略して、リフレッシュコントローラを削除することができ、そのことは、全てのＤＲＡＭリフレッシュ回路を完全に取り去ることができるため、電力消費量とシリコン面積を低減することとなる。ＤＲＡＭは、異なる技術のリフレッシュされない揮発性メモリと置き換えることもできる。

従来ＤＲＡＭは、ＡＳＩＣ回路内にリフレッシュ回路を搭載したライブラリ回路ブロックの形で埋め込まれている。しかし、リフレッシュ回路の大きさは、メモリの大きさと比べて小さくない。その結果、リフレッシュ回路は、特に、同じ容量のＳＲＡＭと比べて小さいＤＲＡＭにおいて、電力消費量とシリコン使用量に関して大きなオーバーヘッドとなっている。

そのような理由から、並びにＩＰ購入コストを回避するためにも、多くの埋込みアーキテクチャは、相当に大きな記憶容量を必要としない限り、ＤＲＡＭを使用していない。

リフレッシュ回路を取り去ることによって、ＤＲＡＭは、小中サイズにおいてもＳＲＡＭに負けないものとなった。競合とタイミングの問題は、ＤＲＡＭがリフレッシュサイクルを持たないために完全に防止されており、そのためその平均稼働率が最大となる。図１と関連して、メモリ２２０と２８０は、リフレッシュ回路の無い揮発性のダイナミックメモリであるリフレッシュされない揮発性メモリとして実装することができる。

内部的にリフレッシュされるＤＲＡＭは、通常極めて高い信頼性と甚だしく低い誤り率、例えば、１カ月の連続動作で１ギガバイト当り１ビットの誤りを実現するように設計されている。これは、厳密に自動的なリフレッシュ方式によって得られる。しかし、そのような信頼性を必要としない用途が有る。特に、保存されたデータに雑音が多い場合、ずっと大きな誤り率を許容することができる。本発明の幾つかの特徴は、そのような認識を活用したものである。

真にスタティックなメモリ機器と異なり、揮発性メモリは、典型的には、容量性素子に電荷を蓄積する形で動作しており、ロケーションを読み出すことは、その内容を破壊することとなり、隠れた書込みサイクルによって、ちょうど読み出した内容を復元する必要が有るが、ＤＦＴプロセッサと累算器では、各ロケーションは、累算している値を一時的に記憶するために使用されており、読み出しの直後に、新しい値が同じロケーションに書き込まれ、その結果このアーキテクチャは、破壊的な読み出しを許容するか、或いは事実上１回読み出しセルとすることができ、そのため、隠れた書き戻しを省略して、所要電力を一層削減することが可能である。

本発明の好ましい変化形態では、ＤＦＴプロセッサは、必要に応じて、利用可能なメモリの一部だけを読み書きする。可能性の有る多数のピーク候補を並列的に解析しなければならない初期の捕捉フェーズの間、システムは利用可能な全てのメモリを使用する。各メモリロケーションは、少なくとも１ミリ秒毎に１回読み書きされ、そのためその値は、確実に保持される。

捕捉の問題が単純であり、探索空間が既にかなり限定されている後続のステージ又は捕捉フェーズ、或いは追跡中において、ＤＦＴプロセッサは、低減された数のタップを考慮するだけで良い。ＤＦＴプロセッサは、利用可能なメモリの一部だけを使用して、そこに含まれるメモリセルを読み書きしており、メモリの残る部分を無視する。この場合、メモリの使用されない部分の内容は、単純に無意味な状態に崩壊するのを許容されて、電力を消費しない。それは、ここで示したＤＦＴ出力メモリの場合と同様に、多くのリアルタイム用途において制限とはならない。そのような用途では、メモリ位置が定期的に（ここに示した例では１ミリ秒毎に）更新されない場合、その値は、とにかく役に立たず、リフレッシュする価値の無いものとなる。本システムは、使用するメモリ量に応じて、エネルギー消費量を自己調整している。

好ましい実施形態では、本アーキテクチャは、事前捕捉エンジン及び確認エンジンとして動作するように構成された一定数のそのようなエンジンから成る。

事前捕捉エンジン又はスキマーにおいては、大きな符号及びドップラー空間に渡っての探索が並列的に行われる。全てのタップが必要であり、１／２チップの好ましいタップ間隔が選定される。単一のアドレス発生器を採用することができるように、出力と入力を同期させており、タップの有効化は不要である。

確認エンジン又はディスティラーは、候補の信号を検証するために、対象となるタップに対して、より深い相関を取っている。確認エンジンにおける好ましい実施形態は、１／４チップのタップ間隔を使用するとともに、出力ロケーションの数を１０２４のサンプルに限定することであり、そのようにして、確認エンジンは、マップを活用して、タップを選択的に有効にするとともに、入力と出力に別個のアドレス発生器を有する。

好ましい実施形態では、そのことは、符号用ＮＣＯと同期してサンプリングされた入力データを入力バッファに累算して、符号チップの境界（これらは、チップサイズの一部であるが）と位置の揃った、これらの累算したサンプルを保存する技術によって実現可能であり、サンプルと符号の位置を揃えることによって、保存する必要が有るサンプル数を低減することが可能であるとともに、累算するサンプル数を削減して、保存する精度を軽減することが可能であるので、これらのサンプルを符号用ＮＣＯと同期して累算することによって、入力メモリのオーバーヘッドを低減することができる。

更に、サンプルと符号の位置が揃っているので、主相関器へのデータ転送速度を低減して、電力を一層節約している。これらのサンプルも、サンプルの表示を２の補数に制限しないように、前述した通りバイアスをかけられていることに留意されたい。

アーキテクチャのその他の変化形態は、後処理のために入力サンプルを保存して、相関時間において位置揃えと累算を行っているが、そのことは、より多くのデータを相関器に供給するとともに、より多くのメモリとより多くの複雑なサンプルの位置揃えを必要とする。

入力バッファ内の累算されたデータは、典型的には、３又は４ビット長の小さい整数値である。入力データバッファでは、確率的な雑音が優勢であり、スキマーとディスティラーによって実行される統計的な処理によってのみ、有用な信号を抽出することが可能である。従って、入力バッファの個々のサンプルにおけるランダムデータエラーは、追加的な雑音源と等価であり、それを妥当な量、即ち、数パーセント以内に制限すれば、相関プロセスの一連の統計的な結果に影響を与えることはない。

そのため、本発明の信号プロセッサは、入力バッファにおいて、数パーセントのデータエラーを許容している。これは、データエラー率を非常に低くしなければならない従来のデジタル設計要件と対照的である。この要件は、揮発性のダイナミックメモリの動作電圧の決定、即ち、その電力消費量に寄与する。

本発明の回路は、好ましくは、平均データ保持時間よりも大幅に短い間隔で、入力バッファのリフレッシュされない揮発性メモリのアドレス指定を行う。しかし、データエラー間の平均時間を無視できる量にまで低減する必要はない。そのため、本発明の回路がリフレッシュされない揮発性メモリのアドレス指定を行う間隔は、通常ＤＲＡＭに要求される６４ｍｓよりもずっと長くすることができる。それに代わって、リフレッシュされないＤＲＡＭの動作電圧を低くして、電力消費量を低減することができる。

それによって、例えば、ＦＦＴを使用して、入力サンプルを処理する、周波数領域と関連する技術も利用可能となり、その場合処理の完了には、多くのミリ秒がかかるが、データの内容を保持するために、ちょうど隠れた書き戻しを使用して、明確なリフレッシュサイクルを必要としないことを保証するのに十分な頻度でデータにアクセスしている。

詳しくは、図６を参照すると、本発明のプロセッサは、前述した通りの搬送波を取り去ったデジタル信号８５を発生させるために、局部搬送波用ＮＣＯ８７を含む搬送波取り去りセクションと相関器とを備えている。サンプルバッファ３０２は、好都合な長さの搬送波を取り去った信号をリアルタイムに保存するために使用されている。サンプルバッファ３０２は、典型的には、１ミリ秒のデータを保存し、そのデータは、１ミリ秒の繰返し間隔で周期的に上書きされる。しかし、それ以外の繰返し間隔も可能である。

サンプルバッファ３０２は、リフレッシュされないダイナミックメモリ、例えば、リフレッシュされないＤＲＡＭによって実現される。データは、ＤＲＡＭの平均保持時間よりも大幅に短い間隔で絶えず上書きされるので、サンプルバッファ３０２のエラー率は、無視することができる。サンプルバッファ３０２に保存されたデータは、雑音の多い小さい数であり、少ないエラーは、その結果に影響を与えないので、（恐らくは、数パーセントまでの）小さいエラー率を許容することが可能である。

任意選択として、サンプルバッファ３０２での保持エラーは、周知のＥＣＣ技術によって、メモリサイズを僅かに増やすだけで補正することができる。しかし、それは、電力消費量とメモリサイズに関して、自動リフレッシュ回路よりも不利にはならない。

更に、図６の一連のプロセスでは、サンプルメモリ３０２の搬送波を取り去ったサンプルは、符号用ＮＣＯ１２２、更に別の相関器１０１、局部符号発生器１３２及び相関ユニット１９０を備えた一つ以上の相関及び処理ユニットに通されて、部分的な結果メモリ１９５に保存される部分的な相関結果を提供している。このプロセッサ部分は、例えば、図１のＭＡＣ相関ステージと同様に実現することができる。しかし、それ以外のアーキテクチャも可能である。

部分的な結果メモリ１９５は、リフレッシュされないダイナミックメモリ、例えば、リフレッシュされないＤＲＡＭによって実現される。データは、ＤＲＡＭの平均保持時間よりも大幅に短い間隔で絶えず上書きされるので、メモリ１９５のエラー率は、無視することができる。任意選択として、前述した通り、エラーの確率を一層低減するために、周知のＥＣＣ技術を使用することができる。

結果ＲＯＭ４２０は、その前の相関ユニットの結果を保存するために使用され、それらの日付を解析して、ドップラーと符号シフトの所望の組合せに対応するコヒーレントな相関結果を発生させるＤＦＴプロセッサ４３０によってアクセスされる。これらのコヒーレントな相関データは、リアルタイムでコヒーレントデータメモリ４３５に保存されて、例えば、１ミリ秒の間隔で、絶えず更新、上書きされる。

コヒーレントデータメモリ４３５は、リフレッシュされないダイナミックメモリ、例えば、リフレッシュされないＤＲＡＭによって実現される。データは、ＤＲＡＭの平均保持時間よりも大幅に短い間隔で絶えず上書きされるので、メモリ１９５のエラー率は、無視することができる。任意選択として、前述した通り、エラーの確率を一層低減するために、周知のＥＣＣ技術を使用することができる。

振幅プロセッサ４４０は、例えば、非コヒーレント積分によって、出力メモリ４５０に保存されている信号の振幅データを計算するために使用され、このデータは、ホストＣＰＵによって、或いは必要に応じて、信号プロセッサのその他の部分によってアクセス可能である。

本発明の一つの特徴にもとづく相関エンジンのアーキテクチャの模式図 本発明による受信機の搬送波取り去りセクションの図 本発明の一つの特徴にもとづく相関エンジンのアーキテクチャの模式図 本発明の一つの特徴にもとづく第一の相関・累算ステージの図 本発明の一つの特徴にもとづく第二の相関・累算ステージの図 本発明による相関器の別の特徴を示す図

Claims (15)

1. ＧＮＳＳ受信機用の信号プロセッサであって、リアルタイムのデジタルデータ用の記憶素子として、リフレッシュされない揮発性のダイナミックメモリを使用することを特徴とする信号プロセッサ。
2. 当該の揮発性のダイナミックメモリがリフレッシュ回路を持っていない請求項１に記載の信号プロセッサ。
3. このプロセッサが、リアルタイムのデジタルデータを保存するためのリフレッシュされないダイナミックメモリバッファを備えており、この揮発性のダイナミックメモリの保持時間よりも大幅に短い繰返し間隔で、このバッファのセルのアドレス指定を周期的に行うように構成されている請求項２に記載の信号プロセッサ。
4. ＩＦ信号入力と相関器ユニットが配備されており、ＩＦ信号入力に出現するデジタル信号のストリームとＧＮＳＳ無線測位システムの局所的に発生される符号との相関を取るように構成されており、当該のリフレッシュされないメモリバッファが、ＩＦ入力と相関器ユニットの間に配置されている請求項３に記載の信号プロセッサ。
5. 当該のリフレッシュされないメモリバッファが、揮発性のメモリ形式、例えば、ＤＲＡＭである請求項４に記載の信号プロセッサ。
6. 当該の繰返し間隔が１ミリ秒である請求項３から５までのいずれか一つに記載の信号プロセッサ。
7. ＤＦＴプロセッサが配備されており、このＤＦＴプロセッサの一時データメモリが、リフレッシュされないメモリバッファから構成される請求項１から６までのいずれか一つに記載の信号プロセッサ。
8. 当該の一時データバッファの任意のロケーションの読み出しが破壊的である請求項７に記載の信号プロセッサ。
9. このプロセッサは、局所的に発生される符号の周期とほぼ等しい、当該の揮発性のダイナミックメモリの保持時間よりも大幅に短い繰返し間隔で、バッファのセルのアドレス指定を周期的に行うように構成されている請求項４に記載の信号プロセッサ。
10. 当該のリフレッシュされない揮発性のダイナミックメモリの動作電圧は、この揮発性のダイナミックメモリの保持時間が各ロケーションのアクセス繰返し間隔よりも大幅に長くなるように選定されている請求項１から９までのいずれか一つに記載の信号プロセッサ。
11. このプロセッサは、当該の揮発性のダイナミックメモリの保持時間よりも大幅に短い繰返し間隔で、バッファのセルに周期的に書き込むように構成されている請求項１から１０までのいずれか一つに記載の信号プロセッサ。
12. デジタル信号プロセッサにおける、リフレッシュされないダイナミックメモリの使用であって、このリフレッシュされないダイナミックメモリは、リアルタイムのデジタルデータを保存するために使用され、このデジタル信号プロセッサは、このリフレッシュされないダイナミックメモリの保持時間よりも大幅に短い繰返し間隔で、このリフレッシュされないダイナミックメモリのアドレス指定を周期的に行うように構成されている形での使用。
13. 当該のデジタル信号プロセッサは、当該のリフレッシュされないダイナミックメモリの保持時間よりも大幅に短い繰返し間隔で、このリフレッシュされないダイナミックメモリに周期的に書き込むように構成されている請求項１２に記載の使用。
14. ＧＮＳＳ受信機用の信号プロセッサの処理方法であって、
    リアルタイムデータを保存するために使用するメモリリソースを特定する工程と、
    これらのリアルタイムデータを保存するために使用されるメモリリソースの幾つかが少なくとも一つの書込み間隔で持続的に上書きされることを保証するように、受信機のプログラミングを規定する工程と、
    これらの持続的に上書きされるメモリリソースの少なくとも一部をリフレッシュ回路を持たないダイナミックメモリで実現して、その書込み間隔が、このダイナミックメモリの保持時間よりも大幅に短くする工程と、
    を有する方法。
15. 当該のリフレッシュ回路を持たないリフレッシュされないダイナミックメモリの動作電圧は、この揮発性のダイナミックメモリの保持時間が各ロケーションのアクセス繰返し間隔よりも大幅に長くなるように選定されている請求項１４に記載の方法。

Images