JP2009510787A

JP2009510787A - マイクロ電子組立体及びこれを形成するための方法

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Publication number: JP2009510787A
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Abstract

本発明の一態様によれば、マイクロ電子組立体を形成するための方法が提供される。本方法は、第１（２８）及び第２（３０）のトレンチを半導体基板（２０）上に形成する段階と、第１（２８）及び第２（３０）のトレンチをエッチング停止材料（４２）で充填する段階と、半導体基板（２０）の上にインダクタ（５６）を形成する段階と、エッチング停止層（４２）及び基板（２０）のうちの少なくとも一方内にエッチング孔（６０）を形成して第１（２８）及び第２（３０）のトレンチ間の半導体基板（２０）を露出させる段階と、エッチング孔（６０）を通じて第１（２８）及び第２（３０）のトレンチ間の基板（２０）を等方性エッチングし基板（２０）内にキャビティ（６６）を生成する段階と、エッチング孔（６０）の上でシール層（７０）を形成してキャビティをシールする段階とを含む。
【選択図】図８

Description

本発明は、一般的にマイクロ電子組立体及びマイクロ電子組立体を形成するための方法に関し、より詳細には、スパイラルインダクタの下にエアキャビティを形成するための方法に関する。

集積回路は、半導体基板又はウェーハ上に形成される。次いで、ウェーハは、マイクロ電子ダイ又は半導体チップに切断され、各ダイがそれぞれの集積回路を支持する。各半導体チップは、多くの場合はマザーボードに実装されるパッケージ又はキャリア基板に実装される。

集積回路の完成には、数多くの処理段階に加えて半導体基板上での様々なデバイス形成を伴う。半導体チップの所期の使用に応じて、半導体基板上に形成されるデバイスの１つをインダクタとすることができる。スパイラルインダクタは、無線周波数（ＲＦ）デバイスで用いられることが多く、通常誘電体材料上に形成される金属の薄いコイルを含む。使用中、インダクタは、基板内の半導体材料との誘導結合を生じることが多く、インダクタの「品質係数」又は「Ｑ係数」に悪影響を及ぼし、従って、デバイスの性能を阻害する。

この誘導結合を最小限に抑えてＱ係数を高めるために、インダクタの下にある誘電体層の厚さを増やすことができる。しかしながら、誘電体の厚さとは関係なく、それでも尚かなりの量の結合が発生する。また、インダクタの下にエアキャビティを生成する試みがなされてきたが、エアキャビティはシールされず、洗浄及び切断等の後続の処理段階中に汚染される可能性がある。更にエアキャビティのサイズ及び形状を制御するのは困難である。エアキャビティは、多くの場合、半導体チップの機械強度を著しく低下させ、その結果、パッケージ化又は出荷中に半導体チップが損傷する可能性がある。また、インダクタコイルの厚さを増やして、インダクタの電気抵抗を低下させ、これによってＱ係数を高めることもできる。しかしながら、コイルの厚さが増えるとサイズが大きくなり、デバイスの製造コストが増大する。

従って、汚染のリスクがなくインダクタのＱ係数を高めることが望ましい。加えて、後続の処理段階に耐えるために、半導体チップ内で十分な機械強度を維持するのが望ましい。更に、本発明の他の望ましい特徴及び特性は、添付図面及び上記の技術分野及び背景を参照しながら以下の詳細な説明及び添付の請求項から明らかになるであろう。

マイクロ電子組立体を形式するための方法が提供される。本方法は、第１及び第２のトレンチを半導体基板上に形成する段階と、第１及び第２のトレンチをエッチング停止材料で充填する段階と、半導体基板の上にインダクタを形成する段階と、エッチング停止層及び基板のうちの少なくとも一方内にエッチング孔を形成して第１及び第２のトレンチ間の半導体基板を露出させる段階と、エッチング孔を通じて第１及び第２のトレンチ間の基板を等方性エッチングし基板内にキャビティを生成する段階と、エッチング孔の上でシール層を形成してキャビティをシールする段階とを含む。

Ｑ係数が改善されたインダクタを有する装置が提供される。本装置は、第１及び第２のトレンチが形成された半導体基板と、第１及び第２のエッチング停止壁を形成する、基板上及びトレンチ内にあるエッチング停止層とを備え、基板及びエッチング停止層が合同でエッチング停止層の下で且つ第１及び第２のエッチング停止壁間にキャビティを形成し、エッチング停止層が、キャビティと半導体基板の表面とを相互接続するエッチング孔を有し、本装置が更に、少なくとも一部分が半導体基板内のキャビティの上に位置決めされた基板の上のインダクタと、エッチング孔の上に形成されたシール層とを備える。

同じ符号が同じ要素を示す添付図面と共に本発明を以下で説明する。

以下の詳細な説明は、本質的に例証に過ぎず、本発明或いは本発明の用途又は使用を限定することを意図するものではない。更に、前出の技術分野、背景、発明の開示、又は以下の詳細な説明において提示されるあらゆる明示的又は暗示的な理論に縛られることは意図されない。また、図１〜１８は単に説明のためのものであり、縮尺通りに描かれていない場合がある点に留意されたい。

図１〜１２は、本発明の一実施形態による、スパイラルインダクタを含むマイクロ電子組立体を形成するための方法を示している。図１を参照すると、半導体基板２０が示されている。半導体基板２０は、シリコン等の半導体材料から作られ、上面２２及び下面２４を含む。基板２０は、およそ１，０００ミクロンの厚さ２６を有することができる。半導体基板２０の一部分のみが示されているが、基板２０は、例えば直径が２００又は３００ミリメートルの半導体ウェーハとすることができる。

図２に示すように、最初に第１のトレンチ２８及び第２のトレンチ３０が半導体基板２０の上面２２に形成される。第１のトレンチ２８及び第２のトレンチ３０は、例えば８ミクロンから１０ミクロンの間の幅３２と、７５ミクロンから１００ミクロンの間の深さ３４とを有する。第１のトレンチ２８及び第２のトレンチ３０は、深堀り反応性イオンエッチング法（ＤＲＩＥ）を用いて形成され、図４に示すように、上から見たときに円形の形状であり、トレンチ又はインダクタ中心点３６のまわりで同心である。図２を再度参照すると、例示的な実施形態では、第１のトレンチ２８は、およそ３００ミクロンの内径３８を有し、第２のトレンチ３０は、およそ５００ミクロンの内径４０を有する。

次に、図３に示すように、フィールド酸化物又は「エッチング停止」層４２が半導体基板２０の上面２２に形成される。フィールド酸化物層４２は、当該技術分野で一般に理解されているように熱成長され、例えば４ミクロンと６ミクロンの間の厚さ４３にまでなる。図示のように、フィールド酸化物層４２は、第１のトレンチ２８及び第２のトレンチ３０を充填し、第１のトレンチ２８内に第１の側方エッチング停止壁４４を形成し、第２のトレンチ３０内に第２の側方エッチング停止壁４６を形成する。図３及び４の両方に示されるように、第１の側方エッチング停止壁４４及び第２の側方エッチング停止壁４６は、第１及び第２のトレンチ２８及び３０それぞれのサイズ及び形状を呈する。従って、詳細に図示してはいないが、図２に示すように、第１の側方エッチング停止壁４４は、第１のトレンチ２８とおよそ同じ直径を有し、第２の側方エッチング停止壁４６は、第２のトレンチ３０とおよそ同じ直径を有する。

次に、図５に示すように、複数の相補型金属酸化物半導体（ＣＭＯＳ）処理段階が、フィールド酸化物層４２の上の半導体基板２０上で実施される。ＣＭＯＳ処理段階は、例えば、ＣＭＯＳデバイス、複数の層間誘電体層４８、金属層又は金属ライン５０、並びに金属ライン及び層間誘電体層４８の上に形成されるパッシベーション層５２の形成を含む。金属ライン５０は、アルミニウム、銅、又はアルミニウムシリコンなどの材料から作ることができる。パッシベーション層５２は、プラズマ強化化学蒸着法（ＰＥＣＶＤ）を用いて形成することができ、窒化シリコン又は酸化シリコン等の材料から作ることができる。

図６及び７に示すように、金属ライン５０の少なくとも一部分は、半導体基板２０の上面２２の上にコイル５４を形成する。特に図６を参照すると、コイル５４の少なくとも一部は、第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間に位置する。図６には１つのコイル５４だけが図示されているが、実際には第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間に複数のコイル５４を置くことができる点に留意されたい。

ここで図５並びに図７を参照すると、当該技術分野で一般に理解されているような、フィールド酸化物層４２、層間誘電体層４８、金属ライン５０の組み合わせ及びコイル５４の形成により、半導体基板２０の上面２２上又はその上にスパイラルインダクタ５８が形成される。具体的には図示していないが、スパイラルインダクタ５８は、３００ミクロンと５００ミクロンとの間の直径及び２ミクロンと５ミクロンとの間の厚さを有することができる。

次に、図８及び９に示すように、複数のエッチング孔６０が、様々なＣＭＯＳ処理層及びフィールド酸化物層４２を通って形成されて、半導体表面基板２０の上面２２を露出させる。エッチング孔６０は、反応性イオンエッチング（ＲＩＥ）を用いて形成され、ＣＭＯＳ処理層の様々な厚さ及びフィールド酸化物層４２の厚さに応じて、例えば２ミクロンと６ミクロンの間の幅６２及び６ミクロンと１０ミクロンの間の深さ６４を有する。

図８及び９に示すように、エッチング孔６０はペアで配列することができ、各ペアの１つの孔６０がコイル５４の各側部にある。図示の実施例のエッチング孔６０のペアは、コイル５４の外周で等間隔に配置されている。エッチング孔６０は、パッシベーション層５２の上面から、第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間に位置する半導体基板２０の半導体材料にまで延びる。

次いで図１０に示すように、半導体基板２０は等方性エッチングプロセスを受ける。好ましい実施形態では、基板２０は、エッチング孔６０を通って二フッ化キセノン（ＸｅＦ_２）に暴露され、第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間にある基板２０の半導体材料を等方性エッチングする。ＸｅＦ_２は、シリコンに対して毎分０．５ミクロンといった極めて高速のエッチング速度を有し、スパッタチタニウム、化学量論組成の窒化シリコン、熱酸化物、ＰＥＣＶＤ窒化シリコン、及びアルミニウムに対しては極めて低速のエッチング速度を有する点に留意されたい。従って、図７に示すように、ＸｅＦ_２がエッチング孔６０を通過すると、パッシベーション層５２、層間誘電体層４８、フィールド酸化物層４２、並びに第１の側方エッチング停止壁４４及び第２の側方エッチング停止壁４６は、本質的にエッチングを受けないが、第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間のシリコンは極めて急速な等方性エッチング処理を受ける。従って、図示のように、スパイラルインダクタ５８のコイル５４の少なくとも１つの直ぐ下の第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間にエアキャビティ６６が形成される。エッチングは、第１の側方エッチング停止壁４４及び第２の側方エッチング停止壁４６によって側方で阻止されるので、エアキャビティ６６の形成は、垂直方向にのみ高速で進行する。図９を再び参照すると、キャビティ６６は、第１の側方エッチング停止壁４４と第２の側方エッチング停止壁４６との間の間隔と同様の寸法を有するリング形状である。キャビティ６６の深さ６８は、３０ミクロンと４０ミクロンとの間とすることができ、半導体材料が等方性エッチングガスに暴露される時間量によって決まる。

次に、図１１を参照すると、シール又は第２のパッシベーション層７０がパッシベーション層５２の上に形成され、エッチング孔６０を完全に覆って、これによりエアキャビティ６６をシールすることができる。シールパッシベーション層８８は、例えば、テトラエチルオルトケイ酸（ＴＥＯＳ）、酸化シリコン、窒化シリコン、又はこれらのいずれかの組み合わせで作ることができる。シールパッシベーション層７０の厚さは、エッチング孔６０の幅６２に応じて、例えば６ミクロンと８ミクロンの間とすることができる。

図１２に示すように、続いて、パッシベーション層５２及びシールパッシベーション層７０の両方の一部分を金属ライン５０の上でエッチングし、ＣＭＯＳデバイスの電気ボンディングパッドとの電気コンタクトを形成することができるようにする。図１２は、図１１の基板２０の断面とは異なる断面でとることができる点に留意されたい。

最終処理段階の後で、半導体基板２０は、個々のマイクロ電子ダイ又は半導体チップに切断することができ、各チップは、それぞれの集積回路を支持し、コンピュータシステムに組み込まれる前にパッケージ基板に取り付けられる。

図７を参照すると、スパイラルインダクタ５６のコイル５４を通って電気信号を送ることができ、これによって、当該技術分野で一般に理解されているようにインダクタ５６の周囲に電磁場が生成される。

この組立体は幾つかの利点を有する。最初に、空気の絶縁特性によって、コイルと基板との間の結合が低減され、これによってインダクタのＱ係数が高くなる。更に、エアキャビティがシールパッシベーション層でシールされるので、後続の処理段階中にエアキャビティが汚染される可能性が最小にされる。これに加えて、エッチング停止壁の使用によって、キャビティのサイズ、形状、及び配置を正確に制御することが可能になり、更に、組立体の機械強度が改善される。従って、後続の処理段階、パッケージ化、又は出荷中に組立体が損傷を受ける可能性が低くなる。

図１３〜１８で用いる参照符号は、図１〜１２に示すものと同様の特徴部を示すために用いることができる点に留意されたい。

図１３は、本発明の別の実施形態による図４、６、及び９に示す側方エッチング停止壁のレイアウトを示している。図１３に示す側方エッチング停止壁構成を構築するために、第１のトレンチ２８と第２のトレンチ３０とを相互接続するトレンチ７２の第３のセットがエッチングされる。フィールド酸化物層４２の形成中に、図３に示したものと同様の手法で、トレンチ７２の第３のセットをフィールド酸化物層４２で同様に充填して、第１の側方エッチング停止壁と第２の側方エッチング停止壁４４と４６をそれぞれ相互接続する複数の支持壁７４を生成する。図１３に示す実施例では、２つの連続する支持壁７４の間にエッチング孔６０の１つのペアだけが存在するようにエッチング孔６０が配列される。従って、半導体基板が等方性エッチングガスに暴露されると、形成されるエアキャビティ６６を各キャビティ７６が第１の側方エッチング停止壁４４、第２の側方エッチング停止壁４６、及び連続する支持壁７４によって定められる複数のキャビティチャンバ７６に分割される。この実施形態は、支持壁７４によって、組立体に対して追加の構造支持及び機械強度が付加される追加の利点を提供する。

図１４〜１７は、本発明の更に別の実施形態によるエッチング停止壁構成の形成を示している。図１４に示すように、図２に示しているものと同様の手法で第１のトレンチ２８及び第２のトレンチ３０が半導体基板２０内に形成される。しかしながら、図示のように、第１のトレンチ２８と第２のトレンチ３０との間の半導体基板の上面２２に複数の支持構造体形成トレンチ７８も形成される。詳細には示していないが、支持構造体形成トレンチ７８は、例えば、およそ２ミクロンの幅及びおよそ１０ミクロンの深さを有する。半導体基板２０の上面２２内に、例えばおよそ８ミクロンの間隙８０を第１のトレンチ２８及び第２のトレンチ３０と支持構造体形成トレンチ７８との間に残すことができる。

また、支持構造体形成トレンチ７８を近接して隔置して、支持構造体形成トレンチ７８間の半導体基板２０の半導体材料から半導体部材８２を形成することができる点に留意されたい。図示のように、第１のトレンチ２８と第２のトレンチ３０との間の基板２０上の領域は、交互する支持構造体形成トレンチ７８及び半導体部材８２で覆うことができる。半導体部材８２は、支持構造体形成トレンチ７８の幅と同様の幅を有することができる。

次に図１５に示しているように、フィールド酸化物層４２を図３に示しているものと同様の方式で半導体基板２０の上面２２に形成することができる。フィールド酸化物層４２は、第１のトレンチ及び第２のトレンチを酸化によって完全に充填することができるだけでなく、支持構造体形成トレンチ７８を完全に酸化することができる。

しかしながら、フィールド酸化物４２が半導体基板２０の半導体材料上で形成又は成長すると、基板２０の半導体材料の酸化によって、図１５及び１６に示すように、酸化物が半導体基板２０の最上面内に部分的に「埋め込まれる」ようになる。この酸化は、半導体部材８２の微細な幅と相まって、部材８２全体をフィールド酸化物層４２の酸化物材料に変化させる。従って、基板２０の支持構造体形成トレンチ７８及び半導体部材８２によって占有されていた領域は、完全にフィールド酸化物材料から作られるようになる。その結果、図１６に示すように、第１の側方エッチング停止壁と第２の側方エッチング停止壁４４及び４６のそれぞれの間に、フィールド酸化物層４２から下方に延びてこれと一体化された環状支持部材８４又は補強部が形成される。

図１７に示すように、図５〜１１に示された処理と同様の手法で、スパイラルインダクタを生成するために様々なＣＭＯＳ層が基板２０上に形成される。エッチング孔６０が、環状支持部材８４の相対する側部にＣＭＯＳ層を通って形成され、エアキャビティ６６を生成するために等方性エッチングが形成される。図１５に示す実施例では、環状支持部材８４は酸化物から構成されるので、本質的にエッチング処理を受けず、これによってキャビティ６６は、断面で「Ｕ字形状」をとるようになる。この場合、環状支持部材８４は、半導体基板２０全体に追加の機械強度を提供する。

図１８は、本発明の更に別の実施形態による、上記に説明したマイクロ電子組立体を示している。図１２に示す実施形態において特に重要であるのは、第２の側方エッチング停止壁４６の上方でフィールド酸化物層４２を除去して、半導体基板２０の半導体材料に到達するのに必要なエッチング孔６０の深さを低減させることができる点である。フィールド酸化物層４２の一部分が除去されているので、エッチング孔６０の一部は、基板２０の半導体材料を露出させる程に深い必要はない。明瞭化のために、図１８にはエッチング孔６０の全てが示されている訳ではない点を理解されたい。

上述の段階は、必ずしも説明された順序で実施する必要はない点に留意されたい。例えば、エアキャビティ６６は、種々のＣＭＯＳ処理段階を実施してインダクタ５６が形成される前に形成しシールすることができる。加えて、インダクタ５６は、円形以外の他の形状とすることができる。例えば、インダクタ５６のコイル５４は、上から見た時に矩形又は正方形の形状を有することができる。

本発明は、マイクロ電子組立体を形成するための方法を提供する。本方法は、第１及び第２のトレンチを半導体基板上に形成する段階と、第１及び第２のトレンチをエッチング停止材料で充填する段階と、半導体基板の上にインダクタを形成する段階と、エッチング停止層及び半導体基板のうちの少なくとも一方にエッチング孔を形成して第１及び第２のトレンチ間の半導体基板を露出させる段階と、エッチング孔を通じて第１及び第２のトレンチ間の基板を等方性エッチングして基板内にキャビティを生成する段階と、エッチング孔の上にシール層を形成しキャビティをシールする段階とを含むことができる。

インダクタの一部分は、キャビティの上に位置決めすることができる。インダクタは、半導体基板上のインダクタ中心点の周りに巻かれたコイルを含むことができる。第１及び第２のトレンチは、インダクタ中心点の周りに形成することができる。

第１のトレンチは、インダクタ中心点と第２のトレンチとの間に位置決めすることができ、第１のトレンチ及び第２のトレンチは両方ともインダクタ中心点上に中心を置くことができる。

本方法はまた、第１及び第２のトレンチを相互接続する少なくとも１つの支持トレンチを形成する段階を含むことができ、エッチング停止層の形成は少なくとも１つの支持トレンチを充填する。

本方法はまた、第１及び第２のトレンチ間に複数の支持構造体形成トレンチを形成する段階を含むことができ、支持構造体形成トレンチは、第１及び第２のトレンチの深さよりも浅い深さを有し、第１及び第２のトレンチの長さよりも狭い幅を有し、エッチング停止層の形成は、複数の支持構造体形成トレンチを充填し、エッチング停止材料を含む環状支持構造体を第１及び第２のトレンチ間に形成する。

本発明はまた、半導体材料を含む半導体基板の表面上に第１及び第２のトレンチを形成する段階と、第１及び第２のトレンチを充填するエッチング停止層を半導体基板の表面の上に形成する段階と、半導体基板の表面の上にインダクタを形成する段階と、エッチング停止層を通るエッチング孔を形成して第１及び第２のトレンチ間の半導体材料を露出させる段階と、エッチング孔を通って第１及び第２のトレンチ間の半導体材料を等方性エッチングし半導体基板内にキャビティを生成する段階と、エッチング停止層の上にシール層を形成しキャビティをシールする段階とを含む、マイクロ電子組立体を形成するための方法を提供する。

半導体基板の表面は第１の表面とすることができ、半導体基板は更に、第１の表面と相対する第２の表面を含む。第１及び第２のトレンチは、第１のトレンチがトレンチ中心点と第２のトレンチとの間に位置付けられるようにトレンチ中心点の周りに形成することができる。

インダクタは、トレンチ中心点の周りに巻かれたコイルを含むことができ、コイルの少なくとも一部分は、キャビティの上に位置決めすることができる。第１及び第２のトレンチは、実質的に円形の形状を有することができ、キャビティは、環状のリング形状を有することができる、

本方法はまた、第１及び第２のトレンチを相互接続する複数の支持トレンチを形成する段階を含むことができ、エッチング停止層の上記形成は、支持トレンチをエッチング停止材料で充填する。

本方法はまた、第１及び第２のトレンチ間に複数の支持構造体形成トレンチを形成する段階を含むことができ、支持構造体形成トレンチは、第１及び第２のトレンチの深さよりも浅い深さを有し、第１及び第２のトレンチの幅よりも狭い幅を有し、エッチング停止層の上記形成は、複数の支持構造体形成トレンチを充填し、エッチング停止材料を含む環状支持構造体を第１及び第２のトレンチ間に形成する。

本発明は更に、マイクロ電子組立体を提供する。マイクロ電子組立体は、第１及び第２のトレンチが形成された半導体基板と、第１及び第２のエッチング停止壁を形成する、基板上及びトレンチ内にあるエッチング停止層とを含み、基板とエッチング停止層が合同でエッチング停止層の下で且つ第１及び第２のエッチング停止壁間にキャビティを形成し、エッチング停止層が、キャビティと半導体基板の表面とを相互接続するエッチング孔を有し、マイクロ電子組立体が更に、少なくとも一部分が半導体基板内のキャビティの上に位置決めされた基板の上のインダクタと、エッチング孔の上に形成されたシール層とを含むことができる。

インダクタは、半導体基板上のインダクタ中心点の周りに巻かれた少なくとも１つのコイルを含むことができ、第１及び第２のトレンチは、インダクタ中心点の周りに形成することができ、第１のトレンチは、インダクタ中心点と第２のトレンチとの間にある。第１及び第２のトレンチは、実質的に円形の形状を有することができ、キャビティは、環状リング形状を有することができる。

マイクロ電子組立体はまた、第１及び第２のエッチング停止壁を相互接続する複数の支持壁を含むことができ、第１及び第２のエッチング停止壁並びに支持壁はエッチング停止材料を含む。

半導体基板の表面は、半導体基板の第１の表面とすることができ、半導体基板はまた、第１の表面と相対する第２の表面を有することができ、インダクタは、半導体基板の第１の表面上に形成することができる。半導体基板はまた、キャビティの内面から延びする環状支持部材を含むことができ、該環状支持部材はエッチング停止材料を含む。

少なくとも１つの例示的な実施形態が本発明の上記の詳細な説明で提示されたが、多数の変形形態が存在することを理解されたい。１つ又は複数の例示的な実施形態は単なる例証であって、本発明の範囲、適用性、又は構成をどのようにも限定するものではない点も理解されたい。むしろ、前述の詳細な説明は、当業者に本発明の例示的な実施形態を実施するための好都合な指針を提供するものであり、添付の請求項及びこれらの法律上の均等物において記載される本発明の範囲から逸脱することなく、例示的な実施形態で説明された要素の機能及び構成において様々な変更を加えることができる点を理解されたい。

半導体基板の側断面図である。図１の半導体基板の上面上に複数のトレンチが形成された後の半導体基板の側断面図である。上面上にフィールド酸化物層が形成された図２の半導体基板の側断面図である。本発明の実施形態に従って図３のフィールド酸化物層から形成された第１及び第２の側方エッチング停止壁の平面図である。コイルを含むインダクタを頂面上に形成した後の図３の半導体基板の側断面図である。第１及び第２の側方エッチング停止壁に比較してコイルの配置を示す図５の半導体基板の平面図である。インダクタを示す図５の半導体基板の平面図である。図５の半導体基板の上面上に複数のエッチング孔が形成された後の該半導体基板の側断面図である。第１及び第２の側方エッチング停止壁及びコイルに比較してエッチング孔の位置を示す図８の半導体基板の平面図である。等方性エッチング処理を施した後の図８の半導体基板の側断面図である。図１０の半導体基板の上面上にシール層を形成した後の該半導体基板の側断面図である。エッチング処理を施してコイルを露出させた後の半導体基板の側断面図である。本発明の別の実施形態による、側方エッチング停止壁構成を示す平面図である。本発明の更なる実施形態による、側方エッチング停止壁構成体の形成を示す半導体基板の側断面図である。本発明の更なる実施形態による、側方エッチング停止壁構成体の形成を示す半導体基板の側断面図である。本発明の更なる実施形態による、側方エッチング停止壁構成体の形成を示す半導体基板の側断面図である。本発明の更なる実施形態による、側方エッチング停止壁構成体の形成を示す半導体基板の側断面図である。本発明の更に別の実施形態を示す、図１１に示すものと同様の半導体基板の側断面図である。

符号の説明

２０半導体基板
２８第１のトレンチ
３０第２のトレンチ
４２エッチング停止材料
５６インダクタ
６０エッチング孔
６６キャビティ
７０シール層

Claims

マイクロ電子組立体を形成する方法であって、
第１及び第２のトレンチを半導体基板上に形成する段階と、
前記第１及び第２のトレンチをエッチング停止材料で充填する段階と、
前記半導体基板の上にインダクタを形成する段階と、
前記エッチング停止層及び前記基板のうちの少なくとも一方内にエッチング孔を形成して、前記第１及び第２のトレンチ間の前記半導体基板を露出させる段階と、
前記エッチング孔を通じて前記第１及び第２のトレンチ間の前記基板を等方性エッチングし前記基板内にキャビティを生成する段階と、
前記エッチング孔の上にシール層を形成して前記キャビティをシールする段階と、
を含む方法。
前記キャビティの上に前記インダクタの少なくとも一部分を位置決めする段階を更に含む請求項１に記載の方法。
前記インダクタが、前記半導体基板上のインダクタ中心点の周りに巻かれたコイルを備える、
ことを特徴とする請求項２に記載の方法。
前記第１及び第２のトレンチは、前記インダクタ中心点の周りに形成される、
ことを特徴とする請求項３に記載の方法。
前記第１のトレンチは、前記インダクタ中心点と前記第２のトレンチとの間に位置決めされ、前記第１のトレンチ及び前記第２のトレンチは両方とも前記インダクタ中心点上に中心が置かれる、
ことを特徴とする請求項４に記載の方法。
前記第１及び第２のトレンチを相互接続する少なくとも１つの支持トレンチを形成する段階を更に含み、前記エッチング停止層の形成は前記少なくとも１つの支持トレンチを充填する、
ことを特徴とする請求項５に記載の方法。
前記第１及び第２のトレンチの深さよりも浅い深さを有し且つ前記第１及び第２のトレンチの幅よりも狭い幅を有する、複数の支持構造体形成トレンチを前記第１及び第２のトレンチ間に形成する段階と、
前記複数の支持構造体形成トレンチを前記エッチング停止材料で充填して前記第１及び第２のトレンチ間に環状支持構造体を形成する段階と、
を更に含む、
請求項５に記載の方法。
マイクロ電子組立体を形成するための方法であって、
半導体材料を含む半導体基板の表面上に第１及び第２のトレンチを形成する段階と、
前記第１及び第２のトレンチを充填するエッチング停止層を前記半導体基板の表面の上に形成する段階と、
前記半導体基板の表面の上にインダクタを形成する段階と、
前記エッチング停止層を通してエッチング孔を形成して、前記第１及び第２のトレンチ間の前記半導体材料を露出させる段階と、
前記エッチング孔を通じて前記第１及び第２のトレンチ間の前記半導体材料を等方性エッチングし前記半導体基板内にキャビティを生成する段階と、
前記エッチング停止層の上にシール層を形成して前記キャビティをシールする段階と、
を含む方法。
前記半導体基板の表面が第１の表面であり、前記半導体基板が更に、前記第１の表面と相対する第２の表面を含む、
ことを特徴とする請求項８に記載の方法。
前記第１及び第２のトレンチは、トレンチ中心点の周りに形成され、前記第１のトレンチは、前記トレンチ中心点と前記第２のトレンチとの間に位置決めされる、
ことを特徴とする請求項９に記載の方法。
前記インダクタは、前記トレンチ中心点の周りに巻かれたコイルを備え、前記コイルの少なくとも一部分は、前記キャビティの上に位置決めされる、
ことを特徴とする請求項１０に記載の方法。
前記第１及び第２のトレンチは、実質的に円形の形状を有し、前記キャビティは、環状リング形状を有する、
ことを特徴とする請求項１１に記載の方法。
前記第１及び第２のトレンチを相互接続する複数の支持トレンチを形成する段階を更に含み、前記エッチング停止層の形成は、前記支持トレンチを前記エッチング停止材料で充填する、
ことを特徴とする請求項１２に記載の方法。
前記第１及び第２のトレンチ間に複数の支持構造体形成トレンチを形成する段階を更に含み、前記支持構造体形成トレンチは、前記第１及び第２のトレンチの深さよりも浅い深さを有し、前記第１及び第２のトレンチの幅よりも狭い幅を有し、前記エッチング停止層の形成は、前記複数の支持構造体形成トレンチを前記エッチング停止材料で充填し、前記エッチング停止材料を含む環状支持構造体を前記第１及び第２のトレンチ間に形成させる、
ことを特徴とする請求項１２に記載の方法。
マイクロ電子組立体において、
第１及び第２のトレンチが形成された半導体基板と、
第１及び第２のエッチング停止壁を形成する、前記基板上及び前記トレンチ内にあるエッチング停止層と、
を備え、
前記基板及び前記エッチング停止層が合同で前記エッチング停止層の下で且つ前記第１及び第２のエッチング停止壁間にキャビティを形成し、前記エッチング停止層が、前記キャビティと前記半導体基板の表面とを相互接続するエッチング孔を有し、
前記マイクロ電子組立体が更に、
少なくとも一部分が前記半導体基板内の前記キャビティの上に位置決めされた前記基板の上のインダクタと、
前記エッチング孔の上に形成されたシール層と、
を備えることを特徴とするマイクロ電子組立体。
前記インダクタは、前記半導体基板上のインダクタ中心点の周りに巻かれた少なくとも１つのコイルを備え、前記第１及び第２のトレンチは、前記インダクタ中心点の周りに形成され、前記第１のトレンチは、前記インダクタ中心点と前記第２のトレンチとの間にある、
ことを特徴とする請求項１５に記載のマイクロ電子組立体。
前記第１及び第２のトレンチは、実質的に円形の形状を有し、前記キャビティは環状リング形状を有する、
ことを特徴とする請求項１６に記載のマイクロ電子組立体。
前記第１及び第２のエッチング停止壁を相互接続する複数の支持壁を更に備え、前記第１及び第２のエッチング停止壁並びに前記支持壁がエッチング停止材料を含む、
ことを特徴とする請求項１７に記載のマイクロ電子組立体。
前記半導体基板の表面は、前記半導体基板の第１の表面であり、前記半導体基板は、前記第１の表面と相対する第２の表面を更に備え、前記インダクタは、前記半導体基板の第１の表面上に形成される、
ことを特徴とする請求項１８に記載のマイクロ電子組立体。
前記半導体基板は、前記キャビティの内面から延びる環状支持部材を更に備え、前記環状支持部材は、前記エッチング停止材料を含む、
ことを特徴とする請求項１９に記載のマイクロ電子組立体。