JP2009506547A - 撮像装置での垂直方向ブルーミング防止制御およびクロストーク軽減のためのＢｔＦｒｉｅｄ添加領域 - Google Patents
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Abstract
本発明は、基板（３０）において、好ましくはｎ＋ドープ（添加）領域であって、固体撮像装置において余剰電子を回収してクロストークを低減し、余剰電子のブルーミングを最小限にし、暗電流を削減する、パターン化された埋め込み添加領域（３３）を備える固体撮像装置（２０）、およびその製造方法を提供する。
【選択図】図３
【選択図】図３
Description
本発明は、撮像装置、および撮像ピクセルセルを形成する方法に関する。
電荷結合素子（ＣＣＤ）および相補型金属酸化膜セミコンダクタ（ＣＭＯＳ）を含む固体撮像装置は、一般的にフォトイメージング用途で使用されてきた。
撮像装置は、通常、一つのチップ上のピクセルアレイとして何千ものピクセルセルを含む。ピクセルセルは光を電気信号に変換し、変換された電気信号は、例えば、プロセッサなどの電気デバイスによって記憶され呼び出される。記憶された電気信号は、例えばコンピュータ画面や印刷可能な媒体上で画像を生成するために呼び出されてよい。
ＣＭＯＳ撮像回路の例、その加工工程、撮像回路の種々のＣＭＯＳ素子の機能の詳細は、例えば、それぞれＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．に属する米国特許Ｎｏ．６，１４０，６３０、Ｎｏ．６，３７６，８６８，Ｎｏ．６，３１０，３６６、Ｎｏ．６，３２６，６５２、Ｎｏ．６，２０４，５２４、Ｎｏ．６，３３３，２０５に記載されている。上記特許の開示は、その全体を参照することにより本明細書に組み込まれている。
固体撮像装置はフォトセンサを含むピクセルセルアレイを通常備え、アレイ上に画像の焦点が合った時に、各ピクセルセルはそのフォトセンサに当たる光の強度に対応する信号を生成する。これらの信号は、例えば、モニタ上に対応する画像を表示するか、または光画像の情報を提供するために使用されてよい。フォトセンサは、通常フォトゲート、フォトトランジスタ、フォトコンダクタまたはフォトダイオードであり、フォトセンサの導電率は、フォトセンサに当たる光の強度に対応する。従って、各ピクセルセルによって生成される信号の大きさは、フォトセンサに当たる光の量に比例する。
ＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）固体撮像装置は、例えば上記の特許において記述されている。これらの撮像装置は、行と列に配置され、光エネルギーを電気信号に変換するピクセルセルのアレイを含む。各ピクセルは、光検出器および一つ以上のアクティブトランジスタを含む。トランジスタは、セルから出力される電気信号の生成に加えて、増幅、読み出し制御・リセット制御を通常行う。
ＣＣＤ技術が普及した一方、ＣＭＯＳ撮像装置は安価な撮像装置としてますます使用されてきている。ＣＭＯＳ撮像装置回路は、ピクセルセルの焦点面アレイを含み、各セルは、基板の一部に光生成された電荷を蓄積するための、例えばフォトゲート、フォトコンダクタ、フォトトランジスタまたはフォトダイオードなどの光変換素子を含む。読み出し回路は各ピクセルセルに接続され、かつドープ（添加）された拡散領域から光生成された電荷を受け取ってピクセルアクセストランジスタを介し定期的に読み出される出力信号を生成する出力トランジスタを少なくとも含む。撮像装置は、電荷を光変換素子から拡散領域に転送するトランジスタを含んでもよい。あるいは拡散領域は、光変換素子に直接接続されるか、その一部であってもよい。また、トランジスタが、光変換された電荷を受け取る前に拡散領域を所定の電荷レベルにリセットするために通常設けられる。
ＣＭＯＳ撮像装置においては、ピクセルセルのアクティブ素子は以下の必要機能を果たす。すなわち、（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）電荷増幅に
伴う、電荷の浮遊拡散領域への転送、（４）浮遊拡散領域の既知の状態へのリセット、（５）読み出しのためのピクセルセルの選択、（６）ピクセルセル電荷を表す信号の出力と増幅、である。光電荷は、最初の電荷蓄積領域から浮遊拡散領域に移動する際に増幅されてよい。浮遊拡散領域における電荷は、通常ソースフォロワ出力トランジスタによってピクセル出力電圧に変換される。
伴う、電荷の浮遊拡散領域への転送、（４）浮遊拡散領域の既知の状態へのリセット、（５）読み出しのためのピクセルセルの選択、（６）ピクセルセル電荷を表す信号の出力と増幅、である。光電荷は、最初の電荷蓄積領域から浮遊拡散領域に移動する際に増幅されてよい。浮遊拡散領域における電荷は、通常ソースフォロワ出力トランジスタによってピクセル出力電圧に変換される。
色を検出するためには、入射光のスペクトル成分を分離し収集する必要がある。撮像装置チップの表面の吸収型カラーフィルタアレイ（ＣＦＡ）は、例えばＣＣＤまたはＣＭＯＳ撮像装置などの固体撮像センサにおいて色を検出するために使用されてよい。一般的なＣＦＡレイアウトにおいては、撮像装置の個々のフォトセンサのためのカラーフィルタは狭いスペクトル帯（赤、緑または青）のみを透過させ、他の光エネルギーを吸収する。
各ピクセルセルは、一つ以上の微小レンズを介して合焦された光を受け取る。ＣＭＯＳ撮像装置の微小レンズは光学的効率を高め、ピクセルセル間のクロストークを削減するために役立つ。ピクセルセルを小型化することで、より多くのピクセルセルを一つのピクセルセルアレイに配置することができ、それによりアレイの解像度が高くなる。微小レンズを形成する一つのプロセスにおいて、各微小レンズの半径は、ピクセルセルの大きさに相関する。従って、ピクセルセルが小型化するにつれ、各微小レンズの半径も小さくなる。
電気的クロストークは撮像装置にとっても問題である。電気的クロストークは、ピクセルからの光生成された電荷が隣接するかまたは近隣のピクセルによって回収される時に起こる。例えば、赤色ピクセルの下のシリコン（ケイ素）で生じた電子が、拡散して赤色ダイオードによって回収されるのではなく、大きい横方向成分を持ってしまい、隣接する緑色フォトダイオードに回収されてしまうことがある。
クロストークにより、生成された画像が好ましくない状態になる。撮像装置アレイのピクセルセルの密度が増すにつれ、またそれに対応してピクセルセルのサイズが小さくなるにつれて好ましくない状態がより顕著になる。ピクセルセルのサイズが小さくなることにより、各ピクセルセルのフォトセンサに入射する光の焦点をあわせることがますます難しくなり、クロストークを悪化させる。
クロストークにより、固体撮像装置によって生成された画像がぼやけたりコントラストが悪くなったりする。すなわち、画像センサアレイにおけるクロストークによって、空間分解能が低下し、全体の感度が低くなり、色が混ざってしまう。この結果、色補正後の画像ノイズとなってしまう。前述したように、ピクセルセルおよび装置を小型化するにつれて画質の劣化がより顕著となる。
従来の撮像装置における別の問題は、ブルーミングまたは飽和である。ブルーミングは、多すぎる光子が特定のピクセルセルに当たり、生成された電子が隣接するピクセルセルにあふれ出すときに起こり、それらピクセルセルの電子の数を無理に増やしてしまう。
従来の撮像装置ピクセルセルに関連する、さらに別の共通する問題は、暗電流、すなわち、光がない状態で光変換素子の信号として生成される電流である。暗電流は、フォトセンサ接合の漏洩、分離エッジにおける漏洩、トランジスタのサブスレショルド漏洩、ドレインに起因するバリア低下による漏洩、ゲートに起因するドレイン漏洩、トラップアシスト型トンネリング、ピクセルセルの製造不良などの様々な要因によって起こる。
そこで、クロストーク、ブルーミングおよび暗電流を低減した撮像装置が必要とされる。このようなピクセルを製造し操作する簡単な方法もまた必要とされる。
本発明は、電気的カラークロストークを低減する撮像装置および方法を提供する。本発明は、余剰電子によるブルーミングを低減し、また暗電流も低減する。
本発明は、基板における埋め込み添加（ドープ）領域、好ましくは、余剰電子を回収することによりクロストーク、ブルーミング、および暗電流を低減するｎ＋添加領域を備える撮像装置を提供する。
本発明の更なる利点と特徴は、以下の詳細な説明、および本発明の好適実施例を示す図面から明らかである。
以下の詳細な説明において、この明細書の一部であって、図示により本発明を実現する具体的な実施形態を示す添付の図面を参照する。これらの実施形態は、当業者が本発明を実施できるように十分詳細に説明されており、他の実施形態も使用可能であり、また本発明の趣旨および範囲から逸脱せずに構造的、論理的、電気的変更が可能である。記述された加工工程の進捗は本発明の実施形態の例であるが、これら一連の加工工程は、本明細書中に記載されたものに限定されず、ある一定の順序で必然的に起こる加工工程を除き、この技術分野において既知のように変更してよい。
用語“基板”は、半導体をベースとしたいずれの構造も含むものとする。半導体構造は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、シリコンゲルマニウム、添加・無添加（ドープ・アンドープ）半導体、半導体をベースとした基礎によって支持されたシリコンのエピタキシャルレイヤー、および他の半導体と半導体構造を含むものとする。以下の説明において基板に言及する場合、半導体のベースまたは基礎の中または上に領域または接合部を形成するために、従来の加工工程が使用されたとしてよい。また、半導体は必ずしもシリコンで形成される必要はなく、他の半導体素材で形成されてよい。
本明細書中で使用する用語“ピクセル”および“ピクセルセル”は、少なくとも一つのフォトセンサと、光子を電気信号に変換するための構造を含む光素子ユニットセルを意味する。図示のため、代表的な一つのピクセルセルとその形成方法を図面に示し、説明する。しかし、一般的には、このようなピクセルセルの複数が同時に形成される。従って、以下の詳細な説明は限られた意味合いに解釈されるべきではなく、本発明の範囲は、追記されたクレームによってのみ定義される。
本発明を、フォトセンサとしての埋め込みフォトダイオードを使用するＣＭＯＳピクセルの場合を例として以下に説明する。しかし、本発明はＣＭＯＳ撮像装置における使用、またはフォトセンサとして埋め込みフォトダイオードを採用するＣＭＯＳ撮像装置における使用に限定されるものではない。本発明においては、フォトダイオード、フォトゲート、他の感光性素子を含むどのようなフォトセンサも使用されてよい。
図１は、本発明の一実施例による固体撮像装置２０の一部を示す拡大図である。固体撮像装置２０は、行と列から成るアレイとして構成された基板３０の中または上に形成される複数のピクセルセル２８を備える。基板３０は、好ましくはｐ＋基板である。第一のｐ−エピタキシャルレイヤー３１は、ｐ＋基板３０上に形成される。ｎ＋添加レイヤー３３は、第一のｐ−エピタキシャルレイヤーと第二のｐ−エピタキシャルレイヤー４１の間に形成される。なお、基板３０はｐ−基板であってもよい。ｐ−基板が使用される場合、第一のｐ−エピタキシャルレイヤー３１は必要なくなる。
ピクセルアレイは、撮像装置２０のパッシベーション・平坦化レイヤーとして機能する保護レイヤー２４に覆われている。保護レイヤー２４は、ＢＰＳＧ，ＰＳＧ，ＢＳＧ，二酸化ケイ素、窒化ケイ素、ポリイミドか、または既知の光透過絶縁体のレイヤーであってよい。
カラーフィルタレイヤー１００を、パッシベーションレイヤー２４の上に形成する。カラーフィルタレイヤー１００は、参照のために本明細書中に組みこまれた米国特許Ｎｏ．６，７８３，９００およびＮｏ．３，９７１，０６５に例証したように当業者に理解されるパターンに配置されてよい赤、青および緑色感受性素子のアレイを備える。
また図示されているように、微小レンズ７０が各ピクセルセルの上に形成される。各微小レンズ７０はその焦点が、対応するピクセルセルの感光性素子上で中心となるように形成される。また、スペーサーレイヤー２５が微小レンズ７０およびカラーフィルタレイヤー１００の下に形成される。スペーサーレイヤー２５の厚さは、微小レンズ７０を透過する光に対する焦点に感光性素子が位置するように調整される。
図１に示されているように、ｐ−エピタキシャルレイヤー３１がピクセルセルアレイのｐ＋基板３０上に形成される。ｎ＋領域３３は、ｐ−エピタキシャルレイヤー３１に形成される。図１において、ｎ＋領域３３は、ピクセルセルアレイ全体の下に形成されている。ｎ＋領域３３が分離領域６４（図３）の下に形成される場合、アレイにおけるよりよい接地箇所となり、赤色量子効率の低下を防ぐ。図３は、分離領域６４の下に形成されたｎ＋領域を示す。後に理解されるように、ｎ＋領域３３がピクセルセルアレイ全体にわたって分離領域６４の下に形成される場合、ｎ＋領域３３がピクセルアレイ全体で格子を形成する。ピクセルセルアレイ全体の下にｎ＋領域３３を形成する（図１）と、クロストークを低減し、加工がより簡単になる利点がある。図１と３において、ｎ＋領域３３はパターン化され、ピクセルセルアレイの外側に著しく出てしまうことがない。
ｎ＋領域３３は、動作中に正バイアスされてよい。ｎ＋領域３３は、好ましくは０．５ＶとＶｄｄの間の正電圧でバイアスされる。ｎ＋領域３３が正バイアスされると、ｎ＋領域３３の下の基板で生成された暗電流電子がｎ＋領域３３に回収され、フォトセンサ３４にたどり着く前に一掃される。フォトセンサ間３４で光子から生成された電子、または基板の深い所で生成され、クロストークを最も悪化させる恐れのある電子もｎ＋領域３３で回収され、一掃される。これにより、クロストークを削減できる。ピクセルブルーミングによる電子もｎ＋領域３３で回収される。
図１に示されているようにアレイにおいて連続しているか、または図３に示されているようにピクセル間においてパターン化されたｎ＋領域３３は、好ましくない基板の抵抗、または周辺回路・ロジックにおける寄生結合を生じさせることなく、上記した利点（すなわち、クロストーク、ブルーミングおよび暗電流の削減）を実現する。
図１から３に示しているように、各ピクセルセンサセルは、フォトダイオード、フォトゲート等であってよいフォトセンサ３４を含む。埋め込みフォトダイオードフォトセンサ３４を図１から３に示す。光子である入射１０１がカラーフィルタレイヤー１００を透過しフォトセンサ３４に当たると、光生成された電子が添加領域（ドープト領域）３６に蓄積する。転送トランジスタ４２がフォトセンサ３４の隣に配置され、ソース・ドレイン領域３６、４０、および転送制御信号ＴＸによって制御されるゲートスタックを備える。ドレイン領域４０は浮遊拡散領域とも呼ばれ、フォトセンサ３４から受け取った電荷を格納する。電荷はソースフォロワトランジスタ４４のゲートに印加され、行選択トランジスタ４６への出力信号に変換され、読み取り回路４８とアレイの列ラインに出力される。添加領域４０、５２とゲートスタック５４から成るリセットトランジスタ５０は、信号が読み
取られる直前に浮遊拡散領域４０を所定の初期電圧にリセットするリセット制御信号ＲＳＴによって制御される。ピクセルセンサセル２８の上記の素子の形成方法および機能の詳細に関しては、例えば、それらの開示を参照するために本明細書中に組み込まれた米国特許Ｎｏ．６，３７６，８６８およびＮｏ．６，３３３，２０５に説明されている。
取られる直前に浮遊拡散領域４０を所定の初期電圧にリセットするリセット制御信号ＲＳＴによって制御される。ピクセルセンサセル２８の上記の素子の形成方法および機能の詳細に関しては、例えば、それらの開示を参照するために本明細書中に組み込まれた米国特許Ｎｏ．６，３７６，８６８およびＮｏ．６，３３３，２０５に説明されている。
図１と３に示されているように、転送トランジスタ４２・リセットトランジスタ５４のゲートスタック４２、５４は、ｐ−エピタキシャルレイヤー４１の上の二酸化ケイ素または窒化ケイ素ゲート誘電体５６を含む。ポリシリコン、タングステン、または他の適切な素材を添加された導電性レイヤー５８が分離レイヤー５６の上に形成され、例えば二酸化ケイ素、窒化ケイ素またはＯＮＯ（酸化物・窒化物・酸化物）の絶縁キャップレイヤー６０で覆われる。ケイ化物レイヤー５９が、ポリシリコンレイヤー５８とキャップ６０の間で使用されてよい。また、絶縁側壁６２がゲートスタック４２、５４の側面に形成される。これらの側壁６２は、例えば二酸化ケイ素、窒化ケイ素、またはＯＮＯで形成されてよい。ピクセルセンサセル２８周辺のフィールド酸化分離レイヤー６４は、ピクセルセルをアレイの他のピクセルセルから分離する。ｐウェルまたはｐ型注入領域６５も、アレイのピクセルセル間を分離する。転送トランジスタ４２は省略することができるが、この場合、拡散領域３６、４０が接続される。
図１から３を参照して前述した撮像装置２０は、図４から９に示すように、以下に説明するプロセスにより製造される。図４は前述した基板のいずれかの種類であってよい基板３０を示す。基板３０は、好ましくはｐ＋基板である。基板３０をｐ−素材で形成することもできる。基板３０をｐ−素材で形成する場合、以下に説明するｐ−エピタキシャルレイヤー３１を、本発明によるプロセスにおいて省略することができる。
次の加工工程における、図４の装置を示す図５を参照する。基板３０がｐ＋素材である場合、ｐ−エピタキシャルレイヤー３１を基板３０上で成長させる。ｐ−型素材を形成するために、ｐ−エピタキシャルレイヤー３１を、例えば半導体素材よりも一つ価電子が少ないホウ素などの不純物元素を添加することにより導電性とする。ｐ−エピタキシャルレイヤー３１は、例えば四塩化ケイ素またはシランなどの標準的素材から形成することができる。ｐ−エピタキシャルレイヤー３１は、好ましくはシランから形成される。
ｐ−エピタキシャルレイヤー３１を、ｐ＋基板３０とｐ−エピタキシャルレイヤー３１間に遷移を発生させるために成長させる。ｐ−エピタキシャルレイヤー３１を、単結晶シリコンを成長させる如何なる方法で成長させてもよい。ｐ−エピタキシャルレイヤー３１の厚さは約０．０５μｍから約５．０μｍ、好ましくは約０．５μｍから１．５μｍである。
次の加工工程における、図５の装置を示す図６を参照する。酸化物レイヤー３５をｐ−エピタキシャルレイヤー３１の上に堆積させる。酸化物レイヤー３５を、例えば化学気相成長法または熱酸化などの従来の方法によって、ｐ−エピタキシャルレイヤー３１の上に形成する。酸化物レイヤー３５を形成する好適な方法は、ｐ−エピタキシャルレイヤー３１の表面を、上昇させた温度で酸素雰囲気下にさらすことによる熱酸化である。酸化物レイヤー３５は、好ましくは約２０オングストロームから５００オングストロームの厚さを持つ。
次の加工工程における、図６の基板を示す図７を参照する。酸化物レイヤー３５をフォトレジストレイヤー３７でパターン化し、エッチングして開口３９を形成する。開口３９を形成するために除去する酸化物レイヤー３５の部分は、従来のフォトレジストパターニング、および酸化物レイヤー３５のエッチングによって除去される。フォトレジストレイヤー３７の下の酸化物レイヤー３５は、ウェーハのフォトレジスト汚染を防ぐ好適な手段
である。酸化物レイヤー３５は、窒化物またはＯＮＯなどの適切な素材から形成されてよい。さらに、適切な清浄法によって、フォトレジストレイヤー３７を、酸化物レイヤー３５を介さずに直接ｐ−エピタキシャルレイヤー３１に塗布することができる。
である。酸化物レイヤー３５は、窒化物またはＯＮＯなどの適切な素材から形成されてよい。さらに、適切な清浄法によって、フォトレジストレイヤー３７を、酸化物レイヤー３５を介さずに直接ｐ−エピタキシャルレイヤー３１に塗布することができる。
次の加工工程における、図７の基板を示す図８を参照する。ｎ＋添加領域３３をｐ−エピタキシャルレイヤー３１において形成する。ｎ＋添加領域３３は、ドーパントをｐ−エピタキシャルレイヤー３１に注入することにより形成される。ｎ＋添加領域３３は従来の方法、好ましくはイオン注入によってドーパントを添加される。ドーパントはその濃度が約１×１０１０イオン/ｃｍ２から約１×１０１８イオン/ｃｍ２、好ましくは約１×１０１３イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度で、ｎ＋添加領域３３に注入される。ｎ＋添加領域３３は、例えばリンおよびヒ素のうち一つ以上を含む素材を含むいずれかの適切なドーパントを添加されてよい。好適実施例においては、ドーパントはヒ素である。ｎ＋添加領域３３は、好ましくは約１５ＫｅＶから約５０ＭｅＶのエネルギーで、イオン注入によりドーパントを添加される。ドーパントの濃度とエネルギーは、例えば注入される素材、半導体基板の加工工程、素材の除去量、および他の要因などの様々な物理パラメータによって変化する。位置合わせの許容範囲によっては、後の加工と位置合わせのためにｎ＋領域３３を撮像装置のピクセルアレイに位置合わせするべく、ｎ＋注入の際に基板３０の裏面に切り欠きまたはマークをパターン形成するかエッチングしてもよい。
本発明によれば、撮像装置においてｎ＋添加領域３３とｎ−ウェル領域を接続することができる。図示されてはいないが、ｎ―ウェルは、前述され参照のために組み込まれた撮像装置において既知である。本明細書中に記述された撮像装置におけるｎ−ウェルの実装は、当業者には既知である。例えば、撮像装置とｎ＋添加領域を適切に上面で接触させるために、ｎ＋添加領域３３とｎ−ウェルを接続してもよい。
次の加工工程における、図８の基板を示す図９を参照する。フォトレジスト３７および酸化物レイヤー３５は、従来の方法を使って剥離される。第二のｐ−エピタキシャルレイヤー４１をｐ−エピタキシャルレイヤー３１の上で成長させる。ｐ−エピタキシャルレイヤー４１を、単結晶シリコンを成長させる如何なる方法で成長させてもよい。ｐ−エピタキシャルレイヤー４１の厚さは、約０．５μｍから約２０．０μｍ、好ましくは約２．５μｍから約４．０μｍである。ｐ−エピタキシャルレイヤー４１は、約１×１０１０イオン/ｃｍ２から約１×１０２０イオン/ｃｍ２のドーパント濃度、好ましくは約１×１０１４イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度でドーパントを添加される。ｐ−エピタキシャルレイヤー４１は、例えばホウ素を含む素材を含む適切なドーパントを添加されてよい。
図９に図示した結果的に得られた構造から、撮像装置は標準的な撮像装置加工により形成される。撮像装置の一例が図１から３に示されている。CＭＯＳ撮像回路、その加工工
程、撮像回路の種々のＣＭＯＳ素子の機能の詳細は、例えば、それぞれがＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．に属する米国特許Ｎｏ．６，１４０，６３０、Ｎｏ．６，３７６，８６８、Ｎｏ．６，３１０，３６６、Ｎｏ．６，３２６，６５２、Ｎｏ．６，２０４，５２４、Ｎｏ．６，３３３，２０５に記載されている。
程、撮像回路の種々のＣＭＯＳ素子の機能の詳細は、例えば、それぞれがＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．に属する米国特許Ｎｏ．６，１４０，６３０、Ｎｏ．６，３７６，８６８、Ｎｏ．６，３１０，３６６、Ｎｏ．６，３２６，６５２、Ｎｏ．６，２０４，５２４、Ｎｏ．６，３３３，２０５に記載されている。
ＣＭＯＳ撮像装置を参照してそのプロセスを説明してきたが、例えばＣＣＤ撮像装置など他の種類の撮像装置のピクセルセルでも同様にプロセスが行われてよい。したがって、上記のように形成されたピクセルセルは、ＣＭＯＳ画像センサと同様にＣＣＤ画像センサで使用されてよい。
ｎ＋添加レイヤー３３は、撮像装置の余剰電子を回収することによってクロストーク、
ブルーミングおよび暗電流を削減する。以下に述べるように、ｎ＋添加レイヤー３３は、撮像装置内で電子を回収するために正バイアスされてよい。領域のバイアスは、周知の領域バイアス法で行うことができる。
ブルーミングおよび暗電流を削減する。以下に述べるように、ｎ＋添加レイヤー３３は、撮像装置内で電子を回収するために正バイアスされてよい。領域のバイアスは、周知の領域バイアス法で行うことができる。
図１０は、本発明のいずれの実施例も利用できる撮像装置の一例を示している。撮像装置２００は、図１から９を参照しながら説明したように構成されたピクセルセルを備えるピクセルアレイ２０５を持つ。行ラインは行アドレスデコーダ２２０に対応して、行ドライバ２１０によって選択的に起動される。列ドライバ２６０および列アドレスデコーダ２７０も撮像装置２００に含まれる。撮像装置２００は、アドレスデコーダ２２０、２７０を制御するタイミング・制御回路２５０によって操作される。また、制御回路２５０は列ドライバ回路２１０および行ドライバ回路２６０も制御する。
列ドライバ２６０に係わるサンプル・ホールド（Ｓ／Ｈ）回路２６１は、選択されたピクセルセルのためのピクセルリセット信号Ｖｒｓｔ、およびピクセル画像信号Ｖｓｉｇを読み込む。差分信号（Ｖｒｓｔ−Ｖｓｉｇ）は、各ピクセルの差分増幅器（ＡＭＰ）２６２によって増幅され、アナログ・デジタルコンバータ２７５（ＡＤＣ）によってデジタル化される。アナログ・デジタルコンバータ２７５は、デジタル化したピクセル信号を、デジタル画像を生成する画像プロセッサ２８０に与える。
必要に応じて撮像装置２００を、ＣＰＵ、デジタル信号プロセッサまたはマイクロプロセッサと組み合わせてもよい。撮像装置２００およびマイクロプロセッサを一つの集積回路に形成してよい。本発明によるｎ＋領域を持つＣＭＯＳ撮像装置を使用するプロセッサシステム３００の一例を図１１に示す。プロセッサベースのシステムは、ＣＭＯＳまたは他の撮像装置を含むことのできるデジタル回路を備えるシステムの一例である。しかし限定されることなく、このようなシステムはコンピュータシステム、カメラシステム、スキャナ、機械視覚システム、車両ナビゲーションシステム、テレビ電話、監視システム、オートフォーカスシステム、天文追跡システム、動作検出システム、画像安定化システム、および他の画像処理システムを含むことができる。
図１１に示されているように、プロセッサシステム３００、例えばカメラは、バス３５２を介して入力・出力（Ｉ／Ｏ）装置３４６と通信を行う中央演算処理装置（ＣＰＵ）３４４、例えばマイクロプロセッサを通常備える。撮像装置２００は、バス３５２を介してシステムとも通信を行う。コンピュータシステム３００はランダムアクセスメモリ（ＲＡＭ）３４８も含み、バス３５２を介してＣＰＵ３４４と通信を行うフロッピーディスクドライブ４５４、コンパクトディスク（ＣＤ）ＲＯＭドライブ３５６、または着脱式メモリあるいはフラッシュメモリ３５８などの周辺機器を含んでもよい。フロッピーディスク４５４、ＣＤ ＲＯＭ３５６またはフラッシュメモリ３５８は撮像装置２００によって取り込まれた画像を記憶する。撮像装置２００は、好ましくは、図１から９を参照して前述した集積回路として構成される。
本発明を、現時点で既知である実施例に関連づけて詳細に説明してきたが、本発明はここに開示された実施例に限定されない。むしろ、本発明は、本明細書に記述されなかったが本発明の趣旨と範囲から逸脱することのない如何なる多様化、変更、置換、または同等の配置も実装するように修正することができる。従って、本発明は上記の説明によって限定されるものではなく、後述の請求項の範囲によってのみ限定される。
Claims (58)
- 撮像装置であって、
第一のドーパント濃度レベルを持つ第一の導電型である基板と、
前記基板上に形成された、第二のドーパント濃度レベルを持つ第一の導電型であるエピタキシャルレイヤーと、
前記エピタキシャルレイヤーの少なくとも一部において形成された、第二の導電型であるドープされた領域と、
前記エピタキシャルレイヤーの第一の面に形成された複数のピクセルセルを備えるピクセルセンサセルのアレイと、
を備えることを特徴とする撮像装置。 - 前記基板が、Ｐ＋導電型にドープされる、
ことを特徴とする請求項１に記載の撮像装置。 - 前記エピタキシャルレイヤーが、Ｐ−導電型にドープされる、
ことを特徴とする請求項１に記載の撮像装置。 - 前記ドープされた領域が、Ｎ＋導電型にドープされる、
ことを特徴とする請求項３に記載の撮像装置。 - 前記ドープされた領域が、前記エピタキシャルレイヤーの全体にわたって前記アレイの下に形成される、
ことを特徴とする請求項１に記載の撮像装置。 - 前記撮像装置は、前記ピクセルセルのアレイにおいて前記複数のピクセルセルを分離する分離領域をさらに含み、前記ドープされた領域が、前記分離領域の下で格子として形成される、
ことを特徴とする請求項１に記載の撮像装置。 - 前記ドープされた領域が、約１×１０１０イオン/ｃｍ２から約１×１０１８イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項４に記載の撮像装置。 - 前記ドープされた領域が、約１×１０１３イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項４に記載の撮像装置。 - 前記撮像装置はＣＭＯＳ撮像装置である、
ことを特徴とする請求項１に記載の撮像装置。 - 前記撮像装置はＣＣＤ撮像装置である、
ことを特徴とする請求項１に記載の撮像装置。 - 撮像装置であって、
第一のドーパント濃度レベルを持つ第一の導電型である基板と、
前記基板上に形成された、第二のドーパント濃度レベルを持つ第一の導電型である第一のエピタキシャルレイヤーと、
前記第一のエピタキシャルレイヤーの少なくとも一部において形成された第二の導電型であるドープされた領域と、
前記第一のエピタキシャルレイヤーの上に形成された、第二のドーパント濃度レベルを持つ第一の導電型である第二のエピタキシャルレイヤーと、
前記第二のエピタキシャルレイヤーの第一の面に形成された複数のピクセルセルを備えるピクセルセンサセルのアレイと、
を備えることを特徴とする撮像装置。 - 前記基板が、Ｐ＋導電型にドープされる、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記第一および第二のエピタキシャルレイヤーが、共にＰ−導電型にドープされる、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記ドープされた領域が、Ｎ＋導電型にドープされる、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記ドープされた領域が、前記第一のエピタキシャルレイヤーの全体にわたって形成される、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記ドープされた領域が、約１×１０１０イオン/ｃｍ２から約１×１０１８イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項１４に記載の撮像装置。 - 前記ドープされた領域が、約１×１０１３イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項１４に記載の撮像装置。 - 前記ドープされた領域が、前記エピタキシャルレイヤーの全体にわたって前記アレイの下に形成される、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記撮像装置は、前記ピクセルセルのアレイにおいて前記複数のピクセルセルを分離する分離領域をさらに含み、前記ドープされた領域が、前記分離領域の下でグリッドとして形成される、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記撮像装置はＣＭＯＳ撮像装置である、
ことを特徴とする請求項１１に記載の撮像装置。 - 前記撮像装置はＣＣＤ撮像装置である、
ことを特徴とする請求項１１に記載の撮像装置。 - 撮像装置であって、
第一のドーパント濃度レベルを持つ第一の導電型である基板と、
前記基板レイヤーの少なくとも一部に形成された第二の導電型であるドープされた領域と、
前記基板の上に形成された、第二のドーパント濃度レベルを持つ第一の導電型であるエピタキシャルレイヤーと、
前記エピタキシャルレイヤーの第一の面に形成された複数のピクセルセルを備えるピクセルセンサセルのアレイと、
を備えることを特徴とする撮像装置。 - 前記基板および前記エピタキシャルレイヤーは、共にＰ−導電型にドープされる、
ことを特徴とする請求項２２に記載の撮像装置。 - 前記ドープされた領域が、Ｎ＋導電型にドープされる、
ことを特徴とする請求項２２に記載の撮像装置。 - 前記ドープされた領域が、前記基板の全体に形成される、
ことを特徴とする請求項２２に記載の撮像装置。 - 前記撮像装置は、前記ピクセルセルのアレイにおいて前記複数のピクセルセルを分離する分離領域をさらに含み、前記ドープされた領域は、前記分離領域の下で格子として形成される、
ことを特徴とする請求項２２に記載の撮像装置。 - 前記ドープされた領域が、約１×１０１３イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項２４に記載の撮像装置。 - 前記撮像装置はＣＭＯＳ撮像装置である、
ことを特徴とする請求項２２に記載の撮像装置。 - 前記撮像装置はＣＣＤ撮像装置である、
ことを特徴とする請求項２２に記載の撮像装置。 - プロセッサシステムであって、
第一のドーパント濃度レベルを持つ第一の導電型である基板と、
前記基板上に形成された、第二のドーパント濃度レベルを持つ第一の導電型であるエピタキシャルレイヤーと、
前記エピタキシャルレイヤーの少なくとも一部において形成された第二の導電型であるドープされた領域と、
前記エピタキシャルレイヤーの第一の面に形成された複数のピクセルセルを備えるピクセルセンサセルのアレイと、
画像を表すデータを受け取り処理するプロセッサと、
を備えることを特徴とするプロセッサシステム。 - 前記アレイと前記プロセッサが一つの基板上に形成される、
ことを特徴とする請求項３０に記載のプロセッサシステム。 - 前記基板が、Ｐ＋導電型にドープされる、
ことを特徴とする請求項３０に記載のプロセッサシステム。 - 前記エピタキシャルレイヤーが、Ｐ−導電型にドープされる、
ことを特徴とする請求項３０に記載のプロセッサシステム。 - 前記ドープされた領域が、Ｎ＋導電型にドープされる、
ことを特徴とする請求項３３に記載のプロセッサシステム。 - 前記ドープされた領域が、前記エピタキシャルレイヤーの全体に形成される、
ことを特徴とする請求項３０に記載のプロセッサシステム。 - 前記ドープされた領域が、約１×１０１３イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項３４に記載のプロセッサシステム。 - 前記撮像装置は、前記ピクセルセルのアレイにおいて前記複数のピクセルセルを分離する分離領域をさらに含み、前記ドープされた領域が、前記分離領域の下でグリッドとして形成される、
ことを特徴とする請求項３０に記載のプロセッサシステム。 - プロセッサシステムであって、
第一のドーパント濃度レベルを持つ第一の導電型である基板と、
前記基板上に形成された、第二のドーパント濃度レベルを持つ第一の導電型である第一のエピタキシャルレイヤーと、
前記第一のエピタキシャルレイヤーの少なくとも一部において形成された第二の導電型である添加領域と、
前記第一のエピタキシャルレイヤーの上に形成された、第二のドーパント濃度レベルを持つ第一の導電型である第二のエピタキシャルレイヤーと、
前記第二のエピタキシャルレイヤーの第一の面に形成された複数のピクセルセルを備えるピクセルセンサセルのアレイと、
画像を表すデータを受け取り処理するプロセッサと、
を備えることを特徴とするプロセッサシステム。 - 前記アレイと前記プロセッサが一つの基板上に形成される、
ことを特徴とする請求項３８に記載のプロセッサシステム。 - 前記基板が、Ｐ＋導電型にドープされる、
ことを特徴とする請求項３８に記載のプロセッサシステム。 - 前記第一および第二のエピタキシャルレイヤーが、共にＰ−導電型にドープされる、
ことを特徴とする請求項３８に記載のプロセッサシステム。 - 前記ドープされた領域が、Ｎ＋導電型にドープされる、
ことを特徴とする請求項３８に記載のプロセッサシステム。 - 前記ドープされた領域が、前記第一のエピタキシャルレイヤーの全体に形成される、
ことを特徴とする請求項３８に記載のプロセッサシステム。 - 前記撮像装置は、前記ピクセルセルのアレイにおいて前記複数のピクセルセルを分離する分離領域をさらに含み、前記ドープされた領域が、前記分離領域の下で格子として形成される、
ことを特徴とする請求項３８に記載のプロセッサシステム。 - 前記ドープされた領域が、約１×１０１３イオン/ｃｍ２から約１×１０１５イオン/ｃｍ２のドーパント濃度を持つ、
ことを特徴とする請求項４２に記載のプロセッサシステム。 - 撮像装置を形成する方法であって、
第一のドーパント濃度レベルを持つ第一の導電型である基板を用意するステップと、
前記基板の上に、第二のドーパント濃度レベルを持つ第一の導電型である第一のエピタキシャルレイヤーを形成するステップと、
前記第一のエピタキシャルレイヤーにおいて、第二の導電型であるドープされた領域を形成するステップと、
前記第一のエピタキシャルレイヤーの上に、第二のドーパント濃度レベルを持つ第一の導電型である第二のエピタキシャルレイヤーを形成するステップと、
前記第二のエピタキシャルレイヤーの上の面に形成されたピクセルセンサセルのアレイを形成するステップと、
を含むことを特徴とする方法。 - 前記ドープされた領域が、イオン注入によって形成されたＮ＋ドープ領域である、
ことを特徴とする請求項４６に記載の方法。 - 前記ドープされた領域がヒ素をドープされる、
ことを特徴とする請求項４７に記載の方法。 - 前記基板がＰ＋導電型である、
ことを特徴とする請求項４６に記載の方法。 - 前記第一および第二のエピタキシャルレイヤーが、共にＰ−導電型である、
ことを特徴とする請求項４６に記載の方法。 - 前記第二のエピタキシャルレイヤーが、約０．５μｍから約２０．０μｍの厚さを持つ、
ことを特徴とする請求項５０に記載の方法。 - 前記第二のエピタキシャルレイヤーがホウ素をドープされる、
ことを特徴とする請求項４６に記載の方法。 - 撮像装置を形成する方法であって、
第一のドーパント濃度レベルを持つ第一の導電型である基板を用意するステップと、
前記基板において、第二の導電型であるドープされた領域を形成するステップと、
前記基板の上に、第二のドーパント濃度レベルを持つ第一の導電型であるエピタキシャルレイヤーを形成するステップと、
前記エピタキシャルレイヤーの上の面に形成されたピクセルセンサセルのアレイを形成するステップと、
を含むことを特徴とする方法。 - 前記ドープされた領域が、イオン注入によって形成されたＮ＋ドープ領域である、
ことを特徴とする請求項５３に記載の方法。 - 前記ドープされた領域がヒ素をドープされる、
ことを特徴とする請求項５４に記載の方法。 - 前記基板および前記エピタキシャルレイヤーが、共にＰ−導電型である、
ことを特徴とする請求項５３に記載の方法。 - 前記エピタキシャルレイヤーが、約０．５μｍから約２０．０μｍの厚さを持つ、
ことを特徴とする請求項５３に記載の方法。 - 前記エピタキシャルレイヤーがホウ素をドープされる、
ことを特徴とする請求項５７に記載の方法。
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