JP2009295859A - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 170
- 238000000034 method Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 123
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims description 24
- 230000001681 protective effect Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims 2
- 238000001020 plasma etching Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 description 28
- 229910004298 SiO 2 Inorganic materials 0.000 description 19
- 239000007789 gas Substances 0.000 description 12
- 239000010410 layer Substances 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 230000018109 developmental process Effects 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】貫通電極構造を有する半導体装置において、半導体基板と裏面配線との間に形成される絶縁膜の信頼性を向上させることにより、高品質の半導体装置を提供する。
【解決手段】
その表面に表面電極が形成された半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜を形成する。半導体基板の裏面側から積層絶縁膜および半導体基板をエッチングして表面電極に達する貫通孔を形成する。貫通孔の側壁および底面と積層絶縁膜を覆う絶縁膜を形成した後、この絶縁膜を部分的にエッチングして貫通孔の底面において表面電極を露出させるとともに貫通孔側壁の絶縁膜を残す。その後、貫通孔の内部を充たし且つ積層絶縁膜を覆う導電膜を形成して貫通孔内部に表面電極に接続された貫通電極を形成するとともに、積層絶縁膜上に裏面配線を形成する。
【選択図】図４
【解決手段】
その表面に表面電極が形成された半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜を形成する。半導体基板の裏面側から積層絶縁膜および半導体基板をエッチングして表面電極に達する貫通孔を形成する。貫通孔の側壁および底面と積層絶縁膜を覆う絶縁膜を形成した後、この絶縁膜を部分的にエッチングして貫通孔の底面において表面電極を露出させるとともに貫通孔側壁の絶縁膜を残す。その後、貫通孔の内部を充たし且つ積層絶縁膜を覆う導電膜を形成して貫通孔内部に表面電極に接続された貫通電極を形成するとともに、積層絶縁膜上に裏面配線を形成する。
【選択図】図４
Description
本発明は、半導体装置および半導体装置の製造方法に関し、特に貫通電極を有する半導体装置に関する。
近年のカメラ付き携帯電話やデジタルカメラに代表される情報機器は、小型化、高密度、高機能化が著しく進展している。これらの機器に搭載されるＣＣＤやＣＭＯＳ等の撮像素子の小型化を達成する技術としてチップサイズと同一のパッケージを実現するウエハレベルチップサイズパッケージ（以下Ｗ−ＣＳＰと称する）が知られている。Ｗ−ＣＳＰはウエハ状態で全ての組立工程を完了させる新しいコンセプトのパッケージである。Ｗ−ＣＳＰはＦＢＧＡ（Fine Pitch Ball Grid Array）と同じく、パッケージの裏面に格子状に端子が配列された外形形状を有し、パッケージジサイズはチップサイズと略同一である。
Ｗ−ＣＳＰ構造のイメージセンサでは、信頼性向上およびを装置の小型化を図ることが可能となることから、貫通電極構造が採用されている。通常、半導体デバイスが外部と信号をやりとりするための電極は半導体素子のパターン形成面と同じ面に形成される。これに対して、貫通電極では微細加工技術によってチップの裏面側からチップの厚み方向に貫通孔を形成し、この貫通孔の内部を導体で充たし、これを表面電極と繋げることによって通常は使用しないチップの裏面からも信号がやり取りできるようになる。また、貫通電極技術を用いて複数のチップを積層し、チップの厚み方向に信号伝達経路を形成することにより、従来のワイヤー配線と比較して配線距離が短縮され、高速化および高信頼性化を図るとともに実装密度を飛躍的に向上させることも可能となる。
貫通電極を半導体基板に形成する方法としては、半導体基板上に回路素子を形成する前に貫通電極を形成する方式（Via-First）と、回路素子を形成した後に貫通電極を形成する方式（Via-Last）があるが、現在イメージセンサに適用され、開発が進められているVia-Last方式が最初に実用化される見込みである。
図１（ａ）〜（ｅ）および図２（ｆ）〜（ｊ）にVia-Last方式による貫通電極を有する従来の半導体装置の製造工程を示す。まず、シリコン単結晶からなる半導体基板１０の表面に公知のトランジスタ形成工程等を経て回路素子を形成し、絶縁膜１１を介して表面電極１２を形成する。次に、半導体１０の表面に接着剤１３を塗布した後、ガラス基板等の支持体１４を半導体基板１０に貼り付ける（図１（ａ））。
次に、ウエハ研磨装置を用いて半導体基板１０が所定の厚みとなるように半導体基板１０の裏面を研削する（図１（ｂ））。
次に、半導体基板１０の裏面上にフォトレジストを塗布した後、露光、現像処理を経て、貫通電極形成部分に対応する領域に開口を有するレジスト膜２０を形成する（図１（ｃ））。
次に、ドライエッチング法によりパターニングが施されたレジスト膜２０をマスクとして半導体基板１０の裏面側からエッチングして、表面電極１２にまで達する貫通孔１００を形成する（図１（ｄ））。
次に、ＣＶＤ法により、貫通孔１００の側壁および底面と、半導体基板１０の裏面を覆うように絶縁膜１５を形成する（図１（ｅ））。
次に、ドライエッチング法により、絶縁膜１５の全面エッチバックを行い、貫通孔１００の底面に形成された絶縁膜１５のみを除去することにより、貫通孔１００の底部において表面電極１２を露出させる。一方、貫通孔１００の側壁および半導体基板１０の裏面に形成された絶縁膜１５は、後に形成される貫通電極１７ａおよび裏面配線１７ｂと半導体基板１０とを絶縁するため残存させる（図２（ｆ））。
次に、スパッタ法により貫通孔１００の側壁および底面と、半導体基板１０の裏面を覆うようにＴｉ／Ｃｕからなるめっきシード層１６を形成する（図２（ｇ））。
次に、電界めっき法により貫通孔１００の内部を充たし、且つ半導体基板１０の裏面を覆うようにＣｕ膜を形成することにより貫通電極１７ａおよび裏面配線１７ｂを形成する（図２（ｈ））。
次に、Ｃｕ膜上にフォトレジスト３０を塗布した後、露光、現像処理を経て、裏面配線１７ｂの配線パターンに対応した開口パターンを有するレジスト膜３０を形成する。その後、ドライエッチング法によりレジスト膜３０の開口部より露出したＣｕ膜およびその下層のめっきシード層１６をエッチングして裏面配線１７ｂに所望のパターニングを施す（図２（ｉ））。
次に、裏面配線１７ｂを覆うように半導体基板１０の裏面にソルダーレジスト１８を形成し、その後、ソルダーレジスト１８の所定箇所に開口を形成する。続いて、ソルダーレジスト１８の開口部より露出した裏面配線１７ｂ上に半田印刷を行い、この半田をリフローすることにより半導体基板１０の裏面にバンプ半田１９を形成する（図２（ｊ））。以上の処理を経て、貫通電極構造を有する半導体装置が完成する。
しかしながら、上記した従来の製法においては以下のような問題があった。すなわち、貫通孔１００の底部の絶縁膜１５をエッチング除去して表面電極１２を露出させる工程（図２（ｆ））において、表面電極１２と貫通電極１７ａとの電気的接続を確保するために、貫通孔底部の絶縁膜１５を完全に除去する必要がある。しかし、絶縁膜１５のエッチングコントロールが難しいために、エッチング不足が生じた結果、電気的接触不良が発生する場合がある。また、これとは反対に、エッチング過多となった場合には、絶縁膜１５を残すべき貫通孔１００側壁および半導体基板１０裏面上の絶縁膜をも除去してしまい、貫通電極１７ａおよび裏面配線１７ｂと半導体基板１０との間の絶縁性が確保されなくなるといった絶縁不良の問題も懸念される。
これに対して、特許文献１では以下に示す製造方法を採用することにより、上記した問題を解決している。図３（ａ）〜（ｄ）は、特許文献１に示された半導体装置の製造工程の一部を示したものであり、先に示した図１（ｂ）から図２（ｆ）までの製造工程に対応するものである。以下、図３を参照しつつ特許文献１に示された貫通電極構造を有する半導体装置の製造方法について説明する。
半導体基板１０の裏面上には、貫通孔を形成する前に第１の絶縁膜４０が形成される（図３（ａ））。第１の絶縁膜４０は、ＳｉＯ2膜やＳｉＮ膜で形成することができる。
次に、第１の絶縁膜４０上にレジスト膜２０を形成し、これをマスクとして第１の絶縁膜４０および半導体基板１０を裏面側からエッチングして表面電極１２にまで達する貫通孔１００を形成する（図３（ｂ））。
次に、ＣＶＤ法により、貫通孔１００の側壁および底面と、半導体基板１０裏面上に形成された第１の絶縁膜４０を覆うように第２の絶縁膜５０を形成する（図３（ｃ））。第２の絶縁膜５０は、ＳｉＯ2膜やＳｉＮ膜で形成することができる。
次に、異方性ドライエッチングにより、貫通孔１００の底面と半導体基板裏面に形成された第２の絶縁膜５０を除去する（図３（ｄ））。これにより、貫通孔１００の底面において表面電極１２が露出する。一方、貫通孔１００の側壁部においては第２の絶縁膜５０が残存し、また、半導体基板１０の裏面上には第１の絶縁膜５０が残るため、後に形成される貫通電極および裏面配線と半導体基板１０との絶縁性が確保される。
特開２００５−５３２２号公報
上記の特許文献１に示された製法においては、貫通孔１００の形成前に半導体基板１０の裏面に第１の絶縁膜４０を形成することにより、貫通孔底面の第２の絶縁膜５０を完全に除去すべく十分なエッチング処理を行った場合でも、このエッチングに伴って半導体基板の裏面までも露出しまうことを防止できる。
しかしながら、第１の絶縁膜４０として単層のシリコン酸化膜を使用した場合には、その吸水性から裏面配線や貫通電極の電極材料の腐食が生じやすいという問題があった。一方、第１の絶縁膜４０として単層のシリコン窒化膜を使用した場合には、ＣＶＤ成膜時に高温処理が必要となるが、半導体基板１０とガラス基板１４とを接着する接着剤１３が成膜時の熱により溶解してしまうため、これを回避するべく成膜時の温度は低温とならざるを得ない。ＣＶＤ法により形成される膜の膜質は成膜時の温度に大きく依存し、成膜温度が低い場合、欠陥密度が高くなり易く信頼性の高い絶縁膜を形成することができない。
本発明は、上記した点に鑑みてなされたものであり、貫通電極構造を有する半導体装置において、半導体基板と裏面配線との間に形成される絶縁膜の信頼性を向上させることにより、高品質の半導体装置を提供することを目的とする。
本発明の半導体装置の製造方法は、その表面に表面電極が形成された半導体基板を用意する工程と、前記半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とを積層して積層絶縁膜を形成する工程と、前記半導体基板の裏面側から前記積層絶縁膜および前記半導体基板をエッチングして前記表面電極に達する貫通孔を形成する工程と、前記貫通孔内部の側壁および底面と前記積層絶縁膜を覆う絶縁膜を形成する工程と、前記絶縁膜を部分的にエッチングして前記貫通孔の底面において前記表面電極を露出させるとともに、前記貫通孔の側壁に前記絶縁膜を残す工程と、前記貫通孔の内部を充たし且つ前記積層絶縁膜を覆う導電膜を形成して前記貫通孔内部に前記表面電極に接続された貫通電極を形成するとともに、前記積層絶縁膜上に裏面配線を形成する工程と、を含むことを特徴としている。
また本発明の半導体装置の他の製造方法は、その表面に表面電極が形成された半導体基板を用意する工程と、前記半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とを積層して積層絶縁膜を形成する工程と、前記半導体基板の裏面側から前記積層絶縁膜および前記半導体基板をエッチングして前記表面電極に達する貫通孔を形成する工程と、前記貫通孔内部の側壁および底面と前記積層絶縁膜を覆う絶縁膜を形成する工程と、前記絶縁膜を部分的にエッチングして前記貫通孔の底面において前記表面電極を露出させるとともに、前記貫通孔の側壁に前記絶縁膜を残す工程と、前記貫通孔内部の側壁および底面と前記積層絶縁膜上に延在し、前記貫通孔の底面において露出した前記表面電極に電気的に接続された裏面配線を形成する工程と、前記貫通孔の内部を充たし且つ前記裏面配線を覆う保護絶縁膜を形成する工程と、前記保護絶縁膜に開口部を形成して前記裏面配線を部分的に露出させる工程と、前記裏面配線の前記保護絶縁膜の開口部において露出した部分に電気的に接続された外部端子を形成する工程と、を含むことを特徴としている。
また、本発明の半導体装置は、半導体基板と、前記半導体基板の表面に形成された表面電極と、前記半導体基板の内部において前記半導体基板の裏面から前記表面電極に達する貫通電極と、前記貫通電極と前記半導体基板の間に設けられた絶縁膜と、前記半導体基板の裏面上に設けられたシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜と、前記積層絶縁膜上に設けられて前記貫通電極に接続された裏面配線と、を含むことを特徴としている。
また、本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の表面に形成された表面電極と、前記半導体基板の裏面から前記表面電極に達する貫通孔と、前記貫通孔の側面に形成された絶縁膜と、前記半導体基板の裏面上に設けられたシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜と、前記貫通孔内部の側壁および底面と前記積層絶縁膜上に延在し、前記貫通孔の底面において前記表面電極に電気的に接続された裏面配線と、前記貫通孔を充填し、且つ前記裏面配線を覆う保護絶縁膜と、前記保護絶縁膜の一部に形成された開口部と、前記裏面配線の前記開口部において露出した部分に電気的に接続された外部端子と、を含むことを特徴としている。
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
図４は、本発明の実施例である貫通電極構造を有する半導体装置１の構造を示す断面図である。半導体装置１は、例えばイメージセンサを構成しており、シリコン単結晶等からなる半導体基板１０は、イメージセンサ１の本体を構成し、その表面にＣＭＯＳ回路或いはＣＣＤ等の受光素子（図示せず）が形成されている。半導体基板１０上には、多数の受光素子が画素数分だけ形成されており、外部に設けられるレンズ等の光学系によって撮像対象から発せられた光が受光素子の受光面に結像されるようになっている。受光素子は受光した光の強度に応じた光電変換信号を検知出力信号として出力する。そして、各受光素子の位置と検知出力信号から画像データが生成される。
半導体基板１０の表面にはＳｉＯ2等の絶縁膜１１を介してアルミ等の金属からなる表面電極１２が形成される。半導体基板１０の受光面側には、接着剤１３が塗布されて形成される接着層を介して光透過性を有するガラス基板等の支持体１４が半導体基板１０に接着される。
半導体基板１０には、その裏面から表面電極１２に達する貫通電極１７ａが形成される。半導体基板１０の裏面には貫通電極１７ａと一体的に形成され、所望のパターニングが施された裏面配線１７ｂが延在している。貫通電極１７ａは、表面電極１２に電気的に接続されており、裏面配線１７ｂを通じて半導体基板１０の裏面側からセンサ出力信号の取り出しや、受光素子に対するバイアス電圧の供給が可能となっている。貫通電極１７ａと半導体基板１０との間の絶縁性は、貫通電極の側方に形成されたシリコン酸化膜（ＳｉＯ2膜）或いは、シリコン窒化膜（Ｓｉ3Ｎ4膜）等からなる絶縁膜１５により確保され、裏面配線１７ｂと半導体基板１０との間の絶縁性は、シリコン酸化膜（ＳｉＯ2膜）６０およびシリコン窒化膜（Ｓｉ3Ｎ4膜）６１からなる２層構造の積層絶縁膜６２により確保される。
半導体基板１０の裏面には、裏面配線１７ｂを覆うようにソルダーレジスト１８が形成される。裏面配線１７ｂ上の所定箇所においてソルダーレジスト１８に開口部が設けられ、この開口部においてバンプ半田１９が形成される。バンプ半田１９は、半導体装置１を実装基板に実装する際の接合部を構成する。
次に、上記した構造の半導体装置１の製造方法について図５および図６を参照しつつ説明する。図５（ａ）〜（ｅ）および図６（ｆ）〜（ｊ）は、本発明に係る半導体装置１の製造工程の各プロセスステップを示す断面図である。
まず、ＣＭＯＳ回路やＣＣＤ等の受光素子の形成工程、表面電極形成工程、その他イメージセンサとして必要な構成部分が形成されたシリコン単結晶等からなる半導体基板１０を用意する。続いて、半導体基板１０の受光素子形成面に透明接着剤１３を塗布し、半導体基板１０とガラス基板等からなる支持基板１４とを張り合わせる（図５（ａ））。
次に、ウエハ研磨装置を用いて半導体基板１０が所定の厚みとなるように半導体基板１０の裏面を研削する（図５（ｂ））。
次に、半導体基板１０の裏面上に成膜温度が４００℃程度と比較的低温で成膜が可能な常圧ＣＶＤ法（ＡＰＣＶＤ法）によりシリコン酸化膜（ＳｉＯ2膜）６０を形成する。シリコン酸化膜（ＳｉＯ2膜）６０を形成のための原料ガスとしては、シランガス（ＳｉＨ4）と酸素ガス（Ｏ2）の混合ガスを用いることができる。続いて、シリコン酸化膜（ＳｉＯ2膜）６０上に減圧ＣＶＤ法（ＬＰＣＶＤ法）によりシリコン窒化膜（Ｓｉ3Ｎ4膜）６１を形成する。減圧ＣＶＤ法では、７００〜８００℃と比較的高い成膜温度を必要とするが、膜質を多少犠牲にしても接着剤１３が溶解しない温度で成膜を行う。シリコン窒化膜（Ｓｉ3Ｎ4膜）を形成するための原料ガスとしては、シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）の混合ガスを用いることができる（図５（ｃ））。尚、シリコン酸化膜（ＳｉＯ2膜）６０とシリコン窒化膜（Ｓｉ3Ｎ4膜）６１の形成順序は、上記した場合に限らず、いずれを先に形成しても構わない。
次に、半導体基板１０の裏面に形成されたシリコン窒化膜（Ｓｉ3Ｎ4膜）６１上にフォトレジストを塗布した後、露光、現像処理を経て、貫通電極形成部分に対応する領域に開口を有するレジスト膜２０を形成する。次に、パターニングが施されたレジスト膜２０をマスクとして半導体基板１０の裏面側からシリコン窒化膜６１、シリコン酸化膜６０、半導体基板１０および絶縁膜１１をドライエッチング法によりエッチングして、表面電極１２にまで達する貫通孔１００を形成する（図５（ｄ））。
次に、ＣＶＤ法により貫通孔１００の側壁および底面と、半導体基板１０の裏面を覆うように絶縁膜１５を形成する（図５（ｅ））。絶縁膜１５は、例えばシリコン酸化膜（ＳｉＯ2膜）であり、シランガス（ＳｉＨ4）と酸素ガス（Ｏ2）の混合ガスを原料ガスを用いることにより形成される。また、絶縁膜１５は、シリコン窒化膜（Ｓｉ3Ｎ4膜）であってもよく、この場合、シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）の混合ガスを原料ガスとして用いることにより形成される。
次に、レジストマスクを用いることなく全面的な異方性ドライエッチング処理を行うことにより、貫通孔１００の底面と半導体基板１０の裏面に形成された絶縁膜１５を除去する（図６（ｆ））。これにより、貫通孔１００の側壁部にのみ絶縁膜１５が残り、貫通孔１００の底面において表面電極１２が露出する。半導体基板１０の裏面上には先に形成されたシリコン酸化膜６０およびシリコン窒化膜６１からなる積層絶縁膜６２が露出する。ここで、半導体装置のドライエッチング処理中において、プラズマ光における特定波長の発光強度が特定の膜のエッチング進行に伴って変化することが知られている。そこで、特定の膜のエッチング終点検出方法の１つとして、ドライエッチング処理中にプラズマからの特定波長の発光強度の変化を検出し、この検出結果に基づいて特定の膜のエッチング終点を検出する方法がある。本エッチング工程においては、絶縁膜１５がシリコン酸化膜（ＳｉＯ2膜）であり、その下層にシリコン窒化膜（Ｓｉ3Ｎ4膜）６１が形成されている場合、又は、絶縁膜１５がシリコン窒化膜（Ｓｉ3Ｎ4膜）であり、その下層にシリコン酸化膜（ＳｉＯ2膜）６０が形成されている場合には、プラズマの発光状態の変化に基づく終点判定が可能である。すなわち、エッチングにより除去しようとする絶縁膜１５の下層に絶縁膜１５とは異なる材料からなる膜を設けることにより、絶縁膜１５のエッチングが完了した時点でプラズマの発光状態に顕著に変化が表れることから、エッチングの終点判定を的確かつ確実に行うことができ、プロセスの安定性向上を図ることができる。
次に、スパッタ法により貫通孔１００の側壁および底面と、半導体基板１０の裏面を覆うようにＴｉ／Ｃｕからなるめっきシード層１６を形成する（図６（ｇ））。
次に、めっきシード層１６に電極を取り付けて電解めっき法により貫通孔１００の内部を充たし、且つ半導体基板１０の裏面を覆うようにＣｕ膜を形成することにより貫通電極１７ａおよび裏面配線１７ｂを形成する。その後、ＣＭＰ法により半導体基板１０裏面に堆積したＣｕ膜を研磨することで半導体基板１０の裏面を平坦化する（図６（ｈ））。
次に、Ｃｕ膜上にフォトレジスト３０を塗布した後、露光、現像処理を経て、裏面配線１７ｂの配線パターンに対応した開口パターンを有するレジスト膜３０を形成する。その後、ドライエッチング法によりレジスト膜３０の開口部より露出したＣｕ膜およびその下層のめっきシード層１６をエッチングして裏面配線１７ｂに所望のパターニングを施す（図６（ｉ））。
次に、裏面配線１７ｂを覆うように半導体基板１０の裏面上にソルダーレジスト１８を形成し、その後、ソルダーレジスト１８の所定箇所に開口を形成する。続いて、ソルダーレジスト１８の開口部より露出した裏面配線１７ｂ上に半田印刷を行い、この半田をリフローすることにより半導体基板１０の裏面にバンプ半田１９を形成する（図６（ｊ））。以上の処理を経て、貫通電極を有する半導体装置が完成する。
このように、本発明の半導体装置の製造方法によれば、貫通孔１００の形成前に半導体基板１０の裏面にシリコン酸化膜６０およびシリコン窒化膜６１の積層絶縁膜６２を形成することにより、表面電極１２を露出させるための貫通孔底面の絶縁膜５０のエッチング処理（図６（ｆ））に伴って、半導体基板１０の裏面も露出してまい、裏面配線１７ｂと半導体基板１０との間の絶縁性が確保されなくなるといった問題を解消することができる。
また、裏面配線１７ｂと半導体基板１０との間の絶縁膜をシリコン酸化膜（ＳｉＯ2膜）６０およびシリコン窒化膜（Ｓｉ3Ｎ4膜）６１からなる二層構造とすることにより、これらの各層が相互補完作用を有することから、これらの膜が単層で形成される従来構造と比較して信頼性の向上が期待できる。すなわち、シリコン酸化膜（ＳｉＯ2膜）６０の有する吸水性の問題は、シリコン窒化膜（Ｓｉ3Ｎ4膜）６１により補完され、一方、接着剤１３の溶解温度の関係上、成膜温度を低下せざるを得ず、その結果、欠陥密度が高い状態で形成されるシリコン窒化膜（Ｓｉ3Ｎ4膜）６１の膜質低下の問題は、シリコン酸化膜（ＳｉＯ2膜）６０により補完され、半導体基板１０と裏面配線１７ｂとの間に信頼性の高い絶縁膜を形成することが可能となる。
また、上記したように、シリコン酸化膜（ＳｉＯ2膜）６０およびシリコン窒化膜（Ｓｉ3Ｎ4膜）６１は、絶縁膜１５のエッチングの際の終点判定に用いることができ、プロセスの安定化を図る効果が期待できる。
（変形例）
図７は、上記した本発明の半導体装置１の変形例である半導体装置２の構造を示す断面図である。上記した半導体装置１では、貫通孔内部にＣｕ膜が埋め込まれることにより貫通電極１７ａが構成され、貫通電極１７ａによって表面電極１２と裏面配線１７ｂとの間の電気的接続がなされていた。本実施例の半導体装置２では、貫通孔の側壁および底面と半導体基板１０の裏面を覆うＣｕ膜等からなる裏面配線１７ｃを形成する。裏面配線１７ｃは、貫通孔の底面において表面電極１２に電気的に接続されている。すなわち、本実施例の半導体装置２は、貫通電極を介在させず、裏面配線１７ｃを貫通孔内部に伸張させることにより裏面配線１７ｃと表面電極１２との電気的接続が行われる。これにより、裏面配線１７ｃを通じて半導体基板１０の裏面側からセンサ出力信号の取り出しや、受光素子に対するバイアス電圧の供給が可能となっている。貫通孔内部における裏面配線１７ｃと半導体基板１０との間の絶縁性は、貫通孔側方に形成されたシリコン酸化膜（ＳｉＯ2膜）或いは、シリコン窒化膜（Ｓｉ3Ｎ4膜）等からなる絶縁膜１５により確保され、半導体基板１０の裏面上における裏面配線１７ｃと半導体基板１０との間の絶縁性は、シリコン酸化膜（ＳｉＯ2膜）６０およびシリコン窒化膜（Ｓｉ3Ｎ4膜）６１からなる２層構造の積層絶縁膜６２により確保される。半導体基板１０の裏面には、裏面配線１７ｃを覆い且つ貫通孔内部を充たすようにソルダーレジスト１８が形成される。裏面配線１７ｃ上の所定箇所においてソルダーレジスト１８に開口部が設けられ、この開口部においてバンプ半田１９が形成される。バンプ半田１９は、半導体装置２を実装基板に実装する際の接合部を構成する。尚、他の構成部分は上記の半導体装置１と同様であるのでその説明は省略する。
（変形例）
図７は、上記した本発明の半導体装置１の変形例である半導体装置２の構造を示す断面図である。上記した半導体装置１では、貫通孔内部にＣｕ膜が埋め込まれることにより貫通電極１７ａが構成され、貫通電極１７ａによって表面電極１２と裏面配線１７ｂとの間の電気的接続がなされていた。本実施例の半導体装置２では、貫通孔の側壁および底面と半導体基板１０の裏面を覆うＣｕ膜等からなる裏面配線１７ｃを形成する。裏面配線１７ｃは、貫通孔の底面において表面電極１２に電気的に接続されている。すなわち、本実施例の半導体装置２は、貫通電極を介在させず、裏面配線１７ｃを貫通孔内部に伸張させることにより裏面配線１７ｃと表面電極１２との電気的接続が行われる。これにより、裏面配線１７ｃを通じて半導体基板１０の裏面側からセンサ出力信号の取り出しや、受光素子に対するバイアス電圧の供給が可能となっている。貫通孔内部における裏面配線１７ｃと半導体基板１０との間の絶縁性は、貫通孔側方に形成されたシリコン酸化膜（ＳｉＯ2膜）或いは、シリコン窒化膜（Ｓｉ3Ｎ4膜）等からなる絶縁膜１５により確保され、半導体基板１０の裏面上における裏面配線１７ｃと半導体基板１０との間の絶縁性は、シリコン酸化膜（ＳｉＯ2膜）６０およびシリコン窒化膜（Ｓｉ3Ｎ4膜）６１からなる２層構造の積層絶縁膜６２により確保される。半導体基板１０の裏面には、裏面配線１７ｃを覆い且つ貫通孔内部を充たすようにソルダーレジスト１８が形成される。裏面配線１７ｃ上の所定箇所においてソルダーレジスト１８に開口部が設けられ、この開口部においてバンプ半田１９が形成される。バンプ半田１９は、半導体装置２を実装基板に実装する際の接合部を構成する。尚、他の構成部分は上記の半導体装置１と同様であるのでその説明は省略する。
以下に、本実施例の半導体装置２の製造方法について図８を参照しつつ説明する。尚、上記した半導体装置１における図５（ａ）〜図６（ｆ）に示される製造工程は、半導体装置２にもそのまま適用されるので、重複する工程については、説明を省略する。従って、図８（ａ）〜（ｃ）には、図６（ｆ）で示される工程、すなわち、貫通孔１００の底面と半導体基板１０の裏面に形成された絶縁膜１５をエッチングして、貫通孔１００の底面において表面電極１２を露出させるとともに貫通孔１００の側壁部に絶縁膜１５を残す工程以降の処理が示されている。
貫通孔１００の底面において表面電極１２を露出させた後、例えばめっき法等により、貫通孔１００の側壁および底面と、半導体基板の裏面に形成された積層絶縁膜６２を覆うＣｕ膜を形成することにより、裏面配線１７ｃを形成する。すなわち、裏面配線１７ｃは、貫通孔１００の内壁表面にまで延在しており、貫通孔１００の底面において表面電極に接続される。本実施例に係る半導体装置２においては貫通孔１００の内部は、Ｃｕ膜によって完全に充たされず、半導体装置１のごとき貫通電極１７ａを有しない。貫通孔１００内部における裏面配線１７ｃと半導体基板１０との間の絶縁性は、貫通孔側方に形成されたシリコン酸化膜（ＳｉＯ2膜）或いは、シリコン窒化膜（Ｓｉ3Ｎ4膜）等からなる絶縁膜１５により確保され、半導体基板１０の裏面上における裏面配線１７ｃと半導体基板１０との間の絶縁性は、積層絶縁膜６２により確保される。裏面配線１７ｃには、所望のパターニングが施される（図８（ａ））。
次に、貫通孔１００内部を充填し、且つ裏面配線１７ｃを覆うソルダーレジスト１８を形成する（図８（ｂ））。
次に、ソルダーレジスト１８の所定箇所に開口を形成する。続いて、ソルダーレジスト１８の開口部より露出した裏面配線１７ｃ上に半田印刷を行い、この半田をリフローすることにより半導体基板１０の裏面にバンプ半田１９を形成する（図８（ｃ））。以上の処理を経て、半導体装置２が完成する。
このように、本発明は貫通孔内部に裏面配線を延在させた構造を有する半導体装置２にも適用することが可能であり、上記した半導体装置１と同様の効果を得ることができる。
１０ 半導体基板
１１ 絶縁膜
１２ 表面電極
１３ 接着剤
１４ 支持基板
１５ 絶縁膜
１６ めっきシード層
１７ａ 貫通電極
１７ｂ 裏面配線
１７ｃ 裏面配線
１８ ソルダーレジスト
１９ バンプ半田
６０ シリコン酸化膜
６１ シリコン窒化膜
６２ 積層絶縁膜
１１ 絶縁膜
１２ 表面電極
１３ 接着剤
１４ 支持基板
１５ 絶縁膜
１６ めっきシード層
１７ａ 貫通電極
１７ｂ 裏面配線
１７ｃ 裏面配線
１８ ソルダーレジスト
１９ バンプ半田
６０ シリコン酸化膜
６１ シリコン窒化膜
６２ 積層絶縁膜
Claims (7)
- その表面に表面電極が形成された半導体基板を用意する工程と、
前記半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とを積層して積層絶縁膜を形成する工程と、
前記半導体基板の裏面側から前記積層絶縁膜および前記半導体基板をエッチングして前記表面電極に達する貫通孔を形成する工程と、
前記貫通孔内部の側壁および底面と前記積層絶縁膜を覆う絶縁膜を形成する工程と、
前記絶縁膜を部分的にエッチングして前記貫通孔の底面において前記表面電極を露出させるとともに、前記貫通孔の側壁に前記絶縁膜を残す工程と、
前記貫通孔の内部を充たし且つ前記積層絶縁膜を覆う導電膜を形成して前記貫通孔内部に前記表面電極に接続された貫通電極を形成するとともに、前記積層絶縁膜上に裏面配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - その表面に表面電極が形成された半導体基板を用意する工程と、
前記半導体基板の裏面にシリコン酸化膜とシリコン窒化膜とを積層して積層絶縁膜を形成する工程と、
前記半導体基板の裏面側から前記積層絶縁膜および前記半導体基板をエッチングして前記表面電極に達する貫通孔を形成する工程と、
前記貫通孔内部の側壁および底面と前記積層絶縁膜を覆う絶縁膜を形成する工程と、
前記絶縁膜を部分的にエッチングして前記貫通孔の底面において前記表面電極を露出させるとともに、前記貫通孔の側壁に前記絶縁膜を残す工程と、
前記貫通孔内部の側壁および底面と前記積層絶縁膜上に延在し、前記貫通孔の底面において露出した前記表面電極に電気的に接続された裏面配線を形成する工程と、
前記貫通孔の内部を充たし且つ前記裏面配線を覆う保護絶縁膜を形成する工程と、
前記保護絶縁膜に開口部を形成して前記裏面配線を部分的に露出させる工程と、
前記裏面配線の前記保護絶縁膜の開口部において露出した部分に電気的に接続された外部端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記積層絶縁膜は、前記シリコン酸化膜の形成後に前記シリコン窒化膜を形成することにより形成され、
前記絶縁膜は、シリコン酸化膜であり、前記積層絶縁膜を構成するシリコン窒化膜上に形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記積層絶縁膜は、前記シリコン窒化膜の形成後に前記シリコン酸化膜を形成することにより形成され、
前記絶縁膜は、シリコン窒化膜であり、前記積層絶縁膜を構成するシリコン酸化膜上に形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記絶縁膜を部分的エッチングする工程は、プラズマエッチング処理を含み、前記絶縁膜のエッチングの終点判定は、プラズマの発光状態に基づいて行われることを特徴とする請求項３又は４に記載の半導体装置に製造方法。
- 半導体基板と、
前記半導体基板の表面に形成された表面電極と、
前記半導体基板の裏面から前記表面電極に達する貫通電極と、
前記貫通電極と前記半導体基板の間に設けられた絶縁膜と、
前記半導体基板の裏面上に設けられたシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜と、
前記積層絶縁膜上に設けられて前記貫通電極に接続された裏面配線と、を含むことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の表面に形成された表面電極と、
前記半導体基板の裏面から前記表面電極に達する貫通孔と、
前記貫通孔の側面に形成された絶縁膜と、
前記半導体基板の裏面上に設けられたシリコン酸化膜とシリコン窒化膜とからなる積層絶縁膜と、
前記貫通孔内部の側壁および底面と前記積層絶縁膜上に延在し、前記貫通孔の底面において前記表面電極に電気的に接続された裏面配線と、
前記貫通孔を充填し、且つ前記裏面配線を覆う保護絶縁膜と、
前記保護絶縁膜の一部に形成された開口部と、
前記裏面配線の前記開口部において露出した部分に電気的に接続された外部端子と、
を含むことを特徴とする半導体装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110530 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130409 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130411 |
|
| A02 | Decision of refusal |
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