JP2009289974A

JP2009289974A - 半導体装置の製造方法

Info

Publication number: JP2009289974A
Application number: JP2008140869A
Authority: JP
Inventors: Seiji Kajiwara; 誠二梶原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2009-12-10
Also published as: US8309469B2; US20090298274A1; KR101099948B1; KR20090124977A

Abstract

【課題】簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成する。
【解決手段】ゲート電極を構成する多結晶シリコン膜７上に、下地材としてシリコン窒化膜８が積層され、その上面にシュリンクパターンを形成するための非晶質シリコン膜１２ａが分離形成される。非晶質シリコン膜１２ａは、フォトリソグラフィ処理でＷａの３倍の幅寸法４５ｎｍでパターニングされるが、スリミング技術で３０ｎｍに形成した上で、熱酸化により表層をシリコン酸化膜１５に変質させ、これによって寸法がＷａである１５ｎｍに形成される。シリコン酸化膜１５の上面に非晶質シリコン膜１６を形成してスペーサ加工を行うことで側壁部に非晶質シリコン膜１６ａを残存させる。この後、シリコン酸化膜１５を弗酸処理で剥離するとラインアンドスペースが１５ｎｍのシュリンクパターンを形成できる。
【選択図】図９

Description

本発明は、微細なパターンを形成する半導体装置の製造方法に関する。

半導体基板上に所定の幅のライン状パターンを所定のスペース幅を挟んで複数形成するラインアンドスペースの配線パターン形成方法として、配線材料膜をパターニングして形成する方法と、半導体基板上に形成した絶縁膜に溝を形成しその溝内に配線パターンの材料を埋め込む方法とがある。前者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、導電膜である被加工膜をパターニングして配線パターンを形成する。後者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、絶縁膜である被加工膜をパターニングして溝を形成し、この溝に配線材料を埋め込んだ後、基板上面を化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）で研磨除去して、配線パターンを形成する。

前者、後者のいずれの場合にも、フォトリソグラフィの露光技術においては、光学的に解像可能なマスクパターンを使用するため、所望のラインアンドスペースのピッチが得られるかどうかは、露光技術の精度に依存する。

しかしながら、近年、半導体加工技術の微細化が加速度的に進んでおり、露光技術の限界以下となるようなピッチを持つラインアンドスペースが要求されつつある。
特許文献１は、フォトリソグラフィ技術を利用して、元のピッチの１／３のピッチのラインアンドスペースを形成する製造方法を提案している。この製造方法は以下の工程を有する。基板上に形成されたフォトレジスト層をパターニングした後、フォトレジスト層の上に第１層を形成して、この第１層をエッチバックして基板を露出させる。次に、第１層の上を含めた基板上に第２層を形成して、この第２層をエッチバックしてフォトレジスト層と第１層を露出させる。その後、フォトレジスト層を除去する。次に、第１層を含めた基板上に第３層を形成して、この第３層をエッチバックして基板を露出させる。次に、第１層の上に第４層を形成して、この第４層をエッチバックして第１層を露出させる。次に、第２層と第３層を除去する。

しかしながら、特許文献１の製造方法は、工程数が多いため、製造に時間がかかって歩留まりも落ち、結果として製造コストが高くなる。
米国特許第６６３８４４１号明細書

本発明は、簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成可能な半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法の第１の態様は、基板上に互いに分離した第１の膜からなる複数の芯材パターンを形成する工程と、前記複数の芯材パターンを表面改質して内部の前記第１の膜に対して選択的にエッチング可能な第２の膜を形成する工程と、前記第２の膜の上面および側面を覆うと共に前記基板上に第３の膜を形成する工程と、前記第３の膜をエッチバック処理することにより前記第２の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第２の膜の外側に重ねて形成されている前記第３の膜を選択的に残留させる工程と、前記第２の膜を第１の膜および第３の膜に対して選択的に除去する工程と、前記第２の膜を選択的に除去した後前記下地材上に残存している前記第１の膜および第３の膜をマスクとして前記下地材をパターニングする工程とを備えることを特徴とする。

また、本発明の半導体装置の製造方法の第２の態様は、基板上に互いに分離した第１の膜からなる複数の芯材パターンを形成する工程と、前記複数の芯材パターンを表面改質して前記第１の膜に対して選択的にエッチング可能な第２の膜を形成する工程と、前記第２の膜の上面および側面を覆うように前記基板上に第３の膜を形成する工程と、前記第３の膜をエッチバック処理することにより前記第２の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第２の膜の外側に重ねて形成されている前記第３の膜を選択的に残留させる工程と、前記第３の膜をエッチバック処理した後、前記基板上にレジスト膜を形成し、前記複数の芯材パターンとは異なるパターンを形成してこれをマスクとして前記第３の膜の一部を前記第２の膜に対して選択的に除去する工程と、前記レジスト膜を除去した後に、前記第２の膜を第１の膜および第３の膜に対して選択的に除去する工程と、前記第２の膜を選択的に除去した後前記下地材上に残存している前記第１の膜および第３の膜をマスクとして前記下地材をパターニングする工程とを備えることを特徴とする。

本発明によれば、ライン幅およびスペース幅をシュリンクした複数のパターンを簡易な製造工程で精度よく製造することができ、製造コスト削減が図れる。

（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の加工工程に適用した場合の第１の実施形態について図１〜図１１を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。

ＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタが多数マトリクス状に配置されるメモリセル領域と、メモリセルトランジスタを駆動するための周辺回路トランジスタを備えた周辺回路領域とから構成されている。

図１（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図１（ｂ）は周辺回路部のトランジスタを示す平面図である。図１（ａ）において、半導体基板としてのシリコン基板１に、素子分離用絶縁膜としてのＳＴＩ（shallow trench isolation）２が図１（ａ）中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図１（ａ）中Ｘ方向に分離形成されている。活性領域３と直交する図１（ａ）中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図１（ａ）中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極（選択ゲート電極）ＳＧが形成されている。

図１（ｂ）において、周辺回路部に形成されるトランジスタＴｒＰは、シリコン基板１にＳＴＩ２を矩形状に活性領域３ａを残すように形成した部分に設けられている。活性領域３ａには、これを横切るように孤立ゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。

次に、本実施形態において適用対象となる加工工程について説明する。まず、第１の対象として示す図２（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬとなるゲート電極の一括加工を行う場合の加工前と加工後の模式的断面を示しており、図１（ａ）中、切断線Ａ−Ａで示す部分に相当している。

加工前の状態を示す図２（ａ）において、シリコン基板１の上面にはゲート絶縁膜４が形成され、その上面にゲート電極ＭＧを構成する膜が積層形成されている。ゲート電極ＭＧを構成する膜は、下から多結晶シリコン膜５、ゲート間絶縁膜６、多結晶シリコン膜７およびシリコン窒化膜８である。そして、シリコン窒化膜８をマスク膜とし、ゲート電極ＭＧを構成する膜５〜７が被加工物とされる。シリコン窒化膜８の上面には、非晶質シリコン膜からなるシュリンクパターン９が形成された状態を示している。

そして、上記構成のシュリンクパターン９を用いて、下地材であるシリコン窒化膜８をエッチング加工してパターニングし、その後、シュリンクパターン９を除去し、パターニングされたシリコン窒化膜８の加工パターンをマスク膜としてゲート電極ＭＧを構成する多結晶シリコン膜７、ゲート間絶縁膜６、多結晶シリコン膜５を順次加工することにより、図２（ｂ）に示す構成を得る。

上記のゲート電極ＭＧの加工工程に先立って、シュリンクパターン９を形成する工程が行われるが、シュリンクパターン９は、パターンの幅寸法（ライン寸法）がたとえば１５ｎｍ程度で形成され、隣接するものとの間隔寸法（スペース寸法）もたとえば１５ｎｍ程度で形成されている。つまり、ラインアンドスペースの寸法が１５ｎｍに形成されている。この微細なシュリンクパターン９の形成工程は、後述するように、フォトリソグラフィ処理工程でのパターニングの寸法からさらに１／３程度の寸法にピッチを縮小させるものである。

次に、第２の対象として示す図３（ａ）、（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置の素子分離用の溝（トレンチ）を形成する加工工程の加工前と加工後の模式的断面を示しており、図１（ａ）中切断線Ｂ−Ｂで示す部分に相当している。ただし、図１（ａ）では、ワード線ＷＬを形成した状態での平面図を示しているが、この場合における構成では、ワード線ＷＬを形成する前の加工工程が対象である。

図３（ａ）に示す加工前の状態では、シリコン基板１上にゲート絶縁膜４が形成され、その上面にゲート電極ＭＧの下層となる多結晶シリコン膜５が形成され、さらに、その上面にシリコン窒化膜１０が積層形成されている。これら被加工物としてのシリコン基板１、ゲート絶縁膜４、多結晶シリコン膜５およびシリコン窒化膜１０に対して、マスク膜としてのシリコン酸化膜１１が所定のパターンに形成されている。このシリコン酸化膜１１は、これに先立つ製造工程においてシュリンクパターンが上面に形成され、そのシュリンクパターンを用いてエッチング加工されたものである。マスク膜としてのシリコン酸化膜１１は、パターンの幅寸法（ライン寸法）がたとえば１５ｎｍ程度で形成され、隣接するものとの間隔寸法（スペース寸法）もたとえば１５ｎｍ程度で形成されている。

上記したシリコン酸化膜１１をマスクとして、図３（ｂ）に示すように、下地のシリコン窒化膜１０、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１がＲＩＥ法などによりエッチング加工され、シリコン基板１に所定深さの溝１ａが形成される。溝１ａ内には後工程において素子分離用絶縁膜としてシリコン酸化膜などが埋め込み形成され、前述したメモリセル領域のＳＴＩ２とされる。

次に、上記した図２（ａ）のシュリンクパターン９の形成工程について図４〜図１１を参照して説明する。なお、図４〜図１１では、図２で示した部分のうち、マスク膜としてのシリコン窒化膜１０および被加工物として多結晶シリコン膜７の部分から上を示しており、下のゲート間絶縁膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１は図示を省略している。また、図中、等間隔で複数示す破線は最終的に形成するラインアンドスペースの寸法Ｗａであり、ここではたとえば１５ｎｍで示している。

まず、図４に示すように、ゲート電極となる多結晶シリコン膜７上にマスク膜となるシリコン窒化膜８を形成する。さらにＣＶＤ（chemical vapor deposition）法により第１の膜である非晶質シリコン（amorphous silicon）膜１２を成膜する。その後、フォトリソグラフィ処理により、反射防止膜１３、フォトレジスト１４を塗布し、ライン寸法Ｗｂが４５ｎｍ、スペース寸法Ｗｃが４５ｎｍの溝パターンをリソグラフィ技術を用いて形成する。

次に、図５に示すように、溝パターンを形成するレジスト１４をマスクとしてＲＩＥ（reactive ion etching）法により非晶質シリコン膜１２を互いに分離した複数のパターンに加工し芯材とする。続いて、芯材として形成した非晶質シリコン膜１２の幅寸法つまりライン寸法Ｗｄが３０ｎｍ（Ｗｂの２／３の幅寸法）になるようにスリミング（slimming）技術を用いて加工する。このときのＲＩＥ加工においては、臭化水素（ＨＢｒ）を主体としたガスなどを用い、下地材であるシリコン窒化膜８に対する選択比が得られる条件を採用して加工する。

この後、図６に示すように、アッシング処理により反射防止膜１３およびレジスト膜１４を除去し、続けてウェット処理により非晶質シリコン膜１２の側壁及び上面にレジスト膜１４などの不純物が残らないように洗浄する。

次に、図７に示すように、非晶質シリコン膜１２の表層に熱酸化処理を施すことにより第２の膜である酸化膜層１５に改質させる。この処理により、非晶質シリコン膜１２が酸化することで自らの寸法Ｗｅが図示のように１５ｎｍと薄くなり、側壁部および上面にはシリコンを酸化したことにより、薄くなった分よりも厚い膜厚Ｗｆの酸化膜層１５が形成される。このときの酸化膜層１５の膜厚Ｗｆは１５ｎｍとなるように形成する。同時に、非晶質シリコン膜１２ａによる芯材の寸法Ｗｅも同じく１５ｎｍ程度となり、両者の寸法ＷｅおよびＷｆがラインアンドスペースの寸法Ｗａに等しくなるようにする。

続いて、図８に示すように、全面に第３の膜としての非晶質シリコン膜１６を形成する。非晶質シリコン膜１６は、膜厚Ｗｇがラインアンドスペースの寸法Ｗａに等しい１５ｎｍで成膜される。これにより、芯材である非晶質シリコン膜１２ａを中心として第２の膜である酸化膜層１５が形成された側壁部にも新たに非晶質シリコン膜１６が形成された状態となる。

次に、図９に示すように、ＲＩＥ法により非晶質シリコン膜１６のエッチバック処理を行ってスペーサ状に加工する。これにより、酸化膜層１５の上面部およびシリコン窒化膜８の上面に形成された非晶質シリコン膜１６は除去され、芯材となる非晶質シリコン膜１２ａの両側面に酸化膜層１５を介して側壁部となる非晶質シリコン膜１６ａが選択的に残された状態に形成される。なお、このエッチバック処理では、臭化水素（ＨＢｒ）を主体とした反応ガスを用いている。

その後、図１０に示すように、弗酸（ＨＦ）処理などのウェット処理を行って酸化膜層１５を完全に除去する。これにより、酸化膜層１５は非晶質シリコン膜１２ａ、１６ａに対して選択的に除去される。非晶質シリコン膜１２ａはシュリンクパターン９ａとして形成され、非晶質シリコン膜１６ａはシュリンクパターン９ｂとして形成され、これらシュリンクパターン９ａ、９ｂによりシュリンクパターン９が形成される。この非晶質シリコン膜からなるシュリンクパターン９によるラインアンドスペースパターンの寸法Ｗｅ、Ｗｇおよびそれらの間隔寸法は１５ｎｍ（＝Ｗａ）となり、最初にリソグラフィ処理でレジストをパターニングしたラインアンドスペースの寸法Ｗｂ、Ｗｃの１/３とすることができる。

上述のような工程を経て得られたシュリンクパターン９をマスクとして用いて下地材であるシリコン窒化膜８をＲＩＥ法により加工すると、図１１に示すように、パターニングすることができる。このシリコン窒化膜８のパターンは、幅寸法および間隔寸法つまりラインアンドスペースの寸法Ｗａが１５ｎｍで形成されたものとなり、フォトリソグラフィ処理では得られない略１／３にシュリンクされた微細なパターンが形成される。

なお、上記工程では、被加工物をシリコン窒化膜８とする図２に示した工程を対象として適用した場合で説明したが、図３に示した工程を対象として適用することもできる。この場合には、被加工物がシリコン酸化膜１１であるから、上記した加工工程で酸化膜と窒化膜とを入れ替えて膜を形成すればよい。

すなわち、第１の膜である非晶質シリコン膜１２および第３の膜である非晶質シリコン膜１６はそのまま同じものを用い、第２の膜である酸化膜層１５の代わりに窒化膜層を形成することで同様の加工を行うことができる。この第２の膜としての窒化膜層は、非晶質シリコン膜１２の表面を改質する処理として窒化処理を行うことでシリコン窒化膜として形成できる。

（第２の実施形態）
次に、本発明の第２の実施形態について図１２ないし図２１を参照して説明する。この実施形態においては、第１の実施形態における場合と異なる点として、ラインアンドスペースの加工をする場合に、パターン幅や間隔の異なる部分が存在する場合を対象としている。これは、たとえば、ＮＡＮＤ型フラッシュメモリ装置においては、前述したように、選択ゲート電極ＳＧや周辺回路領域のトランジスタのゲート電極ＰＧなどのピッチの異なるパターンが存在するので、ゲート加工をする場合に、これらの部分で別途必要となる処理があることに基づく。なお、図１２ないし図２１の各図の（ａ）、（ｂ）は、図１（ａ）の切断線Ｃａ−Ｃａ、Ｃｂ−Ｃｂで示す部分の断面を示している。

以下、選択ゲート電極ＳＧおよび周辺回路領域のゲート電極ＰＧが存在する場合の製造工程について説明する。
まず、図１２に示すように、第１の実施形態と同様にして、ゲート電極となる多結晶シリコン膜７上にマスク膜となるシリコン窒化膜８を形成する。さらにＣＶＤ法により第１の膜である非晶質シリコン膜１２を成膜する。その後、フォトリソグラフィ処理により、反射防止膜１３、フォトレジスト１４を塗布してレジストパターンを形成する。

この場合、レジストパターンは、ゲート電極ＭＧに対応するワード線ＷＬの部分のライン寸法Ｗｂが４５ｎｍ、スペース寸法Ｗｃが４５ｎｍの溝パターンであり、選択ゲート電極ＳＧに対応する選択ゲート線ＳＧＬの部分のライン寸法Ｗｈが７５ｎｍ、スペース寸法（図示せず）７５ｎｍの溝パターン、および、孤立ゲート電極ＧＰに対応するライン寸法Ｗｉが１０５ｎｍ、スペース寸法（図示せず）２０００ｎｍの孤立パターンが共存しているものとする。

次に、図１３に示すように、溝パターンを形成するレジスト１４をマスクとしてＲＩＥ法により非晶質シリコン膜１２を互いに分離した複数のパターンに加工し芯材とする。続いて、メモリセルトランジスタのゲート電極ＭＧの芯材として形成した非晶質シリコン膜１２の幅寸法つまりライン寸法Ｗｄが３０ｎｍ（Ｗｂの２／３の幅寸法）になるようにスリミング技術を用いて加工する。このときのＲＩＥ加工においては、臭化水素（ＨＢｒ）を主体としたガスなどを用い、下地材に対する選択比が得られる条件を採用して加工する。なお、上記したスリミング処理では、選択ゲート電極ＳＧおよび孤立ゲート電極ＰＧについても同様にスリミングされ、選択ゲート電極ＳＧのライン寸法Ｗｊが６０ｎｍとなり、孤立ゲート電極ＰＧのライン寸法Ｗｋが９０ｎｍとなる。

この後、図１４に示すように、アッシング処理により反射防止膜１３およびレジスト膜１４を除去し、続けてウェット処理により非晶質シリコン膜１２の側壁及び上面にレジスト膜１４などの不純物が残らないように洗浄する。

次に、図１５に示すように、非晶質シリコン膜１２の表層に熱酸化処理を施すことにより第２の膜である酸化膜層１５に改質させ非晶質シリコン膜１２ａ、１２ｂ、１２ｃとする。この処理により、非晶質シリコン膜１２が酸化することで自らの寸法が図示のように薄くなり、側壁部および上面には薄くなった分よりも厚い膜厚Ｗｆの酸化膜層１５が形成される。このときの酸化膜層１５の膜厚Ｗｆは１５ｎｍとなるように形成する。同時に、非晶質シリコン膜１２ａ、１２ｂ、１２ｃによる芯材の各寸法Ｗｅ、Ｗｍ、Ｗｎは１５ｎｍ、４５ｎｍ、７５ｎｍ程度となる。

続いて、図１６に示すように、全面に第３の膜としての非晶質シリコン膜１６を形成する。非晶質シリコン膜１６は、膜厚Ｗｇがラインアンドスペースの寸法Ｗａに等しい１５ｎｍで成膜される。これにより、芯材である非晶質シリコン膜１２ａ、１２ｂ、１２ｃを中心として第２の膜である酸化膜層１５が形成された側壁部にも新たに非晶質シリコン膜１６が形成された状態となる。

次に、図１７に示すように、ＲＩＥ法により非晶質シリコン膜１６のエッチバック処理を行ってスペーサ状に加工する。これにより、酸化膜層１５の上面部およびシリコン窒化膜８の上面に形成された非晶質シリコン膜１６は除去され、芯材となる非晶質シリコン膜１２ａ、１２ｂ、１２ｃの両側面に酸化膜層１５を介して非晶質シリコン膜１６による側壁部１６ａが選択的に残された状態に形成される。なお、このエッチバック処理では、反応ガスは臭化水素（ＨＢｒ）を主体としたガスを用いている。

次に、選択ゲート電極ＳＧが互いに対向する部分の側壁に形成された非晶質シリコン膜１６ａおよび孤立ゲート電極ＰＧの両側壁に形成された非晶質シリコン膜１６ａは、加工上で不要となるので除去する。これは、図１８に示すように、フォトリソグラフィ処理にてフォトレジスト１７を塗布し、ワード線ＷＬのゲート電極ＭＧ部分を覆い、選択ゲート電極ＳＧが対向する領域および孤立ゲート電極ＰＧ部分を開口させるように、芯材加工時にマスクとして用いたレジストとは異なるパターンでパターニングする。

なおここでは、非晶質シリコン膜１２ａ、１２ｂ、１２ｃの長手方向の両端部側壁に形成された非晶質シリコン膜１６ａの部分がさらに開口するようなパターンでパターニングし、この後非晶質シリコン膜１６ａの選択的な除去の際にメモリセルトランジスタのゲート電極ＭＧ部分で非晶質シリコン膜１２ａの両側面の非晶質シリコン膜１６ａが分離加工されるようにしてもよい。

次に、図１９に示すように、ＣＦ４／Ｏ２系のガスを用いたＣＤＥ（chemical dry etching）処理により、フォトレジスト１７の開口部に露出している非晶質シリコン膜１６ａの一部を除去する。このエッチング処理では、シリコン酸化膜、シリコン窒化膜に対し選択的に非晶質シリコン膜を加工する条件としている。これにより選択ゲート電極ＳＧが対向する領域の側面、孤立ゲート電極ＰＧの両側面の酸化膜層１５を介して残っていた非晶質シリコン膜１６ａを除去する。このとき、実際には選択比が大きく取れない場合などで、図示のように酸化膜層１５およびシリコン窒化膜８が露出する部分がエッチングされて薄くなることがある。

この後、図２０に示すように、フォトレジスト１７をアッシング処理により剥離する。続いて、図２１に示すように、弗酸（ＨＦ）のウェット処理を行って酸化膜層１５を完全に除去する。これにより、非晶質シリコン膜１２ａはシュリンクパターン９ａとして形成され、非晶質シリコン膜１６ａはシュリンクパターン９ｂとして形成され、これらシュリンクパターン９ａ、９ｂによりシュリンクパターン９が形成される。

この非晶質シリコン膜からなるシュリンクパターン９によるラインアンドスペースパターンの寸法Ｗｅ、Ｗｇおよびそれらの間隔寸法は１５ｎｍとなり、最初にリソグラフィ処理でレジストをパターニングしたラインアンドスペースの寸法Ｗｂ、Ｗｃの１/３とすることができる。また、選択ゲート電極ＳＧの非晶質シリコン膜１２ｂにより得られたパターンのパターン寸法Ｗｍは４５ｎｍであり、孤立ゲート電極ＰＧの非晶質シリコン膜１２ｃにより得られたパターンのパターン寸法Ｗｎは７５ｎｍとなっている。

上述のような工程を経て得られたシュリンクパターン９、およびパターン１２ｂ、１２ｃをマスクとして用いて下地材であるシリコン窒化膜８をＲＩＥ法により加工すると、選択ゲート電極ＳＧや孤立ゲート電極ＰＧを同時に形成する工程においても、図１１に示したのと同様ワード線ＷＬに対応するゲート電極ＭＧについて所望のラインアンドスペースの寸法Ｗａでシリコン窒化膜８をパターニングすることができる。

なお、上記工程では、被加工物をシリコン窒化膜８とする図２に示した工程を対象として適用した場合で説明したが、この実施形態の場合においても、図３に示した工程を対象とした場合にも適用することができる。この場合には、被加工物がシリコン酸化膜１１であるから、第１の実施形態において説明したと同様に、加工工程で用いるシリコン酸化膜とシリコン窒化膜とを入れ替えて膜を形成すればよい。

（第３の実施形態）
図２２〜図２５は本発明の第３の実施形態を示すもので、以下、第２の実施形態と異なる部分について説明する。この第３の実施形態においては、第２の実施形態と次の点が異なる。第２の実施形態において、図１７に示した工程からフォトリソグラフィ処理工程を用いて選択ゲート電極ＳＧが互いに対向する部分の側壁に形成された非晶質シリコン膜１６ａおよび孤立ゲート電極ＰＧの両側壁に形成された非晶質シリコン膜１６ａを除去する工程を採用していた。第３の実施形態においては、フォトリソグラフィ処理を用いないで同じパターン形成をできるようにした。以下、図１７に示した状態から先の工程について説明する。

すなわち、図１７に示した状態から、次に図２２に示すように、全面にシリコン酸化膜１８を成膜し、ワード線ＷＬに対応するゲート電極ＭＧ間は非晶質シリコン膜１２ａ、１６ａの上面までシリコン酸化膜１８を完全に埋め込むが、選択ゲート電極ＳＧが対向している領域や、孤立ゲート電極ＰＧのパターン領域は完全に埋め込まれず、溝が存在する状態にしておく。ここでは、シリコン酸化膜１８の膜厚Ｗｏを１５ｎｍとし、ワード線ＷＬを構成するゲート電極ＭＧ間は完全に埋め込まれるが、選択ゲート電極ＳＧ、孤立ゲート電極ＰＧはその周りを囲むようにシリコン酸化膜１８が１５ｎｍ成膜されることになる。

この後、図２３に示すように、ＣＦ４／Ｏ２系のガスを用いたＣＤＥ処理あるいは弗酸（ＨＦ）処理などのウェット処理によりシリコン酸化膜１８を等方性エッチングし、ワード線ＷＬに対応するゲート電極ＭＧ間のシリコン酸化膜１８は残しつつ、選択ゲート電極ＳＧが対向する側の側面や、孤立ゲート電極ＰＧのパターン領域の側面の非晶質シリコン膜１６ａを露出させるまでシリコン酸化膜１８を後退させる。

次に、図２４に示すように、熱酸化処理を行い、露出した非晶質シリコン膜１６ａをシリコン酸化膜１５ａに変質させる。これにより、ゲート電極ＭＧ間および選択ゲート電極ＳＧの間に形成されているシリコン酸化膜１５、１８と合わせ、全体としてシリコン酸化膜１５ａとなって芯材である非晶質シリコン膜１２ａ、１２ｂ、１２ｃを覆うように形成された状態となる。

この後、図２５に示すように、弗酸（ＨＦ）のウェット処理を行って酸化膜層１５ａを完全に除去する。これにより、非晶質シリコン膜１２ａはシュリンクパターン９ａとして形成され、非晶質シリコン膜１６ａはシュリンクパターン９ｂとして形成され、これらシュリンクパターン９ａ、９ｂによりシュリンクパターン９が形成される。

この非晶質シリコン膜からなるシュリンクパターン９によるラインアンドスペースパターンの寸法Ｗｅ、Ｗｇおよびそれらの間隔寸法は１５ｎｍとなり、最初にリソグラフィ処理でレジストをパターニングしたラインアンドスペースの寸法Ｗｂ、Ｗｃの１/３とすることができる。また、選択ゲート電極ＳＧの非晶質シリコン膜１２ｂにより得られた芯材パターンのパターン寸法Ｗｍは４５ｎｍであり、孤立ゲート電極ＰＧの非晶質シリコン膜１２ｃにより得られたパターンのパターン寸法Ｗｎは７５ｎｍとなっている。

上述のような工程を経て得られたシュリンクパターン９、およびパターン１２ｂ、１２ｃをマスクとして用いて下地材であるシリコン窒化膜８をＲＩＥ法により加工すると、選択ゲート電極ＳＧや孤立ゲート電極ＰＧを同時に形成する工程においても、図１１に示したのと同様ワード線ＷＬに対応するゲート電極ＭＧについて、所望のラインアンドスペースの寸法Ｗａで下地材であるシリコン窒化膜８をパターニングすることができる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
シュリンクパターンの下地材として、シリコン窒化膜、シリコン酸化膜以外の膜を用いても良く、マスク膜として用いる際に他の膜との選択性が得られるものであれば良い。
１／３ピッチのパターンが転写される被加工物は、多結晶シリコン膜、シリコン基板以外に、絶縁膜としても良いし、他の導体膜、半導体膜としても良い。

対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置に適用できるし、さらには、ラインアンドスペースのパターン形成を行う半導体装置全般に適用できる。

本発明の第１の実施形態を示し、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部および周辺回路領域のトランジスタのレイアウトパターンを示す模式的な平面図図１（ａ）中切断線Ａ−Ａで示す部分のゲート電極の加工工程を概略的に示す模式的断面図図１（ａ）中切断線Ｂ−Ｂで示す部分のＳＴＩ形成用の溝加工工程を概略的に示す模式的断面図マスクパターン形成工程を示す断面図（その１）マスクパターン形成工程を示す断面図（その２）マスクパターン形成工程を示す断面図（その３）マスクパターン形成工程を示す断面図（その４）マスクパターン形成工程を示す断面図（その５）マスクパターン形成工程を示す断面図（その６）マスクパターン形成工程を示す断面図（その７）マスクパターン形成工程を示す断面図（その８）本発明の第２の実施形態を示し、図１（ａ），（ｂ）中、切断線Ｃａ−Ｃａ、Ｃｂ−Ｃｂ部分のマスクパターンの形成工程を示す断面図（その１）マスクパターンの形成工程を示す断面図（その２）マスクパターンの形成工程を示す断面図（その３）マスクパターンの形成工程を示す断面図（その４）マスクパターンの形成工程を示す断面図（その５）マスクパターンの形成工程を示す断面図（その６）マスクパターンの形成工程を示す断面図（その７）マスクパターンの形成工程を示す断面図（その８）マスクパターンの形成工程を示す断面図（その９）マスクパターンの形成工程を示す断面図（その１０）本発明の第３の実施形態を示し、図１（ａ），（ｂ）中、切断線Ｃａ−Ｃａ、Ｃｂ−Ｃｂ部分のマスクパターンの形成工程を示す断面図（その１）マスクパターンの形成工程を示す断面図（その２）マスクパターンの形成工程を示す断面図（その３）マスクパターンの形成工程を示す断面図（その４）

符号の説明

図面中、１はシリコン基板、２はＳＴＩ、３、３ａは活性領域、４はゲート絶縁膜、５は多結晶シリコン膜、６はゲート間絶縁膜、７は多結晶シリコン膜、８はシリコン窒化膜（下地材）、９はシュリンクパターン、１２は非晶質シリコン膜（第１の膜）、１３は反射防止膜、１４はフォトレジスト、１５は酸化膜層（第２の膜）、１６は非晶質シリコン膜（第３の膜）、１８はシリコン酸化膜である。

Claims

基板上に互いに分離した第１の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンを表面改質して内部の前記第１の膜に対して選択的にエッチング可能な第２の膜を形成する工程と、
前記第２の膜の上面および側面を覆うと共に前記基板上に第３の膜を形成する工程と、
前記第３の膜をエッチバック処理することにより前記第２の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第２の膜の外側に重ねて形成されている前記第３の膜を選択的に残留させる工程と、
前記第２の膜を第１の膜および第３の膜に対して選択的に除去する工程と、
前記第２の膜を選択的に除去した後前記下地材上に残存している前記第１の膜および第３の膜をマスクとして前記下地材をパターニングする工程と
を備えることを特徴とする半導体装置の製造方法。
基板上に互いに分離した第１の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンを表面改質して前記第１の膜に対して選択的にエッチング可能な第２の膜を形成する工程と、
前記第２の膜の上面および側面を覆うように前記基板上に第３の膜を形成する工程と、
前記第３の膜をエッチバック処理することにより前記第２の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第２の膜の外側に重ねて形成されている前記第３の膜を選択的に残留させる工程と、
前記第３の膜をエッチバック処理した後、前記基板上にレジスト膜を形成し、前記複数の芯材パターンとは異なるパターンを形成してこれをマスクとして前記第３の膜の一部を前記第２の膜に対して選択的に除去する工程と、
前記レジスト膜を除去した後に、前記第２の膜を第１の膜および第３の膜に対して選択的に除去する工程と、
前記第２の膜を選択的に除去した後前記下地材上に残存している前記第１の膜および第３の膜をマスクとして前記下地材をパターニングする工程と
を備えることを特徴とする半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、
前記複数の芯材パターンは、各芯材パターンの幅寸法と隣接する芯材パターンとの間の間隔寸法とが略同一となるように形成され、
前記下地材に形成されたパターンを導電膜に転写することにより、前記複数の芯材パターンの略１／３のピッチで配置される複数のゲート電極を形成することを特徴とする半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、
前記複数の芯材パターンは、各芯材パターンの幅寸法と隣接する芯材パターンとの間の間隔寸法とが略同一となるように形成され、
前記下地材に形成されたパターンを半導体基板に転写することにより、前記複数の芯材パターンの略１／３のピッチで配置される複数の溝を形成することを特徴とする半導体装置の製造方法。
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記第１の膜および前記第３の膜はシリコン膜であり、
前記下地材および前記第２の膜は、シリコン窒化膜およびシリコン酸化膜のうちの一方を前記下地材とし他方を前記第２の膜として形成することを特徴とする半導体装置の製造方法。