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JP2009289791A - 半導体装置 - Google Patents

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Abstract

【課題】電子素子部分における素子の分離に係る部分のレイアウト面積を小さくする。
【解決手段】ＭＯＳＦＥＴと電子素子とを有する半導体装置の製造方法である。この製造方法は、エピタキシャル層２上の第１領域にＭＯＳＦＥＴのトレンチゲートを、及び第２領域に素子分離層４ｂ、５ｂ、１０ｂを、同時に形成する工程と；トレンチゲートの両側にＭＯＳＦＥＴのチャネルとなる第１拡散層を、及び素子分離層４ｂ、５ｂ、１０ｂで囲まれた領域に電子素子に用いる第２拡散層６ｂを、同時に形成する工程と；第１拡散層内にＭＯＳＦＥＴのソースとなる第３拡散層を、及び第２拡散層６ｂ内に電子素子に用いる第４拡散層８ｂを、同時に形成する工程とを具備する。
【選択図】図６

Description

本発明は、半導体装置に関し、特にトレンチゲートを有する半導体装置に関する。
近年の技術の発展に伴い、保護機能を有する半導体装置が実用化されている。例えば、特許第３４１３５６９号公報（対応米国特許ＵＳ６，３２３，５１８（Ｂ１））に、過熱保護機能として温度検出素子を有する絶縁ゲート型半導体装置およびその製造方法が開示されている。
図１は、その特許第３４１３５６９号公報に開示された半導体装置の構成を示す概略断面図である。この絶縁ゲート型半導体装置は、トレンチ型絶縁ゲート型半導体素子と、このトレンチ型絶縁ゲート型半導体素子のゲート保護に関係するダイオードとを備える。トレンチ型絶縁ゲート型半導体素子は、半導体基板１０１上の半導体層１０２の主面に複数の溝１０４が形成されている。複数の溝１０４内と該溝１０４の外に、第１の電極１１３ａに接続されるゲート層１１０がゲート絶縁膜１０５を介して形成されている。半導体層１０２の主面とは反対の面に第２の電極１１４が形成されている。各ゲート層１１０の間には、第３の電極１０７に接続される拡散層１０６が形成されている。ゲート層１１０は溝１０４上のゲート層１１０領域と溝１０４上以外にまで延長したゲート層１１０領域とを有している。第１の電極１１３ａとゲート層１１０は溝１０４上以外にまで延長したゲート層１１０領域上で接続されている。ダイオード（１２１〜１２３）は半導体基板１０１上の半導体層１０２の主面に形成された絶縁膜１０９上に形成されている。ダイオードの膜厚は第１の電極１１３ａとゲート層１１０とを接続するために溝１０４上以外にまで延長したゲート層１１０領域の膜厚より薄い。すなわち、この絶縁ゲート型半導体装置では、過熱保護用の温度検出素子は、酸化膜１０９上に形成された多結晶シリコンダイオード（１２１〜１２３）で構成されている。そして、この温度検出用シリコンダイオード（１２１〜１２３）の順方向電圧値で温度を検出している。
温度検出素子としてバイポーラトランジスタを用いることも可能である。例えば、特開２００２−４８６５１号公報（対応米国特許ＵＳ６，７３３，１７４（Ｂ２））に温度検出用バイポーラトランジスタを有する半導体温度検出回路が開示されている。図２は、その特開２００２−４８６５１号公報に開示された半導体温度検出回路の温度検出素子（温度センサ）の構成を示す回路図である。この温度検出素子は、ＮＰＮバイポーラトランジスタＴｒ１〜Ｔｒ３を用いた３段ダーリントン接続構成を有している。図３は、その温度検出素子の電圧−電流特性を示すグラフである。図４は、その温度検出素子における電流１０μＡのときの電圧の温度依存性を示すグラフである。図に示されるように、ＮＰＮバイポーラトランジスタを３段ダーリントン接続した温度検出素子は、ダイオードを３段直列した温度検出素子の特性に近い特性を有している。
関連する技術として特開平６−３２６３２０号公報に半導体装置及びその製造方法が開示されている。この半導体装置は、第１導電型半導体基板と、第１導電型半導体層と、第１導電型の第１の領域と、第１導電型の第２の領域と、電力用半導体素子の第２導電型ベース領域と、電力用半導体素子の第１導電型ソース領域と、ゲート用トレンチと、電力用半導体素子のゲート酸化膜と、電力用半導体素子のゲート電極と、第２導電型埋込み分離層と、素子分離用トレンチとを備えている。第１導電型半導体層は、第１導電型半導体基板上に形成されている。第１導電型の第１の領域は、第１導電型半導体層に形成され、電力用半導体素子を有する。第１導電型の第２の領域は、第１導電型半導体層に形成され、制御回路素子を有する。電力用半導体素子の第２導電型ベース領域は、第１の領域の表面領域に形成されている。電力用半導体素子の第１導電型ソース領域は、第１の領域の表面領域に形成され、第２導電型ベース領域に囲まれている。ゲート用トレンチは、第１導電型ソース領域内に形成され、第１導電型半導体層の主面からその内部において第２導電型ベース領域を貫通する。電力用半導体素子のゲート酸化膜は、ゲート用トレンチの側壁に形成されている。電力用半導体素子のゲート電極は、ゲート用トレンチ内に形成され、ゲート酸化膜上に配置されている。第２導電型埋込み分離層は、第２の領域内又は第１導電型半導体基板と前記第２の領域との間に形成されている。素子分離用トレンチは、少なくとも第１の領域と第２の領域との間に形成され、第１導電型半導体層の主面から第２導電型埋込み分離層に達する。第２導電型埋込み分離層と素子分離用トレンチとで第１導電型半導体層の第２の領域を第１導電型半導体層の他の領域と分離する。
特許第３４１３５６９号公報 特開２００２−４８６５１号公報 特開平６−３２６３２０号公報
しかしながら、この半導体基板内に形成する温度検出素子には以下のような問題があることが発明者の研究により今回初めて明らかになった。
図１では、温度検出用シリコンダイオードが１個分しか示されていない。しかし、一般的には、温度検出素子の温度係数を大きくするため、ダイオードは複数個直列に接続されて使用される。この例のように、温度検出用シリコンダイオードが多結晶シリコンダイオードの場合、そのダイオードとトレンチ型絶縁ゲート型半導体素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）との間に熱伝導率の悪い酸化膜１０９が存在する。その場合、ＭＯＳＦＥＴ側で発生した短い時間の発熱に対しては、ダイオードに熱が伝わり難い。そのため、ＭＯＳＦＥＴとダイオードと間の温度差が大きくなり、温度検出に誤差が生じ易くなる。そのため、ＭＯＳＦＥＴのより的確な保護が困難となる欠点を有している。
また、酸化膜を介さずに形成できる温度検出素子として、拡散層を用いたダイオードやバイポーラトランジスタが考えられる。しかし、このような拡散層を有する素子（半導体基板の表面に形成される素子）を用いる場合、個々の温度検出素子の外周接合部の耐圧が下がらない（外周接合部のリーク電流が増えない）ように、外周拡散層上にフィールドプレートを設け、外周拡散層耐圧を上げるようにする必要がある。その理由は、外部からチップ表面に可動イオンが侵入し、外周接合部の表面耐圧が下がると温度検出素子の特性が変動してしまい、より的確で厳密な保護ができなくなるからである。より的確で厳密な保護のためには、例えば、図２に示すような複数段のバイポーラトランジスタを用いる場合、一つのバイポーラトランジスタごとにフィールドプレートを設ける必要がある。しかし、このように、個々の温度検出素子に対してフィールドプレートを設けようとすれば、温度検出素子（保護素子）のレイアウト面積が大きくなるという問題が発生する。
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体装置の製造方法は、絶縁ゲート型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と電子素子とを有する半導体装置の製造方法である。この製造方法は、半導体基体（１＋２）内の第１領域に絶縁ゲート型ＦＥＴのトレンチゲート（４ａ＋５ａ＋１０ａ）を、及び半導体基体（１＋２）内の第２領域にトレンチ素子分離層（４ｂ＋５ｂ＋１０ｂ）を、同時に形成する工程と、；トレンチゲート（４ａ＋５ａ＋１０ａ）の両側に絶縁ゲート型ＦＥＴの第１拡散層（６ａ）を、及びトレンチ素子分離層（４ｂ＋５ｂ＋１０ｂ）で囲まれた領域に電子素子に用いる第２拡散層（６ｂ）を、同時に形成する工程と、第１拡散層（６ａ）内に絶縁ゲート型ＦＥＴの第３拡散層（８ａ）を、及び第２拡散層（６ｂ）内に電子素子に用いる第４拡散層（８ｂ）を、同時に形成する工程とを具備する。
本発明では、電子素子の素子分離層を絶縁ゲート型ＦＥＴのトレンチゲートと同時に形成するとともに、電子素子の拡散層を絶縁ゲート型ＦＥＴの拡散層と同時に形成している。すなわち、絶縁ゲート型ＦＥＴの製造工程をそのまま用い、工程を増加させることなく電子素子と絶縁ゲート型ＦＥＴとを同時に同一半導体基板上に形成することができる。それにより、製造工程にかかる時間やコストを低減することができる。また、絶縁ゲート型ＳＦＥＴのトレンチゲートと同時に形成される素子分離層は、トレンチゲートと同様の構造を有している。すなわち、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）のような構造を有していると見ることができる。したがって、その領域では、拡散層の接合部が外部に露出することは無い。それにより、その領域においてフィールドプレートを削減することができるので、電子素子部分における素子の分離に係る部分のレイアウト面積を小さくすることができる。
本発明の半導体装置は、絶縁ゲート型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、電子素子と、トレンチ素子分離層（４ｂ＋５ｂ＋１０ｂ）とを具備する。絶縁ゲート型ＦＥＴは、半導体基体（１＋２）に形成されたトレンチゲート（４ａ＋５ａ＋１０ａ）と、前記トレンチゲート（４ａ＋５ａ＋１０ａ）の両側に形成された第１拡散層（６ａ）と、前記第１拡散層（６ａ）の中に形成された第３拡散層（８ａ）とを有する。電子素子は、前記第１拡散層（６ａ）と、不純物濃度および深さがほぼ同じである第２拡散層（６ｂ）と、前記第３拡散層（８ａ）と、不純物濃度および深さがほぼ同じである第４拡散層（８ｂ）を有する。トレンチ素子分離層（４ｂ＋５ｂ＋１０ｂ）は、前記トレンチゲート（４ａ＋５ａ＋１０ａ）とほぼ同じ深さで、かつ前記電子素子の前記第２拡散層（６ｂ）を囲むように形成されている。前記トレンチゲート（４ａ＋５ａ＋１０ａ）およびトレンチ素子分離層（４ｂ＋５ｂ＋１０ｂ）は、トレンチ内に形成された、絶縁膜（５ａ、５ｂ）と、その上に形成された導電体（１０ａ、１０ｂ）とを有する。
本発明の半導体装置では、電子素子が絶縁膜と導電体を有する素子分離層で素子分離されている。そのため、その領域では、拡散層の接合部が外部に露出することは無い。それにより、その領域においてフィールドプレートを削減することができるので、電子素子部分における素子の分離に係る部分のレイアウト面積を小さくすることができる。
本発明により、電子素子部分における素子の分離に係る部分のレイアウト面積を小さくすることができる。
以下、本発明の半導体装置の実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の構成について説明する。図５、図６及び図７は、本実施の形態に係る半導体装置の構成を示す断面図及び平面図である。ただし、図５は、トレンチゲート型ＭＯＳＦＥＴを有する回路部分を示している。一方、図６及び図７は、温度検出素子を有する回路部分を示している。トレンチゲート型ＭＯＳＦＥＴを有する回路部分（図５）と温度検出素子を有する回路部分（図６）とは、別々の図面に記載されているが、同一の半導体基板（同一のチップ）内に形成されている。図５と図６及び図７とにおいて、同一の工程で形成されるものは、同じ符号（数字）を付けている。ただし、トレンチゲート型ＭＯＳＦＥＴを有する回路部分には符号に「ａ」を付し、温度検出素子を有する回路部分には符号に「ｂ」を付している。
図５の断面図（トレンチゲート型ＭＯＳＦＥＴを有する回路部分）を参照して、Ｎ＋型半導体基板１上には、Ｎ型エピタキシャル層２（半導体基体）が形成されている。このＮ型エピタキシャル層２の上部には、トレンチ（溝）４ａが設けられている。トレンチ４ａには、ゲート酸化膜５ａを介して多結晶シリコン層１０ａが埋め込まれている。Ｎ型エピタキシャル層２上には、Ｐウェル拡散層３ａ及びＰ型拡散層６ａ（第１拡散層）が形成されている。このＰ型拡散層６ａ上にＰ＋拡散層７ａ及びＮ＋拡散層８ａ（第３拡散層）が形成されている。
そのトレンチゲート型ＭＯＳＦＥＴを有する回路部分の外周部分において、Ｐウェル拡散層３ａの外周側にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜である酸化膜９ａが形成されている。Ｎ型エピタキシャル層２とＰウェル拡散層３ａとの間の表面の接合を覆うように、多結晶シリコン層１０ａが外周部分で表面に引き出されている。多結晶シリコン層１０ａ上に層間絶縁膜１１ａが形成されている。その層間絶縁膜１１ａの一部が除去されて、コンタクト部１２ａが形成されている。コンタクト部１２ａを覆うようにアルミ電極１３ａが形成されている。Ｎ型エピタキシャル層２が形成されない側のＮ＋型半導体基板１には、裏面電極１４が形成されている。
多結晶シリコン層１０ａ（ゲート）及びゲート酸化膜５ａと、その両側のＮ＋拡散層８ａ（ソース）及びＰ型拡散層６ａ（チャネル）と、Ｎ型エピタキシャル層２及びＮ＋型半導体基板１（ドレイン）とによりトレンチゲート型ＭＯＳＦＥＴが構成されている。トレンチゲート型ＭＯＳＦＥＴを有する回路部分には、複数のトレンチゲート型ＭＯＳＦＥＴが設けられている。
図６で示す温度検出素子を有する回路部分は、図５に示すトレンチゲート型ＭＯＳＦＥＴを有する回路部分の温度を計測するために設けられる。よって、温度検出素子は、典型的には、トレンチゲート型ＭＯＳＦＥＴが形成された領域の中に形成される。また、温度検出素子を有する回路部分は、トレンチゲート型ＭＯＳＦＥＴを有する回路部分のレイアウトを変えただけである。したがって、その温度検出素子を有する回路部分は、トレンチゲート型ＭＯＳＦＥＴを有する回路部分の製造方法で製造される。それにより、トレンチゲート型ＭＯＳＦＥＴを有する回路部分の製造工程に対して、何ら工程を追加することなく、温度検出素子を有する回路部分を製造し、混載することができる。
図６の断面図（温度検出素子を有する回路部分）を参照して、Ｎ＋型半導体基板１上には、Ｎ型エピタキシャル層２が形成されている。このＮ型エピタキシャル層２の上部には、トレンチ（溝）４ｂが設けられている。トレンチ４ｂには、ゲート酸化膜５ｂを介して多結晶シリコン層１０ｂが埋め込まれている。Ｎ型エピタキシャル層２上には、Ｐウェル拡散層３ｂ（第５拡散層）及びＰ型拡散層６ｂ（第２拡散層）が形成されている。このＰ型拡散層６ｂ上にＰ＋拡散層７ｂ及びＮ＋拡散層８ｂ（第４拡散層）が形成されている。Ｎ＋型半導体基板１の裏面には、裏面電極１４が形成されている。
図７の平面模式図（温度検出素子を有する回路部分）を参照して、その回路部分の外周部分において、Ｐウェル拡散層３ｂの外周側にフィールド酸化膜９ｂが形成されている。このフィールド酸化膜９ｂは、トレンチゲート型ＭＯＳＦＥＴのフィールド酸化膜９ａと同じものである。つまり、トレンチゲート型ＭＯＳＦＥＴの回路部分と温度検出素子の回路部分の境界にフィールド酸化膜が形成されており、このフィールド酸化膜のトレンチゲート型ＭＯＳＦＥＴ側をフィールド酸化膜９ａと言い、温度検出素子側をフィールド酸化膜９ｂと言っているだけである。図７に図示した温度検出素子の周囲には、図示しないが、トレンチゲート型ＭＯＳＦＥＴが形成されている。Ｎ型エピタキシャル層２とＰウェル拡散層３ｂと間の表面の接合を覆うように、多結晶シリコン層１０ｂが外周部分で表面に引き出されており、フィールド酸化膜９ｂの上に延在されている。フィールド酸化膜９ｂとその上の多結晶シリコン層１０ｂは温度検出素子を有する回路部分全体を囲むように形成され、所謂フィールドプレートとしても機能する。多結晶シリコン層１０ｂ上に層間絶縁膜１１ｂが形成されている。その層間絶縁膜１１ｂの一部が除去されて、コンタクト部１２ｂが形成されている。コンタクト部１２ｂを覆うようにアルミ電極１３ｂが形成されている。
Ｐ型拡散層６ｂ及びＰ＋拡散層７ｂがバイポーラトランジスタのベース領域となり、Ｎ＋拡散層８ｂがバイポーラトランジスタのエミッタ領域となり、Ｎ＋型半導体基板１及びＮ型エピタキシャル層２がバイポーラトランジスタのコレクタ領域となり、バイポーラトランジスタが構成されている。温度検出素子を有する回路部分には、複数のバイポーラトランジスタ（図６では３個）が設けられている。トレンチ（溝）４ｂ部分（多結晶シリコン層１０ｂが埋め込まれたゲート酸化膜５ｂ）は、バイポーラトランジスタ同士を電気的に分離する素子分離層として機能している。そのため、トレンチ４ｂは、バイポーラトランジスタを囲むように設けられている。そして、トレンチ４ｂに埋め込まれた多結晶シリコン層１０ｂは、アルミ電極１３ｂ、Ｐ＋拡散層７ｂ及びＰ型拡散層６ｂを介して、Ｐウェル拡散層３ｂと電気的に接続されている。
図８は、図６における温度検出素子の等価回路を示す回路図である。温度検出素子は、バイポーラトランジスタが３段ダーリントン接続された構成を有している。温度検出素子は、３段ダーリントン接続されたバイポーラトランジスタの電圧−電流特性を使用する。図９は、この温度検出素子の電圧−電流特性を示すグラフである。温度検出素子は、ある定電流を流したときに計測される電圧で温度を検出する。図１０は、この温度検出素子の電流を１０μＡとしたときの電圧の温度特性を示すグラフである。図に示されるように、温度に対してほぼリニアに電圧が変化することが判る。
図６及び図７に示すように、外周側の多結晶シリコン層１０ｂはフィールドプレートとして動作する。それにより、Ｎ型エピタキシャル層２とＰウェル拡散層３ｂと間の表面の接合耐圧を上げている。このため、外部からチップ表面に可動イオンが侵入しても、この部分の接合耐圧が下がるようなことは無い。なお、Ｎ型エピタキシャル層２とＰ型拡散層６ｂと間の接合は、素子分離層としてのトレンチ（溝）４ｂ部分が存在するため、チップ表面に存在しない。そのため、外部からチップ表面に可動イオンが侵入しても、この部分の接合耐圧が下がるようなことは無い。
トレンチ４ｂ（素子分離層として機能している）で電気的に分離されたＰ型拡散層６ｂ間の分離耐圧は、Ｐ型拡散層６ｂ−Ｎ型エピタキシャル層２−Ｐ型拡散層６ｂのＰＮＰ接合のパンチスルー耐圧で決まり、約十数Ｖの耐圧となる。その耐圧は、あらゆるデバイスを分離するには、十分な分離耐圧ではない。しかし、電位差数Ｖ程度の温度検出素子を分離するには十分な分離耐圧となる。
このように、本実施の形態に係る温度検出素子では、複数のバイポーラトラジスタの全体を囲むようにフィールドプレートを設け、個々のバイポーラトランジスタに対してフィールドプレートを設けなくて良い。そのため、温度検出素子としてのレイアウト面積を小さくできるという効果が得られる。加えて、バイポーラトランジスタ間の絶縁をトレンチ４ｂで行っているので、小面積で絶縁を行うことができる。したがって、この点においても、更にレイアウト面積を小さくできるという効果が得られる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。図１１〜図１５は、本実施の形態に係る半導体装置の製造方法を示す断面図である。各図において、左側が温度検出素子を有する回路部分（以下、「温度検出素子領域」とも記す）、右側がトレンチゲート型ＭＯＳＦＥＴを有する回路部分（以下、「ＭＯＳＦＥＴ領域」とも記す）をそれぞれ示している。
図１１に示すように、まず、Ｎ＋型半導体基板１上にＮ型エピタキシャル層２を成長させる。その後、Ｎ型エピタキシャル層２にＰ型不純物をイオン注入して、Ｐ型ウェル拡散層３ｂ、３ａを形成する。続いて、表面酸化を行ない、図示しない窒化膜等のマスクを形成して選択酸化を行い、温度検出素子領域及びＭＯＳＦＥＴ領域の各々において、フィールド酸化膜９ｂ、９ａを形成する。
図１２に示すように、次に、温度検出素子領域及びＭＯＳＦＥＴ領域の各々において、パターニングされたフォトレジスト等をマスクとしてトレンチ（溝）４ｂ、４ａを形成する。その後、表面酸化膜をエッチングして、温度検出素子領域及びＭＯＳＦＥＴ領域の各々において、外周部分のフィールド酸化膜９ｂ、９ａを残す。それにより、内側部分のＰウェル拡散層３ｂ、３ａやＰ型拡散層６ｂ、６ａが露出する。Ｐウェル拡散層３ｂ、３ａやＰ型拡散層６ｂ、６ａは、トレンチ４ｂ、４ａが形成されている。
図１３に示すように、次に、ゲート酸化を行ない、トレンチ（溝）４ｂ、４ａの底面及び側面を含む全体にゲート酸化膜５ｂ、５ａを形成する。その後、ゲート酸化膜５ｂ、５ａ及びフィールド酸化膜９ｂ、９ａ上に、Ｎ型不純物をドープした多結晶シリコン層１０を形成する。
図１４に示すように、次に、パターニングされたフォトレジスト（図示されず）をマスクとして多結晶シリコン層１０をエッチバックして、温度検出素子領域及びＭＯＳＦＥＴ領域の各々において、外周部分及びトレンチ４内に多結晶シリコン層１０ｂ、１０ａを形成する。フォトレジスト除去後、パターニングされたフォトレジスト（図示されず）及び多結晶シリコン層１０ｂ、１０ａをマスクとして、Ｐ型不純物をイオン注入して、Ｐ型拡散層６ｂ、６ａを形成する。
図１５に示すように、パターニングされたフォトレジスト（図示されず）をマスクとして、Ｐ型不純物をイオン注入して、Ｐ＋拡散層７ｂ、７ａを形成する。フォトレジスト除去後、パターニングされたフォトレジスト（図示されず）をマスクとして、Ｎ型不純物をイオン注入して、Ｎ＋拡散層８ｂ、８ａを形成する。フォトレジスト除去後、層間絶縁膜１１ｂ、１１ａを形成する。続いて、層間絶縁膜１１ｂ、１１ａをパターンニングした後、各コンタクト部１２ｂ、１２ａを形成し、各アルミ電極１３ｂ、１３ａを形成する。その後、半導体チップ（Ｎ＋型半導体基板１）の裏面をエッチングして、裏面電極１４を形成する。
本実施の形態に係る半導体装置の製造方法では、温度検出素子を有する回路部分は、トレンチゲート型ＭＯＳＦＥＴを有する回路部分と同一の工程で同時に製造することができる。すなわち、追加の行程を要することなく、一部のレイアウトを変えるだけで、温度検出素子を有する回路部分を、トレンチゲート型ＭＯＳＦＥＴを有する回路部分と同一の工程で同時に製造することができる。それにより、低コスト且つ容易に温度検出素子を有する半導体装置を製造することができる。加えて、信頼性の高い確立されたトレンチゲート型ＭＯＳＦＥＴの製造方法を用いるので、温度検出素子を有する半導体装置の製造を高い信頼性で実行することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の構成について説明する。図１６、図１７及び図１８は、本実施の形態に係る半導体装置の構成を示す断面図及び平面図である。ただし、図１６は、トレンチゲート型ＭＯＳＦＥＴを有する回路部分を示している。一方、図１７及び図１８は、温度検出素子を有する回路部分を示している。トレンチゲート型ＭＯＳＦＥＴを有する回路部分（図１６）と温度検出素子を有する回路部分（図１７）とは、別々の図面に記載されているが、同一の半導体基板（同一のチップ）内に形成されている。図１６と図１７及び図１８とにおいて、同一の工程で形成されるものは、同じ符号（数字）を付けている。ただし、トレンチゲート型ＭＯＳＦＥＴを有する回路部分には符号に「ａ」を付し、温度検出素子を有する回路部分には符号に「ｂ」を付している。
本実施の形態は、後述されるように、温度検出素子の複数のバイポーラトランジスタの各々において、ベースとエミッタとの間が拡散抵抗を介して電気的に短絡されている点で第１の実施の形態と異なっている。
図１６の断面図（トレンチゲート型ＭＯＳＦＥＴを有する回路部分）を参照して、Ｎ＋型半導体基板１には、Ｎ型エピタキシャル層２が形成されている。このＮ型エピタキシャル層２の上部には、トレンチ（溝）４ａが設けられている。トレンチ４ａには、ゲート酸化膜５ａを介して多結晶シリコン層１０ａが埋め込まれている。Ｎ型エピタキシャル層２上には、Ｐウェル拡散層３ａ及びＰ型拡散層６ａが形成されている。このＰ型拡散層６ａ内にＰ＋拡散層１５ａが、Ｐ型拡散層６ａ上にＮ＋拡散層８ａがそれぞれ形成されている。
そのトレンチゲート型ＭＯＳＦＥＴを有する回路部分の外周部分において、Ｐウェル拡散層３ａの外周側にフィールド酸化膜９ａが形成されている。Ｎ型エピタキシャル層２とＰウェル拡散層３ａとの間の表面の接合を覆うように、多結晶シリコン層１０ａが外周部分で表面に引き出されている。多結晶シリコン層１０ａ上に層間絶縁膜１１ａが形成されている。その層間絶縁膜１１ａ及びシリコン（多結晶シリコン層１０ａ及びＮ＋拡散層８ａ）の一部が除去されて、トレンチコンタクト部１６ａが形成されている。回路部分の内側部分では、トレンチコンタクト部１６ａの底部にＰ＋拡散層１５ａが形成されている。トレンチコンタクト部１６ａはタングステン電極１７ａが埋め込まれている。タングステン電極１７ａと接触するようにアルミ電極１３ａが形成されている。Ｎ型エピタキシャル層２が形成されない側のＮ＋型半導体基板１に裏面電極１４が形成されている。
多結晶シリコン層１０ａ（ゲート）及びゲート酸化膜５ａと、その両側のＮ＋拡散層８ａ（ソース）及びＰ型拡散層６ａ（チャネル）と、Ｎ型エピタキシャル層２及びＮ＋型半導体基板１（ドレイン）とによりトレンチゲート型ＭＯＳＦＥＴが構成されている。トレンチゲート型ＭＯＳＦＥＴを有する回路部分には、複数のトレンチゲート型ＭＯＳＦＥＴが設けられている。
図１６のトレンチゲート型ＭＯＳＦＥＴは、タングステン電極１７の側面及び底面で、それぞれＮ＋拡散層８ａ及びＰ＋拡散層１５ａと電気的に接続し、出力部を微細化している。すなわち、Ｎ＋拡散層８ａのみを電気的に接続する工程がない。そのため、図６〜図７で示す温度検出素子を混載しようとした場合、図１６のトレンチゲート型ＭＯＳＦＥＴの製造工程に対して、Ｎ＋拡散層８ｂのみを電気的に接続する工程を追加する必要がある。しかし、本実施の形態では、それを避けるように温度検出素子を有する回路部分の構成を変更している。すなわち、図１７で示す温度検出素子を有する回路部分は、図１６に示すトレンチゲート型ＭＯＳＦＥＴを有する回路部分のレイアウトを変えただけである。したがって、その温度検出素子を有する回路部分は、トレンチゲート型ＭＯＳＦＥＴを有する回路部分の製造方法で製造される。それにより、トレンチゲート型ＭＯＳＦＥＴを有する回路部分の製造工程に対して、何ら工程を追加することなく、温度検出素子を有する回路部分を製造し、混載することができる。
図１７の断面図（温度検出素子を有する回路部分）を参照して、Ｎ＋型半導体基板１上には、Ｎ型エピタキシャル層２が形成されている。このＮ型エピタキシャル層２の上部には、トレンチ（溝）４ｂが設けられている。トレンチ４ｂには、ゲート酸化膜５ｂを介して多結晶シリコン層１０ｂが埋め込まれている。Ｎ型エピタキシャル層２上には、Ｐウェル拡散層３ｂ及びＰ型拡散層６ｂが形成されている。このＰ型拡散層６ｂ内にＰ＋拡散層１５ａが、Ｐ型拡散層６ａ上にＮ＋拡散層８ｂがそれぞれ形成されている。Ｎ型エピタキシャル層２が形成されない側のＮ＋型半導体基板１に裏面電極１４が形成されている。
図１８の平面模式図（温度検出素子を有する回路部分）を参照して、その回路部分の外周部分において、Ｐウェル拡散層３ｂの外周側にフィールド酸化膜９ｂが形成されている。Ｎ型エピタキシャル層２とＰウェル拡散層３ｂと間の表面の接合を覆うように、多結晶シリコン層１０ｂが外周部分で表面に引き出されている。多結晶シリコン層１０ｂ上に層間絶縁膜１１ｂが形成されている。その層間絶縁膜１１ｂ及びシリコン（多結晶シリコン層１０ｂ及びＮ＋拡散層８ｂ）の一部が除去されて、トレンチコンタクト部１６ｂが形成されている。回路部分の内側部分では、トレンチコンタクト部１６ｂの底部にＰ＋拡散層１５ｂが形成されている。トレンチコンタクト部１６ｂはタングステン電極１７ｂが埋め込まれている。タングステン電極１７ｂと接触するようにアルミ電極１３ｂが形成されている。
図１９は、図１８の一部を拡大した断面図である。Ｐ型拡散層６ｂ及びＰ＋拡散層１５ｂがバイポーラトランジスタのベース領域となり、Ｎ＋拡散層８ｂがバイポーラトランジスタのエミッタ領域となり、Ｎ＋型半導体基板１及びＮ型エピタキシャル層２がバイポーラトランジスタのコレクタ領域となり、バイポーラトランジスタが構成されている。ただし、Ｐ型拡散層６ｂは、更に、隣り合うバイポーラトランジスタ間において、ベース部の拡散抵抗Ｒ２としての機能を有している。同様に、Ｎ＋拡散層８ｂは、更に、隣り合うバイポーラトランジスタ間において、エミッタ部の拡散抵抗Ｒ１としての機能を有している。そして、ベース領域及びエミッタ領域は、短絡されている。温度検出素子を有する回路部分には、複数のバイポーラトランジスタ（図１７では３個）が設けられている。トレンチ（溝）４ｂ部分（多結晶シリコン層１０ｂが埋め込まれたゲート酸化膜５ｂ）は、バイポーラトランジスタ同士を電気的に分離する素子分離層として機能している。そのため、トレンチ４ｂは、バイポーラトランジスタを囲むように設けられている。そして、トレンチ４ｂに埋め込まれた多結晶シリコン層１０ｂは、トレンチコンタクト部１６ｂ、アルミ電極１３ｂ、Ｐ＋拡散層１５ｂ及びＰ型拡散層６ｂを介して、Ｐウェル拡散層３ｂと電気的に接続されている。
温度検出素子に電流を流していくと、ベース部の拡散抵抗Ｒ２により、ベース電位が上がり、ある電流以上になると、バイポーラトランジスタが動作する。本実施の形態では、電流値１０μＡでバイポーラトランジスタが動作するように、拡散抵抗Ｒ１（Ｎ＋拡散層８ｂ）の長さを７５μｍに、幅を２μｍにそれぞれ設定している。この拡散抵抗Ｒ１の長さ／幅の比が大きいと低い電流でバイポーラトランジスタが動作する。
図２０は、図１７における温度検出素子の等価回路を示す回路図である。温度検出素子は、バイポーラトランジスタが３段ダーリントン接続された構成を有している。そして、温度検出素子の各バイポーラトランジスタにおいて、ベースとエミッタとの間が拡散抵抗Ｒ１，Ｒ２を介して電気的に短絡されている。温度検出素子は、３段ダーリントン接続されたバイポーラトランジスタの電圧−電流特性を使用する。図２１は、この温度検出素子の電圧−電流特性を示すグラフである。温度検出素子は、ある定電流を流したときに計測される電圧で温度を検出する。図２２は、この温度検出素子の電流を１０μＡとしたときの電圧の温度特性を示すグラフである。図に示されるように、温度に対してほぼリニアに電圧が変化することが判る。
図１７及び図１８に示すように、外周側の多結晶シリコン層１０ｂはフィールドプレートとして動作する。それにより、Ｎ型エピタキシャル層２とＰウェル拡散層３ｂと間の表面の接合耐圧を上げている。このため、外部からチップ表面に可動イオンが侵入しても、この部分の接合耐圧が下がるようなことは無い。なお、Ｎ型エピタキシャル層２とＰ型拡散層６ｂと間の接合は、素子分離層としてのトレンチ（溝）４ｂ部分が存在するため、チップ表面に存在しない。そのため、外部からチップ表面に可動イオンが侵入しても、この部分の接合耐圧が下がるようなことは無い。
トレンチ４ｂ（素子分離層として機能している）で電気的に分離されたＰ型拡散層６ｂ間の分離耐圧は、Ｐ型拡散層６ｂ−Ｎ型エピタキシャル層２−Ｐ型拡散層６ｂのＰＮＰ接合のパンチスルー耐圧で決まり、約十数Ｖの耐圧となる。その耐圧は、あらゆるデバイスを分離するには、十分な分離耐圧ではない。しかし、電位差数Ｖ程度の温度検出素子を分離するには十分な分離耐圧となる。
このように、本実施の形態に係る温度検出素子においても、複数のバイポーラトラジスタの全体を囲むようにフィールドプレートを設け、個々のバイポーラトランジスタに対してフィールドプレートを設けなくて良い。そのため、温度検出素子としてのレイアウト面積を小さくできるという効果が得られる。加えて、バイポーラトランジスタ間の絶縁をトレンチ４ｂで行っているので、小面積で絶縁を行うことができる。したがって、レイアウト面積を小さくできるという効果が得られる。
次に、本実施の形態に係る半導体装置の製造方法については、基本的に図１１〜図１５に示したとおりであり、相違点は従来知られた方法で対応可能であるので、その詳細は省略する。本実施の形態においても第１の実施の形態と同様の効果を得ることが出来る。
上記各実施の形態では、トレンチ素子分離層より、バイポーラトランジスタ（温度検出素子）間で拡散層同士を分断している。ただし、トレンチ（溝）で電気的に分離するデバイスは、バイポーラトランジスタや温度検出素子に限定するものではない。分離耐圧が十数Ｖ以下で使用可能なデバイスであれば、トレンチ（溝）で電気的に分離することが可能である。図２３は、拡散抵抗となるＰ型拡散層をトレンチ（溝）で電気的に分離した一例を示す断面図である。この場合、図１９と比較して、該当箇所をレジストで覆うなどしてＮ＋拡散層８を形成しない（Ｎ＋不純物をイオン注入しない）。つまり、図２３の６ｂが、図１６に示したＭＯＳＦＥＴのＰ型拡散層６ａ（第１拡散層）と同時に形成されるＰ型拡散層（第２拡散層）であり、図２３の１５ｂが、図１６に示したＭＯＳＦＥＴのＰ＋拡散層１５ａ（第３拡散層）と同時に形成されるＰ＋拡散層（第４拡散層）である。このような拡散抵抗は、例えば、特許第３４１３５６９号公報（特許文献１）の図８の抵抗５１（トレンチ型ＭＯＳＦＥＴ３０のソースとトレンチ型ＭＯＳＦＥＴ３１のソースとの間に接続された抵抗であり、電流を検出するための抵抗素子である）として使用することが可能である。
このように、保護素子の素子分離層をＭＯＳＦＥＴのトレンチゲートと同じ製造工程で形成することで、保護素子部のレイアウト面積の小さい半導体装置を、工程を増加させることなく提供することができる。
上記で説明した拡散層の導電型（Ｎ型、Ｐ型）は、一例であり、全て逆にした組み合わせとしても良い。また、トレンチゲートと素子分離層の中に形成された多結晶シリコン層は、上記の各実施形態では、トレンチの表面まで形成された例を示したが、トレンチの表面よりも低い位置までエッチバックし、多結晶シリコン層とトレンチ表面の間のトレンチ内を層間絶縁膜で埋めても良い。さらに、上記の各実施の形態では、ＭＯＳＦＥＴを例に説明したが、トレンチゲート型のＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）にも適用できる。上記のＭＯＳＦＥＴのドレイン領域の下に、これとは逆導電型のコレクタ領域を有するＩＧＢＴと考えればよい。つまり、ＭＯＳＦＥＴのトレンチゲートがＩＧＢＴのトレンチゲートに対応し、ＭＯＳＦＥＴのチャネル（ベース領域）がＩＧＢＴのエミッタ領域に対応し、ＭＯＳＦＥＴのドレイン領域がＩＧＢＴのベース領域に対応し、ＭＯＳＦＥＴのソース領域がＩＧＢＴのエミッタ電極に接続されるエミッタ領域とは逆導電型の拡散領域に対応する。このように、本発明によれば、ＩＧＢＴのトレンチゲートと電子素子の素子分離層を同時に形成し、ＩＧＢＴの拡散層と電子素子の拡散層を同時に形成することもできる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態又はその部分は、互いに技術的な矛盾の発生しない限り、相互に利用することが可能である。
図１は、特許第３４１３５６９号公報に開示された半導体装置の構成を示す概略断面図である。 図２は、特開２００２−４８６５１号公報に開示された半導体温度検出回路の温度検出素子の構成を示す回路図である。 図３は、特開２００２−４８６５１号公報の温度検出素子の電圧−電流特性を示すグラフである。 図４は、特開２００２−４８６５１号公報の温度検出素子の電圧の温度依存性を示すグラフである。 図５は、本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。 図６は、本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。 図７は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。 図８は、図６における温度検出素子の等価回路を示す回路図である。 図９は、図６における温度検出素子の電圧−電流特性を示すグラフである。 図１０は、図６における温度検出素子の電流を１０μＡとしたときの電圧の温度特性を示すグラフである。 図１１は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１３は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１４は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１５は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１６は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。 図１７は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。 図１８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。 図１９は、図１８の一部を拡大した断面図である。 図２０は、図１７における温度検出素子の等価回路を示す回路図である。 図２１は、図１７における温度検出素子の電圧−電流特性を示すグラフである。 図２２は、図１７における温度検出素子の電流を１０μＡとしたときの電圧の温度特性を示すグラフである。 図２３は、拡散抵抗となるＰ型拡散層をトレンチで電気的に分離した一例を示す断面図である。
符号の説明
１ Ｎ＋型半導体基板
２ Ｎ型エピタキシャル層
３、３ａ、３ｂ Ｐウェル拡散層
４、４ａ、４ｂ トレンチ
５、５ａ、５ｂ ゲート酸化膜
６、６ａ、６ｂ Ｐ型拡散層
７、７ａ、７ｂ Ｐ＋拡散層
８、８ａ、８ｂ Ｎ＋拡散層
９、９ａ、９ｂ フィールド酸化膜
１０、１０ａ、１０ｂ 多結晶シリコン層
１１、１１ａ、１１ｂ 層間絶縁膜
１２、１２ａ、１２ｂ コンタクト部
１３、１３ａ、１３ｂ アルミ電極
１４ 裏面電極
１５、１５ａ、１５ｂ Ｐ＋ 拡散層
１６、１６ａ、１６ｂ トレンチコンタクト部
１７、１７ａ、１７ｂ タングステン電極

Claims (18)

  1. 絶縁ゲート型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と電子素子とを有する半導体装置の製造方法であって、
    半導体基体内の第１領域に前記絶縁ゲート型ＦＥＴのトレンチゲートを、及び前記半導体基体内の第２領域にトレンチ素子分離層を、同時に形成する工程と、
    前記トレンチゲートの両側に前記絶縁ゲート型ＦＥＴの第１拡散層を、及び前記トレンチ素子分離層で囲まれた領域に前記電子素子に用いる第２拡散層を、同時に形成する工程と、
    前記第１拡散層内に前記絶縁ゲート型ＦＥＴの第３拡散層を、及び前記第２拡散層内に前記電子素子に用いる第４拡散層を、同時に形成する工程と
    を具備する
    半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記電子素子は、複数の機能素子を含み、
    前記複数の機能素子は、それぞれ、前記第２拡散層および前記第４拡散層を含み、
    前記トレンチ素子分離層は、前記複数の機能素子のそれぞれを囲むように形成され、
    １つの前記機能素子に含まれる前記第２拡散層および前記第４拡散層と、他の前記機能素子に含まれる前記第２拡散層および前記第４拡散層とは、前記トレンチ素子分離層により互いに分断されている
    半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記トレンチゲート及び前記トレンチ素子分離層は、それぞれ、トレンチ内に形成された、絶縁膜とその上に形成された導電体とを有し、
    前記電子素子は、前記トレンチ素子分離層の前記導電体に電気的に接続されている
    半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記第２領域の周囲に第５拡散層を形成する工程を更に具備し、
    前記トレンチ素子分離層の一部は、前記第５拡散層の中に形成され、
    前記トレンチ素子分離層に含まれる前記導電体は、前記電子素子の外周領域において、前記半導体基体の表面に延在されている
    半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法であって、
    前記半導体基体の一部を選択的に酸化して、前記トレンチ素子分離層を囲むフィールド酸化膜を形成する工程を更に具備し、
    前記トレンチ素子分離層に含まれる前記導電体が、前記フィールド酸化膜の上にも延在されるように形成する
    半導体装置の製造方法。
  6. 請求項２乃至５のいずれか一項に記載の半導体装置の製造方法であって、
    前記複数の機能素子は、複数のバイポーラトランジスタであり、
    前記第２拡散層は、前記複数のバイポーラトランジスタのベース領域として形成され、
    前記第４拡散層は、前記複数のバイポーラトランジスタのエミッタ領域として形成される
    半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法であって、
    前記複数のバイポーラトランジスタは、ダーリントン接続されている
    半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記複数のバイポーラトランジスタの各々は、ベースとエミッタとが拡散抵抗を介して電気的に短絡接続されている
    半導体装置の製造方法。
  9. 請求項５乃至８のいずれか一項に記載の半導体装置の製造方法であって、
    前記複数のバイポーラトランジスタは、前記絶縁ゲート型ＦＥＴの温度を検出する温度検出素子である
    半導体装置の製造方法。
  10. 請求項２に記載の半導体装置の製造方法であって、
    前記機能素子は、抵抗素子である
    半導体装置の製造方法。
  11. 半導体基体に形成されたトレンチゲートと、前記トレンチゲートの両側に形成された第１拡散層と、前記第１拡散層の中に形成された第３拡散層とを有する絶縁ゲート型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
    前記第１拡散層と、不純物濃度および深さがほぼ同じである第２拡散層と、前記第３拡散層と、不純物濃度および深さがほぼ同じである第４拡散層を有する電子素子と、
    前記トレンチゲートとほぼ同じ深さで、かつ前記電子素子の前記第２拡散層を囲むように形成されたトレンチ素子分離層と
    を具備し、
    前記トレンチゲートおよびトレンチ素子分離層は、
    トレンチ内に形成された、絶縁膜と、その上に形成された導電体と
    を有する
    半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記電子素子は、複数の機能素子を含み、
    前記複数の機能素子は、それぞれ、前記第２拡散層および前記第４拡散層を含み、
    前記トレンチ素子分離層は、前記複数の機能素子のそれぞれを囲むように形成され、
    １つの前記機能素子に含まれる前記第２拡散層および前記第４拡散層と、他の前記機能素子に含まれる前記第２拡散層および前記第４拡散層とは、前記トレンチ素子分離層により互いに分断されている
    半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記トレンチ素子分離層に含まれる前記導電体は、前記第２拡散層の少なくとも１つに電気的に接続されている
    半導体装置の製造方法。
  14. 請求項１１乃至１３のいずれか一項に記載の半導体装置であって、
    前記トレンチ素子分離層を囲む領域に形成されたフィールド酸化膜と、
    前記フィールド酸化膜の内側に形成された第５拡散層と
    を更に具備し、
    前記トレンチ素子分離層の一部は、前記第５拡散層の中に形成され、
    前記トレンチ素子分離層に含まれる前記導電体は、前記第５拡散層および前記フィールド酸化膜の上に延在されている
    半導体装置。
  15. 請求項１２乃至１４のいずれか一項に記載の半導体装置であって、
    前記複数の機能素子は、複数のバイポーラトランジスタであり、
    前記第２拡散層および前記第４拡散層は、それぞれ、前記複数のバイポーラトランジスタのベース領域およびエミッタ領域である
    半導体装置。
  16. 請求項１５に記載の半導体装置であって、
    前記複数のバイポーラトランジスタは、ダーリントン接続されている
    半導体装置。
  17. 請求項１６に記載の半導体装置であって、
    前記複数のバイポーラトランジスタの各々は、ベースとエミッタとが拡散抵抗を介して電気的に接続されている
    半導体装置。
  18. 請求項１５乃至１７のいずれか一項に記載の半導体装置であって、
    前記複数のバイポーラトランジスタは、前記絶縁ゲート型ＦＥＴの温度を検出する温度検出素子である
    半導体装置。
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