JP2009277122A - 電源電圧監視回路 - Google Patents

Abstract

【課題】従来の電源電圧監視回路は、電源電圧監視用のトランジスタのバイアス電流が常に流れるため、消費電力が大きかった。
【解決手段】本発明は、電源電圧を供給される定電圧生成回路と、一方の端子に定電圧生成回路からの出力を入力し、他方の端子に電源電圧を第1抵抗素子と第２抵抗素子とで分圧した電圧を入力するコンパレータを有する電源電圧監視回路であって、電源電圧端子とコンパレータの一方の端子間に設けられた第１スイッチと、電源電圧端子と第１抵抗素子と第２抵抗素子間のコンパレータの他方の端子と接続された第１ノード間に設けられた第２スイッチと、電源電圧が定電圧生成回路の最低動作電圧より低い低電圧期間に含まれる第１期間において、第１スイッチをオンにし、低電圧期間に含まれる第２期間において、第２スイッチをオフにする制御回路を有する電源電圧監視回路である。
【選択図】図１

Description

本発明は、半導体装置の電源電圧監視回路に関するものである。

マイコンを含んだ論理回路は、電源投入時、つまり電源電圧がまだ低いときには、内部の論理状態は不定となっている。このため、電源投入直後は論理回路の初期化のためのリセットをかける必要がある。通常は、デバイスがリセットをかけるための専用の端子（ＲＥＳＥＴ端子）を有し、その端子からのリセット信号によりリセットを行う。

ここで、リセット端子からの信号ではなく、デバイス内部において電源電圧を監視し、その電圧が規定以下の場合にリセットをかけるパワーオンクリア（ＰＯＣ）機能を有する回路がある。この回路はパワーオンクリア回路と呼ばれ、この回路を用いることで、リセット信号生成のための外部回路を削減することができ、システムの小型化や製造コストを削減できる。

図１３に一般的なパワーオンクリア回路１０の構成を示す。図１３に示すようにパワーオンクリア回路１０は、定電圧回路１と、コンパレータ４と、抵抗素子Ｒ１７、Ｒ１８とを有する。パワーオンクリア回路１０は、定電圧回路１が出力する電圧ＶＢＧと、抵抗素子Ｒ１７、Ｒ１８で分圧される電源電圧ＶＤＤに比例した電圧ＶＦＢとを比較する。図１４に理想的に動作するパワーオンクリア回路１０の動作図を示す。図１４に示すように、電圧ＶＢＧと、ＶＦＢの比較結果に応じて電源電圧ＶＤＤが所定の値に達する時刻ｔ２までロウレベル（接地電圧ＧＮＤ）、所定の値に達したらハイレベル（電源電圧ＶＤＤ）を電圧ＶＯＵＴとして出力する。なお、このときの電源電圧ＶＤＤを立ち上がり検出電圧ＶＰＯＣＨする。また、時刻ｔ１は、定電圧回路１が一定の基準電圧Ｖｒｅｆを出力する時刻である。

しかし、時刻ｔ１以前の電源電圧ＶＤＤが定電圧回路１の最低動作電圧以下の場合、定電圧回路１が正常に機能せず、その出力電圧ＶＢＧは不定である。このような場合、図１５の期間Ｓ２や図１６の期間Ｓ５ように、電源電圧ＶＤＤが立ち上がり検出電圧ＶＰＯＣＨに達していないにも関わらず、パワーオンクリア回路１０の出力電圧ＶＯＵＴが、ロウレベルを出力せず、ハイレベルである電源電圧ＶＤＤを出力してしまう場合がある。このため、このようなパワーオンクリア回路１０を利用したデバイスも誤作動を起こす可能性がある。

上述した問題に対処するための技術が特許文献１に開示されている。特許文献１の技術として、低電源電圧領域での誤作動を防止する電源監視回路１１が記載されている。図１７に特許文献１の構成を示す。図１７に示すように電源監視回路１１は、定電圧回路１と、起動回路２と、制御回路３と、コンパレータ４を有している。このような電源監視回路１１により、定電圧回路１の動作が不安定な電源電圧ＶＤＤの低電源電圧領域において、制御回路３により定電圧回路１の出力電圧ＶＢＧを電源電圧ＶＤＤとしている。この電圧ＶＢＧと、電源電圧ＶＤＤを抵抗素子Ｒ１７、Ｒ１８で分圧した電圧ＶＦＢとをコンパレータ４が比較することで、低電源電圧領域でのデバイスの誤作動を防止している。
特開２０００−３０５６３７号公報

しかし、図１７に示すように制御回路３の制御動作のための電源電圧ＶＤＤの閾値は、電源電圧ＶＤＤを抵抗素子Ｒ１１、Ｒ１２で分圧した電圧で検出しており、電源電圧ＶＤＤと接地電圧ＧＮＤ間を抵抗素子Ｒ１１、Ｒ１２を経由して常に電流Ｉ１が流れる。また、バイポーラトランジスタＱ１、Ｑ２にもバイアス電流Ｉ２、Ｉ３が流れ、電源監視回路１１の消費電力が大きくなってしまうという問題がある。

本発明は、電源電圧端子から電源電圧を供給され所定の電圧を出力する基準電圧生成回路と、一方の入力端子に前記基準電圧生成回路からの出力を入力し、他方の入力端子に前記電源電圧を第１の抵抗素子と、第２の抵抗素子とで分圧した電圧を入力するコンパレータとを有する電源電圧監視回路であって、前記電源電圧端子と、前記コンパレータの一方の入力端子との間に設けられた第１のスイッチと、前記電源電圧端子と、前記第１の抵抗素子と第２の抵抗素子間において前記コンパレータの他方の入力端子と接続された第１のノードとの間に設けられた第２のスイッチと、前記電源電圧が前記基準電圧生成回路の最低動作電圧より低い低電圧期間に含まれる第１の期間において、前記第１のスイッチをオンにし、前記低電圧期間に含まれる第２の期間において、前記第２のスイッチをオフにする制御回路と、を有する電源電圧監視回路である。

本発明にかかる電源監視回路によれば、定電圧生成回路の最低動作電圧以下の低電圧期間において、第１の期間、第１のスイッチをオンにして電源電圧をコンパレータの一方の端子に入力する。そして、第２の期間、第２のスイッチをオフにして、コンパレータの他方の端子に入力する第１、第２の抵抗素子で分圧する電圧を生成させず、第１、第２の抵抗素子を経由して接地電圧に流れる電流を削減する。

本発明によれば、回路の消費電力を削減することができる。

発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をパワーオンクリア（ＰＯＣ）回路に適用したものである。なお、実施の形態１では電源電圧ＶＤＤの立ち上がり検出電圧と立ち下がり検出電圧のヒステリシス電圧がない場合を想定している。

図１に本実施の形態１にかかるパワーオンクリア回路１００の構成の一例を示す。図１に示すように、パワーオンクリア回路１００は、定電圧生成回路ＢＧＲ１と、コンパレータＣＭＰ１と、スイッチＳＷ１及びＳＷ２と、抵抗素子Ｒ１〜Ｒ３とを有する。ここで、電源電圧端子ＶＤＤは、電源電圧ＶＤＤを供給し、接地電圧端子ＧＮＤは、接地電圧ＧＮＤを供給するものとする。

定電圧生成回路ＢＧＲ１は、電源電圧端子ＶＤＤから電源電圧ＶＤＤを供給され、その電源電圧ＶＤＤで動作するバンドギャップリファレンス回路（以下、ＢＧＲ回路と称す）で構成される。このＢＧＲ回路は、電源電圧ＶＤＤが最低動作電圧以上では、電源電圧ＶＤＤに依存しない、一定の基準電圧ＶｒｅｆをノードＶＢＧに出力する。一方、電源電圧ＶＤＤが最低動作電圧以下では、ＢＧＲ回路は、不定な電圧をノードＶＢＧに出力する。なお、便宜上、ノードＶＢＧの記号「ＶＢＧ」はノード名を示すと同時に、そのノードにおける電圧を示すものとする。以下、その他のノードについても同様とする。

抵抗素子Ｒ１〜Ｒ３は、スイッチＳＷ２と接地電圧端子ＧＮＤ間に直列に接続されている。更に詳細に説明すると、抵抗素子Ｒ１は、ノードＶＧＭＰ１とノードＶＦＢ間に接続されている。抵抗素子Ｒ２は、ノードＶＦＢとノードＶＧＭＰ２間に接続されている。抵抗素子Ｒ３は、ノードＶＧＭＰ２と接地電圧端子ＧＮＤ間に接続されている。なお、便宜上、各抵抗素子の記号「Ｒ１」〜「Ｒ３」は抵抗素子名を示すと同時に、その抵抗値を示すものとする。

コンパレータＣＭＰ１は、反転入力端子をノードＶＢＧ、非反転入力端子をノードＶＦＢに接続される。ノードＶＢＧとＶＦＢの電圧を比較し、その比較結果に応じて出力電圧ＶＯＵＴを出力する。つまり、コンパレータＣＭＰ１は、電圧ＶＦＢよりＶＢＧの方が高い場合、出力電圧ＶＯＵＴはロウレベル（略接地電圧ＧＮＤ）を出力し、電圧ＶＦＢよりＶＢＧの方が低い場合、出力電圧ＶＯＵＴはハイレベル（略電源電圧ＶＤＤ）を出力する。なお、便宜上、記号「ＶＯＵＴ」はコンパレータＣＭＰ１の出力電圧を示すと同時に、その出力端子名を示すものとする。

スイッチＳＷ１は、電源電圧端子ＶＤＤとノードＶＢＧ間に接続される。スイッチＳＷ１は、ＰＭＯＳトランジスタＭＰ１を有する。ＰＭＯＳトランジスタＭＰ１は、ゲートがノードＶＧＭＰ１、ソースが電源電圧端子ＶＤＤ、ドレインがノードＶＢＧに接続される。このＰＭＯＳトランジスタＭＰ１は、スレッショルド電圧ＶＴＭＰ１を有するよう設計される。

スイッチＳＷ２は、電源電圧端子ＶＤＤと抵抗素子Ｒ１間に接続される。スイッチＳＷ２は、ＰＭＯＳトランジスタＭＰ２を有する。ＰＭＯＳトランジスタＭＰ２は、ゲートがノードＶＧＭＰ２、ソースが電源電圧端子ＶＤＤ、ドレインがノードＶＧＭＰ１に接続される。このＰＭＯＳトランジスタＭＰ２は、スレッショルド電圧ＶＴＭＰ２を有するよう設計される。ＰＭＯＳトランジスタＭＰ２のスレッショルド電圧ＶＴＭＰ２は、ＰＭＯＳトランジスタＭＰ１のスレッショルド電圧ＶＴＭＰ１より大きいものとする。

以下、上述したパワーオンクリア回路１００の動作について図面を参照しながら説明する。図２にパワーオンクリア回路１００の電源電圧ＶＤＤの立ち上がり時の動作波形、図３にパワーオンクリア回路１００の電源電圧ＶＤＤの立ち上がり時の動作波形、図４にパワーオンクリア回路１００の電源電圧ＶＤＤの立ち上がり、立ち下がり時の電圧ＶＧＭＰ２の波形を示す。なお、図２、図３、図４に記載した同一の時刻及び電圧の符号は、同じものを指すものとする。

まず、図２を用いて、電源電圧ＶＤＤの立ち上がり時の動作を説明する。図２に示すように、時刻ｔ０から電源電圧ＶＤＤが増加し始める。最初、ＰＭＯＳトランジスタＭＰ１及びＭＰ２の両方ともオフとなっている。ＰＭＯＳトランジスタＭＰ２がオフとなっているため、ＰＭＯＳトランジスタＭＰ２と接地電圧端子ＧＮＤ間のノードＶＧＭＰ１、ＶＦＢ、ＶＧＭＰ２の電位は全て接地電位となっている。

電源電圧ＶＤＤは徐々に増加するが、電源電圧ＶＤＤとノードＶＧＭＰ１間、つまりＰＭＯＳトランジスタＭＰ１のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ１より小さい。このため、ＰＭＯＳトランジスタＭＰ１はオフ状態を保持する。同様に、電源電圧ＶＤＤとノードＶＧＭＰ２間、つまりＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ２より小さい。このため、ＰＭＯＳトランジスタＭＰ２もオフ状態を保持する。

ＢＧＲ回路ＢＧＲ１には、電源電圧ＶＤＤが入力され、不定ながらノードＶＢＧに電圧を出力し、その電圧がコンパレータＣＭＰ１の反転入力端子に入力される。コンパレータＣＭＰ１は、非反転入力端子に接続されるノードＶＦＢが接地電圧となっているため、ロウレベル、つまり接地電圧の出力電圧ＶＯＵＴを出力する。

更に電源電圧ＶＤＤが上昇し、時刻ｔ１において、ＰＭＯＳトランジスタＭＰ１のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ１より大きくなる。よって、ＰＭＯＳトランジスタＭＰ１がオン状態となり、ノードＶＢＧに電源電圧ＶＤＤが供給される。一方、ＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ２より小さく、ＰＭＯＳトランジスタＭＰ２はオフ状態のままである。このため、コンパレータＣＭＰ１は、反転入力端子に電源電圧ＶＤＤ、非反転入力端子に接地電圧が入力され、確実にロウレベルの出力電圧ＶＯＵＴを出力する。

更に電源電圧ＶＤＤが上昇し、時刻ｔ２において、ＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ２より大きくなる。よって、ＰＭＯＳトランジスタＭＰ２がオン状態となり、ノードＶＧＭＰ１、ＶＦＢ、ＶＧＭＰ２の電位が上昇する。

ここで、ＰＭＯＳトランジスタＭＰ２のゲートは、電圧ＶＧＭＰ２が入力される。この電圧ＶＧＭＰ２は、後述するが、ＰＭＯＳトランジスタＭＰ２が完全に導通状態にならないように抵抗素子Ｒ１〜Ｒ３、及びＰＭＯＳトランジスタＭＰ２で調整されている。このため、ＰＭＯＳトランジスタＭＰ２は、ノードＶＧＭＰ２の電位に応じたオン抵抗ＲｏｎＭＰ２を有することになる。なお、便宜上、このオン抵抗の記号「ＲｏｎＭＰ２」はオン抵抗としての抵抗素子名を示すと同時に、その抵抗値を示すものとする。ノードＶＧＭＰ２の電位は、抵抗ＲｏｎＭＰ２及び抵抗素子Ｒ１、Ｒ２の合成抵抗と、抵抗素子Ｒ３とで電源電圧ＶＤＤを分圧した電圧となり、以下のように表せる。
ＶＧＭＰ２＝ＶＤＤ×（Ｒ３／（ＲｏｎＭＰ２＋Ｒ１＋Ｒ２＋Ｒ３））
よって、上述したように、時刻ｔ２でＰＭＯＳトランジスタＭＰ２が完全にオン状態、またはオフ状態にならないような、電圧ＶＧＭＰ２となるよう、ＰＭＯＳトランジスタＭＰ２、抵抗素子Ｒ１〜Ｒ３を調整しておく必要があることに注意する。

また、ノードＶＧＭＰ１の電位は、抵抗ＲｏｎＭＰ２と、抵抗素子Ｒ１〜Ｒ３の合成抵抗とで電源電圧ＶＤＤを分圧した電圧となり、以下のように表せる。
ＶＧＭＰ１＝ＶＤＤ×（（Ｒ１＋Ｒ２＋Ｒ３）／（ＲｏｎＭＰ２＋Ｒ１＋Ｒ２＋Ｒ３））
ここで、ＰＭＯＳトランジスタＭＰ１がオフ状態にならないような、電圧ＶＧＭＰ１となるよう、ＰＭＯＳトランジスタＭＰ２、抵抗値Ｒ１〜Ｒ３を調整しておく必要があることに注意する。

更に電源電圧ＶＤＤが上昇し、時刻ｔ３にＢＧＲ回路ＢＧＲ１の最低動作電圧に達する。ここで、図４に示すように時刻ｔ２以降、電源電圧ＶＤＤと、その電源電圧ＶＤＤの抵抗分圧である電圧ＶＧＭＰ２の電位差が広がる。これはＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電位差が広がることを意味する。よって、ＰＭＯＳトランジスタＭＰ２のオン抵抗ＲｏｎＭＰ２が小さくなり、結果的に電圧ＶＧＭＰ１が電源電圧ＶＤＤに近づく。このことにより、電源電圧ＶＤＤと電圧ＶＧＭＰ１の電位差が、スレッショルド電圧ＶＴＭＰ１に近づいていく。そして、時刻ｔ３では、電源電圧ＶＤＤと電圧ＶＧＭＰ１の電位差が、スレッショルド電圧ＶＴＭＰ１より小さくなり、ＰＭＯＳトランジスタＭＰ１がオフ状態となる。

時刻ｔ３以降では、ＰＭＯＳトランジスタＭＰ１がオフ状態ではあるが、電源電圧ＶＤＤがＢＧＲ回路ＢＧＲ１の最低動作電圧よりも大きく、ＢＧＲ回路ＢＧＲ１は安定動作を行う。よって、時刻ｔ３以降は、ＢＧＲ回路ＢＧＲ１は、電源電圧ＶＤＤに因らない一定の基準電圧Ｖｒｅｆを出力する。一方、電圧ＶＦＢは、電源電圧ＶＤＤに比例して増加する。電圧ＶＦＢは電源電圧ＶＤＤを抵抗素子Ｒ１〜Ｒ３で分圧した電圧であるため、正確に電源電圧ＶＤＤに比例させるためにも時刻ｔ３以降はＰＭＯＳトランジスタＭＰ２のオン抵抗ＲｏｎＭＰ２の抵抗値を可能な限り小さくすることが望ましい。

更に、電源電圧ＶＤＤが上昇し、時刻ｔ４において、電圧ＶＦＢが基準電圧Ｖｒｅｆである電圧ＶＢＧより大きくなる。よって、コンパレータＣＭＰ１は、出力電圧ＶＯＵＴを接地電圧のロウレベルから略電源電圧ＶＤＤに切り替える。このときの電源電圧ＶＤＤの値を立ち上がり検出電圧ＶＰＯＣＨとする。なお、少なくとも、この時刻ｔ４における、立ち上がり検出電圧ＶＰＯＣＨと電圧ＶＧＭＰ２の電位差ＶＨＨは、ＰＭＯＳトランジスタＭＰ２のオン抵抗ＲｏｎＭＰ２の抵抗値の影響を無くすため、スレッショルド電圧ＶＴＭＰ２より十分大きくなるようにする必要がある。

なお、上述の説明では、ＢＧＲ回路ＢＧＲ１が基準電圧Ｖｒｅｆを出力可能な時点を最低動作電圧としている。しかし、ＢＧＲ回路ＢＧＲ１が基準電圧Ｖｒｅｆを出力可能な時点より前であっても、電源電圧ＶＤＤに追従して安定した電圧を出力する時点を最低動作電圧としてもよい。但し、電源電圧ＶＤＤが、ＢＧＲ回路ＢＧＲ１が基準電圧Ｖｒｅｆを出力可能な電圧になった時点で、ＰＭＯＳトランジスタＭＰ１がオフ状態となるような構成は変わらないものとする。

以上のように、ＰＭＯＳトランジスタＭＰ２のスレッショルド電圧ＶＴＭＰ２を、ＰＭＯＳトランジスタＭＰ１のスレッショルド電圧ＶＴＭＰ１より大きくし、更に、ＢＧＲ回路ＢＧＲ１の最低動作電圧以下では、電源電圧ＶＤＤと電圧ＶＧＭＰ１の差電圧がスレッショルド電圧ＶＴＭＰ１以下にするように抵抗素子Ｒ１〜Ｒ３、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を設定する。このことにより、ＢＧＲ回路ＢＧＲ１の最低動作電圧以下の低電源電圧期間中の時刻ｔ０〜ｔ２には電圧ＶＦＢが接地電圧、時刻ｔ１〜ｔ３には電圧ＶＢＧが電源電圧ＶＤＤとなる。ＢＧＲ回路ＢＧＲ１の最低動作電圧以上の期間、つまり時刻ｔ３以降では、電圧ＶＢＧが基準電圧Ｖｒｅｆとなり、一般的なパワーオンクリア回路と同様な動作を行う。よって、本実施の形態１のパワーオンクリア回路１００は、低電源電圧期間において電圧ＶＦＢが電圧ＶＢＧより大きくなることが無くなり、図１５や図１６のような誤作動を起こす危険性を無くすことができる。更に、ＰＭＯＳトランジスタＭＰ２がオン状態になるまで、抵抗素子Ｒ１〜Ｒ３に流れる電流を遮断する。このため、特許文献１のような回路に比べ消費電力を削減することができる。これらの効果は、以下に示す、電源電圧ＶＤＤの立ち下がりにおいても同様である。

以下、図３、図４を用いて、電源電圧ＶＤＤの立ち下がり時の動作を説明する。なお、基本的な動作は図２の立ち上がり時の動作の逆の動作となるため、簡単な説明にとどめる。

図３に示すように、電源電圧ＶＤＤが降下し、時刻ｔ５において、電圧ＶＦＢが基準電圧Ｖｒｅｆである電圧ＶＢＧより小さくなる。よって、コンパレータＣＭＰ１は、出力電圧ＶＯＵＴを略電源電圧ＶＤＤから接地電圧のロウレベルに切り替える。このときの電源電圧ＶＤＤの値を立ち下がり検出電圧ＶＰＯＣＬとする。また、図４に示すように立ち下がり検出電圧ＶＰＯＣＬと電圧ＶＧＭＰ２の電位差をＶＨＬとする。なお、本実施の形態１では、この立ち下がり検出電圧ＶＰＯＣＬと立ち上がり検出電圧ＶＰＯＣＨ間にヒステリシス電圧がないため、両電圧は同じ電圧値となる。また、電圧差ＶＨＬと電圧差ＶＨＨも同じ値となる。

更に、電源電圧ＶＤＤが降下し、時刻ｔ６において、ＢＧＲ回路ＢＧＲ１の最低動作電圧以下となる。このとき、電圧ＶＧＭＰ２と電源電圧ＶＤＤとの電位差も小さくなっており、ＰＭＯＳトランジスタＭＰ２のオン抵抗ＲｏｎＭＰ２も大きくなる。よって、電圧ＶＧＭＰ１と電源電圧ＶＤＤとの電位差も大きくなり、ＰＭＯＳトランジスタＭＰ１がオン状態となる。以後は、時刻ｔ８にＰＭＯＳトランジスタＭＰ１がオフ状態になるまで、電圧ＶＢＧを電源電圧ＶＤＤに保持する。

更に、電源電圧ＶＤＤが降下し、電源電圧ＶＤＤの抵抗分圧である電圧ＶＧＭＰ２も降下する。時刻ｔ７において、ＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ２より小さくなる。よって、ＰＭＯＳトランジスタＭＰ２がオフ状態となり、ノードＶＧＭＰ１の電位が接地電位となる。

更に、電源電圧ＶＤＤが降下し、時刻ｔ８において、電源電圧ＶＤＤがスレッショルド電圧ＶＴＭＰ１より小さくなり、ＰＭＯＳトランジスタＭＰ１がオフ状態になる。これ以降は、ＢＧＲ回路ＢＧＲ１の出力電圧が不安定であっても、電圧ＶＦＢが接地電圧となっているため、コンパレータＣＭＰ１の出力もロウレベルを保持する。

ここで、上述したようにＰＭＯＳトランジスタＭＰ２及び抵抗素子Ｒ１〜Ｒ３により、ＰＭＯＳトランジスタＭＰ１のオン、オフ状態を制御している。また、ＰＭＯＳトランジスタＭＰ２のオン、オフ状態を、自身のオン抵抗及び抵抗素子Ｒ１〜Ｒ３で制御している。このため、図１において符号ＣＯＮＴ１の点線枠で示す構成を制御回路とみなすことができる。

なお、図５に示すように、ノードＶＧＭＰ２と電源電圧端子ＶＤＤ間に容量素子Ｃ１を接続してもよい。この容量素子Ｃ１を接続ことで、電源電圧ＶＤＤが急激に上昇、もしくは降下した場合であっても、電源電圧ＶＤＤの変化に対し電圧ＶＧＭＰ２も追従する。このため、ＰＭＯＳトランジスタＭＰ１よりも先に、ＰＭＯＳトランジスタＭＰ２がオン状態もしくはオフ状態になることを防ぐことができる。

発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明をパワーオンクリア（ＰＯＣ）回路に適用したものである。なお、実施の形態２では電源電圧ＶＤＤの立ち上がり検出電圧ＶＰＯＣＨと立ち下がり検出電圧ＶＰＯＣＬのヒステリシス電圧がある場合を想定している。よって、基本的な構成及び動作は実施の形態１と同様なため、ここでは実施の形態１と異なる部分を重点的に説明する。

図６に本実施の形態２にかかるパワーオンクリア回路２００の構成の一例を示す。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。図６に示すように、パワーオンクリア回路２００は、定電圧生成回路ＢＧＲ１と、コンパレータＣＭＰ１と、スイッチＳＷ１及びＳＷ２と、ＰＭＯＳトランジスタＭＰ３と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、抵抗素子Ｒ１〜Ｒ５と、インバータＩＶ１とを有する。

スイッチＳＷ１、ＳＷ２、コンパレータＣＭＰ１、ＢＧＲ回路ＢＧＲ１は、実施の形態１と同様であるため、説明は省略する。

抵抗素子Ｒ１〜Ｒ５は、ＰＭＯＳトランジスタと接地電圧端子ＧＮＤ間に直列に接続されている。抵抗素子Ｒ１は、ノードＶＧＭＰ１とノードＶＦＢ間に接続されている。抵抗素子Ｒ２は、ノードＶＦＢとノードＶＧＨ間に接続されている。抵抗素子Ｒ３は、ノードＶＧＨとＶＧＬ間に接続されている。抵抗素子Ｒ４は、ノードＶＧＬとＶＨＳ間に接続されている。抵抗素子Ｒ５は、ノードＶＨＳと接地電圧端子ＧＮＤ間に接続されている。なお、便宜上、各抵抗素子の記号「Ｒ１」〜「Ｒ５」は抵抗素子名を示すと同時に、その抵抗値を示すものとする。

ＰＭＯＳトランジスタＭＰ３は、ゲートが出力端子ＶＯＵＴ、ソースがＰＭＯＳトランジスタＭＰ２のゲートであるノードＶＧＭＰ２、ドレインがノードＶＧＨに接続される。ＮＭＯＳトランジスタＭＮ１は、ゲートが出力端子ＶＯＵＴ、ドレインがノードＶＧＭＰ２、ソースがノードＶＧＬに接続される。

インバータＩＶ１は、入力が出力端子ＶＯＵＴ、出力がＮＭＯＳトランジスタＭＮ２のゲートに接続される。ＮＭＯＳトランジスタＭＮ２は、ゲートがインバータＩＶ１の出力、ドレインがノードＶＨＳ、ソースが接地電圧端子ＧＮＤに接続される。なお、ＮＭＯＳトランジスタＭＮ２をＰＭＯＳトランジスタに置き換え、インバータＩＶ１を削除してもよい。

以下、上述したパワーオンクリア回路２００の動作について図面を参照しながら説明する。図７にパワーオンクリア回路２００の電源電圧ＶＤＤの立ち上がり時の動作波形、図８にパワーオンクリア回路２００の電源電圧ＶＤＤの立ち下がり時の動作波形、図９、図１０にパワーオンクリア回路２００の電源電圧ＶＤＤの立ち上がり、立ち下がり時の電圧ＶＧＭＰ２、ＶＧＨ、ＶＧＬの波形を示す。但し、図９はヒステリシス電圧が小さい場合、図１０はヒステリシス電圧が大きい場合を示す。なお、図７、図８、図９、図１０に記載した同一の時刻及び電圧の符号は、同じものを指すものとする。

まず、図７を用いて、電源電圧ＶＤＤの立ち上がり時の動作を説明する。時刻ｔ２までは、実施の形態１と同様の動作のため説明は省略する。但し、コンパレータＣＭＰ１の出力電圧ＶＯＵＴがロウレベルのため、ＰＭＯＳトランジスタＭＰ３と、ＮＭＯＳトランジスタＭＮ２は、オン状態、ＮＭＯＳトランジスタＭＮ１は、オフ状態となっている。よって、電圧ＶＧＭＰ２は電圧ＶＧＨと同じ電位である。また、ＰＭＯＳトランジスタＭＰ２が、オフ状態のため、電圧ＶＧＭＰ１、ＶＦＢ、ＶＧＨ、ＶＧＬ、ＶＨＳは接地電圧である。

電源電圧ＶＤＤが上昇し、時刻ｔ２において、ＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電圧が、スレッショルド電圧ＶＴＭＰ２より大きくなる。よって、ＰＭＯＳトランジスタＭＰ２がオン状態となり、電圧ＶＧＭＰ１、ＶＦＢ、ＶＧＨ、ＶＧＬが上昇する。実施の形態１と同様、ＰＭＯＳトランジスタＭＰ２のゲートは、電圧ＶＧＭＰ２、つまり電圧ＶＧＨが入力され、完全にオン状態にならない。このため、ＰＭＯＳトランジスタＭＰ２は、電圧ＶＧＨに応じたオン抵抗ＲｏｎＭＰ２を有することになる。

電圧ＶＧＨは、抵抗ＲｏｎＭＰ２及び抵抗素子Ｒ１、Ｒ２の合成抵抗と、抵抗素子Ｒ３、Ｒ４の合成抵抗とで電源電圧ＶＤＤを分圧した電圧となり、以下のように表せる。
ＶＧＭＰ２＝ＶＧＨ＝ＶＤＤ×（（Ｒ３＋Ｒ４）／（ＲｏｎＭＰ２＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４））
よって、上述したように、時刻ｔ２でＰＭＯＳトランジスタＭＰ２が完全にオン状態、または完全にオフ状態にならないような、電圧ＶＧＨとなるように、ＰＭＯＳトランジスタＭＰ２、抵抗素子Ｒ１〜Ｒ４を調整しておく必要があることに注意する。

また、電圧ＶＧＭＰ１は、抵抗ＲｏｎＭＰ２と、抵抗素子Ｒ１〜Ｒ４の合成抵抗とで電源電圧ＶＤＤを分圧した電圧となり、以下のように表せる。
ＶＧＭＰ１＝ＶＤＤ×（（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（ＲｏｎＭＰ２＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４））
ここで、ＰＭＯＳトランジスタＭＰ１がオフ状態にならないような、電圧ＶＧＭＰ１となるように、ＰＭＯＳトランジスタＭＰ２、抵抗値Ｒ１〜Ｒ４を調整しておく必要があることに注意する。

更に電源電圧ＶＤＤが上昇し、時刻ｔ３にＢＧＲ回路ＢＧＲ１の最低動作電圧に達する。ここで、実施の形態１と同様の動作により、電源電圧ＶＤＤと電圧ＶＧＭＰ１の電位差が、スレッショルド電圧ＶＴＭＰ１より小さくなり、ＰＭＯＳトランジスタＭＰ１がオフ状態となる。

更に電源電圧ＶＤＤが上昇し、時刻ｔ４において、電圧ＶＦＢが基準電圧Ｖｒｅｆである電圧ＶＢＧより大きくなる。よって、コンパレータＣＭＰ１は、出力電圧ＶＯＵＴを接地電圧のロウレベルから略電源電圧ＶＤＤに切り替える。このため、ＮＭＯＳトランジスタＭＮ１がオン状態、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２がオフ状態となる。ＮＭＯＳトランジスタＭＮ２がオフ状態となるため、電圧ＶＧＭＰ１、ＶＦＢ、ＶＧＨ、ＶＧＬ、ＶＨＳは、抵抗素子Ｒ５の電圧降下分に応じて上昇する。また、ＮＭＯＳトランジスタＭＮ１がオン、ＰＭＯＳトランジスタＭＰ３がオフ状態となるため、電圧ＶＧＭＰ２は、電圧ＶＧＨからＶＧＬに切り替わる。よって、電圧ＶＧＭＰ２は、抵抗ＲｏｎＭＰ２及び抵抗素子Ｒ１〜Ｒ３と、抵抗素子Ｒ４、Ｒ５とで電源電圧ＶＤＤを分圧した電圧となり、以下のように表せる。
ＶＧＭＰ２＝ＶＧＬ＝ＶＤＤ×（（Ｒ４＋Ｒ５）／（ＲｏｎＭＰ２＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５））
ここで、ＰＭＯＳトランジスタＭＰ２がオフ状態にならないような、電圧ＶＧＭＰ２となるように、ＰＭＯＳトランジスタＭＰ２、抵抗値Ｒ１〜Ｒ５を調整しておく必要があることに注意する。

また、このときの電源電圧ＶＤＤの値を立ち上がり検出電圧ＶＰＯＣＨとし、立ち上がり検出電圧ＶＰＯＣＨと電圧ＶＧＭＰ２、つまり電圧ＶＧＨの電位差をＶＨＨとする。なお、この時刻ｔ４における電位差ＶＨＨは、ＰＭＯＳトランジスタＭＰ２のオン抵抗ＲｏｎＭＰ２の抵抗値の影響を無くすため、スレッショルド電圧ＶＴＭＰ２より十分大きくなるようにする必要がある。

以下、図８を用いて、電源電圧ＶＤＤの立ち下がり時の動作を説明する。図８に示すように、電源電圧ＶＤＤが降下し、時刻ｔ５において、電圧ＶＦＢが基準電圧Ｖｒｅｆである電圧ＶＢＧより小さくなる。よって、コンパレータＣＭＰ１は、出力電圧ＶＯＵＴを略電源電圧ＶＤＤから略接地電圧のロウレベルに切り替える。このときの電源電圧ＶＤＤの値を立ち下がり検出電圧ＶＰＯＣＬとする。また、立ち下がり検出電圧ＶＰＯＣＬと電圧ＶＧＭＰ２、つまり電圧ＶＧＬの電位差をＶＨＬとする。

ここで、本実施の形態２では、立ち上がり検出電圧ＶＰＯＣＨと立ち下がり検出電圧ＶＰＯＣＬにヒステリシス電圧がある。このヒステリシス電圧が小さい場合、図９に示すように電圧差ＶＨＨとＶＨＬがほぼ同じ値となる。ヒステリシス電圧が小さいため、抵抗素子Ｒ５による電圧降下も小さい。よって、ノードＶＧＭＰ２の電位を、電圧ＶＧＨからＶＧＬに切り替える必要がなく、抵抗素子Ｒ３の抵抗値もゼロか小さい値でよい。このため、ノードＶＧＨもしくはノードＶＧＬをノードＶＧＭＰ２と直結でき、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ１を削除できる。これは、実施の形態１と同様の構成となり、ヒステリシス電圧が小さい場合のパワーオンクリア回路２００は、実質的に実施の形態１と同様の動作を行うことができる。

しかし、図１１に示すように、ヒステリシス電圧が大きい場合、電圧差ＶＨＨとＶＨＬの差分も大きくなる。これは、立ち上がり検出電圧時（時刻ｔ４）では、電位差ＶＨＨがスレッショルド電圧ＶＴＭＰ２より十分に大きく、オン抵抗ＲｏｎＭＰ２を十分小さくできる。しかし、立ち下がり検出電圧時（時刻ｔ５）では、電位差ＶＨＬが十分にとれないため、時刻ｔ５以前にＰＭＯＳトランジスタＭＰ２がオフ状態になろうとし、オン抵抗ＲｏｎＭＰ２を十分小さくできない。このため、パワーオンクリア回路２００は、必要なヒステリシス電圧を確保できないことになる。

このため、図１０に示すように、ヒステリシス電圧が大きい場合、電圧差ＶＨＬをＶＨＨと同じくらい十分大きくするため、電圧ＶＧＬを電圧ＶＧＨより低くなるようにＰＭＯＳトランジスタＭＰ２、抵抗素子Ｒ１〜Ｒ５を調整する。こうすることで、立ち下がり検出電圧時（時刻ｔ５）でも、十分に電位差ＶＨＬが大きくなり、オン抵抗ＲｏｎＭＰ２を十分小さくでき、パワーオンクリア回路２００は、必要なヒステリシス電圧が確保できる。

時刻ｔ５以降は、実施の形態１で説明したのと同様、立ち上がり時の動作の逆の動作となるため、説明は省略する。

以上のような動作となるように抵抗素子Ｒ１〜Ｒ５、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を設定する。このことにより、本実施の形態２のパワーオンクリア回路２００は、立ち上がり検出電圧ＶＰＯＣＨと立ち下がり検出電圧ＶＰＯＣＬとでヒステリシス電圧を有していても、実施の形態１と同様、低電源電圧期間において、電圧ＶＦＢが電圧ＶＢＧより大きくなることが無く、図１５や図１６のような誤作動を起こす危険性を無くすことができる。また、実施の形態１と同様、ＰＭＯＳトランジスタＭＰ２がオフ状態で、抵抗素子Ｒ１〜Ｒ４に流れる電流を遮断する。このため、特許文献１のような回路に比べ消費電力を削減することができる。

ここで、実施の形態１と同様、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２及び抵抗素子Ｒ１〜Ｒ５により、ＰＭＯＳトランジスタＭＰ１のオン、オフ状態を制御している。また、ＰＭＯＳトランジスタＭＰ２のオン、オフ状態を、自身のオン抵抗及び抵抗素子Ｒ１〜Ｒ５で制御している。このため、図６において符号ＣＯＮＴ２の点線枠で示す構成を制御回路とみなすことができる。

なお、図１２に示すように、ゲートがインバータＩＶ１の出力に接続され、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ１とそれぞれトランスファゲートを構成するようなＮＭＯＳトランジスタＭＮ３、ＰＭＯＳトランジスタＭＰ４を、パワーオンクリア回路２００が有しても良い。このようなトランスファゲートを構成することで、一方のトランジスタが動作しなくても、他方のトランジスタが動作するため、電圧ＶＧＨもしくはＶＧＬをノードＶＧＭＰ２に確実に伝達することができる。

更に、実施の形態１の図５の構成と同様、容量素子Ｃ１をノードＶＧＭＰ２と電源電圧端子ＶＤＤ間に接続してもよい。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の特性の違いなどで、ＰＭＯＳトランジスタＭＰ２と抵抗素子Ｒ１の間に更に抵抗素子を付加する等を行うようにしてもよい。また、実施の形態１では、抵抗素子Ｒ１、Ｒ２間にノードＶＧＭＰ２が接続されているが、ノードＶＦＢや抵抗素子Ｒ１を抵抗分割する位置にノードＶＧＭＰ２が接続されるようにしてもよい。同様に、実施の形態２でも、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の特性や、ヒステリシス電圧の値によっては、ノードＶＧＭＰ１〜ＶＨＳ間においてノードＶＧＨやＶＧＬの接続位置を変えても良い。

このように、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の特性や、ヒステリシス電圧、更には立ち上がり検出電圧ＶＰＯＣＨ、立ち下がり検出電圧ＶＰＯＣＬの値によって、抵抗素子Ｒ１〜Ｒ５の抵抗値や個数、各ノードの接続等が、実施の形態１、２と異なるようパワーオンクリア回路が構成されてもよい。

実施の形態１にかかるパワーオンクリア回路の構成の一例である。 実施の形態１にかかるパワーオンクリア回路の電源立ち上がり動作図である。 実施の形態１にかかるパワーオンクリア回路の電源立ち下がり動作図である。 実施の形態１にかかるパワーオンクリア回路の動作図である。 実施の形態１にかかるパワーオンクリア回路の構成の一例である。 実施の形態２にかかるパワーオンクリア回路の構成の一例である。 実施の形態２にかかるパワーオンクリア回路の電源立ち上がり動作図である。 実施の形態２にかかるパワーオンクリア回路の電源立ち下がり動作図である。 実施の形態２にかかるパワーオンクリア回路の動作図である。 実施の形態２にかかるパワーオンクリア回路の動作図である。 パワーオンクリア回路の動作の問題点を説明するための動作図である。 実施の形態２にかかるパワーオンクリア回路の構成の一例である。 従来のパワーオンクリア回路の構成の一例である。 従来のパワーオンクリア回路の電源立ち上がり動作図である。 従来のパワーオンクリア回路の動作の問題点を説明するための動作図である。 従来のパワーオンクリア回路の動作の問題点を説明するための動作図である。 従来のパワーオンクリア回路の構成である。

符号の説明

１００、２００ パワーオンクリア回路
ＳＷ１、ＳＷ２ スイッチ
ＢＲＧ１ バンドギャップリファレンス回路
ＣＭＰ１ コンパレータ
Ｒ１〜Ｒ５ 抵抗素子
ＭＰ１〜ＭＰ３ ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＣＯＮＴ１、ＣＯＮＴ２ 制御回路
ＩＶ１ インバータ

Claims (12)

1. 電源電圧端子から電源電圧を供給され所定の電圧を出力する基準電圧生成回路と、
   一方の入力端子に前記基準電圧生成回路からの出力を入力し、他方の入力端子に前記電源電圧を第１の抵抗素子と、第２の抵抗素子とで分圧した電圧を入力するコンパレータと、
   を有する電源電圧監視回路であって、
   前記電源電圧端子と、前記コンパレータの一方の入力端子との間に設けられた第１のスイッチと、
   前記電源電圧端子と、前記第１の抵抗素子と第２の抵抗素子間において前記コンパレータの他方の入力端子と接続された第１のノードとの間に設けられた第２のスイッチと、
   前記電源電圧が前記基準電圧生成回路の最低動作電圧より低い低電圧期間に含まれる第１の期間において、前記第１のスイッチをオンにし、
   前記低電圧期間に含まれる第２の期間において、前記第２のスイッチをオフにする制御回路と、
   を有する電源電圧監視回路。
2. 前記制御回路は、
   前記電源電圧の立ち上がり時には、前記第２の期間を先、前記第１の期間を後に開始させる請求項１に記載の電源電圧監視回路。
3. 前記制御回路は、
   前記電源電圧の立ち下がり時には、前記第１の期間を先、前記第２の期間を後に開始させる請求項１または請求項２に記載の電源電圧監視回路。
4. 前記第１のスイッチは第１のトランジスタ、及び、前記第２のスイッチは第１のトランジスタと同じ導電型の第２のトランジスタからなる請求項１乃至請求項３のいずれか１項に記載の電源電圧監視回路。
5. 前記第２のトランジスタの閾値電圧は、前記第１のトランジスタの閾値電圧より大きい請求項４に記載の電源電圧監視回路。
6. 前記第１のトランジスタの制御端子は、前記第２のトランジスタと接地電圧端子間の第２のノードに接続され、
   前記第２のトランジスタの制御端子は、前記第２のノードと前記接地電圧端子間の第３のノードに接続される請求項５に記載の電源電圧監視回路。
7. 前記第２のトランジスタは、前記電源電圧端子と前記第２のノードとの間に設けられ、
   前記第１の抵抗素子は、前記第２のノードと前記第１のノードとの間に設けられた請求項６に記載の電源電圧監視回路。
8. 前記電源電圧と第３のノードの電位差が、少なくとも、
   前記電源電圧の立ち上がり時には前記第１の期間終了時、及び、前記電源電圧の立ち下がり時には前記第１の期間開始時に、前記第２のトランジスタの閾値電圧以上となっている請求項６または請求項７に記載の電源電圧監視回路。
9. 前記第１のトランジスタの制御端子は、前記第２のトランジスタと接地電圧端子間の第２のノードに接続され、
   前記第２のトランジスタの制御端子と、前記第２のノードと前記接地端子間の第４のノードとの間に設けられた第３のトランジスタと、
   前記第２のトランジスタの制御端子と、前記第４のノードと前記接地端子間の第５のノードとの間に設けられた、前記第３のトランジスタと逆の導電型の第４のトランジスタと、
   前記第４のノードと前記第５のノードとの間に設けられた第３の抵抗素子とを有し、
   前記第３のトランジスタ、及び、前記第４のトランジスタの制御端子が、前記コンパレータの出力に接続される請求項５に記載の電源電圧監視回路。
10. 前記第２のトランジスタは、前記電源電圧端子と前記第２のノードとの間に設けられ、
    前記第１の抵抗素子は、前記第２のノードと前記第１のノードとの間に設けられた請求項９に記載の電源電圧監視回路。
11. 前記電源電圧と前記第２のトランジスタの制御端子間の電位差が、少なくとも、
    前記電源電圧の立ち上がり時には前記第１の期間終了時、及び、前記電源電圧の立ち下がり時には前記第１の期間開始時に、前記第２のトランジスタの閾値電圧以上となっている請求項９または請求項１０に記載の電源電圧監視回路。
12. 前記基準電圧生成回路が、バンドギャップリファレンス回路で構成される請求項１乃至請求項１１のいずれか１項に記載の電源電圧監視回路。

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