JP2009266908A - 半導体装置の製造方法、及び半導体装置 - Google Patents

Abstract

【課題】単位面積あたりのインダクタンス値が従来よりも大きいインダクタを内蔵した半導体装置を実現する。
【解決手段】本発明に係る半導体装置の製造方法は、第１領域２Ａと第２領域２Ｂに区分された半導体基板２に対して、第１の配線層によって第１のインダクタ配線と第１の回路配線とを形成する工程と、第２の配線層によって第２のインダクタ配線と第２の回路配線とを形成する工程とを、複数回にわたって繰り返すことにより、半導体基板２の第１領域２Ａに積層構造をなす渦巻き状のインダクタ３を形成する。
【選択図】図１

Description

本発明は、インダクタを内蔵する半導体装置とその製造方法に関する。

ＭＭＩＣ（モノリシックマイクロ波集積回路）などの通信用のＩＣの実装では、信号を補正するために多くのインダクタ（コイル）が用いられている。半導体チップ内に実装されるインダクタは、レイアウト上の制限などから、インダクタンス値が大きくても十数ｎＨオーダー程度となっている。このため、半導体チップ内に実装されるインダクタは、高周波用に特化したものとなっている。また、インダクタンス値が大きく、Ｑ値の良いインダクタは、半導体チップとは別個のチップ部品として実装する方法がとられている。

インダクタには、渦巻き状の配線パターンで形成された、スパイラルインダクタと呼ばれるものがある。この種のインダクタとしては、例えば特許文献１及び特許文献２に開示された積層型のインダクタが知られている。

特開２００４−９５６５６号公報 特開２００６−６６８２９号公報

一般に、通信用のＩＣの信号補正に用いられるインダクタには、少なくとも十数ｎＨ程度のインダクタンス値をもつことが要求されている。これに対して、例えばウエハ・レベルＣＳＰ（チップ・サイズ・パッケージ）と呼ばれる小型のＩＣチップでは、１辺の長さが数ｍｍ以下となっている。このような小型のＩＣチップにインダクタを内蔵した場合、インダクタンス値としては数ｎＨ程度しか持たせることができなかった。したがって、現状では、通信用のＩＣチップとは別個に、上記積層型のインダクタ構造をもつチップ部品（以下、「インダクタチップ」）をマザー基板に実装している。このため、マザー基板上には、ＩＣチップを実装するための領域と、インダクタチップを実装するための領域と、両者を電気的に接続するための領域とを確保する必要があった。

本発明に係る半導体装置の製造方法は、単位基板上に第１のインダクタ配線と第１の回路配線とを形成する工程と、前記単位基板上に前記第１のインダクタ配線に電気的に接続する第２のインダクタ配線と前記第１の回路配線に電気的に接続する第２の回路配線とを形成する工程とを、少なくとも１回ずつ行なうことにより、前記単位基板上に積層構造をなす渦巻き状のインダクタを形成するものである。

本発明に係る半導体装置の製造方法においては、単位基板上に複数層の回路配線を形成する工程と同じ工程のなかで、単位基板上に複数層のインダクタ配線を形成するため、実質的に半導体装置の製造工程数を増やすことなく、インダクタを内蔵した単位基板が得られる。また、渦巻き状のインダクタが積層構造で形成されるため、単層構造でインダクタを形成する場合に比較して、高いインダクタンス値を持つインダクタが実現される。

本発明に係る半導体装置は、単位基板の外周側の領域を第１領域とし、前記第１領域よりも前記単位基板の内周側の領域を第２領域として、前記第１領域に形成された、積層構造をなす渦巻き状のインダクタと、前記第２領域に形成された回路部とを備えるものである。

本発明に係る半導体装置においては、単位基板の外周側に位置する第１領域に、積層構造をなす渦巻き状のインダクタを形成することにより、単位基板上で回路部が形成される第２領域を縮小することなく、インダクタの巻数を多く確保し、かつインダクタの巻き線径を大きく確保することが可能となる。

本発明によれば、単位面積あたりのインダクタンス値が従来よりも大きいインダクタを内蔵した半導体装置を実現することができる。ここに、単位面積あたりのインダクタンス値とは、半導体装置に内蔵したインダクタが持つインダクタンス値を、当該半導体装置のチップサイズ（平面的な縦×横のサイズ）で除算した値をいう。

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。

図１は本発明の実施の形態に係る半導体装置の構成を示す斜視図であり、図２は当該半導体装置の構成を示す側断面図である。半導体装置１は、単位基板となる半導体基板２を用いて構成されている。半導体基板２は、例えばシリコン基板からなるもので、平面視矩形に形成されている。本明細書で記述する「矩形」とは、意味的に長方形だけでなく正方形も含んでいる。半導体基板２は、平面的に見て、その外周側の領域を第１領域２Ａとし、当該第１領域２Ａよりも半導体基板２の内周側の領域を第２領域２Ｂとしている。第１領域２Ａと第２領域２Ｂは、半導体装置１の製造工程の中で、特に、薄膜形成やドーピングなどのウエハ処理工程で区分されるものであるが、図１では説明の便宜上、第１領域２Ａと第２領域２Ｂの境界を仮想的に破線で示している。

半導体基板２の第１領域２Ａには、積層構造をなす渦巻き状のインダクタ３が形成され、半導体基板２の第２領域２Ｂには、例えば、集積回路を構成するトランジスタや抵抗、ダイオードなどの回路要素を含む回路部（集積回路部）４が形成されている。また、半導体基板２の第２領域２Ｂには複数の外部接続端子５が設けられている。各々の外部接続端子５は、後述する再配線の形成によって任意の位置に配置可能である。ここでは一例として、合計６つの外部接続端子５を２列に３つずつ並べて配置している。

インダクタ３は、少なくとも２層の積層構造を有するものである。インダクタ３は、インダクタ配線を順に積層した状態で形成されるとともに、積層方向で隣り合うインダクタ配線の始端／終端を相互に接続することにより、全体として平面視矩形の渦巻き状に形成されている。本実施の形態においては、一例として、図２に示すように、第１の配線層７と、第２の配線層８と、第３の配線層９と、第４の配線層１０とを含む、４層の多層配線構造を用いて、半導体基板２と一体にインダクタ３を形成している。

インダクタ３は、図示はしないが、第１の配線層７に含まれる第１のインダクタ配線と、第２の配線層８に含まれる第２のインダクタ配線と、第３の配線層９に含まれる第３のインダクタ配線と、第４の配線層１０に含まれる第４のインダクタ配線とによって構成されるものである。各々のインダクタ配線は、主として、半導体基板２の第１領域２Ａに形成・配置されるものである。インダクタ３の構成については、後段でさらに詳しく説明する。

第１の配線層７と第２の配線層８との間には、第１の絶縁膜１１が形成されている。第２の配線層８と第３の配線層９との間には、第２の絶縁膜１２が形成されている。第３の配線層９と第４の配線層１０との間には、第３の絶縁膜１３が形成されている。第１の配線層７と第２の配線層８との間の電気的な接続は、第１の絶縁膜１１を貫通する状態で設けられたコンタクト部１４によってなされている。第２の配線層８と第３の配線層９との間の電気的な接続は、第２の絶縁膜１２を貫通する状態で設けられたコンタクト部１５によってなされている。第３の配線層９と第４の配線層１０との間の電気的な接続は、第３の絶縁膜１３を貫通する状態で設けられたコンタクト部１６によってなされている。コンタクト部１４，１５，１６は、それぞれ回路構成上、必要に応じて複数個ずつ設けられるものである。

回路部４には、半導体装置１の用途に応じて各種の機能回路を設けることができる。一例として、ＳＡＷ(surface acoustic wave)フィルタ回路、ＦＢＡＲ（film bulk acoustic resonator）フィルタ回路などが考えられる。インダクタ３と回路部４内の回路は、図示しない配線で接続されている。ＳＡＷフィルタ回路とインダクタ３とを半導体基板２に設けた場合は、インダクタ３によるインピーダンスマッチングや波形整合が可能となる。

また、半導体基板２の第２領域２Ｂには、図示はしないが、第１の配線層７に含まれる第１の回路配線と、第２の配線層８に含まれる第２の回路配線と、第３の配線層９に含まれる第３の回路配線と、第４の配線層１０に含まれる第４の回路配線が形成されている。各層の回路配線は、回路部４に含まれる回路要素同士を電気的に接続するものである。

図３〜図５は本発明の実施の形態に係る半導体装置の製造方法を説明する工程図である。まず、図３（Ａ）に示すように、ウエハ処理プロセスによってトランジスタ等の回路要素を作り終えた半導体基板２を用意する。回路要素は、半導体基板２の主面（図の上面）に形成され、図示しない絶縁性の保護膜で被覆されているものとする。この段階では、１枚のウエハの中に含まれる複数の単位基板の一つとして半導体基板２がウエハ面内に存在する。ウエハ面内は、最終的に個片（チップ）に分割される単位基板ごとに格子状に区分されている。このため、半導体基板２は、一つの区分（マス目）に存在する単位基板となる。

次に、図３（Ｂ）に示すように、半導体基板２の主面上に第１の配線層７を形成する。第１の配線層７は、例えば半導体基板２の主面上にアルミニウム等の金属を蒸着法によって所定の膜厚（例えば、１μｍ〜数μｍ）で成膜した後、マスクを用いて金属蒸着膜をエッチングすることにより得られる。このとき、金属蒸着膜の表面をエッチバックすることで、数百ｎｍに薄膜化する。

上記図３（Ｂ）に示す工程では、第１の配線層７により、上記第１領域２Ａに第１のインダクタ配線を形成するとともに、上記第２領域２Ｂに第１の回路配線を形成する。すなわち、第１の配線層３１は、前述したように第１のインダクタ配線と第１の回路配線の両方を含むものとなる。このため、第１のインダクタ配線と第１の回路配線は、同じ工程で同じ層に形成されるものとなる。第１の回路配線としては、例えば、トランジスタ、抵抗及びシリコン基板内の拡散領域から取り出す電極や配線などが考えられる。

次に、図３（Ｃ）に示すように、半導体基板２の主面上に第１の配線層７を覆う状態で第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば酸化シリコン膜からなるもので、例えばＣＶＤ法により１μｍの膜厚で形成される。

次に、図３（Ｄ）に示すように、第１の絶縁膜１１に開口部２１を形成する。開口部２１は、第１の配線層７の配線上でかつ配線幅の中央部を外部に露出する状態で形成される。開口部２１は、例えばウェットエッチングやドライエッチングなどの方法により、穴径（直径）が５μｍ〜数十μｍの大きさで形成される。

次に、図３（Ｅ）に示すように、半導体基板２の主面上に第２の配線層８を形成する。第２の配線層８は、例えば上記第１の配線層７と同様に、半導体基板２の主面上にアルミニウム等の金属を蒸着法によって所定の膜厚（例えば、１μｍ〜数μｍ）で成膜した後、マスクを用いて金属蒸着膜をエッチングすることにより得られる。このとき、上記開口部２１は、金属蒸着により第２の配線層８と同じ材料で埋め込まれる。これにより、第１の絶縁膜１１中にコンタクト部１４が形成される。コンタクト部１４は、第１の配線層７と第２の配線層８とを電気的に接続するために適所に設けられるものである。

上記図３（Ｅ）に示す工程では、第２の配線層８により、上記第１領域２Ａに第２のインダクタ配線を形成するとともに、上記第２領域２Ｂに第２の回路配線を形成する。すなわち、第２の配線層８は、前述したように第２のインダクタ配線と第２の回路配線の両方を含むものとなる。このため、第２のインダクタ配線と第２の回路配線は、同じ工程で同じ層に形成されるものとなる。第２の回路配線としては、例えば、トランジスタ、抵抗等から取り出した電極の端子・配線間を接続する再配線などが考えられる。

次に、図４（Ａ）に示すように、半導体基板２の主面上でかつ第１の絶縁膜１１の上に第２の配線層８を覆う状態で第２の絶縁膜１２を積層状態に形成する。第２の絶縁膜１２は、例えば上記第１の絶縁膜１１と同様に酸化シリコン膜からなるもので、例えばＣＶＤ法により１μｍの膜厚で形成される。

次に、図４（Ｂ）に示すように、第２の絶縁膜１２に開口部２２を形成する。開口部２２は、上記開口部２１とは平面的に異なる位置に形成される。また、開口部２２は、第２の配線層８の配線上でかつ配線幅の中央部を外部に露出する状態で形成される。開口部２２は、例えば上記開口部２１と同様にウェットエッチングやドライエッチングなどの方法により、穴径（直径）が５μｍ〜数十μｍの大きさで形成される。

次に、図４（Ｃ）に示すように、上記開口部２２を金属材料で埋め込むことにより、当該開口部２２にコンタクト部１５を形成する。コンタクト部１５は、例えば上記開口部２２を埋め込む状態で第２の絶縁膜１２の上面にチタンとニッケルを順に蒸着した後、不要な金属膜を平坦化研磨（ＣＭＰ等）によって除去することにより形成される。

次に、図４（Ｄ）に示すように、半導体基板２の主面上でかつ第２の絶縁膜１２の上に第３の配線層９を形成する。第３の配線層９は、例えば第２の絶縁膜１２の上に銅配線を蒸着することにより形成される。

上記図４（Ｄ）に示す工程では、第３の配線層９により、上記第１領域２Ａに第３のインダクタ配線を形成するとともに、上記第２領域２Ｂに第３の回路配線を形成する。すなわち、第３の配線層９は、前述したように第３のインダクタ配線と第３の回路配線の両方を含むものとなる。このため、第３のインダクタ配線と第３の回路配線は、同じ工程で同じ層に形成されるものとなる。第３の回路配線としては、例えば、上記第２の回路配線で接続した素子ブロックや回路ブロックの配線間を接続する再配線などが考えられる。

次に、図５（Ａ）に示すように、半導体基板２の主面上でかつ第２の絶縁膜１２の上に第３の配線層９を覆う状態で第３の絶縁膜１３を形成する。第３の絶縁膜１３は、ウエハ・レベルＣＳＰを実現するための樹脂層を構成するものである。ウエハ・レベルＣＳＰとは、ウエハの状態で、再配線や保護膜、端子の形成を行ない、その後で個片化したパッケージ（半導体装置）をいい、パッケージの実装面積が半導体チップと同じ大きさになる。第３の絶縁膜１３は、例えば、ウエハの大きさやサイズに合わせた金型を用いて、ウエハの上面だけに液状の樹脂（例えば、エポキシ系の樹脂）を流し込んで数百μｍ程度に積層し硬化することにより形成される。

次に、図５（Ｂ）に示すように、第３の絶縁膜１３に開口部２３を形成する。開口部２３は、上記開口部２２とは平面的に異なる位置に形成される。また、開口部２３は、第３の配線層９の配線上でかつ配線幅の中央部を外部に露出する状態で形成される。

次に、図５（Ｃ）に示すように、上記開口部２３を金属材料で埋め込むことにより、当該開口部２３にコンタクト部１６を形成する。

次に、図５（Ｄ）に示すように、半導体基板２の主面上でかつ第３の絶縁膜１３の上に第４の配線層１０を形成する。第４の配線層１０は、例えば第３の絶縁膜１３の上に銅配線を蒸着することにより形成される。

上記図５（Ｄ）に示す工程では、第４の配線層１０により、第１領域２Ａに第４のインダクタ配線を形成するとともに、第２領域２Ｂに第４の回路配線を形成する。すなわち、第４の配線層１０は、前述したように第４のインダクタ配線と第４の回路配線を含むものとなる。このため、第４のインダクタ配線と第４の回路配線は、同じ工程で同じ層に形成されるものとなる。第４の回路配線としては、例えば、上記第３の回路配線の終端で第３の絶縁膜１３を貫通する外部接続端子５が考えられる。

以上の製造工程を経て作製された半導体基板２をウエハ状態からダイシング等によって個片化することにより、上記図１に示すような外観の半導体装置（パッケージ）１が得られる。なお、各々の外部接続端子５上には、上記個片化の前に、必要に応じて、バンプが形成される。

本発明の実施の形態に係る半導体装置の製造方法においては、半導体基板２の第２領域２Ｂに回路配線を形成する工程と同じ工程のなかで、半導体基板２の第１領域２Ａにインダクタ配線を形成するため、実質的に半導体装置の製造工程数を増やすことなく、インダクタ３を内蔵した半導体装置１を製造することができる。また、半導体基板２の外周側の領域を第１領域２Ａとし、この第１領域２Ａに積層構造をなす渦巻き状のインダクタ３を形成するため、例えば第２領域２Ｂに単層構造で渦巻き状にインダクタを形成する場合に比較して、インダクタンス値を大幅に上昇させることができる。

ここで、上記製造方法によって得られる４層構造のインダクタ３の構成について説明する。前述した第１〜第４のインダクタ配線のうち、積層方向で隣り合う二つのインダクタ配線（例えば、第１のインダクタ配線と第２のインダクタ配線）は、互いに異なる配線パターンで形成されている。ただし、第１のインダクタ配線と第３のインダクタ配線は、互いに同じ配線パターンで形成され、第２のインダクタ配線と第４のインダクタ配線も、互いに同じ配線パターンで形成されている。つまり、インダクタ３の積層数をｎ層（ｎは自然数）とすると、奇数層に形成されたインダクタ配線と偶数層に形成されたインダクタ配線は、互いに異なる配線パターンで形成されている。また、奇数層に形成されたインダクタ配線はすべて同じ配線パターンで形成され、偶数層に形成されたインダクタ配線もすべて同じ配線パターンで形成されている。

このため、第１〜第４のインダクタ配線は、２種類の配線パターンを交互に適用して形成されることになる。本実施の形態においては、上記２種類の配線パターンとして、図６（Ａ）に示す配線パターン（以下、「第１のインダクタ配線パターン」）２５と、図６（Ｂ）に示す配線パターン（以下、「第２のインダクタ配線パターン」）２６とを採用している。インダクタ３を構成するインダクタ配線の配線幅を広くすると、インダクタ３のＱ値を上昇させることが可能である。

第１のインダクタ配線パターン２５は、主として、半導体基板２の第１領域２Ａに形成されるものである。第１のインダクタ配線パターン２５は、半導体基板２の４つの辺に沿う、連続した４つの直線パターン２５ａ〜２５ｄと１つの突出パターン２５ｅとを有している。４つの直線パターン２５ａ〜２５ｄは、上記半導体基板２の第１領域２Ａに形成されるものである。４つの直線パターン２５ａ〜２５ｄのうち、相対応する２つの直線パターン同士、すなわち直線パターン２５ａと直線パターン２５ｃは互いに平行に配置され、直線パターン２５ｂと直線パターン２５ｄも互いに平行に配置されている。また、直線パターン２５ａと直線パターン２５ｂは直角をなして配置され、直線パターン２５ｃと直線パターン２５ｄも直角をなして配置されている。

突出パターン２５ｅは、上記半導体基板２の第１領域２Ａから第２領域２Ｂ側（半導体基板２の内周側）に突出する状態に形成されるものである。突出パターン２５ｅの突出端は、上記第１領域２Ａに配置されていてもよいし、上記第２領域２Ｂに配置されていてもよい。突出パターン２５ｅは、直線パターン２５ａとは物理的に分離（電気的に絶縁）した状態で、直線パターン２５ｄの一端部から直線パターン２５ａに沿って直角（鍵型）に折れ曲がる状態で配置されている。このため、直線パターン２５ｄの長さは、他の３つの直線パターン２５ａ，２５ｂ，２５ｃの長さよりも短くなっている。また、突出パターン２５ｅは、４つの直線パターン２５ａ〜２５ｄで囲まれた内側の領域内（直線パターン２５ｂに近づく方向）に突出する状態で配置されている。

第１のインダクタ配線パターン２５の始端と終端には、それぞれ接続部２７ａ，２７ｂが設けられている。第１のインダクタ配線パターン２５の始端とは、渦巻き状のインダクタ３を構成するインダクタ配線の巻線方向（コイル巻線方向）において、上流側の配線端をいう。第１のインダクタ配線パターン２５の終端とは、渦巻き状のインダクタ３を構成するインダクタ配線の巻線方向において、下流側の配線端をいう。インダクタ配線の巻線方向は、インダクタ３に流れる電流の方向で規定されるものである。ここでは、一例として、一方の接続部２７ａを第１のインダクタ配線パターン２５の始端とし、もう一方の接続部２７ｂを第１のインダクタ配線パターン２５の終端とする。

第２のインダクタ配線パターン２６は、主として、半導体基板２の第１領域２Ａに形成されるものである。第２のインダクタ配線パターン２６は、半導体基板２の４つの辺に沿う、連続した４つの直線パターン２６ａ〜２６ｄと１つの突出パターン２６ｅとを有している。４つの直線パターン２６ａ〜２６ｄは、上記半導体基板２の第１領域２Ａに形成されるものである。４つの直線パターン２６ａ〜２６ｄのうち、相対応する２つの直線パターン同士、すなわち直線パターン２６ａと直線パターン２６ｃは互いに平行に配置され、直線パターン２６ｂと直線パターン２６ｄも互いに平行に配置されている。また、直線パターン２６ａと直線パターン２６ｂは直角をなして配置され、直線パターン２６ｃと直線パターン２６ｄも直角をなして配置されている。

突出パターン２６ｅは、上記半導体基板２の第１領域２Ａから第２領域２Ｂ側（半導体基板２の内周側）に突出する状態に形成されるものである。突出パターン２６ｅの突出端は、上記第１領域２Ａに配置されていてもよいし、上記第２領域２Ｂに配置されていてもよい。突出パターン２６ｅは、直線パターン２６ｄとは物理的に分離（電気的に絶縁）した状態で、直線パターン２６ａの一端部から直線パターン２６ｄに沿って直角（鍵型）に折れ曲がる状態で配置されている。このため、直線パターン２６ａの長さは、他の３つの直線パターン２６ｂ，２６ｃ，２６ｄの長さよりも短くなっている。また、突出パターン２６ｅは、４つの直線パターン２６ａ〜２６ｄで囲まれた内側の領域内（直線パターン２６ｃに近づく方向）に突出する状態で配置されている。

第２のインダクタ配線パターン２６の始端には接続部２８ａが設けられ、第２のインダクタ配線パターン２６の終端には接続部２８ｂが設けられている。本実施の形態においては、一例として、第１のインダクタ配線と第３のインダクタ配線を第１のインダクタ配線パターン２５を適用して形成するとともに、第２のインダクタ配線と第４のインダクタ配線を第２のインダクタ配線パターン２６を適用して形成するものとする。

そうした場合、第１のインダクタ配線と第２のインダクタ配線との間では、第１のインダクタ配線パターン２５終端の接続部２７ｂが、前述したコンタクト部１４を介して、第２のインダクタ配線パターン２６始端の接続部２８ａに電気的に接続されることになる。また、第２のインダクタ配線と第３のインダクタ配線との間では、第２のインダクタ配線パターン２６終端の接続部２８ｂが、前述したコンタクト部１５を介して、第１のインダクタ配線パターン２５始端の接続部２７ａに電気的に接続されることなる。また、第３のインダクタ配線と第４のインダクタ配線との間では、第１のインダクタ配線パターン２５終端の接続部２７ｂが、前述したコンタクト部１６を介して、第２のインダクタ配線パターン２６始端の接続部２８ａに電気的に接続されることになる。

上記構成からなる第１のインダクタ配線パターン２５は、全体的に平面視略Ｇ字形に形成されている。これに対して、第２のインダクタ配線パターン２６は、上記図６（Ａ）に示す状態から第１のインダクタ配線パターン２５を反時計回り方向に９０度回転させた後、当該第１のインダクタ配線パターン２５の中心を通る縦の基準軸Ｋを境に、上記９０度回転後の第１のインダクタ配線パターン２５を左右反転させた形状と同一形状となっている。このため、第１のインダクタ配線パターン２５と第２のインダクタ配線パターン２６とは、基本的に配線幅、配線長さなどが同じ寸法で設定されている。また、第１のインダクタ配線パターン２５における接続部２７Ａ，２７Ｂの位置関係と、第２のインダクタ配線パターン２６における接続部２８Ａ，２８Ｂの位置関係も、同じ関係になっている。

このため、積層方向で隣り合う２つの配線層の間で、第１のインダクタ配線パターン２５と第２のインダクタ配線パターン２６を重ね合わせると、図７のような配置関係となる。この図７においては、説明の便宜上、配線パターンの位置を意図的にずらして表示している。図から分かるように、第１のインダクタ配線パターン２５と第２のインダクタ配線パターン２６は、相対応する直線パターン同士（２５ａと２６ａ、２５ｂと２６ｂ、２５ｃと２６ｃ、２５ｄと２６ｄ）が重なり合っている。また、第１のインダクタ配線パターン２５の接続部２７ａは第２のインダクタ配線２６の接続部２８ｂに重なり合い、第１のインダクタ配線パターン２５の接続部２７ｂは第２のインダクタ配線２６の接続部２８ａに重なり合っている。

図８はインダクタ配線の相互の接続状態を示す斜視図である。インダクタ３は、第１のインダクタ配線３１と、第２のインダクタ配線３２と、第３のインダクタ配線３３と、第４のインダクタ配線３４とを用いて構成されている。第１のインダクタ配線３１及び第３のインダクタ配線３３には、それぞれ上記突出パターン２５ｅに相当する突出部３１ａ，３３ａが設けられている。第２のインダクタ配線３２及び第４のインダクタ配線３４には、それぞれ上記突出パターン２６ｅに相当する突出部３２ａ，３４ａが設けられている。各々の突出部３１ａ〜３４ａは、半導体基板２の角（かど）部で互いに重なり合う状態に配置されている。そして、突出部３１ａ，３２ａは、上記コンタクト部１４を介して電気的に接続され、突出部３２ａ，３３ａは、上記コンタクト部１５を介して電気的に接続され、突出部３３ａ，３４ａは、上記コンタクト部１６を介して電気的に接続されている。これにより、積層方向で隣り合うインダクタ配線の始端／終端は、半導体基板２の角部で相互に接続された構成となっている。

このような４層構造のインダクタ３を半導体基板２の外形に沿う渦巻き状にして第１領域２Ａに組み込むことにより、ウエハ・レベルＣＳＰという非常に小型の半導体装置１であっても、比較的大きなインダクタンス値をもつインダクタを実現することができる。実際に４層構造のインダクタ３に関して、半導体基板２の大きさ（外形）を１ｍｍ角（１ｍｍ×１ｍｍ）とし、インダクタ配線の配線幅を１００μｍとし、インダクタ配線の厚さを１０μｍとして、シミュレーションしたところ、２０ｎＨ程度のインダクタンス値をもつインダクタを実現できることが分かった。また、３ｍｍ角の半導体基板２を用いて、上記同様の条件でインダクタ配線を形成した場合は、１００ｎＨを超えるインダクタンス値をもつインダクタを実現できることが分かった。

また、半導体基板２の外周側の第１領域２Ａに複数のインダクタ配線を積層してインダクタ３を形成することにより、インダクタ３を構成する各層のインダクタ配線の存在により、個片化した後の半導体装置１の応力を緩和することができる。このため、半導体基板２の第２領域２Ｂに形成された回路部４のひずみ（特に、反り）を軽減し、回路特性の変動を抑制することができる。

ここで、インダクタ配線の接続形態が異なる２種類のインダクタの特性上の違いについて説明する。一つは、上記実施の形態と同様に、図９（Ａ）に示すように、積層方向で隣り合うインダクタ配線の始端／終端を一箇所にまとめて配置し、それらの始端／終端を、半導体基板２の角部で相互に接続した構造のインダクタとする。もう一つは、図９（Ｂ）に示すように、積層方向で隣り合うインダクタ配線の始端／終端を、層ごとにインダクタ配線パターンの長さ方向に位置をずらして配置し、各々の位置で始端／終端を相互に接続した構造のインダクタとする。

図１０は上記図９（Ａ）に示すインダクタの磁界分布を示す図である。図１１は、上記図９（Ｂ）に示すインダクタの磁界分布を示す図である。また、図１２は上記図９（Ａ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図であり、図１３は上記図９（Ｂ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図である。図から分かるように、図９（Ａ）に示すインダクタの磁界分布では、電磁束が均一になっているのに対して、図９（Ｂ）に示すインダクタの磁界分布では、電磁束が不均一になっている。この磁束分布の違いは、インダクタを構成するインダクタ配線の積層厚のばらつきによるものである。

図１４（Ａ）は上記図９（Ａ）に示すインダクタのインピーダンス整合特性を示すスミスチャートであり、図１４（Ｂ）は上記図９（Ｂ）に示すインダクタのインピーダンス整合特性を示すスミスチャートである。図１４（Ａ）に示すスミスチャートでは、インダクタの特性を示す曲線が良好に回転しているのに対して、図１４（Ｂ）に示すスミスチャートでは、インダクタの特性を示す曲線が十分に回転していない。このため、前者のインダクタの方が、高周波のインピーダンス整合がとりやすくなる。また、前者のインダクタにおいては、配線内での磁束の変化を抑えることができることができる。このため、各層間の結合係数が大きくなり、自己インダクタンス値が大きいスパイラルインダクタを実現することができる。したがって、ＭＭＩＣなどの通信用ＩＣに好適に用いることができる。

なお、上記実施の形態においては、４層構造のインダクタ３を例示したが、インダクタの積層構造はこれに限らず、２層構造であっても、３層構造であっても、５層以上の多層構造であってもよい。このため、半導体基板２上に複数の配線層を形成するにあたっては、第１のインダクタ配線パターン２５を適用してインダクタ配線を形成する工程と、第２のインダクタ配線パターン２６を適用してインダクタ配線を形成する工程とを、少なくとも１回ずつ行なうことにより、第１領域２Ａに積層構造をなす渦巻き状のインダクタ３を形成することになる。

また、２層構造のインダクタ３を形成する場合は、第１の配線層７〜第４の配線層１０のうち、積層方向で隣り合う２つの配線層により、２層構造のインダクタ３を形成すればよい。また、３層構造のインダクタ３を形成する場合は、第１の配線層７〜第４の配線層１０のうち、積層方向で隣り合う３つの配線層により、３層構造のインダクタ３を形成すればよい。また、５層構造のインダクタ３を形成する場合は、半導体基板２に形成する配線層の層数を５層以上に増やして、積層方向で隣り合う５つの配線層により、５層構造のインダクタ３を形成すればよい。

本発明の実施の形態に係る半導体装置の構成を示す斜視図である。 本発明の実施の形態に係る半導体装置の構成を示す側断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程図（その１）である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程図（その２）である。 本発明の実施の形態に係る半導体装置の製造方法を説明する工程図（その３）である。 インダクタ配線に適用される配線パターンを説明する図である。 図６に示す２種類のインダクタ配線パターンを重ね合わせた状態を示す図である。 インダクタ配線の相互の接続状態を示す斜視図である。 層間の接続構造が異なる２つのインダクタを示す図である。 図９（Ａ）に示すインダクタの磁界分布を示す図である。 図９（Ｂ）に示すインダクタの磁界分布を示す図である。 図９（Ａ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図である。 図９（Ｂ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図である。 図９（Ａ），（Ｂ）に示すインダクタのインピーダンス整合特性を示すスミスチャートである。

符号の説明

１…半導体装置、２…半導体基板（単位基板）、３…インダクタ、４…回路部

Claims (4)

1. 単位基板上に第１のインダクタ配線と第１の回路配線とを形成する工程と、
   前記単位基板上に前記第１のインダクタ配線に電気的に接続する第２のインダクタ配線と前記第１の回路配線に電気的に接続する第２の回路配線とを形成する工程とを、
   少なくとも１回ずつ行なうことにより、前記単位基板上に積層構造をなす渦巻き状のインダクタを形成する
   半導体装置の製造方法。
2. 前記単位基板の外周側の領域を第１領域とし、
   前記第１領域よりも前記単位基板の内周側の領域を第２領域として、
   前記第１領域に前記第１のインダクタ配線と前記第２のインダクタ配線を形成し、
   前記第２領域に前記第１の回路配線と前記第２の回路配線を形成する
   請求項１記載の半導体装置の製造方法。
3. 単位基板の外周側の領域を第１領域とし、
   前記第１領域よりも前記単位基板の内周側の領域を第２領域として、
   前記第１領域に形成された、積層構造をなす渦巻き状のインダクタと、
   前記第２領域に形成された回路部と
   を備える半導体装置。
4. 前記インダクタは、複数のインダクタ配線を順に積層した状態で形成されるとともに、積層方向で隣り合う２つのインダクタ配線の始端／終端を、平面視矩形をなす前記単位基板の角部で相互に接続してなる
   請求項３記載の半導体装置。

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