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JP2009252264A - 半導体記憶装置およびその駆動方法 - Google Patents

半導体記憶装置およびその駆動方法 Download PDF

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JP2009252264A JP2008096342A JP2008096342A JP2009252264A JP 2009252264 A JP2009252264 A JP 2009252264A JP 2008096342 A JP2008096342 A JP 2008096342A JP 2008096342 A JP2008096342 A JP 2008096342A JP 2009252264 A JP2009252264 A JP 2009252264A
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Abstract

【課題】リフレッシュビジーレイトが低く、データ保持時の消費電力が少なく、微細化に優れた半導体記憶装置およびその駆動方法を提供する。
【解決手段】半導体記憶装置は、ボディの第１の面に設けられた第１のゲートと、ボディの第２の面に設けられた第２のゲートと、ソース線ドライバと、センスアンプとを備え、データ保持状態において、ボディに電荷が流れ込むように、第1のゲート電位は、ソースおよびドレインのうち一方の電位よりも高くかつソースおよびドレインのうち他方の電位よりも低くなるように設定され、さらに、ボディから電荷が流れ出るように、第２のゲート電位は、ソース電位、ドレイン電位および第１のゲート電位のいずれよりも絶対値として大きくなるように設定され、データ保持状態において、単位時間にボディに流れ込む第１の電荷量と単位時間にボディ領域から流れ出る第２の電荷量とがほぼ等しくなる平衡状態にメモリセルを維持する。
【選択図】図３

Description

本発明は、半導体記憶装置および半導体記憶装置の駆動方法に係わり、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することによって情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
プロセッサのキャッシュメモリとして用いられるＳＲＡＭ（Static Random Access Memory）は低電圧動作による動作マージンの低下およびＤＣ消費電流の大きさが問題になっている。プロセッサで使用しているトランジスタのゲート酸化膜厚が１ｎｍ程度になってくるとゲートトンネル電流が無視できなくなる。従って、大容量を要求される２次キャッシュメモリは、ＤＲＡＭ（Dynamic RAM）で置き換え、あるいは、ＳＲＡＭのゲート酸化膜をプロセッサのトランジスタのそれよりも厚くすることが考えられる。
しかし、ＤＲＡＭは、リフレッシュ動作を必要とし、リフレッシュ期間中はＤＲＡＭへアクセスできない。このため、リフレシュ・ビジーレイトが上昇し、パフォーマンスが低下する。
米国特許第６，９８２，９１８号明細書 米国特許第７，１７０，８０７号明細書 Takashi Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", ISSCC2005 Digest of Technical papers, pp. 458-459
リフレッシュビジーレイトが低く、データ保持時の消費電力が少なく、微細化に優れた半導体記憶装置およびその駆動方法を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記ソース層に電位を印加するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、前記メモリセルへ論理データを書き込むセンスアンプとを備え、
データ保持状態において、前記ボディ領域に前記電荷が流れ込むように、前記第1のゲート電極の電位は、前記ソース層および前記ドレイン層のうち一方の電位よりも高くかつ前記ソース層および前記ドレイン層のうち他方の電位よりも低くなるように設定され、さらに、前記ボディ領域から前記電荷が流れ出るように、前記第２のゲート電極の電位は、前記ソース層の電位、前記ドレイン層の電位および前記第１のゲート電極の電位のいずれよりも絶対値として大きくなるように設定され、
データ保持状態において、単位時間に前記ボディ領域に流れ込む第１の電荷量と単位時間に前記ボディ領域から流れ出る第２の電荷量とがほぼ等しくなる平衡状態に前記メモリセルを維持することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記ソース層に電位を印加するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、前記メモリセルへ論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
データ保持状態において、前記ボディ領域に前記電荷が流れ込むように、前記第1のゲート電極の電位は、前記ソース層および前記ドレイン層のうち一方の電位よりも高くかつ前記ソース層および前記ドレイン層のうち他方の電位よりも低くなるように駆動され、さらに、前記ボディ領域から前記電荷が流れ出るように、前記第２のゲート電極の電位は、前記ソース層の電位、前記ドレイン層の電位および前記第１のゲート電極の電位のいずれよりも絶対値として大きくなるように駆動され、単位時間に前記ボディ領域に流れ込む第１の電荷量と単位時間に前記ボディ領域から流れ出る第２の電荷量とがほぼ等しくなる平衡状態に前記メモリセルを維持すること具備する。
本発明による半導体記憶装置は、リフレッシュビジーレイトが低く、データ保持時の消費電力が少なく、微細化に優れている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＳＲＡＭの一例を示す回路図である。本実施形態では、ＳＲＡＭとして、ＦＢＣ（Floating Body Cell）を採用する。ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。ＦＢＣは、１つのトランジスタで１つのメモリセルを形成するため、小型化に適している。
本実施形態によるＳＲＡＭは、ｎ×ｍ（ｎおよびｍは自然数）のマトリクス状に配列されたメモリセルＭＣと、メモリセルＭＣのドレイン層Ｄに接続されたビット線ＢＬ０〜ＢＬｍと、メモリセルＭＣのソース層Ｓに接続されたソース線ＳＬ０〜ＳＬｎとを備えている。ビット線ＢＬ０〜ＢＬｍ（以下単に、ＢＬとも示す）は、それぞれに対応するセンスアンプＳ／Ａに接続されている。センスアンプＳ／Ａは、メモリセルＭＣから論理データを読み出し、あるいは、メモリセルＭＣへ論理データを書き込むように構成されている。ソース線ＳＬ０〜ＳＬｎ（以下単に、ＳＬとも示す）は、ソース線デコーダおよびソース線ドライバＳＬＤ（以下、ソース線ドライバＳＬＤ）に接続されている。ソース線ドライバＳＬＤは、ソース線ＳＬのいずれかを選択し、選択ソース線ＳＬに他のソース線ＳＬと異なる電位を印加するように構成されている。ソース線ＳＬとビット線ＢＬとは互いにほぼ直交する。
通常、メモリセルアレイは、センスアンプＳ／Ａの左右に対称に設けられるが、図１では右側のメモリセルアレイが省略されている。同様に、データ検出に用いられるリファレンスデータを生成するリファレンスセルも省略されている。
図２は、第１の実施形態によるＦＢＣの構成の一例を示す断面図である。メモリセルＭＣは、半導体層３０内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層Ｓとドレイン層Ｄとの間の半導体層３０内に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディＢとを備えている。
ボディＢは、ソース層Ｓおよびドレイン層Ｄとは逆導電型の半導体である。例えば、ボディＢはｐ型半導体であり、ソース層Ｓおよびドレイン層Ｄはｎ型半導体である。このように本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディＢは、ソース層Ｓ、ドレイン層Ｄ、ゲート絶縁膜（第１のゲート絶縁膜）４０、プレート絶縁膜（第２のゲート絶縁膜）５０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディＢ内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
ゲート絶縁膜４０は、ボディＢの上面（第１の面）に設けられており、プレート絶縁膜５０は、上面とは反対側のボディＢの底面（第２の面）に設けられている。ゲート電極（第１のゲート電極）Ｇは、ゲート絶縁膜４０を介してボディＢの上面に設けられている。プレート電極（第２のゲート電極）Ｐは、プレート絶縁膜５０を介してボディＢの底面に設けられている。本実施形態では、プレート電極Ｐは、ＳＯＩ基板のＢＯＸ層中に埋め込まれるようにして設けられていてもよい。あるいは、プレート電極Ｐは、Ｆｉｎ型ＦＢＣの一方の側面に設けられていてもよい。Ｆｉｎ型ＦＢＣの場合、ゲート絶縁膜４０は、Ｆｉｎ型半導体層の一方の側面に設けられ、プレート絶縁膜５０は、その他方の側面に設けられる。
プレート電極Ｐは、ボディＢに対して深い負電位を与えてプレート絶縁膜５０のトンネル現象によりボディＢに電子を供給する。このため、プレート絶縁膜５０の膜厚は、ゲート絶縁膜４０の膜厚と同程度かそれよりも薄いことが好ましい。プレート絶縁膜５０の膜厚は、ボディＢとプレート電極Ｐとの間にダイレクトトンネル電流が流れる程度の厚みである。例えば、プレート絶縁膜５０の膜厚（ＥＯＴ（Equivalent Oxide Thickness））は、３ｎｍ以下である。尚、プレート絶縁膜５０の膜厚がゲート絶縁膜４０の膜厚と等しい場合、Ｆｉｎ型ＦＢＣにおいて、ゲート絶縁膜４０およびプレート絶縁膜５０を同時に形成することができる。従って、プレート絶縁膜５０の膜厚をゲート絶縁膜４０の膜厚と等しくすることによって、Ｆｉｎ型ＦＢＣメモリの製造が容易となるというメリットがある。
プレート電極Ｐがボディ−ソース間の接合部またはボディ−ドレイン間の接合部にプレート絶縁膜５０を介してオーバーラップしていると、ソース−ドレイン間に電位差が印加されたときに、ＧＩＤＬ（Gate Induced Drain Leakage）が生じる。ＧＩＤＬは、プレート電極Ｐの電位が負であり、ソース層Ｓまたはドレイン層Ｄの電位が正である場合に、ボディ−ソース間またはボディ−ドレイン間のバンド間トンネリングによってホールがボディＢに流入する現象である。“０”セルのボディＢにホールが供給されてしまうと、“０”セルのデータが劣化してしまう。これに対処するために、プレート電極Ｐの端がソース層Ｓおよびドレイン層Ｄとオーバーラップしない（面しない）ようにすることが好ましい。即ち、プレート電極Ｐは、ボディＢの第２の面にのみ面していることが好ましい。一方、ゲート電極Ｇは、メモリセルＭＣをトランジスタとして機能させるために、ソース層Ｓおよびドレイン層Ｄとオーバーラップする（面している）必要がある。
本実施形態において、ゲート電極Ｇの電位は、全メモリセルＭＣに対して等しく（共通であり）、プレート電極Ｐの電位も、全メモリセルＭＣに対して等しい（共通である）。さらに、本実施形態において、ゲート電極Ｇの電位は固定電位であり、プレート電極Ｐの電位も固定電位である。これにより、ゲート電極Ｇは全メモリセルに対して短絡してよく、プレート電極Ｐも全メモリセルに対して短絡してよい。このため、ゲート電極Ｇおよびプレート電極Ｐの形成は容易であり、ワード線ドライバおよびプレート線ドライバが不要である。
本実施形態では、メモリセルＭＣのデータを読み出す際、ＳＲＡＭに入力された外部アドレスに対応するソース線ＳＬが１本だけ選択的に活性化される。活性化された選択ソース線ＳＬに接続されるメモリセルＭＣのデータがビット線ＢＬを通じてセンスアンプＳ／Ａによって検出され、読み出される。さらに、外部アドレスで選択されたセンスアンプＳ／Ａ内のデータが外部に読み出される。
メモリセルＭＣにデータを書き込む際、ＳＲＡＭに入力された外部アドレスに対応するソース線ＳＬが１本だけ選択的に活性化される。活性化された選択ソース線ＳＬに接続されるメモリセルＭＣのデータがビット線ＢＬを通じてセンスアンプＳ／Ａによって検出され、読み出される。さらに、外部アドレスで選択されたセンスアンプＳ／Ａ内のデータが、入力データに書き換えられた後、センスアンプＳ／ＡはデータをメモリセルＭＣに書き戻す。
図３は、本実施形態によるＳＲＡＭの“０”セルおよび“１”セルのデータ保持状態を示す概念図である。本実施形態では、ゲート電極Ｇおよびプレート電極Ｐの各電位を固定する。例えば、ビット線ＢＬ（ドレイン層Ｄ）の電位ＶＢＬＳを接地電位（０Ｖ）とした場合、ゲート電極Ｇの電位ＶＧは正電位（例えば、０．５〜０．８Ｖ）とし、プレート電極Ｐの電位ＶＰは負電位（例えば、―２．２Ｖ）とする。ソース線ＳＬ（ソース層Ｓ）の電位ＶＳＬＳを電位ＶＧよりも高く設定する。例えば、ＶＳＬＳは、１．２Ｖである。このように、ゲート電極の電位ＶＧはドレイン層Ｄの電位ＶＢＬＳよりも高くかつソース層Ｓの電位ＶＳＬＳよりも低く設定される。即ち、ゲート−ドレイン間電圧をＶＧＤとし、ソース−ドレイン間電圧をＶＤＳとした場合に、ＶＧＤ＜ＶＤＳが成り立つ。これによって、ボディＢのゲート電極Ｇ側の表面のチャネルのピンチオフ点とドレイン層Ｄとの間においてインパクトイオン化が生じる。インパクトイオン化電流がドレイン層ＤからボディＢへ流れることによってボディＢにホールが流れ込み蓄積される。
これと同時に、プレート電極Ｐの電位ＶＰは、ソース層の電位ＶＳＬＳ、ドレイン層の電位ＶＢＬＳおよびゲート電極の電位ＶＧのいずれよりも低く、かつ、絶対値として大きくなるように設定されている。即ち、プレート電位ＶＰは、深い負電位（例えば、−２．２Ｖ）に設定される。これにより、ゲートダイレクトトンネル電流（以下、トンネル電流）がボディＢからプレートでＰへ流れる。トンネル電流がボディＢからプレート電極Ｐへ流れることによってボディＢ内のホールがプレート電極Ｐへ放出される。トンネル電流のボディＢからの流出は、プレート電極ＰからボディＢへの電子注入と換言してもよい。
データ保持状態では、インパクトイオン化電流により単位時間にボディＢに流れ込むホール量とトンネル電流により単位時間にボディＢから流れ出る（消滅する）ホール量とは、ほぼ等しく平衡状態にある。
図４は、インパクトイオン化電流とトンネル電流との関係を示すグラフである。横軸は、ボディ電位Ｖｂｏｄｙである。このシミュレーションで用いたメモリセルＭＣのゲート絶縁膜（ＳｉＯ２）４０の膜厚Ｔｏｘは２．２ｎｍ、ボディＢの厚さＴＳｉは２１ｎｍ、プレート絶縁膜（ＳｉＯ２）５０の膜厚 Ｔｂｏｘは２．２ｎｍ、ゲート長Ｌは７５ｎｍであった。
ゲート電位ＶＧを０Ｖ、プレート電位ＶＰを−２．２Ｖ、データ保持時におけるビット線電位ＶＢＬＳを１．２Ｖ、データ保持時におけるソース線電位ＶＳＬＳを０Ｖとした。
Ｌ１〜Ｌ３がインパクトイオン化電流とボディ電位との関係を示す曲線である。Ｌｔがトンネル電流とボディ電位との関係を示す曲線である。Ｌ１〜Ｌ３については、後述する。
ボディ電位Ｖｂｏｄｙが上がるほど、トンネル電流およびインパクトイオン化電流はともに上昇するが、両者は交差する。インパクトイオン化電流は、Ｌ１〜Ｌ３で示すように、ボディ電位Ｖｂｏｄｙが上昇すると、ホールがボディＢに蓄積されて、メモリセルＭＣの閾値電圧Ｖｔが下がる。このため、更にボディＢに流れるインパクトイオン化電流が増える。しかし、ボディ電位Ｖｂｏｄｙが約０．５Ｖを超えると、ボディ−ソース間のｐｎ接合に順方向電流が流れるので、ボディＢから電流が流れ出る。
プレート電極Ｐに深い負電位を与えると、プレート絶縁膜５０のトンネル現象によりボディＢに電子が供給される。ボディ電位Ｖｂｏｄｙが上昇するとプレート絶縁膜５０に掛かる電位差が大きくなるため、Ｌｔで示すように、トンネル電流は、ボディ電位Ｖｂｏｄｙの上昇とともに増加している。
図５は、データ保持時におけるインパクトイオン化電流Ｉｉｎ（Ｌ３）とトンネル電流Ｉｏｕｔ（Ｌｔ）との差（Ｉｉｎ−Ｉｏｕｔ）を示すグラフである。ボディ電流Ｉｂｏｄｙは、ボディＢへ流れ込む電流ＩｉｎとボディＢから流出する電流Ｉｏｕｔとの差（Ｉｉｎ−Ｉｏｕｔ）である。ボディ電流Ｉｂｏｄｙは、本実施形態では、ボディ電流は、（Ｉｉｎ−Ｉｏｕｔ）としている。なお、Ｉｉｎは、ボディＢとドレイン層Ｄとの間で生じるインパクトイオン化電流によってボディＢへ単位時間に流れ込む電荷量である。Ｉｏｕｔは、プレート電極Ｐからプレート絶縁膜５０を介してボディＢへ単位時間に流れ出るトンネル電流による電荷量である。
ボディ電流Ｉｂｏｄｙ＝（Ｉｉｎ−Ｉｏｕｔ）は、ボディ電位Ｖｂｏｄｙが低電位から高電位に上昇するにつれて、正、負、正、負の順に変化する。これにより、ボディ電流Ｉｂｏｄｙ＝（Ｉｉｎ−Ｉｏｕｔ）は、１つの不安定な平衡点ＰＨの両側に存在する２つの安定な平衡点Ｐ０およびＰ１を有する。
より詳細には、ボディ電位がＶｂ０以下の領域を第１の領域、ボディ電位がＶｂ０〜Ｖｂｃの領域を第２の領域、ボディ電位がＶｂｃ〜Ｖｂ１の領域を第３の領域、ボディ電位がＶｂ１以上の領域を第４の領域とすると、第１から第４の領域は、それぞれ以下の式１〜式４を満たす。
Ｉｂｏｄｙ＞０ （Ｖｂｏｄｙ＜Ｖｂ０） （式１）
Ｉｂｏｄｙ＜０ （Ｖｂ０＜Ｖｂｏｄｙ＜Ｖｂｃ） （式２）
Ｉｂｏｄｙ＞０ （Ｖｂｃ＜Ｖｂｏｄｙ＜Ｖｂ１） （式３）
Ｉｂｏｄｙ＜０ （Ｖｂ１＜Ｖｂｏｄｙ） （式４）
第１の領域（式１）では、ボディ電位Ｖｂｏｄｙは上昇し、メモリセルＭＣの状態は平衡点Ｐ０に接近する。第２の領域（式２）では、ボディ電位Ｖｂｏｄｙは下降し、メモリセルＭＣの状態は平衡点Ｐ０に接近する。第３の領域（式３）では、ボディ電位Ｖｂｏｄｙは上昇し、メモリセルＭＣの状態は平衡点Ｐ１に接近する。第４の領域（式４）では、 ボディ電位Ｖｂｏｄｙは下降し、メモリセルＭＣの状態は平衡点Ｐ１に接近する。このように、ボディ電流Ｉｂｏｄｙを流すことによって、メモリセルＭＣは、不安定点ＰＨを境界に安定な平衡点Ｐ０およびＰ１に接近する。換言すると、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１のいずれか一方に収束するように、ボディ電流は、ボディＢ内のホール数を自律的に調節する。この特性を利用して、本実施形態によるメモリセルＭＣは、データ保持時において、静的（static）に２つの安定な平衡点Ｐ０およびＰ１のいずれかの状態に維持される。
例えば、“０”セルのボディ電位をＶｂ０とし、“１”セルのボディ電位をＶｂ１とする。この場合、“０”セルおよび“１”セルが不安定な平衡点ＰＨを超えるような大きな劣化を受けない限り、たとえ“０”セルおよび“１”セルのボディ電位がそれぞれＶｂ０およびＶｂ１から多少ずれたとしても、ボディ電流を流すだけで、“０”セルおよび“１”セルのボディ電位をそれぞれＶｂ０およびＶｂ１に戻すことができる。即ち、データ保持状態において、“０”セルおよび“１”セルのデータは、インパクトイオン化電流およびトンネル電流を流すことによって、“０”セルおよび“１”セルの両方を平衡点Ｐ０およびＰ１に維持することができる。このとき、ゲート電極Ｇの電位ＶＧ、プレート電極Ｐの電位ＶＰ、ソース線ＳＬの電位ＶＳＬの各電圧は、ロウごとに変更する必要は無く、全ロウ（メモリセルアレイの全メモリセル）において同じ電位でよい。尚且つビット線ＢＬの電圧ＶＢＬは、カラムごとに変更する必要は無く、全カラム（メモリセルアレイの全メモリセル）において同じ電位でよい。
本実施形態によるＳＲＡＭは、データ保持状態において、全ロウにおいてゲート電極Ｇの電圧ＶＧをほぼ等しくし、全ロウにおいてプレート電極Ｐの電圧ＶＰをほぼ等しくし、全ロウにおいてソース線ＳＬの電位ＶＳＬをほぼ等しくし、かつ、全カラムにおいてビット線ＢＬの電圧をほぼ等しくした状態のもとで、リフレッシュ動作することなく、“０”セルおよび“１”セルの両方を自律的に保持することができる。従って、本実施形態によるＳＲＡＭは、データ保持状態では、ゲート電極Ｇ（ワード線）、プレート電極Ｐ（プレート線）、ソース線ＳＬおよびビット線ＢＬを駆動する必要が無い。
次にボディ電流について説明する。単位時間当たりのボディ電流Ｉｂｏｄｙは式１のように表すことができる。
(Ｉｉｎ−Ｉｏｕｔ) ＝（Ｉｉｉ＋ＩＧＩＤＬ＋ＩＰＮ＋Ｉｄｔ＋ＩＣＰ）／τ （式１）
(Ｉｉｎ−Ｉｏｕｔ) は、主にインパクトイオン化およびゲートダイレクトトンネリングによってボディＢに出入りする電流を、期間τで除算した値である。ここで、Ｉｉｉは、インパクトイオン化により生じる正孔電流（インパクトイオン化電流）である。ＩＧＩＤＬはＧＩＤＬによる正孔電流である。ＩＰＮは、ボディ−ソース間またはボディ−ドレイン間のＰＮ接合に流れる電流である。Ｉｄｔは、プレート絶縁膜５０を通って流れるトンネル電流である。ＩＣＰは、フロントワード線ＦＷＬの電圧を低下させたときに生じるチャージポンピング現象による電流（チャージポンピング電流）である。チャージポンピング現象は、ボディＢとゲート絶縁膜４０との界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディＢから引き抜かれる現象である。τは、ボディ電流の計測期間である。
式１において、＋（プラス）は、ボディＢへホール（電流）が流入することを意味し、−（マイナス）は、ボディＢからホール（電流）が流出することを意味する。従って、インパクトイオン化電流Ｉｉｉは正値であり、トンネル電流Ｉｄｔおよびチャージポンピング電流ＩＣＰは負値である。ＩＧＩＤＬは、正値である。ＩＰＮは、ドレイン層Ｄ、ボディＢ、ソース層Ｓのそれぞれの電位によって正値または負値になり得る。例えば、ボディ電位Ｖｂｏｄｙがソース電位およびドレイン電位よりも低い場合には、ＩＰＮは正値となり、逆の場合にはそれらは負値になると考えられる。その他、ボディＢに出入りする電流があれば、それを、式１の左辺のカッコ内に加えてよい。また、各電極の電圧によってＩＰＮ、ＩＣＰまたはＩＧＩＤＬはゼロであってもよい。即ち、インパクトイオン化電流Ｉｉｉおよびトンネル電流Ｉｄｔがボディ電流の主成分であればよい。
図５に示すように、ボディ電流Ｉｂｏｄｙの最大値をＩｉ／ｉ＿ｍａｘ とし、その最小値をＩＤＴ＿ｍｉｎとする。Ｉｉ／ｉ＿ｍａｘでは、インパクトイオン化電流が最大となっている。データ保持状態での消費電流は、Ｉｉ／ｉ＿ｍａｘ をインパクトイオン化率 （Ｉｓｕｂ／Ｉｄ）で除算した結果に比例する。よって、データ保持状態での消費電流を低減させるために、Ｉｉ／ｉ＿ｍａｘが小さくなるように設計することが好ましい。
図６および図７は、第１の実施形態によるＳＲＡＭの動作を示すタイミング図である。図６は、選択ソース線に接続されたメモリセルのボディ電位および各電極の電位を示す。図７は、非選択ソース線に接続されたメモリセルのボディ電位および各電極の電位を示す。尚、このシミュレーションで用いたデバイスは、図４に示すシミュレーションで用いたデバイスと同じである。図において、“１”Ｖｂｏｄｙは、“１”セルのボディ電位を示し、“０”Ｖｂｏｄｙは、“０”セルのボディ電位を示す。
ここで、ゲート電極Ｇおよびプレート電極Ｐの電位は、データ保持状態、データ書込みおよびデータ読出し時において、それぞれＶＧおよびＶＰに固定されており、駆動されていない。これに対し、選択ソース線ＳＬの電位がソース線ドライバＳＬＤにより駆動されている。つまり、本実施形態では、特定のソース線ＳＬを駆動することによってメモリセルＭＣからデータを読み出し、あるいは、メモリセルＭＣへデータを書き込む。
データ保持状態では、全ビット線ＢＬの電位をＶＢＬＳ（接地電位（０Ｖ））とし、ゲート電極Ｇの電位ＶＧを正電位（例えば、０．５〜０．８Ｖ）とし、プレート電極Ｐの電位ＶＰを負電位（例えば、−２．２Ｖ）とする。全ソース線ＳＬの電位は、電位ＶＧよりも高い電位ＶＳＬＳ（例えば、１．２Ｖ）である。これにより、“０”セルおよび“１”セルは、図５に示す安定な平衡点Ｐ０およびＰ１にそれぞれ静的に保持されている。データ保持状態では、全ソース線ＳＬの電位は、ＶＳＬＳに維持されている。
（外部へのデータ読出し動作）
ｔ０〜ｔ１において、選択ソース線ＳＬｋ（０≦ｋ≦ｎ−１）の電位をＶＳＬＳからＶＳＬＲ（例えば、−０．５Ｖ）に下げる。即ち、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位を、データ保持状態における電位ＶＳＬＳからプレート電位ＶＰに近い電位ＶＳＬＲに駆動する。ソース線電位ＶＳＬＲは、ゲート電位ＶＧおよびビット線電位ＶＢＬＳよりも低く、かつプレート電位ＶＰより高い電位である。さらにソース電位ＶＳＬＲは、ゲート電位ＶＧとの差が“０”セルおよび“１”セルの閾値電圧よりも大きくなるように設定される。これにより、選択ソース線ＳＬｋに接続されたメモリセルＭＣがオン状態になる。メモリセルＭＣがオン状態になると、全ビット線ＢＬの電位は、ＶＳＬＲへと低下しようとするが、ビット線ＢＬの端でＶＢＬＳに固定される。ｔ１において、センスアンプＳ／Ａ内の電流負荷回路（図示せず）が動作し、メモリセルＭＣに電流を流す。メモリセルＭＣに蓄積されているホール量によって、メモリセルＭＣの閾値電圧が異なるので、メモリセルＭＣのデータによりビット線電位が異なる。各センスアンプＳ／Ａは、このビット線電位の相違を利用してデータを検出し、このデータをラッチする。ＳＲＡＭは、外部から受けた読出し対象のアドレスに対応するセンスアンプＳ／Ａにラッチされたデータを外部へ読み出す。
このデータ読出し時において、ソース線電位ＶＳＬＲとビット線電位ＶＢＬＳとの差は、ソース線電位ＶＳＬＲとゲート電位ＶＧとの差よりも小さくする。これは、インパクトイオン化を抑制し、“０”セルが“１”セルに変化してしまうことを防止するためである。
データ読出し後、ｔ２において、ビット線ＢＬがセンスアンプＳ／Ａから分離される。ｔ３以降、ビット線電位はＶＢＬＳに固定される。ｔ３において、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋを、ＶＳＬＲよりさらに低いＶＳＬＷ（例えば、−１．０Ｖ）まで低下させる。即ち、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位を、ＶＳＬＲからさらにプレート電位ＶＰに近いＶＳＬＷへ駆動する。これにより、選択ソース線ＳＬｋに接続されたメモリセルＭＣのボディ−ソース間のｐｎ接合部に順バイアスが印加される。その結果、そのメモリセルＭＣからホールが排出（消滅）される。ボディ電位は、ＶＳＬＷからフェルミレベルだけ高い電位まで低下する。これにより、選択ソース線ＳＬｋに接続された全てのメモリセルＭＣにデータ“０”が書き込まれる。この“０”書込み動作は、“０”パージとも呼ぶ。
ｔ４において、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位を、ＶＳＬＷからＶＳＬＲへ戻す。ｔ５において、センスアンプＳ／Ａは、読み出されたデータに基づいてビット線ＢＬの電位を駆動し、選択ソース線ＳＬｋに接続されたメモリセルＭＣのボディＢへホールを注入しあるいは注入しない。より詳細には、センスアンプＳ／Ａは、もともと“１”セルであったメモリセルＭＣに接続されたビット線ＢＬの電位を、高レベル電位ＶＢＬＨ（例えば、１．８Ｖ）に立ち上げる。もともと“０”セルであったメモリセルＭＣに対応するビット線ＢＬの電位は、ＶＢＬＳのままとする。これにより、もともと“１”セルであったメモリセルＭＣには、データ“１”が書き戻される。もともと“０”セルであったメモリセルＭＣは、“０”パージによるデータを保持する。
データ“１”を書き込むメモリセルＭＣでは、ゲート−ソース間電圧ＶＧＳがＶＧ−ＶＳＬＲであり、ドレイン−ソース間電圧ＶＤＳはＶＢＬＨ−ＶＳＬＲである。よって、ゲート−ソース間電圧ＶＤＳはドレイン−ソース間電圧ＶＧＳよりも大きい。これにより、インパクトイオン化が生じ、メモリセルＭＣのボディＢにホールが注入される。
ｔ６において、“１”セルのビット線電位をＶＢＬＳに戻す。ｔ７において、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位をＶＳＬＲからＶＳＬＳへ戻す。これにより、ＳＲＡＭはデータ保持状態に戻る。この一連のデータ読出しサイクルによって、所望のメモリセルＭＣのデータをＳＲＡＭの外部へ読み出すことができる。
一方、非選択ソース線ＳＬｉ（０≦ｉ≦ｎ−１、ｉ≠ｋ）の電位はＶＳＬＳに固定されている。非選択ソース線ＳＬｉに接続されたメモリセルＭＣがオンしないように、ビット線ＢＬの電位はＶＢＬＳに設定されている。非選択ソース線ＳＬｉに接続されたメモリセルＭＣでは、ゲート電位、プレート電位およびソース線電位は、データ保持状態のそれらと同じである。
ビット線電位は、データを検出する期間およびデータ“１”の書き戻し期間においてＶＢＬＳよりも高くなる。特に、データ“１”の書き戻し期間においては、データ“１”を書き戻すビット線ＢＬに接続されたメモリセル（非選択ソース線ＳＬｉに接続されたメモリセル）には、インパクトイオン化が流れない。一方、データ“０”を書き戻すビット線ＢＬに接続されたメモリセル（非選択ソース線ＳＬｉに接続されたメモリセル）では、インパクトイオン化電流がデータ保持時と同様に流れる。このように、非選択ソース線ＳＬｉに接続されたメモリセルのインパクトイオン化電流は、該メモリセルが接続するビット線の書き戻しデータによって異なってしまう。インパクトイオン化電流が異なると、図４に示すＬ１およびＬ２のように、保持状態のインパクトイオン化電流を示すＬ３からずれる。尚、Ｌ１は、データ“１”の書込み時に高レベル電位のビット線ＢＬに接続されたメモリセルＭＣ（非選択ソース線ＳＬｉに接続されたメモリセル）に流れるインパクトイオン化電流を示す。Ｌ２は、データ“１”の書込み時に低レベル電位のビット線ＢＬに接続されたメモリセルＭＣ（非選択ソース線ＳＬｉに接続されたメモリセル）に流れるインパクトイオン化電流を示す。Ｌ３は、データ保持状態におけるメモリセルＭＣに流れるインパクトイオン化電流を示す。
インパクトイオン化電流がＬ３からＬ１、Ｌ２へずれても、図５に示す平衡点Ｐ０およびＰ１が得られるためには、メモリセルＭＣは、第２および第４の領域Ｒ２およびＲ４において、図４に示すＬ３がＬｔよりも低く、かつ、第１および第３の領域Ｒ１およびＲ３において、Ｌ２がＬｔよりも高くなければならない。尚、本実施形態では、プレート電極Ｐの電位ＶＰは固定されているので、トンネル電流Ｉｔは不変である。
Ｌ１およびＬ２のＬ３からのずれを減少させるために、データ“１”の書込み期間（ｔ５〜ｔ７）は短時間であることが好ましい。
（外部からのデータ書込み動作）
書き込み動作は、図６および図７に示す動作と基本的に同じである。ただし、ｔ１〜ｔ２の読出し動作の後、外部から受け取った書込みデータは、所望のアドレスで指定されるセンスアンプＳ／Ａへ書き込まれる。このセンスアンプＳ／Ａは、受け取った書込みデータをｔ３〜ｔ７において、選択メモリセルＭＣへ書き込む。
以上のように、本実施形態によるＳＲＡＭでは、データ保持、データ読出しおよびデータ書込みが実行される。
本実施形態によるＳＲＡＭは、メモリセルＭＣとしてＦＢＣを用いているため、微細化に優れている。
本実施形態によるＳＲＡＭは、図５に示すインパクトイオン化電流とトンネル電流との関係を用いて、全ロウにおいてゲート電極Ｇの電圧ＶＧをほぼ等しくし、全ロウにおいてプレート電極Ｐの電圧ＶＰをほぼ等しくし、全ロウにおいてソース線ＳＬの電位ＶＳＬをほぼ等しくし、かつ、全カラムにおいてビット線ＢＬの電圧をほぼ等しくした状態のもとで、 “０”セルおよび“１”セルの両方を自律的に保持することができる。従って、本実施形態によるＳＲＡＭは、データ保持状態においてリフレッシュ動作を必要としないので、ゲート電極Ｇ（ワード線）、プレート電極Ｐ（プレート線）、ソース線ＳＬおよびビット線ＢＬを駆動する必要が無い。これにより、リフレッシュビジーレイトはゼロであり、かつ、データ保持時の消費電力が少ない。
本実施形態によるＳＲＡＭは、ゲート電位およびプレート電位を固定し、ソース線電位を駆動しているので、ゲート電極ドライバ（ワード線ドライバ）およびプレート電極ドライバ（プレート線ドライバ）を必要としない。従って、本実施形態によるＳＲＡＭは、さらに微細化に優れている。
（第２の実施形態）
図８および図９は、本発明に係る第２の実施形態に従ったＳＲＡＭの動作を示すタイミング図である。第２の実施形態の構成は、第１の実施形態の構成と同様でよい。図８は、選択メモリセルのボディ電位および各電極の電位を示す。図９は、非選択メモリセルのボディ電位および各電極の電位を示す。尚、このシミュレーションで用いたデバイスは、図４に示すシミュレーションで用いたデバイスと同じである。
第２の実施形態では、ゲート電位およびプレート電位がそれぞれＶＧおよびＶＰに固定されている点で第１の実施形態と同様である。しかし、第２の実施形態では、データ保持状態において、ビット線電位とソース線電位との大小関係が逆になっている点で第１の実施形態と異なる。例えば、全ソース線ＳＬの電位ＶＳＬＳは、データ保持状態において接地電位（０Ｖ）である。全ビット線ＢＬの電位は、電位ＶＧよりも高い電位ＶＢＬＳ（例えば、１．２Ｖ）である。このように、データ保持状態におけるビット線ＢＬとソース線ＳＬとの電位関係を逆転させても、図５に示す平衡点Ｐ０およびＰ１を得ることができる。従って、第２の実施形態によるＳＲＡＭは、第１の実施形態によるＳＲＡＭと同様に、データ保持状態においてリフレッシュ動作を要せず、“０”セルおよび“１”セルの両方を自律的に保持することができる。
第２の実施形態によるＳＲＡＭの読出しおよび書込み動作は以下の通りに実行される。
（外部へのデータ読出し動作）
ｔ０において、全ビット線 ＢＬの電位をＶＳＬＳからＶＢＬＲ（例えば、０．７Ｖ）に低下させる。即ち、全ビット線 ＢＬの電位をソース電位ＶＳＬＳおよびゲート電位ＶＧに接近させ、ソース線電位ＶＳＬＲとビット線電位ＶＢＬＲとの差を、データ保持状態におけるソース線電位ＶＳＬＳとビット線電位ＶＢＬＳとの差よりも小さくする。これは、読出し対象のメモリセルのソース−ドレイン間の電位差ＶＤＳを低減させて、インパクトイオン化を抑制し、“０”セルが“１”セルに変化してしまうことを防止するためである。
ｔ１〜ｔａにおいて、選択ソース線ＳＬｋの電位をＶＳＬＳからＶＳＬＲ（例えば、−１Ｖ）に下げる。即ち、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位を、データ保持状態における電位ＶＳＬＳからプレート電位ＶＰに近い電位ＶＳＬＲに駆動する。ソース電位ＶＳＬＲは、ゲート電位ＶＧおよびビット線電位ＶＢＬＳよりも低く、かつプレート電位ＶＰより高い電位である。さらにソース電位ＶＳＬＲは、ゲート電位ＶＧとの差が“０”セルおよび“１”セルの閾値電圧よりも大きくなるように設定される。これにより、選択ソース線ＳＬｋに接続されたメモリセルＭＣがオン状態になる。各センスアンプＳ／Ａは、選択ソース線ＳＬｋに接続されたメモリセルＭＣのデータを検出し、このデータをラッチする。ＳＲＡＭは、外部から受けた読出し対象のアドレスに対応するセンスアンプＳ／Ａにラッチされたデータを外部へ読み出す。
データ読出し後、ｔａにおいて、ビット線ＢＬがセンスアンプＳ／Ａから分離される。ｔ３以降、ビット線電位はＶＢＬＳに固定される。ｔ３において、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋを、ＶＳＬＲよりさらに低いＶＳＬＷ（例えば、−１．６Ｖ）まで低下させる。即ち、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位を、電位ＶＳＬＲからさらにプレート電位ＶＰに近い電位ＶＳＬＷへ駆動する。これにより、選択ソース線ＳＬｋに接続されたメモリセルＭＣのボディ−ソース間のｐｎ接合部に順バイアスが印加される。その結果、そのメモリセルＭＣからホールが排出（消滅）される。ボディ電位は、電位ＶＳＬＷからフェルミレベルだけ高い電位まで低下する。これにより、選択ソース線ＳＬｋに接続された全てのメモリセルＭＣが“０”パージを受ける。
ｔ４において、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位を、ＶＳＬＷからＶＳＬＲへ戻す。ｔ５において、センスアンプＳ／Ａは、読み出されたデータに基づいてビット線ＢＬの電位を駆動し、選択ソース線ＳＬｋに接続されたメモリセルＭＣのボディＢへホールを注入しあるいは注入しない。より詳細には、センスアンプＳ／Ａは、もともと“１”セルであったメモリセルＭＣに接続されたビット線ＢＬの電位を、高レベル電位ＶＢＬＨ（例えば、２Ｖ）に立ち上げる。もともと“０”セルであったメモリセルＭＣに対応するビット線ＢＬの電位を、ＶＢＬＬ（例えば、０Ｖ）に立ち下げる。これにより、もともと“１”セルであったメモリセルＭＣには、データ“１”が書き戻される。もともと“０”セルであったメモリセルＭＣは、“０”パージによるデータを保持する。
データ“１”を書き込むメモリセルＭＣでは、ゲート−ソース間電圧ＶＧＳが（ＶＧ−ＶＳＬＲ）であり、ドレイン−ソース間電圧ＶＤＳは（ＶＢＬＨ−ＶＳＬＲ）である。よって、ゲート−ソース間電圧ＶＤＳはドレイン−ソース間電圧ＶＧＳよりも大きい。これにより、インパクトイオン化が生じ、メモリセルＭＣのボディＢにホールが注入される。
ｔ６において、ソース線ドライバＳＬＤは、選択ソース線ＳＬｋの電位をＶＳＬＳに戻す。ｔ７〜ｔ８において、センスアンプＳ／Ａは、ビット線ＢＬの電位をＶＢＬＳへ戻す。これにより、ＳＲＡＭはデータ保持状態に戻る。この一連のデータ読出しサイクルによって、所望のメモリセルＭＣのデータをＳＲＡＭの外部へ読み出すことができる。
一方、非選択ソース線ＳＬｉの電位はＶＳＬＳに固定されている。非選択ソース線ＳＬｉに接続されたメモリセルＭＣでは、ゲート電位、プレート電位およびソース線電位は、データ保持状態のそれらと同じである。
ビット線電位は、データを検出する期間およびデータ“１”の書戻し期間においてＶＢＬＳよりも高くあるいは低くなる。これにより、インパクトイオン化電流がデータ保持状態におけるインパクトイオン化電流（図４に示すＬ３）と異なる場合が生じる。この様な場合であっても、メモリセルＭＣは、第１の実施形態と同様に図５に示す平衡点Ｐ０およびＰ１を得ることができるように設計される。
インパクトイオン化電流がＬ３から大きくずれないように、データ“１”の書込み期間（ｔ５〜ｔ８）は短時間であることが好ましい。
（外部からのデータ書込み動作）
書き込み動作は、図８および図９に示す動作と基本的に同じである。ただし、ｔ１〜ｔａの読出し動作の後、外部から受け取った書込みデータは、所望のアドレスで指定されるセンスアンプＳ／Ａへ書き込まれる。このセンスアンプＳ／Ａは、受け取った書込みデータをｔ３〜ｔ８において、選択メモリセルＭＣへ書き込む。
以上のように、本実施形態によるＳＲＡＭでは、データ保持、データ読出しおよびデータ書込みが実行される。第２の実施形態は、第１の実施形態の効果を得ることができる。
（第３の実施形態）
第３の実施形態では、スタンドバイ時のデータ保持状態とアクティブ時のデータ保持状態とにおいて、各電極の電位を変更している。
図１０〜図１２は、本発明に係る第３の実施形態に従ったＳＲＡＭのスタンドバイ時のデータ保持状態およびアクティブ時のデータ保持状態を示すタイミング図である。図１０〜図１２において、アクティブ時のデータ保持状態は、図６および図７のデータ保持状態と同様である。アクティブ状態とは、データ読出しまたはデータ書込みのために外部からのアクセスがあり、或るアクセスから次のアクセスまでの間隔が所定期間未満の状態をいう。スタンドバイ状態とは、或るアクセスから所定期間以上経過している状態をいう。
図１０では、スタンドバイ時（ｔ１１〜ｔ１３）において、ビット線電位をＶＢＬＳからＶＢＬＳ＿ＳＢに上げる。即ち、ソース線電位よりもプレート電位に近いビット線電位をゲート電位に接近させている。これにより、スタンドバイ時のデータ保持状態におけるゲート−ドレイン間の電位差を、アクティブ時のそれよりも小さくしている。その結果、インパクトイオン化電流が減少する。また、プレート電位をＶＰからＶＰ＿ＳＢに上げている。即ち、スタンドバイ時のデータ保持状態におけるゲート−プレート間の電位差を、アクティブ時のそれよりも小さくしている。これにより、ボディ−プレート間の電位差が低下するのでトンネル電流が減少する。
アクセス中にデータを保持するためには、図７に示すインパクトイオン化電流が無効となる期間（ｔ５〜ｔ７）以外のインパクトイオン化電流が有効である期間（Ｉ／Ｉ有効期間）ｔ１〜ｔ５において、図５に示すＩｉ／ｉ＿ｍａｘが充分に大きいことが必要である。さらに、全期間ｔ１〜ｔ７において、図５に示すＩＤＴ＿ｍｉｎが充分に低いことが必要である。これは、図７に示すように非選択ソース線ＳＬｉに接続されたメモリセルにおいてもビット線が駆動されるためである。Ｉｉ／ｉ＿ｍａｘおよびＩＤＴ＿ｍｉｎの絶対値を充分に大きくするためには、ＶＳＬＳを基準としてＶＧ、ＶＢＬＳおよびＶＰの絶対値を大きくする必要がある。
しかし、スタンドバイ時には、メモリセルＭＣがデータを保持可能であれば足りるため、インパクトイオン化電流は“１”セルのボディ−ソース間のｐｎジャンクションリーク電流に比べて充分大きければよい。よって、スタンドバイ時には、Ｉｉ／ｉ＿ｍａｘおよびＩＤＴ＿ｍｉｎの絶対値を、アクティブ時のそれよりも低くしてもよい。これにより、スタンドバイ時のインパクトイオン化電流およびトンネル電流が減少するので、消費電流がさらに削減され得る。
図１１では、スタンドバイ時（ｔ１１〜ｔ１３）において、ビット線電位をＶＢＬＳからＶＢＬＳ＿ＳＢに下げている。これとともに、ゲート電位をＶＧからＶＧ＿ＳＢに下げている。このとき、ゲート電位の下げ幅が、ビット線電位の下げ幅よりも大きい。即ち、ソース線電位よりもプレート電位に近いビット線電位とゲート電位とを接近させている。これにより、スタンドバイ時のデータ保持状態におけるゲート−ドレイン間の電位差を、アクティブ時のそれよりも小さくしている。その結果、インパクトイオン化電流が減少する。また、スタンドバイ時のデータ保持状態におけるゲート−プレート間の電位差を、アクティブ時のそれよりも小さくしている。これにより、ボディ−プレート間の電位差が低下するのでトンネル電流が減少する。
図１１に示す動作の場合、ゲート−ボディ間の容量カップリングによりボディ電位が下がる。よって、“１”セルのボディ−ソース間のｐｎジャンクションリーク電流が減少するので、図１０に示す動作より消費電流は、さらに効果的に削減され得る。
図１２では、スタンドバイ時（ｔ１１〜ｔ１３）において、ビット線電位をＶＢＬＳに固定している。これに対し、ゲート電位、プレート電位およびソース電位をビット線電位に接近させている。このように動作させても、スタンドバイ時のデータ保持状態におけるゲート−ドレイン間の電位差は、アクティブ時のそれよりも小さくなる。よって、インパクトイオン化電流が減少する。また、スタンドバイ時のデータ保持状態におけるゲート−プレート間の電位差は、アクティブ時のそれよりも小さくなる。これにより、ボディ−プレート間の電位差が低下するのでトンネル電流が減少する。図１２に示す動作は、図１０に示す動作と同様の効果を得ることができる。
尚、図１０および図１２では、ゲート電位および／またはプレート電位を変化させている。これは、高レベル電源と低レベル電源とを切り替えるスイッチ（図示せず）を設ければ足りる。ワード線ドライバおよびプレート線ドライバを必要としない。ゲート電位およびプレート電位は、依然として全メモリセルＭＣに対して共通であるからである。
第３の実施形態のその他の構成および動作は、第１の実施形態の構成および動作と同様である。従って、第３の実施形態は、第１の実施形態の効果をも有する。
第３の実施形態において、ビット線電位とソース線電位とを入れ替えてもよい。この場合、第３の実施形態は第２の実施形態に適用することができる。これにより、第３の実施形態は、第２の実施形態の効果をも得ることができる。
（第４の実施形態）
図１３は、本発明に係る第４の実施形態に従ったＳＲＡＭの一例を示す回路図である。第４の実施形態は、ソース線ＳＬに対応するワード線ＷＬと、ワード線ＷＬを駆動する ワード線ドライバおよびワード線デコーダＷＬＤを備えている。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
ソース線ＳＬに接続されるメモリセルＭＣのゲートは、そのソース線ＳＬに対応するワード線ＷＬに接続されている。あるいは、ソース線ＳＬに接続されるメモリセルＭＣのゲートは、そのソース線ＳＬに対応するワード線ＷＬとして機能する。
図１４および図１５は、第４の実施形態によるＳＲＡＭの動作を示すタイミング図である。図１４は、選択ワード線および選択ソース線に接続されたメモリセルのボディ電位および各電極の電位を示す。図１５は、非選択ワード線および非選択ソース線に接続されたメモリセルのボディ電位および各電極の電位を示す。尚、このシミュレーションで用いたデバイスは、図４に示すシミュレーションで用いたデバイスと同じである。図において、“１”Ｖｂｏｄｙは、“１”セルのボディ電位を示し、“０”Ｖｂｏｄｙは、“０”セルのボディ電位を示す。
第１および第２の実施形態では、ｔ１において、ソース線ドライバＳＬＤがソース線電位を下げていた。第４の実施形態では、ソース線を下げる代わりに、ワード線ドライバＷＬＤがワード線電位をＶＷＬＬからＶＷＬＨへ上げている。これにより、第４の実施形態では、ｔ２１において、ソース線ドライバＳＬＤは、ソース線電位をＶＳＬＳから変化させなくてよい。
その後、ｔ２３において、ソース線ドライバＳＬＤは、ソース線電位をＶＳＬＳ（例えば、０Ｖ）からＶＳＬＷ（例えば、−０．６Ｖ）へ低下させる。ｔ２４において、センスアンプＳ／Ａが“１”セルに対応するビット線ＢＬの電位をＶＢＬＨへ立ち上げ、“０”セルに対応するビット線ＢＬの電位をＶＢＬＬに立ち下げる。これにより、“１”セルおよび“０”セルの両方に同時にデータ“１”およびデータ“０”を書き戻す。第４の実施形態では、“０”パージは不要である。
ｔ２５において、ソース線ドライバＳＬＤがソース線電位をＶＳＬＳへ戻す。ｔ２６においてセンスアンプＳ／Ａがビット線電位をＶＢＬＳに戻す。さらに、ワード線ドライバＷＬＤがワード線電位をＶＷＬＬへ戻す。第４の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。
このように、第４の実施形態では、データをセンスアンプＳ／Ａに読み出すときに、ソース線電位を変化させることなく、ワード線電位を変化させる。その後、データをメモリセルＭＣへ書き込むときに、ワード線電位を変化させることなく、ソース線電位を変化させる。これにより、ソース線電位およびワード線電位を個別に駆動することにより、ソース線ＳＬおよびワード線ＷＬの各電位の変動幅を小さくすることができる。また、第４の実施形態は、データ“０”およびデータ“１”を同時に書き込むことができるので、１サイクル期間を短縮することができる。さらに、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
（第５の実施形態）
図１６および図１７は、本発明に係る第５の実施形態に従ったＳＲＡＭの構成を示す斜視図である。第５の実施形態は、Ｆｉｎ型ＦＥＴをメモリセルＭＣとして用いている。第１および第２の実施形態では、メモリセルＭＣは平面型ＦＥＴであり、ゲート電極Ｇおよびプレート電極Ｐは、それぞれボディＢの上面および底面に面していた。これに対し、第５の実施形態では、ゲート電極Ｇ（フロントゲートＦＧともいう）およびプレート電極Ｐ（バックゲートＢＧともいう）は、それぞれボディＢの側面に面している。これに伴い、ゲート絶縁膜およびプレート絶縁膜（図１６および図１７では図示せず）は、それぞれフロントゲートＦＧとボディＢとの間、および、バックゲートＢＧとボディＢとの間に設けられている。
図１６に示すＳＲＡＭは、ソース線ＳＬおよびビット線ＢＬが同一方向（カラム方向）へ延伸しており、フロントワード線ＦＷＬおよびバックワード線ＢＷＬがカラム方向に対して直交するロウ方向へ延伸している。フロントワード線ＦＷＬは、ロウ方向に配列されたメモリセルＭＣのフロントゲートＦＧに接続されている。バックワード線ＢＷＬは、ロウ方向に配列されたメモリセルＭＣのバックゲートＢＧに接続されている。ソース線ＳＬは、第１メタル層（下層メタル）Ｍ１で形成される。フロントワード線ＦＷＬおよびバックワード線ＢＷＬは第２メタル層（中間メタル層）Ｍ２で形成される。ビット線ＢＬは、第３メタル層（上層メタル）Ｍ３で形成される。ソース線ＳＬ、フロントワード線ＦＷＬ、バックワード線ＢＷＬおよびビット線ＢＬは、例えば、銅、アルミニウム、タングステン等の金属からなる。
図１７に示すＳＲＡＭは、ソース線ＳＬおよびフロントワード線ＦＷＬが同一方向（ロウ方向）へ延伸しており、ビット線ＢＬおよびバックワード線ＢＷＬがロウ方向に対して直交するカラム方向へ延伸している。フロントワード線ＦＷＬは、ロウ方向に配列されたメモリセルＭＣのフロントゲートＦＧに接続されている。バックワード線ＢＷＬは、カラム方向に配列されたメモリセルＭＣのバックゲートＢＧに接続されている。ソース線ＳＬは、第１メタル層（下層メタル）Ｍ１で形成される。ビット線ＢＬおよびバックワード線ＢＷＬは第２メタル層（中間メタル層）Ｍ２で形成される。フロントワード線ＦＷＬは、第３メタル層（上層メタル）Ｍ３で形成される。
第５の実施形態のその他の構成および動作は、第１〜第４の実施形態のいずれかの構成および動作と同様でよい。自律リフレッシュ動作は、Ｆｉｎ型ＦＥＴをメモリセルＭＣとして用いたＦＢＣメモリに対しても実行することができる。従って、第５の実施形態は、第１〜第４の実施形態のいずれかと同様の効果を得ることができる。
このようなＦｉｎ型ＦＢＣの場合、第２のゲート絶縁膜５０の膜厚が第１のゲート絶縁膜４０の膜厚とほぼ等しいことが好ましい。これにより、第１および第２のゲート絶縁膜４０および５０を同時に形成することができるので、ＦＢＣメモリの製造が容易となるというメリットがあるからである。
実際には、ビット線電位、ソース線電位、ワード線電位は、コンタクト抵抗等により電圧降下して、それぞれドレイン層Ｄ、ソース層Ｓ、ゲート電極Ｇに伝達される。しかし、以上の実施形態においては、便宜上、ビット線電位、ソース線電位、ワード線電位は、それぞれドレイン層Ｄの電位、ソース層Ｓの電位、ゲート電極Ｇの電位と等しいものとして記載した。
メモリセルＭＣとしてｎ型ＦＥＴを採用した。しかし、メモリセルＭＣとしてｐ型ＦＥＴを用いてもよい。この場合、各電極の電圧の正負を逆転すればよい。この場合、図５に示すグラフの符号も逆になり、ボディ電流（Ｉｉｎ−Ｉｏｕｔ）は、負、正、負、正の順に変化する。
本発明に係る第１の実施形態に従ったＳＲＡＭの一例を示す回路図。 第１の実施形態によるＦＢＣの構成の一例を示す断面図。 本実施形態によるＳＲＡＭの“０”セルおよび“１”セルのデータ保持状態を示す概念図。 インパクトイオン化電流とトンネル電流との関係を示すグラフ。 データ保持時におけるインパクトイオン化電流Ｉｉｎ（Ｌ３）とトンネル電流Ｉｏｕｔ（Ｌｔ）との差（Ｉｉｎ−Ｉｏｕｔ）を示すグラフ。 第１の実施形態によるＳＲＡＭの動作を示すタイミング図。 第１の実施形態によるＳＲＡＭの動作を示すタイミング図。 本発明に係る第２の実施形態に従ったＳＲＡＭの動作を示すタイミング図。 本発明に係る第２の実施形態に従ったＳＲＡＭの動作を示すタイミング図。 本発明に係る第３の実施形態に従ったＳＲＡＭのスタンドバイ時のデータ保持状態およびアクティブ時のデータ保持状態を示すタイミング図。 本発明に係る第３の実施形態に従ったＳＲＡＭのスタンドバイ時のデータ保持状態およびアクティブ時のデータ保持状態を示すタイミング図。 本発明に係る第３の実施形態に従ったＳＲＡＭのスタンドバイ時のデータ保持状態およびアクティブ時のデータ保持状態を示すタイミング図。 本発明に係る第４の実施形態に従ったＳＲＡＭの一例を示す回路図。 第４の実施形態によるＳＲＡＭの動作を示すタイミング図。 第４の実施形態によるＳＲＡＭの動作を示すタイミング図。 本発明に係る第５の実施形態に従ったＳＲＡＭの構成を示す斜視図。 本発明に係る第５の実施形態に従ったＳＲＡＭの構成を示す斜視図。
符号の説明
ＭＣ…メモリセル
ＢＬ…ビット線
ＳＬ…ソース線
Ｇ…ゲート電極
Ｐ…プレート電極
Ｓ／Ａ…センスアンプ
ＳＬＤ…ソース線ドライバ
Ｂ…ボディ
Ｓ…ソース層
Ｄ…ドレイン層
Ｐ０、Ｐ１…安定な平衡点
ＰＨ…不安定点

Claims (5)

  1. 半導体層と、
    前記半導体層内に設けられたソース層およびドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
    前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、
    前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、
    前記ソース層に電位を印加するドライバと、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、前記メモリセルへ論理データを書き込むセンスアンプとを備え、
    データ保持状態において、前記ボディ領域に前記電荷が流れ込むように、前記第1のゲート電極の電位は、前記ソース層および前記ドレイン層のうち一方の電位よりも高くかつ前記ソース層および前記ドレイン層のうち他方の電位よりも低くなるように設定され、さらに、前記ボディ領域から前記電荷が流れ出るように、前記第２のゲート電極の電位は、前記ソース層の電位、前記ドレイン層の電位および前記第１のゲート電極の電位のいずれよりも絶対値として大きくなるように設定され、
    データ保持状態において、単位時間に前記ボディ領域に流れ込む第１の電荷量と単位時間に前記ボディ領域から流れ出る第２の電荷量とがほぼ等しくなる平衡状態に前記メモリセルを維持することを特徴とする半導体記憶装置。
  2. 前記第１の電荷量および前記第２の電荷量の差は２つの安定な平衡点および１つの不安定な平衡点を含み、
    前記２つの安定な平衡点に対応する前記ボディ領域の電位は、１つの不安定な平衡点に対応する前記ボディ領域の電位の両側に存在し、
    前記２つの安定な平衡状態のうち一方がデータ“０”を格納する前記メモリセルの平衡状態であり、他方がデータ“１”を格納する前記メモリセルの平衡状態であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１の電荷量Ｉｉｎは、前記ボディ領域と前記ソース層または前記ドレイン層との間で生じるインパクトイオン化電流によって前記ボディ領域へ単位時間に流れ込む電荷量であり、
    前記第２の電荷量Ｉｏｕｔは、前記第２のゲート電極から前記第２のゲート絶縁膜を介して前記ボディ領域へ単位時間に流れ出るトンネル電流による電荷量であり、
    前記ボディ領域に流れ込む電流と該ボディ領域から流れ出る電流との差（Ｉｉｎ−Ｉｏｕｔ）は、前記ボディ領域の電位が低電位から高電位に上昇するにつれて、正、負、正、負、または、負、正、負、正の順に変化することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 前記第１のゲート電極の電位および前記第２のゲート電極の電位は、データ保持状態、データ書込みおよびデータ読出し時において固定されていることを特徴とする請求項１に記載の半導体記憶装置。
  5. 半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記ソース層に電位を印加するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、前記メモリセルへ論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
    データ保持状態において、前記ボディ領域に前記電荷が流れ込むように、前記第1のゲート電極の電位は、前記ソース層および前記ドレイン層のうち一方の電位よりも高くかつ前記ソース層および前記ドレイン層のうち他方の電位よりも低くなるように駆動され、さらに、前記ボディ領域から前記電荷が流れ出るように、前記第２のゲート電極の電位は、前記ソース層の電位、前記ドレイン層の電位および前記第１のゲート電極の電位のいずれよりも絶対値として大きくなるように駆動され、単位時間に前記ボディ領域に流れ込む第１の電荷量と単位時間に前記ボディ領域から流れ出る第２の電荷量とがほぼ等しくなる平衡状態に前記メモリセルを維持すること具備する半導体記憶装置の駆動方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017195395A (ja) * 2012-02-16 2017-10-26 ジーノ セミコンダクター， インコーポレイテッド 第１および第２のトランジスタを備えるメモリセルおよび動作の方法
WO2023181172A1 (ja) * 2022-03-23 2023-09-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
WO2023195047A1 (ja) * 2022-04-04 2023-10-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
WO2025104905A1 (ja) * 2023-11-17 2025-05-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US8004920B2 (en) 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
WO2022234614A1 (ja) * 2021-05-06 2022-11-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009087496A (ja) * 2007-10-02 2009-04-23 Toshiba Corp 半導体記憶装置およびその駆動方法
JP2009193657A (ja) * 2008-01-16 2009-08-27 Toshiba Memory Systems Co Ltd 半導体記憶装置およびその駆動方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4405405B2 (ja) * 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
JP2006179048A (ja) * 2004-12-21 2006-07-06 Sanyo Electric Co Ltd 半導体装置
JP4728726B2 (ja) * 2005-07-25 2011-07-20 株式会社東芝 半導体記憶装置
JP4338692B2 (ja) * 2005-10-04 2009-10-07 シャープ株式会社 半導体記憶装置および電子機器
US7486111B2 (en) * 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
JP2008010046A (ja) * 2006-06-28 2008-01-17 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009087496A (ja) * 2007-10-02 2009-04-23 Toshiba Corp 半導体記憶装置およびその駆動方法
JP2009193657A (ja) * 2008-01-16 2009-08-27 Toshiba Memory Systems Co Ltd 半導体記憶装置およびその駆動方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017195395A (ja) * 2012-02-16 2017-10-26 ジーノ セミコンダクター， インコーポレイテッド 第１および第２のトランジスタを備えるメモリセルおよび動作の方法
TWI671886B (zh) * 2012-02-16 2019-09-11 美商季諾半導體股份有限公司 包含初級和二級電晶體之儲存單元及其操作方法
WO2023181172A1 (ja) * 2022-03-23 2023-09-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
US12317478B2 (en) 2022-03-23 2025-05-27 Unisantis Electronics Singapore Pte. Ltd. Semiconductor memory device
WO2023195047A1 (ja) * 2022-04-04 2023-10-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
US12125520B2 (en) 2022-04-04 2024-10-22 Unisantis Electronics Singapore Pte. Ltd. Semiconductor memory device
WO2025104905A1 (ja) * 2023-11-17 2025-05-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

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