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JP2009246028A - Mems and its method for manufacturing - Google Patents

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JP2009246028A
JP2009246028A JP2008088516A JP2008088516A JP2009246028A JP 2009246028 A JP2009246028 A JP 2009246028A JP 2008088516 A JP2008088516 A JP 2008088516A JP 2008088516 A JP2008088516 A JP 2008088516A JP 2009246028 A JP2009246028 A JP 2009246028A
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JP2008088516A
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Atsuo Hattori
敦夫 服部
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Yamaha Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To improve electric characteristics of a MEMS including a piezoelectric layer on a piezo-resistor part. <P>SOLUTION: A method for manufacturing of the MEMS includes steps of forming the piezo-resistor part in a semiconductor layer by implanting impurities into the semiconductor layer; forming a conductive layer serving as a lower layer electrode on a flat region on the surface of an insulation layer coupling with the surface of the semiconductor layer, forming the piezoelectric layer on a flat region on the surface of the conductive layer serving as the lower layer electrode; forming a conductive layer serving as an upper layer electrode on the surface of the piezoelectric layer; and etching the conductive layer serving as the lower layer electrode, the piezoelectric layer and the conductive layer serving as the upper layer electrode, thereby forming a piezoelectric element. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明はMEMS(Micro Electro Mechanical Systems)およびMEMS製造方法に関し、特にピエゾ抵抗部の上に圧電層を形成する技術に関する。   The present invention relates to MEMS (Micro Electro Mechanical Systems) and a MEMS manufacturing method, and more particularly to a technique for forming a piezoelectric layer on a piezoresistive portion.

従来、積層されたピエゾ抵抗と圧電素子とを用いたMEMSとして加速度センサ、振動ジャイロスコープ、圧力センサ、振動センサ、マイクロホン、力覚センサが知られている。特許文献1に記載された自励振型マイクロフォンは、圧電素子によって可撓部を構成するダイヤフラムを励振し、ピエゾ抵抗によってダイヤフラムの変位を検出するMEMSである。圧電素子は圧電層と圧電層を挟む2層の電極層とを備える。圧電層の結晶特性はMEMSの電気的特性を大きく左右する。
特開2001−25095号公報
Conventionally, an acceleration sensor, a vibration gyroscope, a pressure sensor, a vibration sensor, a microphone, and a force sensor are known as MEMS using stacked piezoresistors and piezoelectric elements. The self-excited microphone described in Patent Document 1 is a MEMS that excites a diaphragm constituting a flexible portion with a piezoelectric element and detects the displacement of the diaphragm with a piezoresistor. The piezoelectric element includes a piezoelectric layer and two electrode layers sandwiching the piezoelectric layer. The crystal characteristics of the piezoelectric layer greatly affect the electrical characteristics of the MEMS.
JP 2001-25095 A

しかし特許文献1に記載された自励振型マイクロフォンでは、圧電素子の圧電層および下層電極とが段差のある面に形成されているため、圧電素子の結晶構造が乱れるという問題がある。   However, the self-excited microphone described in Patent Document 1 has a problem that the crystal structure of the piezoelectric element is disturbed because the piezoelectric layer and the lower layer electrode of the piezoelectric element are formed on a stepped surface.

本発明はこのような問題を解決するために創作されたものであってピエゾ抵抗部の上に圧電層を備えるMEMSの電気的特性を向上させることを目的の1つとする。   The present invention has been created to solve such a problem, and an object thereof is to improve the electrical characteristics of a MEMS including a piezoelectric layer on a piezoresistive portion.

(1)上記目的を達成するためのMEMS製造方法は、半導体層に不純物を注入することにより半導体層にピエゾ抵抗部を形成し、半導体層の表面に結合している絶縁層の表面の平坦な領域に下層電極となる導電層を形成し、下層電極となる導電層の表面の平坦な領域に圧電層を形成し、圧電層の表面に上層電極となる導電層を形成し、下層電極となる導電層と圧電層と上層電極となる導電層とをエッチングすることにより圧電素子を形成する、ことを含む。
ピエゾ抵抗部と圧電素子とを隔てる絶縁層の表面の平坦な領域に圧電素子の下層電極となる導電層を形成し、その導電層の表面の平坦な領域に圧電層を形成することにより、圧電層の結晶構造を整えることができる。したがって本発明によるとピエゾ抵抗部の上に圧電層を備えるMEMSの電気的特性を向上させることができる。尚、本明細書において「平坦」は相対的に巨視的な表面形状に用い、換言すれば段差のないことを意味し、「平滑」は相対的に微視的な表面形状に用い、換言すれば微小な凹凸が小さいことを意味するものとする。
(1) In a MEMS manufacturing method for achieving the above object, a piezoresistive portion is formed in a semiconductor layer by injecting impurities into the semiconductor layer, and the surface of the insulating layer bonded to the surface of the semiconductor layer is flat. A conductive layer to be a lower layer electrode is formed in a region, a piezoelectric layer is formed to a flat region on the surface of the conductive layer to be a lower layer electrode, and a conductive layer to be an upper layer electrode is formed on the surface of the piezoelectric layer to be a lower layer electrode Forming a piezoelectric element by etching a conductive layer, a piezoelectric layer, and a conductive layer to be an upper electrode.
By forming a conductive layer as a lower layer electrode of the piezoelectric element on the flat region of the surface of the insulating layer separating the piezoresistive portion and the piezoelectric element, and forming the piezoelectric layer on the flat region of the surface of the conductive layer, the piezoelectric layer is formed. The crystal structure of the layer can be adjusted. Therefore, according to the present invention, it is possible to improve the electrical characteristics of the MEMS including the piezoelectric layer on the piezoresistive portion. In this specification, “flat” is used for a relatively macroscopic surface shape, in other words, there is no step, and “smooth” is used for a relatively microscopic surface shape. It means that minute unevenness is small.

(2)上記目的を達成するためのMEMS製造方法において、半導体層の表面の平坦な領域に絶縁層を形成し、絶縁層を貫通させて半導体層に不純物を注入することにより半導体層にピエゾ抵抗を形成する、ことを含むことが好ましい。
半導体層に不純物を注入する前に半導体層の表面の平坦な領域に絶縁層を形成することにより、絶縁層の表面の平滑な領域に圧電素子を形成することができ、その結果、ピエゾ抵抗部の上に圧電層を備えるMEMSの電気的特性をさらに向上させることができる。
(2) In the MEMS manufacturing method for achieving the above object, an insulating layer is formed in a flat region of the surface of the semiconductor layer, and an impurity is injected into the semiconductor layer through the insulating layer, thereby piezoresistive in the semiconductor layer. It is preferable to include.
By forming the insulating layer in a flat region on the surface of the semiconductor layer before injecting impurities into the semiconductor layer, a piezoelectric element can be formed in a smooth region on the surface of the insulating layer. As a result, the piezoresistive portion It is possible to further improve the electrical characteristics of the MEMS including the piezoelectric layer on the substrate.

(3)上記目的を達成するためのMEMS製造方法において、絶縁層を熱酸化により形成する、ことを含むことが好ましい。
熱酸化により絶縁層を形成することにより、表面が平滑な絶縁層を形成することができ、その結果、ピエゾ抵抗部の上に圧電層を備えるMEMSの電気的特性をさらに向上させることができる。
(3) In the MEMS manufacturing method for achieving the above object, it is preferable to include forming the insulating layer by thermal oxidation.
By forming the insulating layer by thermal oxidation, an insulating layer having a smooth surface can be formed. As a result, the electrical characteristics of the MEMS including the piezoelectric layer on the piezoresistive portion can be further improved.

(4)上記目的を達成するためのMEMS製造方法において、半導体層はSOIウエハの薄い方の半導体層であることが好ましい。
SOIウエハの平坦で平滑な薄い方の半導体層の表面に絶縁層を形成することにより、圧電素子を形成する下地となる絶縁層の表面を平滑に形成することができ、その結果、ピエゾ抵抗部の上に圧電層を備えるMEMSの電気的特性をさらに向上させることができる。
(4) In the MEMS manufacturing method for achieving the above object, the semiconductor layer is preferably a thinner semiconductor layer of the SOI wafer.
By forming the insulating layer on the surface of the flat and smooth thin semiconductor layer of the SOI wafer, the surface of the insulating layer serving as a base for forming the piezoelectric element can be formed smoothly. As a result, the piezoresistive portion It is possible to further improve the electrical characteristics of the MEMS including the piezoelectric layer on the substrate.

(5)上記目的を達成するためのMEMS製造方法において、半導体層に不純物を注入することによりピエゾ抵抗部の配線を形成することが好ましい。
半導体層への不純物の注入により配線を形成すると、配線となる導電膜を堆積によって形成する場合に比べ、配線の形成によって生ずる応力を低減できる。またピエゾ抵抗部の配線を半導体層に形成することにより、圧電素子の配線とピエゾ抵抗部の配線とを絶縁層で隔てられた別の層に形成できるため、レイアウト効率が高まる。
(5) In the MEMS manufacturing method for achieving the above object, it is preferable to form the wiring of the piezoresistive portion by injecting impurities into the semiconductor layer.
When a wiring is formed by implanting impurities into the semiconductor layer, stress generated by the formation of the wiring can be reduced as compared with a case where a conductive film to be a wiring is formed by deposition. Further, by forming the wiring of the piezoresistive portion in the semiconductor layer, the wiring of the piezoelectric element and the wiring of the piezoresistive portion can be formed in different layers separated by an insulating layer, so that the layout efficiency is increased.

(6)上記目的を達成するためのMEMSは、半導体層と半導体層に形成されているピエゾ抵抗部と半導体層の表面に結合している表面が平坦な絶縁層とを備える可撓部と、絶縁層の表面に結合し表面が平坦な下層電極と下層電極の表面に結合した圧電層と圧電層の表面に結合した上層電極とを備える圧電素子と、を備える。
本発明によると、下層電極の下地となっている絶縁層の表面も、圧電層の下地となっている絶縁層の表面も平坦であるため、ピエゾ抵抗部の上に圧電層を備えるMEMSの電気的特性を向上させることができる。
(6) A MEMS for achieving the above object includes a flexible portion including a semiconductor layer, a piezoresistive portion formed in the semiconductor layer, and an insulating layer having a flat surface bonded to the surface of the semiconductor layer; A lower layer electrode that is bonded to the surface of the insulating layer and has a flat surface; a piezoelectric layer that is bonded to the surface of the lower layer electrode; and a piezoelectric element that includes an upper layer electrode bonded to the surface of the piezoelectric layer.
According to the present invention, since the surface of the insulating layer underlying the lower electrode and the surface of the insulating layer underlying the piezoelectric layer are flat, the electrical characteristics of the MEMS including the piezoelectric layer on the piezoresistive portion are as follows. Characteristics can be improved.

(7)上記目的を達成するためのMEMSにおいて、半導体層にピエゾ抵抗部の配線が形成されていることが好ましい。
半導体層にピエゾ抵抗部の配線を形成することにより、圧電素子の配線とピエゾ抵抗部の配線とを絶縁層で隔てられた別の層に形成できるため、レイアウト効率が高まる。
(7) In the MEMS for achieving the above object, it is preferable that the wiring of the piezoresistive portion is formed in the semiconductor layer.
By forming the wiring of the piezoresistive portion in the semiconductor layer, the wiring of the piezoelectric element and the wiring of the piezoresistive portion can be formed in different layers separated by an insulating layer, so that the layout efficiency is increased.

尚、請求項において「〜上に」というときは、技術的な阻害要因がない限りにおいて「上に中間物を介在させずに」と「〜上に中間物を介在させて」の両方を意味する。また、請求項に記載された動作の順序は、技術的な阻害要因がない限りにおいて記載順に限定されず、同時に実行されても良いし、記載順の逆順に実行されても良いし、連続した順序で実行されなくても良い。   In addition, in the claims, “to the upper” means both “without an intermediate on the top” and “with an intermediate on the upper” unless there is a technical obstruction factor. To do. Further, the order of the operations described in the claims is not limited to the order of description as long as there is no technical obstruction factor, and may be executed at the same time, may be executed in the reverse order of the description order, or may be continuous. It does not have to be executed in order.

以下、本発明の実施の形態を添付図面を参照しながら以下の順に説明する。尚、各図において対応する構成要素には同一の符号が付され、重複する説明は省略される。
1.第一実施形態
(構成)
本発明のMEMSの第一実施形態として6次元のモーションセンサを図1A、図1B、図1Cに示す。モーションセンサ1は互いに直交する3軸の加速度成分と、互いに直交する3軸の角速度成分とを検出するためのMEMSである。
Hereinafter, embodiments of the present invention will be described in the following order with reference to the accompanying drawings. In addition, the same code | symbol is attached | subjected to the corresponding component in each figure, and the overlapping description is abbreviate | omitted.
1. First embodiment (Configuration)
As a first embodiment of the MEMS of the present invention, a six-dimensional motion sensor is shown in FIGS. 1A, 1B, and 1C. The motion sensor 1 is a MEMS for detecting a triaxial acceleration component orthogonal to each other and a triaxial angular velocity component orthogonal to each other.

モーションセンサ1は平面視が十文字の形態を有する可撓部Fと、可撓部Fの4つの端部と結合している支持部Sと、可撓部Fの中央に結合している錘部Mと、可撓部Fを励振するための圧電素子30と、可撓部Fの変形または変位を検出するためのピエゾ抵抗部131とを備える。   The motion sensor 1 includes a flexible part F having a cross-shaped form in plan view, a support part S coupled to four ends of the flexible part F, and a weight part coupled to the center of the flexible part F. M, a piezoelectric element 30 for exciting the flexible portion F, and a piezoresistive portion 131 for detecting deformation or displacement of the flexible portion F.

可撓部FはSOIウエハの薄い方の半導体層13、絶縁層20、絶縁層40とで主に構成されている。可撓部Fにはピエゾ抵抗部131と圧電素子30とが含まれている。   The flexible part F is mainly composed of the thinner semiconductor layer 13, insulating layer 20, and insulating layer 40 of the SOI wafer. The flexible portion F includes a piezoresistive portion 131 and a piezoelectric element 30.

半導体層13にはピエゾ抵抗部131と低抵抗部132とが形成されている。半導体層13の残部は単結晶シリコン(Si)からなる。ピエゾ抵抗部131にはホウ素(B)がシリコンの不純物として注入されている。低抵抗部132にはピエゾ抵抗部131よりも高濃度でホウ素がシリコンの不純物として注入されている。   A piezoresistive portion 131 and a low resistance portion 132 are formed in the semiconductor layer 13. The remainder of the semiconductor layer 13 is made of single crystal silicon (Si). Boron (B) is implanted into the piezoresistive portion 131 as silicon impurities. Boron is implanted into the low resistance portion 132 as a silicon impurity at a higher concentration than the piezoresistive portion 131.

絶縁層20は半導体層13の表面に結合している。ピエゾ抵抗部131と圧電素子30とを絶縁している絶縁層20は二酸化シリコン(SiO)からなる。絶縁層20の表面(圧電素子30との界面)は平坦かつ平滑に形成されている。絶縁層20にはコンタクトホールH1が形成されている。 The insulating layer 20 is bonded to the surface of the semiconductor layer 13. The insulating layer 20 that insulates the piezoresistive portion 131 and the piezoelectric element 30 is made of silicon dioxide (SiO 2 ). The surface of the insulating layer 20 (interface with the piezoelectric element 30) is formed flat and smooth. A contact hole H <b> 1 is formed in the insulating layer 20.

ピエゾ抵抗部131と表面配線51とは、コンタクトホールH1を介して低抵抗部132に接続されている内部配線31bとピエゾ抵抗部131に接続されている低抵抗部132とによって電気的に接続されている。   The piezoresistive portion 131 and the surface wiring 51 are electrically connected by the internal wiring 31b connected to the low resistance portion 132 via the contact hole H1 and the low resistance portion 132 connected to the piezoresistance portion 131. ing.

圧電素子30はピエゾ抵抗部131の上に位置し、絶縁層20の平坦かつ平滑な表面に結合している。圧電素子30とピエゾ抵抗部131とを垂直方向に重ねることによってレイアウト効率が高まる。圧電素子30は、絶縁層20に結合している下層電極31aと、圧電層32と、上層電極33aとから構成されている。下層電極31aは白金(Pt)からなる。下層電極31aの表面(圧電層32との界面)は平坦かつ平滑に形成されている。圧電層32は下層電極31aの表面に結合している。圧電層32はPZT(チタン酸ジルコン酸鉛)からなる。上層電極33aは白金からなる。上層電極33aは圧電層32の表面に結合している。下層電極31aと表面配線51とは配線31cによって接続されている(図1C参照)。上層電極33aは表面配線51に直接接続されている。   The piezoelectric element 30 is located on the piezoresistive portion 131 and is bonded to the flat and smooth surface of the insulating layer 20. Layout efficiency is enhanced by overlapping the piezoelectric element 30 and the piezoresistive portion 131 in the vertical direction. The piezoelectric element 30 includes a lower layer electrode 31a coupled to the insulating layer 20, a piezoelectric layer 32, and an upper layer electrode 33a. The lower layer electrode 31a is made of platinum (Pt). The surface of the lower electrode 31a (interface with the piezoelectric layer 32) is formed flat and smooth. The piezoelectric layer 32 is bonded to the surface of the lower layer electrode 31a. The piezoelectric layer 32 is made of PZT (lead zirconate titanate). The upper layer electrode 33a is made of platinum. The upper layer electrode 33 a is bonded to the surface of the piezoelectric layer 32. The lower layer electrode 31a and the surface wiring 51 are connected by a wiring 31c (see FIG. 1C). The upper layer electrode 33 a is directly connected to the surface wiring 51.

絶縁層40は圧電素子30、圧電素子30の下層電極31aの配線31c、ピエゾ抵抗部131の内部配線31bおよび絶縁層20の全体を覆っている。表面配線51は絶縁層40に形成されているコンタクトホールを介してピエゾ抵抗部131の内部配線31b、圧電素子30の下層電極31aの配線31cおよび圧電素子30の上層電極33aに接続している。   The insulating layer 40 covers the piezoelectric element 30, the wiring 31 c of the lower layer electrode 31 a of the piezoelectric element 30, the internal wiring 31 b of the piezoresistive portion 131 and the entire insulating layer 20. The surface wiring 51 is connected to the internal wiring 31 b of the piezoresistive portion 131, the wiring 31 c of the lower layer electrode 31 a of the piezoelectric element 30, and the upper layer electrode 33 a of the piezoelectric element 30 through contact holes formed in the insulating layer 40.

錘部Mの平面視は中央の矩形の4つの角のそれぞれに矩形が接続された形態を有する。錘部Mの中央部は可撓部Fの中央部に結合している。錘部Mの中央部以外は、可撓部Fにも支持部Sにも重なっていない。錘部Mはバルク層11と接続層12と半導体層13と絶縁層20とからなる。バルク層11は単結晶シリコンのベースウエハからなる。バルク層11と半導体層13とを結合している接続層12は二酸化シリコンからなる。   The plan view of the weight portion M has a form in which a rectangle is connected to each of the four corners of the center rectangle. The central part of the weight part M is coupled to the central part of the flexible part F. Except for the central part of the weight part M, neither the flexible part F nor the support part S overlaps. The weight portion M includes a bulk layer 11, a connection layer 12, a semiconductor layer 13, and an insulating layer 20. The bulk layer 11 is made of a single crystal silicon base wafer. The connection layer 12 that joins the bulk layer 11 and the semiconductor layer 13 is made of silicon dioxide.

支持部Sは矩形枠の形態を有する。支持部Sはバルク層11、接続層12、半導体層13、絶縁層20および絶縁層40からなる。   The support S has a rectangular frame shape. The support portion S includes a bulk layer 11, a connection layer 12, a semiconductor layer 13, an insulating layer 20, and an insulating layer 40.

モーションセンサ1は表面配線51に接続される外部配線によって図示しない駆動検出回路に接続される。圧電素子30には可撓部Fを励振するための駆動電圧が駆動検出回路によって印加される。ピエゾ抵抗部131の抵抗値は可撓部Fの変形量または変位量を示す電圧信号に駆動検出回路によって変換される。可撓部Fの励振と角速度とによって生ずるコリオリ力による可撓部の変位成分の振動周波数は可撓部Fの励振周波数と一致する。一方、加速度による可撓部Fの変位成分は可撓部Fの励振周波数と無関係である。したがって可撓部Fの励振周波数を、検出対象とする加速度の周波数よりも十分高く設定することにより、可撓部Fの変位から加速度成分と角速度成分とを抽出可能になる。可撓部Fは3次元の振動が可能である形態であるため、モーションセンサ1を用いて3次元の加速度と3次元の角速度がそれぞれ検出できる。   The motion sensor 1 is connected to a drive detection circuit (not shown) by external wiring connected to the surface wiring 51. A drive voltage for exciting the flexible portion F is applied to the piezoelectric element 30 by a drive detection circuit. The resistance value of the piezoresistive portion 131 is converted into a voltage signal indicating the deformation amount or displacement amount of the flexible portion F by the drive detection circuit. The vibration frequency of the displacement component of the flexible part due to the Coriolis force generated by the excitation of the flexible part F and the angular velocity coincides with the excitation frequency of the flexible part F. On the other hand, the displacement component of the flexible portion F due to acceleration is independent of the excitation frequency of the flexible portion F. Therefore, by setting the excitation frequency of the flexible portion F sufficiently higher than the frequency of the acceleration to be detected, the acceleration component and the angular velocity component can be extracted from the displacement of the flexible portion F. Since the flexible portion F has a form capable of three-dimensional vibration, the motion sensor 1 can detect the three-dimensional acceleration and the three-dimensional angular velocity.

(製造方法)
はじめに図2に示すようにSOIウエハ10の半導体層13の平坦かつ平滑な表面に絶縁層20を形成する。その結果、半導体層13の表面に結合された絶縁層20が形成される。絶縁層20の表面を平坦かつ平滑に形成するため、絶縁層20の下地となる半導体層13にはSOIウエハ10の薄い方の半導体層を用い、その薄い方の半導体層の熱酸化によって絶縁層20を形成することが望ましい。SOIウエハ10は、例えば単結晶シリコンからなる厚さ625μmのバルク層11と、二酸化シリコンからなる厚さ1μmの絶縁層である接続層12と、単結晶シリコンからなる厚さ10μmのボンドウエハからなる半導体層13とで構成される。続いてフォトレジストからなる保護膜R1を絶縁層20の表面に形成する。さらに保護膜R1を用いて半導体層13の一部に不純物を注入することにより、半導体層13にピエゾ抵抗部131を形成する。ピエゾ抵抗部131の不純物は例えば濃度2×1018/cmのホウ素イオンとする。不純物イオンが分布する深さは、イオン注入のための加速電圧によって制御される。すなわち、不純物が絶縁層20を貫通し、半導体層13にとどまる加速電圧を用いて不純物を注入する。
(Production method)
First, as shown in FIG. 2, the insulating layer 20 is formed on the flat and smooth surface of the semiconductor layer 13 of the SOI wafer 10. As a result, an insulating layer 20 bonded to the surface of the semiconductor layer 13 is formed. In order to form the surface of the insulating layer 20 flat and smooth, the semiconductor layer 13 which is the base of the insulating layer 20 is the thinner semiconductor layer of the SOI wafer 10, and the insulating layer is thermally oxidized by the thinner semiconductor layer. It is desirable to form 20. The SOI wafer 10 includes, for example, a bulk layer 11 made of single crystal silicon having a thickness of 625 μm, a connection layer 12 made of silicon dioxide and having a thickness of 1 μm, and a semiconductor made of a bond wafer made of single crystal silicon and having a thickness of 10 μm. And the layer 13. Subsequently, a protective film R1 made of a photoresist is formed on the surface of the insulating layer 20. Further, a piezoresistive portion 131 is formed in the semiconductor layer 13 by implanting impurities into a part of the semiconductor layer 13 using the protective film R1. The impurity of the piezoresistive portion 131 is, for example, boron ion having a concentration of 2 × 10 18 / cm 3 . The depth at which impurity ions are distributed is controlled by the acceleration voltage for ion implantation. That is, the impurity is implanted using an acceleration voltage that penetrates the insulating layer 20 and remains in the semiconductor layer 13.

次に図3Aに示すようにフォトレジストからなる保護膜R2を用いて絶縁層20にコンタクトホールH1を形成する。続いて保護膜R2および絶縁層20を用いて半導体層13の一部に不純物を注入する。その結果、絶縁層20の下層において図3Bに示すように低抵抗部132がピエゾ抵抗部131と連続している領域に形成される。低抵抗部132の領域とピエゾ抵抗部131の領域とはコンタクトホールH1の位置又は注入後の不純物の拡散によって連続させる。低抵抗部132の不純物は例えば濃度2×1020/cmのホウ素イオンとする。不純物イオンが分布する深さは、イオン注入のための加速電圧によって制御される。その後、アニールによって半導体層13および絶縁層20の結晶構造を整形し、ピエゾ抵抗部131および低抵抗部132を活性化する。 Next, as shown in FIG. 3A, a contact hole H1 is formed in the insulating layer 20 using a protective film R2 made of a photoresist. Subsequently, impurities are implanted into part of the semiconductor layer 13 using the protective film R2 and the insulating layer 20. As a result, in the lower layer of the insulating layer 20, the low resistance portion 132 is formed in a region continuous with the piezoresistive portion 131 as shown in FIG. 3B. The region of the low resistance portion 132 and the region of the piezoresistive portion 131 are made continuous by the position of the contact hole H1 or by diffusion of impurities after implantation. The impurity of the low resistance portion 132 is, for example, boron ion having a concentration of 2 × 10 20 / cm 3 . The depth at which impurity ions are distributed is controlled by the acceleration voltage for ion implantation. Thereafter, the crystal structures of the semiconductor layer 13 and the insulating layer 20 are shaped by annealing, and the piezoresistive portion 131 and the low-resistance portion 132 are activated.

次に図4に示すようにピエゾ抵抗部131の配線および圧電素子の下層電極の配線となる導電層31を、コンタクトホールH1から露出した半導体層13の表面と絶縁層20の表面全体に形成する。導電層31の表面を平坦かつ平滑に形成するため、下地となる絶縁層20は平坦かつ平滑な表面になるように形成し、その表面に導電層31の膜を堆積させることが望ましい。具体的には導電層31として、例えば厚さ0.1μmの白金からなる膜をスパッタリングによって形成する。白金を堆積させる前に密着層として厚さ30nmのチタン(Ti)の膜を形成してもよい。またイリジウム(Ir)、二酸化イリジウム(IrO)、SrRuOなどから導電層31を形成してもよい。 Next, as shown in FIG. 4, the conductive layer 31 that becomes the wiring of the piezoresistive portion 131 and the wiring of the lower layer electrode of the piezoelectric element is formed on the surface of the semiconductor layer 13 exposed from the contact hole H1 and the entire surface of the insulating layer 20. . In order to form the surface of the conductive layer 31 flat and smooth, it is desirable that the insulating layer 20 as a base is formed to be a flat and smooth surface, and a film of the conductive layer 31 is deposited on the surface. Specifically, as the conductive layer 31, for example, a film made of platinum having a thickness of 0.1 μm is formed by sputtering. Before depositing platinum, a 30 nm thick titanium (Ti) film may be formed as an adhesion layer. Alternatively, the conductive layer 31 may be formed of iridium (Ir), iridium dioxide (IrO 2 ), SrRuO 3 or the like.

次に図5に示すように導電層31の表面全体に圧電層32を形成する。圧電層32の結晶構造と下地である導電層31の結晶構造とが連続するように(エピタキシャル成長的に)圧電層32の膜を堆積させることが望ましい。具体的には圧電層32として、例えば厚さ3μmのPZTからなる膜をスパッタリングによって形成する。スパッタリングの代わりにゾルゲル法を用いてもよい。PZTの代わりにBLT(Bi4−xLaTi12)、BaTiO、窒化アルミニウム(AlN)、酸化亜鉛(ZnO)等を用いてもよい。 Next, as shown in FIG. 5, the piezoelectric layer 32 is formed on the entire surface of the conductive layer 31. It is desirable to deposit the film of the piezoelectric layer 32 so that the crystal structure of the piezoelectric layer 32 and the crystal structure of the underlying conductive layer 31 are continuous (epitaxial growth). Specifically, as the piezoelectric layer 32, for example, a film made of PZT having a thickness of 3 μm is formed by sputtering. A sol-gel method may be used instead of sputtering. BLT (Bi 4-x La x Ti 3 O 12 ), BaTiO 3 , aluminum nitride (AlN), zinc oxide (ZnO), or the like may be used instead of PZT.

次に図6に示すように圧電層32の表面全体に圧電素子の上層電極となる導電層33を形成する。導電層33として例えば厚さ0.1μmの白金からなる膜をスパッタリングによって形成する。白金を堆積させる前に密着層として厚さ30nmのチタンの膜を形成してもよい。イリジウム、二酸化イリジウム、金(Au)等から導電層33を形成してもよい。   Next, as shown in FIG. 6, a conductive layer 33 to be the upper electrode of the piezoelectric element is formed on the entire surface of the piezoelectric layer 32. For example, a film made of platinum having a thickness of 0.1 μm is formed as the conductive layer 33 by sputtering. A titanium film having a thickness of 30 nm may be formed as an adhesion layer before depositing platinum. The conductive layer 33 may be formed from iridium, iridium dioxide, gold (Au), or the like.

次に図7に示すようにフォトレジストからなる保護膜R3を用いて導電層33をエッチングすることにより上層電極33aを形成する。例えば白金からなる導電層33はアルゴン(Ar)イオンを用いたミリングによってエッチングする。ベーキングや多階調マスクを用いて保護膜R3の端面を斜面に形成し、ミリングによって保護膜R3の断面形状を上層電極33aに転写してもよい。   Next, as shown in FIG. 7, the upper layer electrode 33a is formed by etching the conductive layer 33 using the protective film R3 made of a photoresist. For example, the conductive layer 33 made of platinum is etched by milling using argon (Ar) ions. The end surface of the protective film R3 may be formed on a slope using baking or a multi-tone mask, and the cross-sectional shape of the protective film R3 may be transferred to the upper electrode 33a by milling.

次に図8に示すように保護膜R3または上層電極33aを用いて圧電層32をエッチングする。例えばPZTからなる圧電層32は塩素(Cl)ガスを用いた反応性イオンエッチングによってエッチングする。圧電層32をエッチングする前に保護膜R3を除去してもよいし、圧電層32のエッチング中に保護膜R3が消失してもよい。 Next, as shown in FIG. 8, the piezoelectric layer 32 is etched using the protective film R3 or the upper layer electrode 33a. For example, the piezoelectric layer 32 made of PZT is etched by reactive ion etching using chlorine (Cl 2 ) gas. The protective film R3 may be removed before the piezoelectric layer 32 is etched, or the protective film R3 may disappear during the etching of the piezoelectric layer 32.

次に図9、図10に示すようにフォトレジストからなる保護膜R4を用いて導電層31をエッチングすることにより、ピエゾ抵抗部131の内部配線31bと圧電素子30の下層電極31aの配線31cとを形成する。その結果、下層電極31aが絶縁層20の表面に結合され圧電層32が下層電極31aの表面に結合された圧電素子30が内部配線31b、31cとともに形成される。たとえば白金からなる導電層31はアルゴンイオンを用いたミリングによってエッチングする。導電層31を反応性イオンエッチングによってエッチングしてもよい。   Next, as shown in FIGS. 9 and 10, the conductive layer 31 is etched using a protective film R4 made of a photoresist, whereby the internal wiring 31b of the piezoresistive portion 131 and the wiring 31c of the lower layer electrode 31a of the piezoelectric element 30 are formed. Form. As a result, the piezoelectric element 30 in which the lower electrode 31a is bonded to the surface of the insulating layer 20 and the piezoelectric layer 32 is bonded to the surface of the lower electrode 31a is formed together with the internal wirings 31b and 31c. For example, the conductive layer 31 made of platinum is etched by milling using argon ions. The conductive layer 31 may be etched by reactive ion etching.

次に図11A、図11Bに示すように圧電素子30と内部配線31b、31cと絶縁層20の表面に絶縁層40を形成する。続いて絶縁層40にコンタクトホールを形成する。このとき、例えば図11Bに示すように可撓部と支持部となる領域以外の領域において絶縁層40が切り欠かれ絶縁層20の錘部となる部分が露出するパターンとなるように、コンタクトホール以外の領域も除去する。例えば、感光性ポリイミドを10μmの厚さ塗布し、露光し、現像することにより有機物からなる絶縁層40を形成する。二酸化シリコン、窒化シリコン、アルミナなどの無機絶縁膜を形成し、これらの無機絶縁膜をエッチングすることにより絶縁膜40を形成してもよい。続いてコンタクトホールから露出した圧電素子30の上層電極33aと内部配線31b、31cとに接続される表面配線51を絶縁層40の表面に形成する。表面配線51は、例えばスパッタリングによって厚さ0.5μmのアルミニウムからなる導電膜を形成し、この導電膜を塩素ガスを用いた反応性イオンエッチングによってエッチングすることによって形成する。アルミニウムシリサイド(AlSi)、AlSiCuなどから表面配線51を形成してもよい。アルミニウムからなる表面配線51を形成する前に密着層として厚さ30nmのチタンの膜を形成してもよい。アルゴンイオンを用いたミリングや燐酸、硝酸、酢酸等の混合液を用いたウエットエッチングによって表面配線51をエッチングしてもよい。   Next, as shown in FIGS. 11A and 11B, the insulating layer 40 is formed on the surface of the piezoelectric element 30, the internal wirings 31 b and 31 c, and the insulating layer 20. Subsequently, contact holes are formed in the insulating layer 40. At this time, for example, as shown in FIG. 11B, the contact hole is formed so that the insulating layer 40 is cut out in a region other than the flexible portion and the supporting portion, and the portion that becomes the weight portion of the insulating layer 20 is exposed. Other areas are also removed. For example, photosensitive polyimide is applied to a thickness of 10 μm, exposed, and developed to form the insulating layer 40 made of an organic substance. The insulating film 40 may be formed by forming an inorganic insulating film such as silicon dioxide, silicon nitride, or alumina and etching the inorganic insulating film. Subsequently, a surface wiring 51 connected to the upper layer electrode 33 a of the piezoelectric element 30 exposed from the contact hole and the internal wirings 31 b and 31 c is formed on the surface of the insulating layer 40. The surface wiring 51 is formed, for example, by forming a conductive film made of aluminum having a thickness of 0.5 μm by sputtering and etching the conductive film by reactive ion etching using chlorine gas. The surface wiring 51 may be formed from aluminum silicide (AlSi), AlSiCu, or the like. Before forming the surface wiring 51 made of aluminum, a titanium film having a thickness of 30 nm may be formed as an adhesion layer. The surface wiring 51 may be etched by milling using argon ions or wet etching using a mixed solution of phosphoric acid, nitric acid, acetic acid and the like.

次に図12A、図12Bに示すように図示しないフォトレジストからなる保護膜を用いて絶縁層20および半導体層13をエッチングすることによってスリットS1を形成する。スリットS1を形成することによって可撓部Fが形成される。絶縁層20および半導体層13は例えばCFガスを用いた反応性イオンエッチングによってエッチングされる。フッ酸(HF)や緩衝フッ酸(BHF)を用いたウエットエッチングによって絶縁層20および半導体層13をエッチングしてもよい。 Next, as shown in FIGS. 12A and 12B, the slit S1 is formed by etching the insulating layer 20 and the semiconductor layer 13 using a protective film made of a photoresist (not shown). The flexible part F is formed by forming the slit S1. The insulating layer 20 and the semiconductor layer 13 are etched by reactive ion etching using, for example, CF 4 gas. The insulating layer 20 and the semiconductor layer 13 may be etched by wet etching using hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF).

次に図13に示すようにワークの表面(表面配線が形成されている面)を補強基板100に接着する。接着剤Bとして例えばワックスを用いる。フォトレジスト、両面粘着テープなどでワークを補強基板100に接着してもよい。続いてフォトレジストからなる保護膜R5を用いてバルク層11をエッチングすることにより環状のスリットS2を形成する。その結果、支持部Sと錘部Mのバルク層11からなる部分が形成される。バルク層11は、例えばCプラズマによるパッシベーションとSFプラズマによるエッチングとを短く交互に繰り返すDeeP−RIE(いわゆるボッシュプロセス)によってエッチングされる。 Next, as shown in FIG. 13, the surface of the work (surface on which the surface wiring is formed) is bonded to the reinforcing substrate 100. For example, a wax is used as the adhesive B. The workpiece may be bonded to the reinforcing substrate 100 with a photoresist, a double-sided adhesive tape, or the like. Subsequently, an annular slit S2 is formed by etching the bulk layer 11 using a protective film R5 made of a photoresist. As a result, a portion composed of the bulk layer 11 of the support portion S and the weight portion M is formed. The bulk layer 11 is etched by DeeP-RIE (so-called Bosch process) in which, for example, passivation with C 4 F 8 plasma and etching with SF 6 plasma are repeated alternately.

次に図14に示すように保護膜R5またはバルク層11を用いて接続層12をエッチングし、半導体層13を露出させる。その結果、接続層12のスリットS1とスリットS2との間にあった領域が除去される。例えば二酸化シリコンからなる接続層12は緩衝フッ酸を用いてエッチングする。   Next, as shown in FIG. 14, the connection layer 12 is etched using the protective film R5 or the bulk layer 11, and the semiconductor layer 13 is exposed. As a result, the region between the slit S1 and the slit S2 of the connection layer 12 is removed. For example, the connection layer 12 made of silicon dioxide is etched using buffered hydrofluoric acid.

その後、ワークから接着剤Bを剥離し、ダイシングなどの後工程を実施すると図1に示すモーションセンサ1が完成する。   Thereafter, the adhesive B is peeled from the work, and when a post-process such as dicing is performed, the motion sensor 1 shown in FIG. 1 is completed.

以上説明した方法によってモーションセンサ1を製造すると、ピエゾ抵抗部131の上に位置する絶縁層20の表面を数nmのオーダーで平坦かつ平滑に形成でき、このように平坦かつ平滑な絶縁層20の表面に下層電極31aと圧電層32とを形成できる。したがって本実施形態によると、圧電層32の結晶構造を整えることができ、その結果、圧電層32の圧電特性が高まり、モーションセンサ1の電気的特性が向上する。   When the motion sensor 1 is manufactured by the method described above, the surface of the insulating layer 20 positioned on the piezoresistive portion 131 can be formed flat and smooth on the order of several nanometers. Thus, the flat and smooth insulating layer 20 can be formed. The lower electrode 31a and the piezoelectric layer 32 can be formed on the surface. Therefore, according to the present embodiment, the crystal structure of the piezoelectric layer 32 can be adjusted. As a result, the piezoelectric characteristics of the piezoelectric layer 32 are enhanced, and the electrical characteristics of the motion sensor 1 are improved.

2.第二実施形態
(構成)
本発明のMEMSの第二実施形態として6次元のモーションセンサを図15A、図15Bに示す。モーションセンサ2の半導体層13の低抵抗部132はピエゾ抵抗部131と表面配線51とを接続する配線の大部分でもある。すなわちピエゾ抵抗部131の配線の大部分は半導体層13に形成されている。このためレイアウト効率が高まり、例えばモーションセンサ2の外形寸法を変えずに圧電素子30を大きくすることができる。
2. Second embodiment (Configuration)
A six-dimensional motion sensor is shown in FIGS. 15A and 15B as a second embodiment of the MEMS of the present invention. The low resistance portion 132 of the semiconductor layer 13 of the motion sensor 2 is also a large part of wiring that connects the piezoresistive portion 131 and the surface wiring 51. That is, most of the wiring of the piezoresistive portion 131 is formed in the semiconductor layer 13. For this reason, layout efficiency increases, and for example, the piezoelectric element 30 can be enlarged without changing the outer dimensions of the motion sensor 2.

モーションセンサ2のピエゾ抵抗部131の平面視は屈曲しU字の形態である。このためモーションセンサ2の外形寸法を変えずにピエゾ抵抗部131を長くすることができる。   The plan view of the piezoresistive portion 131 of the motion sensor 2 is bent and has a U shape. For this reason, the piezoresistive portion 131 can be lengthened without changing the outer dimensions of the motion sensor 2.

(製造方法)
はじめに図16に示すようにフォトレジストからなる保護膜R6を用いた不純物の注入により、第一実施形態と同様に半導体層13にピエゾ抵抗部131を形成する。
(Production method)
First, as shown in FIG. 16, a piezoresistive portion 131 is formed in the semiconductor layer 13 by implanting impurities using a protective film R6 made of a photoresist as in the first embodiment.

次に図17A、図17Bに示すように、フォトレジストからなる保護膜R7を用いた不純物の注入によりピエゾ抵抗部131の配線の大部分として第一実施形態と同様に低抵抗部132を半導体層13に形成する。ピエゾ抵抗部131の配線の大部分を、半導体層13への不純物の注入によって形成するため、ピエゾ抵抗部131の配線を形成することによって生ずる応力を低減できる。   Next, as shown in FIGS. 17A and 17B, as in the first embodiment, the low resistance portion 132 is formed as a semiconductor layer as most of the wiring of the piezoresistive portion 131 by implanting impurities using the protective film R7 made of photoresist. 13 to form. Since most of the wiring of the piezoresistive portion 131 is formed by implanting impurities into the semiconductor layer 13, the stress generated by forming the wiring of the piezoresistive portion 131 can be reduced.

次に図18に示すようにフォトレジストからなる保護膜R8を用いたエッチングにより絶縁層20にコンタクトホールH2を形成する。図19に示すようにコンタクトホールH2はピエゾ抵抗部131の配線の大部分としての低抵抗部132と、表面配線の端子部とを接続するための内部配線31b(図20A、図20B参照)とを接続するためのものである。尚、図18は図19のAA線の断面に対応している。   Next, as shown in FIG. 18, a contact hole H2 is formed in the insulating layer 20 by etching using a protective film R8 made of a photoresist. As shown in FIG. 19, the contact hole H2 includes an internal wiring 31b (see FIGS. 20A and 20B) for connecting the low resistance portion 132 as the majority of the wiring of the piezoresistive portion 131 and the terminal portion of the surface wiring. Is for connecting. FIG. 18 corresponds to a cross section taken along line AA in FIG.

次に図20に示すように第一実施形態と同様に下層電極31aと内部配線31bとを同時に形成し、圧電層32を形成し、上層電極33aを形成する。   Next, as shown in FIG. 20, similarly to the first embodiment, the lower layer electrode 31a and the internal wiring 31b are simultaneously formed, the piezoelectric layer 32 is formed, and the upper layer electrode 33a is formed.

その後、第一実施形態と同様に絶縁層40、表面配線51を形成する工程などを実施するとモーションセンサ2が完成する。   Thereafter, when the process of forming the insulating layer 40 and the surface wiring 51 is performed as in the first embodiment, the motion sensor 2 is completed.

3.他の実施形態
圧電素子の下地となる絶縁層20の表面を平坦かつ平滑に形成するために、絶縁層20の表面を化学的に平滑化してもよい。単結晶シリコンの熱酸化によって二酸化シリコンの絶縁層を形成した後にその絶縁膜を除去し、再度熱酸化によって二酸化シリコンからなる絶縁層20を形成してもよい。また絶縁層20の表面を平坦かつ平滑に形成するためのこれらの処理を、図21に示すようにピエゾ抵抗部131を形成した後に実施してもよい。これらの処理により、ピエゾ抵抗部131を形成する前に絶縁層を形成しなくても、下層電極および圧電層の結晶構造を整えることができる。ただし、ピエゾ抵抗部131を形成した後にこれらの処理を実施すれば工程数が増加し、製造コストが増大する。
またピエゾ抵抗部と圧電素子とを絶縁する絶縁層は、窒化シリコン(SiN)、酸化窒化シリコン(SiO)、酸化アルミニウム(AlO)などの材料から形成してもよい。
また錘部Mの露出している表面部分に絶縁層40を残してもよい。
また本発明は加速度センサ、振動ジャイロスコープ、圧力センサ、振動センサ、マイクロホン、力覚センサなどのMEMSにも適用できる。
3. Other Embodiments The surface of the insulating layer 20 may be chemically smoothed in order to form a flat and smooth surface of the insulating layer 20 as a base of the piezoelectric element. After the insulating layer of silicon dioxide is formed by thermal oxidation of single crystal silicon, the insulating film may be removed, and the insulating layer 20 made of silicon dioxide may be formed again by thermal oxidation. Further, these processes for forming the surface of the insulating layer 20 flat and smooth may be performed after the piezoresistive portion 131 is formed as shown in FIG. With these treatments, the crystal structure of the lower electrode and the piezoelectric layer can be adjusted without forming an insulating layer before forming the piezoresistive portion 131. However, if these processes are performed after the piezoresistive portion 131 is formed, the number of steps increases and the manufacturing cost increases.
The insulating layer that insulates the piezoresistive portion from the piezoelectric element may be formed of a material such as silicon nitride (SiN), silicon oxynitride (SiO x N y ), or aluminum oxide (AlO x ).
Further, the insulating layer 40 may be left on the exposed surface portion of the weight portion M.
The present invention can also be applied to MEMS such as an acceleration sensor, a vibration gyroscope, a pressure sensor, a vibration sensor, a microphone, and a force sensor.

さらに、本発明の技術的範囲は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記実施形態で示した材質や寸法や成膜方法やパターン転写方法はあくまで例示であるし、当業者であれば自明である工程の追加や削除や工程順序の入れ替えについては説明が省略されている。   Furthermore, the technical scope of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention. For example, the materials, dimensions, film forming methods, and pattern transfer methods shown in the above embodiments are merely examples, and descriptions of addition and deletion of processes and replacement of process orders that are obvious to those skilled in the art are omitted. ing.

図1Aおよび図1Bは本発明の第一実施形態にかかる断面図。図1Cは本発明の第一実施形態にかかる平面図。1A and 1B are cross-sectional views according to a first embodiment of the present invention. FIG. 1C is a plan view according to the first embodiment of the present invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 図3Aは本発明の第一実施形態にかかる断面図。図3Bは本発明の第一実施形態にかかる平面図。FIG. 3A is a sectional view according to the first embodiment of the present invention. FIG. 3B is a plan view according to the first embodiment of the present invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる平面図。The top view concerning a first embodiment of the present invention. 図11Aは本発明の第一実施形態にかかる断面図。図11Bは本発明の第一実施形態にかかる平面図。FIG. 11A is a sectional view according to the first embodiment of the present invention. FIG. 11B is a plan view according to the first embodiment of the present invention. 図12Aは本発明の第一実施形態にかかる断面図。図12Bは本発明の第一実施形態にかかる平面図。FIG. 12A is a sectional view according to the first embodiment of the present invention. FIG. 12B is a plan view according to the first embodiment of the present invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 本発明の第一実施形態にかかる断面図。Sectional drawing concerning 1st embodiment of this invention. 図15Aは本発明の第二実施形態にかかる断面図。図15Bは本発明の第二実施形態にかかる平面図。FIG. 15A is a sectional view according to the second embodiment of the present invention. FIG. 15B is a plan view according to the second embodiment of the present invention. 本発明の第二実施形態にかかる断面図。Sectional drawing concerning 2nd embodiment of this invention. 図17Aは本発明の第二実施形態にかかる断面図。図17Bは本発明の第二実施形態にかかる平面図。FIG. 17A is a sectional view according to the second embodiment of the present invention. FIG. 17B is a plan view according to the second embodiment of the present invention. 本発明の第二実施形態にかかる断面図。Sectional drawing concerning 2nd embodiment of this invention. 本発明の第二実施形態にかかる平面図。The top view concerning 2nd embodiment of the present invention. 図20Aは本発明の第二実施形態にかかる断面図。図20Bは本発明の第二実施形態にかかる平面図。FIG. 20A is a sectional view according to the second embodiment of the present invention. FIG. 20B is a plan view according to the second embodiment of the present invention. 本発明の他の実施形態にかかる断面図。Sectional drawing concerning other embodiment of this invention.

符号の説明Explanation of symbols

1:モーションセンサ、2:モーションセンサ、10:ウエハ、11:バルク層、12:接続層、13:半導体層、20:絶縁層、30:圧電素子、30:圧電素子、31:導電層、31a:下層電極、31b:内部配線、31c:配線、32:圧電層、33:導電層、33a:上層電極、40:絶縁層、51:表面配線、100:補強基板、131:ピエゾ抵抗部、132:低抵抗部、B:接着剤、F:可撓部、H1:コンタクトホール、H2:コンタクトホール、M:錘部、R1:保護膜、R2:保護膜、R3:保護膜、R4:保護膜、R5:保護膜、R6:保護膜、R7:保護膜、S:支持部、S1:スリット、S2:スリット 1: motion sensor, 2: motion sensor, 10: wafer, 11: bulk layer, 12: connection layer, 13: semiconductor layer, 20: insulating layer, 30: piezoelectric element, 30: piezoelectric element, 31: conductive layer, 31a : Lower layer electrode, 31b: internal wiring, 31c: wiring, 32: piezoelectric layer, 33: conductive layer, 33a: upper layer electrode, 40: insulating layer, 51: surface wiring, 100: reinforcing substrate, 131: piezoresistive part, 132 : Low resistance part, B: adhesive, F: flexible part, H1: contact hole, H2: contact hole, M: weight part, R1: protective film, R2: protective film, R3: protective film, R4: protective film , R5: protective film, R6: protective film, R7: protective film, S: support, S1: slit, S2: slit

Claims (7)

半導体層に不純物を注入することにより前記半導体層にピエゾ抵抗部を形成し、
前記半導体層の表面に結合している絶縁層の表面の平坦な領域に下層電極となる導電層を形成し、
前記下層電極となる導電層の表面の平坦な領域に圧電層を形成し、
前記圧電層の表面に上層電極となる導電層を形成し、
前記下層電極となる導電層と前記圧電層と前記上層電極となる導電層とをエッチングすることにより圧電素子を形成する、
ことを含むMEMS製造方法。
A piezoresistive portion is formed in the semiconductor layer by injecting impurities into the semiconductor layer,
Forming a conductive layer to be a lower layer electrode in a flat region of the surface of the insulating layer bonded to the surface of the semiconductor layer;
Forming a piezoelectric layer in a flat region of the surface of the conductive layer to be the lower electrode;
Forming a conductive layer to be an upper electrode on the surface of the piezoelectric layer;
A piezoelectric element is formed by etching the conductive layer to be the lower electrode, the piezoelectric layer, and the conductive layer to be the upper electrode;
MEMS manufacturing method including the above.
半導体層の表面の平坦な領域に前記絶縁層を形成し、
前記絶縁層を貫通させて前記半導体層に不純物を注入することにより前記半導体層に前記ピエゾ抵抗部を形成する、
ことを含む請求項1に記載のMEMS製造方法。
Forming the insulating layer in a flat region of the surface of the semiconductor layer;
Forming the piezoresistive portion in the semiconductor layer by injecting impurities into the semiconductor layer through the insulating layer;
The MEMS manufacturing method according to claim 1.
前記絶縁層を熱酸化により形成する、
ことを含む請求項1または2に記載のMEMS製造方法。
Forming the insulating layer by thermal oxidation;
The MEMS manufacturing method according to claim 1 or 2, further comprising:
前記半導体層はSOIウエハの薄い方の半導体層である、
請求項1から3のいずれか一項に記載のMEMS製造方法。
The semiconductor layer is the thinner semiconductor layer of the SOI wafer;
The MEMS manufacturing method as described in any one of Claim 1 to 3.
前記半導体層に不純物を注入することにより前記ピエゾ抵抗部の配線を形成する、
ことを含む請求項1から4のいずれか一項に記載のMEMS製造方法。
Forming the wiring of the piezoresistive portion by injecting impurities into the semiconductor layer;
The MEMS manufacturing method as described in any one of Claim 1 to 4 including this.
半導体層と前記半導体層に形成されているピエゾ抵抗部と前記半導体層の表面に結合している表面が平坦な絶縁層とを備える可撓部と、
前記絶縁層の表面に結合し表面が平坦な下層電極と前記下層電極の表面に結合した圧電層と前記圧電層の表面に結合した上層電極とを備える圧電素子と、
を備えるMEMS。
A flexible portion comprising a semiconductor layer, a piezoresistive portion formed in the semiconductor layer, and an insulating layer having a flat surface bonded to the surface of the semiconductor layer;
A piezoelectric element comprising a lower layer electrode bonded to the surface of the insulating layer and having a flat surface, a piezoelectric layer bonded to the surface of the lower layer electrode, and an upper layer electrode bonded to the surface of the piezoelectric layer;
A MEMS comprising:
前記半導体層に前記ピエゾ抵抗部の配線が形成されている、
請求項6に記載のMEMS。
Wiring of the piezoresistive portion is formed in the semiconductor layer,
The MEMS according to claim 6.
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* Cited by examiner, † Cited by third party
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