JP2009212258A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2009212258A JP2009212258A JP2008052878A JP2008052878A JP2009212258A JP 2009212258 A JP2009212258 A JP 2009212258A JP 2008052878 A JP2008052878 A JP 2008052878A JP 2008052878 A JP2008052878 A JP 2008052878A JP 2009212258 A JP2009212258 A JP 2009212258A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- bonding
- height
- capillary
- difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000005476 soldering Methods 0.000 claims description 3
- 238000002788 crimping Methods 0.000 claims 4
- 238000011109 contamination Methods 0.000 abstract 1
- 229910000679 solder Inorganic materials 0.000 description 14
- 239000000758 substrate Substances 0.000 description 14
- 230000004907 flux Effects 0.000 description 9
- 241000587161 Gomphocarpus Species 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010892 electric spark Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78301—Capillary
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85009—Pre-treatment of the connector or the bonding area
- H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
- H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
- H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8512—Aligning
- H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85203—Thermocompression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は、半導体装置の製造技術に関し、特に、半導体チップのボンディングパッドとこの半導体チップを搭載した配線基板などを電気的に接続するワイヤボンディング工程を有する半導体装置の製造に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, a technique effective when applied to the manufacture of a semiconductor device having a wire bonding step of electrically connecting a bonding pad of a semiconductor chip and a wiring board on which the semiconductor chip is mounted. It is about.
半導体チップのボンディングパッドと、この半導体チップを搭載した配線基板やリードフレームとを電気的に接続する方法として、ワイヤボンディング技術が広く用いられている。なかでも、超音波と熱圧着とを併用したネイルヘッドボンディング法(ボールボンディング法ともいう)は、ワイヤボンディング方法として最も多く採用されている。 Wire bonding technology is widely used as a method for electrically connecting a bonding pad of a semiconductor chip to a wiring board or lead frame on which the semiconductor chip is mounted. Among these, the nail head bonding method (also referred to as a ball bonding method) that uses both ultrasonic waves and thermocompression bonding is most often used as a wire bonding method.
例えば半導体チップを搭載した配線基板の配線と半導体チップのボンディングパッドとを上記ネイルヘッドボンディング法を用いて接続する工程は、(1)Auワイヤの先端を溶融して形成したAuボールをキャピラリの先端で加圧すると共に、超音波振動を印加しながらボンディングパッドに圧着する第1ボンディング工程、(2)一端が上記ボンディングパッドに接続されたAuワイヤをキャピラリの先端からループを描くように繰り出し、配線基板の配線にキャピラリの先端で圧着する第2ボンディング工程、(3)キャピラリを上昇させることによってAuワイヤを切断する工程、からなっている。そして、上記3つの工程(1)〜(3)を繰り返すことによって、半導体チップに形成された複数のボンディングパッドのそれぞれと対応する配線とをAuワイヤで順次接続する。 For example, the step of connecting the wiring of the wiring board on which the semiconductor chip is mounted and the bonding pad of the semiconductor chip using the nail head bonding method is as follows: (1) Au balls formed by melting the tips of Au wires A first bonding step in which pressure is applied to the bonding pad while applying ultrasonic vibration, and (2) an Au wire having one end connected to the bonding pad is drawn out from the tip of the capillary so as to draw a loop. A second bonding step in which the wire is crimped to the wiring at the tip of the capillary, and (3) a step of cutting the Au wire by raising the capillary. Then, by repeating the above three steps (1) to (3), a plurality of bonding pads formed on the semiconductor chip and corresponding wirings are sequentially connected by Au wires.
特開2007−95929号公報(特許文献1)は、上記ネイルヘッドボンディング法の一つの問題点を開示している。この特許文献によれば、配線基板に形成された配線の表面が粗かったり、配線の表面に異物が付着したりしていると、上述した第2ボンディング工程において、配線に対するAuワイヤのボンディングが不完全になり易い。そして、このような時に、次の工程でキャピラリを上昇させてAuワイヤを切断すると、キャピラリの下端部から露出するAuワイヤの長さが不足することがある。その結果、次の第1ボンディング工程において、キャピラリの下端部から露出したAuワイヤを溶融した際にAuボールが形成されなくなるので、次のボンディングパッドに対して空打ちが行われてしまう。 Japanese Patent Laying-Open No. 2007-95929 (Patent Document 1) discloses one problem of the nail head bonding method. According to this patent document, when the surface of the wiring formed on the wiring substrate is rough or foreign matter adheres to the surface of the wiring, the bonding of the Au wire to the wiring is performed in the second bonding step described above. It tends to be incomplete. In such a case, if the Au wire is cut by raising the capillary in the next step, the length of the Au wire exposed from the lower end of the capillary may be insufficient. As a result, in the next first bonding step, the Au ball is not formed when the Au wire exposed from the lower end portion of the capillary is melted, so that the next bonding pad is blanked.
その対策として、上記特許文献は、第2ボンディング工程において、予備ステッチボンディングとそれに引き続くテールボンディングとを行い、続いてAuワイヤを切断することなくキャピラリを僅かにずらし、再度その位置でステッチボンディングを行った後、キャピラリを上昇させてAuワイヤを切断することにより、キャピラリの先端から突出するAuワイヤの長さの最適化を図っている。
本発明者は、上記ネイルヘッドボンディング法を用いたワイヤボンディング工程について検討した結果、次のような問題点を見出した。 As a result of studying the wire bonding process using the nail head bonding method, the present inventor has found the following problems.
上述したように、ネイルヘッドボンディング法の第1ボンディング工程では、Auワイヤの先端を溶融して形成したAuボールをキャピラリの先端で加圧すると共に、超音波振動を印加しながら半導体チップのボンディングパッドに圧着する。ところが、この時、ボンディングパッドの表面に異物が付着していたり、Auボールの圧着強度が不足していたりすると、キャピラリを引き上げた時にAuボールがボンディングパッドから剥離し、次の第2ボンディング工程で配線基板の配線上に接合されてしまうことがある。 As described above, in the first bonding step of the nail head bonding method, the Au ball formed by melting the tip of the Au wire is pressed at the tip of the capillary and applied to the bonding pad of the semiconductor chip while applying ultrasonic vibration. Crimp. However, at this time, if foreign matter adheres to the surface of the bonding pad or the pressure bonding strength of the Au ball is insufficient, the Au ball peels off from the bonding pad when the capillary is pulled up, and in the next second bonding step. It may be bonded onto the wiring of the wiring board.
通常、第1ボンディング工程でボンディングパッドの表面にAuボールが圧着されない時は、ワイヤボンディング装置がAuボールの不着を検知してボンディング作業を停止するようになっている。ところが、上記の場合は、ボンディングパッドの表面に一旦Auボールが圧着されてから剥離するので、Auボールの不着不良が検知されずに見過ごされ、そのままボンディング工程が進行してしまう。 Usually, when the Au ball is not pressed onto the surface of the bonding pad in the first bonding process, the wire bonding apparatus detects the non-attachment of the Au ball and stops the bonding operation. However, in the above case, since the Au ball is once pressure-bonded to the surface of the bonding pad and then peeled off, the defective adhesion of the Au ball is overlooked without being detected, and the bonding process proceeds.
上記のようなAuボールの不着不良は、配線基板上に半導体チップとチップ部品(チップコンデンサ、ローパスフィルタなど)とを混載する場合には特に発生し易い。すなわち、配線基板上に半導体チップとチップ部品とを混載する場合は、ワイヤボンディング工程に先立って、(1)半導体チップ搭載領域の配線表面とチップ部品搭載領域の配線表面とに半田を印刷する工程、(2)半田が印刷された配線上に半導体チップおよびチップ部品を仮置きする工程、(3)配線基板を加熱して半田をリフローさせることにより、半導体チップおよびチップ部品を配線表面に半田付けする工程、(4)配線基板をフラックス洗浄することによって、配線基板表面に残留した不要な半田やフラックスを除去する工程がある。そのため、上記半田リフロー工程(3)で半導体チップのボンディングパッド表面に溶融半田やフラックスが付着し、次のフラックス洗浄工程(4)でこれらがボンディングパッド表面から除去されずに異物として残留することがある。 The above-mentioned non-sticking defect of the Au ball is particularly likely to occur when a semiconductor chip and a chip component (chip capacitor, low-pass filter, etc.) are mixedly mounted on the wiring board. That is, when the semiconductor chip and the chip component are mixedly mounted on the wiring board, prior to the wire bonding step, (1) a step of printing solder on the wiring surface of the semiconductor chip mounting region and the wiring surface of the chip component mounting region (2) A step of temporarily placing the semiconductor chip and the chip component on the wiring on which the solder is printed, and (3) soldering the semiconductor chip and the chip component to the wiring surface by reflowing the solder by heating the wiring board. (4) There is a step of removing unnecessary solder and flux remaining on the surface of the wiring board by flux cleaning the wiring board. Therefore, molten solder or flux adheres to the bonding pad surface of the semiconductor chip in the solder reflow process (3), and these remain as foreign matter without being removed from the bonding pad surface in the next flux cleaning process (4). is there.
本発明の目的は、ワイヤボンディング工程において、半導体チップのボンディングパッドとワイヤとの不着不良を確実に防止する技術を提供することにある。 An object of the present invention is to provide a technique for reliably preventing non-bonding defects between a bonding pad and a wire of a semiconductor chip in a wire bonding process.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本願の一発明である半導体装置の製造方法は、表面に複数のボンディングパッドが形成された半導体チップと、表面に複数の電極が形成された実装ベースとを用意し、ワイヤボンディング装置を用いて前記複数のボンディングパッドのそれぞれと、前記複数の電極のそれぞれとをワイヤで電気的に接続する半導体装置の製造方法であって、
(a)前記複数のボンディングパッドのうち、第1のボンディングパッドの表面に第1のワイヤを圧着し、前記第1のワイヤが前記第1のボンディングパッドの表面に圧着された時点における基準位置から前記ワイヤボンディング装置のキャピラリまでの高さ(A1)を測定する工程と、
(b)前記複数の電極のうち、第1の電極の表面に前記第1のワイヤを圧着し、前記第1のワイヤが前記第1の電極の表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(B1)を測定する工程と、
(c)前記複数のボンディングパッドのうち、第2のボンディングパッドの表面に第2のワイヤを圧着し、前記第2のワイヤが前記第2のボンディングパッドの表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(A2)を測定すると共に、前記高さ(A1)と前記高さ(A2)とを比較する工程と、
(d)前記複数の電極のうち、第2の電極の表面に前記第2のワイヤを圧着し、前記第2のワイヤが前記第2の電極の表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(B2)を測定すると共に、前記高さ(B1)と前記高さ(B2)とを比較する工程と、
を有し、
前記(c)工程において、前記高さ(A1)と前記高さ(A2)との差が所定の閾値を超えた場合、または、前記(d)工程において、前記高さ(B1)と前記高さ(B2)との差が所定の閾値を超えた場合には、ボンディング作業を停止するものである。
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: preparing a semiconductor chip having a plurality of bonding pads formed on a surface thereof; and a mounting base having a plurality of electrodes formed on the surface. A method of manufacturing a semiconductor device in which each of a plurality of bonding pads and each of the plurality of electrodes are electrically connected by wires,
(A) Of the plurality of bonding pads, a first wire is crimped to the surface of the first bonding pad, and the reference position at the time when the first wire is crimped to the surface of the first bonding pad. Measuring the height (A1) to the capillary of the wire bonding apparatus;
(B) Of the plurality of electrodes, the first wire is crimped to the surface of the first electrode, and the reference position at the time when the first wire is crimped to the surface of the first electrode is Measuring the height to the capillary (B1);
(C) Among the plurality of bonding pads, the reference position at the time when a second wire is crimped to the surface of the second bonding pad and the second wire is crimped to the surface of the second bonding pad. Measuring the height (A2) from the capillary to the capillary, and comparing the height (A1) and the height (A2);
(D) Of the plurality of electrodes, the second wire is crimped to the surface of the second electrode, and the reference position at the time when the second wire is crimped to the surface of the second electrode is Measuring the height (B2) to the capillary and comparing the height (B1) and the height (B2);
Have
In the step (c), when the difference between the height (A1) and the height (A2) exceeds a predetermined threshold, or in the step (d), the height (B1) and the height When the difference from (B2) exceeds a predetermined threshold value, the bonding operation is stopped.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
ワイヤボンディング工程において、半導体チップのボンディングパッドとワイヤとの不着不良を防止することができる。 In the wire bonding step, it is possible to prevent non-bonding defects between the bonding pads of the semiconductor chip and the wires.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
本実施の形態では、半導体装置として、携帯電話などの移動通信機器に搭載するHPA(High Power Amplifier)モジュールを例に説明する。図1は、本実施の形態のHPAモジュールの配線基板を示す平面図であり、図2は、図1に示した配線基板の概略断面図である。 In the present embodiment, an HPA (High Power Amplifier) module mounted on a mobile communication device such as a mobile phone will be described as an example of a semiconductor device. FIG. 1 is a plan view showing a wiring board of the HPA module of the present embodiment, and FIG. 2 is a schematic sectional view of the wiring board shown in FIG.
HPAモジュール50の配線基板1は、表面に多数の配線2が形成された絶縁層4を4層程度積層した多層配線基板である。この配線基板1の裏面には、ビアホール5を介して上記配線2と電気的に接続された裏面配線3が形成されている。各絶縁層4に形成された配線2および裏面配線3はCuからなり、絶縁層4はセラミックからなる。ビアホール5は、各絶縁層4を貫通するように形成された貫通孔にCuやAgなどの導体を充填してなる層間連絡路である。
The
配線基板1の上面の中央部には、例えば電力増幅回路、アンテナスイッチ回路、送受信回路、A−D変換器、D−A変換器などの集積回路が形成された半導体チップ6が搭載されている。この半導体チップ6は、配線2と同一工程で形成された導電プレート2p上に半田7を介して接合されている。半導体チップ6の主面の外周部には、上記集積回路と電気的に接続された複数のボンディングパッド8が形成されており、これらのボンディングパッド8と配線基板1の配線2とは、Auワイヤ9を介して電気的に接続されている。
A
半導体チップ6の周囲の配線基板1上には、チップコンデンサ10、ローパスフィルタ11などのチップ部品(受動素子)が複数個搭載されている。これらのチップ部品は、半田7を介して配線2と電気的に接続されている。また、これらのチップ部品と半導体チップ6は、エポキシ樹脂などからなる封止樹脂12によって気密封止されている。なお、図1は、封止樹脂12の図示を省略している。
A plurality of chip components (passive elements) such as a
次に、上記のように構成されたHPAモジュール50の製造方法について、図3〜図14を参照しながら説明する。
Next, a method for manufacturing the
まず、図3に示すように、配線基板1上に形成された配線2および導電プレート2pの表面に印刷法などを用いてペースト状の半田7を塗布する。続いて、図4に示すように、半田7が塗布された導電プレート2p上に半導体チップ6を仮置きし、配線2上にチップコンデンサ10およびローパスフィルタ11(図にはチップコンデンサ10のみを示す)を仮置きする。そして、配線基板1を加熱して半田7をリフローさせることにより、半導体チップ6を導電プレート2p上に接合し、チップコンデンサ10およびローパスフィルタ11を配線2上に接合する。
First, as shown in FIG. 3, paste-
次に、配線基板1をフラックス洗浄することによって、配線基板1の表面に残留した不要な半田7やフラックスを除去した後、以下に説明するような方法を用いて半導体チップ6のボンディングパッド8と配線2とをAuワイヤ9で電気的に接続する。
Next, after the
図5は、ネイルヘッドボンディング方式を採用するワイヤボンディング装置の駆動部を示す概略斜視図である。ワイヤボンディング装置30の駆動部31は、基台となる平面(XY)方向に位置制御可能なXYテーブル32上に取り付けられている。この駆動部31には、Z軸モータ33によって平面(XY)方向に揺動、または上下(Z)方向に動作するリフタアーム34、試料を検出するための観測系(カメラ35、鏡筒36およびそれらを連結する光学系37)、先端にキャピラリ38が取り付けられたボンディングアーム39、Auワイヤ9を供給すると共にAuワイヤ9の切断を行うワイヤ供給系(図には、Auワイヤ9を掴むクランパ40と、キャピラリ38の下端に露出したAuワイヤ9の先端を放電によってボール状にする放電電極41とが示してある)などが設けられている。
FIG. 5 is a schematic perspective view showing a drive unit of a wire bonding apparatus employing a nail head bonding method. The
上記駆動部31の近傍には、図4に示した配線基板1を載せるボンディングステージ42と、この配線基板1を保持・搬送するガイドレール43とを含むボンディング・搬送系が配置されている。図には示さないが、ボンディングステージ42の内部には、半導体チップ6を所定の温度(例えば150℃〜200℃)に加熱するためのヒートブロックが設けられている。
A bonding / conveying system including a
図6に示すように、ボンディングアーム39には、キャピラリ38の下端部の位置を測定するためのコンピュータ44が接続されている。このコンピュータ44は、後述する第1ボンディング工程において、キャピラリ38の下端部が半導体チップ6のボンディングパッド8に接触した時に、配線基板1の表面からキャピラリ38の下端部までの高さ(A)を測定してメモリ回路45に記憶させる。また、後述する第2ボンディング工程において、キャピラリ38の下端部が配線基板1の配線2に接触した時に、配線基板1の表面からキャピラリ38の下端部までの高さ(B)を測定してメモリ回路45に記憶させる。キャピラリ38の下端部の高さ測定は、例えばキャピラリ38を支持するボンディングアーム39に連結されたスケールを使って行う。なお、ここで、キャピラリ38の下端部の高さは、配線基板1の表面を基準位置(高さ=0)としたが、例えばボンディングステージ42の表面や半導体チップ6の表面などを基準位置(高さ=0)とすることもできる。
As shown in FIG. 6, a
半導体チップ6のボンディングパッド8と配線基板1の配線2とをAuワイヤ9で電気的に接続するには、まず、図7に示すように、半導体チップ6およびチップ部品(図示省略)の実装が完了した配線基板1をガイドレール43で保持してボンディングステージ42に載せ、半導体チップ6を150℃〜200℃に加熱する。
In order to electrically connect the
次に、図8に示すように、キャピラリ38をボンディングパッド8aの上方に移動させた後、キャピラリ38の下端に露出したAuワイヤ9の先端と放電電極41との間に電気スパークを発生させることにより、キャピラリ38の下端部に直径数十μmのAuボール9aを形成する。ここで、ボンディングパッド8aは、半導体チップ6に形成された複数のボンディングパッド8のうち、最初にAuワイヤ9をボンディングするパッドである。
Next, as shown in FIG. 8, after moving the capillary 38 above the
次に、図9に示すように、クランパ40を開いてAuワイヤ9のクランプ状態を解除すると共に、ボンディングアーム39を通じてキャピラリ38に超音波振動を印加しながら、Auボール9aをボンディングパッド8aに圧着する(第1ボンディング工程)。すると、Auボール9aが塑性変形を起こして扁平な形状になり、Auボール9aとボンディングパッド8aとの界面にAu−Al共晶結合が形成されて両者が接合される。この時、本実施の形態では、配線基板1の表面からキャピラリ38の下端部までの高さ(A1)を測定し、その値を前記図6に示したコンピュータ44のメモリ回路45に記憶させる。
Next, as shown in FIG. 9, the
次に、図10に示すように、キャピラリ38を上昇させてクランパ40を閉じた後、図11に示すように、キャピラリ38を配線基板1の配線2a上に移動させ、キャピラリ38に超音波振動を印加しながらAuワイヤ9を配線2aに圧着する(第2ボンディング工程)。ここで、配線2aは、配線基板1上に形成された複数の配線2のうち、最初のAuワイヤ9がボンディングされる配線である。この時、本実施の形態では、配線基板1の表面からキャピラリ38の下端部までの高さ(B1)を測定し、その値をコンピュータ44のメモリ回路45に記憶させる。
Next, as shown in FIG. 10, after the capillary 38 is raised and the
次に、図12に示すように、クランパ40に固定されたAuワイヤ9をキャピラリ38と共に上昇させる。これにより、配線2aの表面でAuワイヤ9が切断され、キャピラリ38の下端部にAuワイヤ9の一端が所定の長さだけ露出する。ここまでの工程で、ボンディングパッド8aと配線2aとが1本のAuワイヤ9によって電気的に接続される。
Next, as shown in FIG. 12, the
次に、図13に示すように、キャピラリ38をボンディングパッド8bの上方に移動させ、前記図8で説明した方法に従ってキャピラリ38の下端部にAuボール9aを形成する。ここで、ボンディングパッド8bは、Auワイヤ9のボンディングが完了した上記ボンディングパッド8aに隣接する2番目のパッドであるが、その表面には固体状の異物14が付着しているものと仮定する。
Next, as shown in FIG. 13, the capillary 38 is moved above the
次に、図14に示すように、2番目のボンディングパッド8bに対して、前記図9で説明した第1ボンディングを行う。すると、キャピラリ38の下端部に形成されたAuボール9aは、ボンディングパッド8bの表面ではなく異物14の表面に圧着される。そのため、配線基板1の表面からキャピラリ38の下端部までの高さ(A2)は、最初のボンディングパッド8aに対して第1ボンディングを行った時の高さ(A1)よりも大(A2>A1)となる。
Next, as shown in FIG. 14, the first bonding described in FIG. 9 is performed on the
このとき、前記図6に示したコンピュータ44は、上記の高さ(A2)をメモリ回路45に記憶させると共に、比較回路46を使って2つの高さA1、A2の差(|A1−A2|)を検出し、この差(|A1−A2|)があらかじめ設定した閾値を超えているか否かを判定する。そして、この差(|A1−A2|)が閾値以下と判定された場合には、ボンディング作業をそのまま継続する。ここで、2つの高さの差(|A1−A2|)が閾値以下である場合とは、例えば異物14のサイズが極めて小さいために、異物14がAuボール9aとボンディングパッド8bの接着性に悪影響を及ぼさないと判断される場合である。また、ボンディングパッド8bの表面に異物が存在しない場合は、2つの高さの差(|A1−A2|)が0となるが、配線基板1の表面の僅かな反りや凹凸などに起因して差(|A1−A2|)が0とならない場合もある。従って、このような場合は、2つの高さの差(|A1−A2|)を閾値以下と判定し、ボンディング作業を継続する。
At this time, the
しかし、異物14のサイズが大きい場合は、Auボール9aがボンディングパッド8bに対して不着になる可能性が高い。また、この場合は、上記した2つの高さの差(|A1−A2|)が閾値を超えることになる。そこで、比較回路46は、高さの差(|A1−A2|)が閾値を超えたという信号を制御回路47に送る。そして、この信号を受けた制御回路47は、ワイヤボンディング装置30の駆動部31に対してボンディング作業の停止を指示する。
However, when the size of the
このように、本実施の形態のワイヤボンディング方法は、互いに隣接する2つのボンディングパッド8a、8bに順次Auボール9aを接続した後、それぞれの第1ボンディング時におけるキャピラリ38の高さ(A1、A2)を比較する。そして、2つの高さの差(|A1−A2|)がボンディングパッド8bの表面の異物14に起因して閾値を超えた場合は、直ちにボンディング作業を停止する。これにより、ボンディングパッド8bに対するAuボール9aの不着を瞬時に、かつ確実に検知することができる。
As described above, in the wire bonding method of the present embodiment, after the
また、本実施の形態のワイヤボンディング方法によれば、仮に最初のボンディングパッド8aの表面に異物14が付着していた場合であっても、ボンディングパッド8aに対するAuボール9aの不着を、隣接ボンディングパッド8bの第1ボンディング時に検知することができる。すなわち、この場合において、隣接ボンディングパッド8bの表面に異物14が付着していないと仮定すれば、上記した2つの高さの差(|A1−A2|)が閾値を超えることになるので、2番目のボンディングパッド8bにAuボール9aをボンディングした直後にボンディング作業を停止させることができる。
Further, according to the wire bonding method of the present embodiment, even if the
ボンディングパッド8に対するAuボール9aの不着不良は、例えばボンディングパッド8の表面に半田成分中のフラックスが付着している場合など、異物14以外の原因によても起こり得る。そこで、次に、前述した2番目のボンディングパッド8bの表面にフラックスなどの薄膜が付着していると仮定した場合について説明する。
The non-bonding failure of the
この場合は、図15に示すように、2番目のボンディングパッド8bの表面にAuボール9aを圧着した時、配線基板1の表面からキャピラリ38の下端部までの高さ(A2)は、最初のボンディングパッド8aにAuボール9aを圧着した時の高さ(A1)とほぼ同じ(A2≒A1)になる。すなわち、2つの高さの差(|A1−A2|)は、閾値以下になる。なお、このフラックスは、その膜厚が薄いものとしたので、図には示していない。また、ボンディングパッド8bの表面に前述した固体状の異物14が付着している場合であっても、この異物14が軟らかい物質で構成されている場合は、Auボール9aが圧着された時に潰れて薄い膜になるので、2つの高さの差(|A1−A2|)が閾値以下になることがある。
In this case, as shown in FIG. 15, when the
このように、閾値以下の厚さの異物が付着した2番目のボンディングパッド8bにAuボール9aを圧着すると、ボンディングパッド8bとAuボール9aとの界面にAu−Al共晶結合が形成されないにもかかわらず、コンピュータ44は、この第1ボンディングが正常に行われたものと判断する。そのため、ワイヤボンディング装置30は、ボンディング作業をそのまま継続し、図16に示すように、キャピラリ38をボンディングパッド8bの上方に移動させる。このとき、Auボール9aは、ボンディングパッド8bの表面に接合されていない(または、極めて弱い力で接合されている)ので、ボンディングパッド8bの表面から剥離し、キャピラリ38と共に上昇してしまう。
As described above, when the
次に、図17に示すように、キャピラリ38を配線基板1の配線2b上に移動させ、キャピラリ38に超音波振動を印加しながらAuワイヤ9を配線2bに圧着する(第2ボンディング工程)。ここで、配線2bは、配線基板1上に形成された複数の配線2のうち、2本目のAuワイヤ9がボンディングされる2番目の配線である。
Next, as shown in FIG. 17, the capillary 38 is moved onto the
この第2ボンディングを行うと、Auワイヤ9の先端に残ったAuボール9aが配線2bの表面に圧着されるので、配線基板1の表面からキャピラリ38の下端部までの高さ(B2)は、最初の配線2aに対して第2ボンディングを行った時の高さ(B1)よりも大(B2>B1)となる。すなわち、この場合は、2つの高さの差(|B1−B2|)が閾値を超えることになる。
When this second bonding is performed, since the
そこで、コンピュータ44の比較回路46は、高さの差(|B1−B2|)が閾値を超えたという信号を制御回路47に送り、この信号を受けた制御回路47がワイヤボンディング装置30の駆動部31に対してボンディング作業の停止を指示する。
Therefore, the
このように、本実施の形態のワイヤボンディング方法は、互いに隣接する2つの配線2a、2bに順次Auワイヤ9を接続した後、それぞれの第2ボンディング時におけるキャピラリ38の高さ(B1、B2)を比較し、2つの高さの差(|B1−B2|)が閾値を超えた場合は、直ちにボンディング作業を停止する。これにより、2番目のボンディングパッド8bに閾値以下の厚さの異物が付着している場合であっても、この異物がAuボール9aの不着を引き起こした場合には、ボンディングパッド8bに対するAuボール9aの不着を速やかに、かつ確実に検知することができる。
As described above, in the wire bonding method of the present embodiment, after the
このように、本実施の形態のワイヤボンディング方法によれば、半導体チップ6のボンディングパッド8とAuワイヤ9との間に不着不良が発生した場合は、ボンディング作業が直ちに停止するので、ボンディングパッド8に対するAuワイヤ9の不着不良を確実に防止することができる。
As described above, according to the wire bonding method of the present embodiment, if a non-bonding defect occurs between the
上述したように、本実施の形態では、2つのボンディングパッド8にそれぞれAuワイヤ9を接続した際のキャピラリ38の高さの差(|A1−A2|)を比較し、2つの配線2にそれぞれAuワイヤ9を接続した際のキャピラリ38の高さの差(|B1−B2|)を比較することによって、ボンディングパッド8に対するAuワイヤ9の不着を検出している。
As described above, in the present embodiment, the height difference (| A1-A2 |) of the capillary 38 when the
しかし、他の方法として、ボンディングパッド8に正常にAuワイヤ9が接続された時のキャピラリ38の高さ(A0)、および配線2に正常にAuワイヤ9が接続された時のキャピラリ38の高さ(B0)をそれぞれ標準値としてコンピュータ44に入力しておき、ボンディングパッド8にAuワイヤ9を接続した際のキャピラリ38の高さと標準値との差(|A1−A0|)、および配線2にAuワイヤ9を接続した際のキャピラリ38の高さと標準値との差(|B1−B0|)を比較することによって、ボンディングパッド8に対するAuワイヤ9の不着を検出することもできる。
However, as another method, the height (A 0) of the capillary 38 when the
また、例えば配線基板1の表面の凹凸や反りが大きい場合には、上述したようなボンディングパッド8bに対するAuボール9aの不着が発生した場合であっても、最初の配線2aに対して第2ボンディングを行った時の高さ(B1)と、2番目の配線2bに対して第2ボンディングを行った時の高さ(B2)との差(|B1−B2|)が閾値以下と誤判定され、ワイヤボンディング装置30が停止せずにそのまま稼働してしまうことがある。
For example, when the surface of the
このような不具合は、次のような方法によって防止することができる。まず、図18、図19に示すように、例えば最初の配線2aに対して正常な第2ボンディングを行った時に、超音波振動を印加する前の高さ(C1)と超音波振動を印加した後の高さ(C2)とをそれぞれ測定し、その差(|C1−C2|=E)をコンピュータ44のメモリ回路45に記憶させておく。キャピラリ38に超音波振動を印加しながらAuワイヤ9を配線2aに圧着すると、Auワイヤ9がキャピラリ38によって潰されるので、超音波振動を印加した後の高さ(C2)は、超音波振動を印加する前の高さ(C1)よりも小さくなる。ここでは、最初の配線2aに対して第2ボンディングを行った時の高さ(C1、C2)を測定したが、同じ配線基板1であれば、どの配線2を使って高さ(C1、C2)を測定してもよい。
Such a malfunction can be prevented by the following method. First, as shown in FIGS. 18 and 19, for example, when normal second bonding is performed on the
次に、図20、図21に示すように、実際のボンディング工程で、配線2aに対して第2ボンディングを行った時に、超音波振動を印加する前の高さ(C3)と超音波振動を印加した後の高さ(C4)とをそれぞれ測定し、その差(|C3−C4|=F)をコンピュータ44のメモリ回路45に記憶させる。そして、比較回路46を使ってこの差(F)と、あらかじめ測定しておいた基準の差(E)とを比較する。
Next, as shown in FIGS. 20 and 21, when the second bonding is performed on the
ここで、ボンディングパッド8aに対して前記図16に示したような不着不良が発生し、ボンディングパッド8aの表面から剥離したAuボール9aが配線2aの表面に圧着された場合、上記差(F)は、基準の差(E)と異なった値になる。そこで、コンピュータ44の比較回路46は、この差(|E−F|)が閾値を超えたという信号を制御回路47に送り、この信号を受けた制御回路47がワイヤボンディング装置30の駆動部31に対してボンディング作業の停止を指示する。これにより、配線基板1の表面の凹凸や反りが大きい場合でも、ボンディングパッド8に対するAuワイヤ9の不着を確実に検出することができる。
Here, when the non-bonding failure as shown in FIG. 16 occurs with respect to the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment of the invention, and various modifications can be made without departing from the scope of the invention. is there.
前記実施の形態では、第1ボンディング工程および第2ボンディング工程における配線基板1の表面からキャピラリ38の下端部までの高さ(A、B)を測定することによって、ボンディングパッド8に対するAuワイヤ9の不着を検出したが、例えば、ボンディングパッド8および配線2に対してAuワイヤ9が正常に圧着された時の超音波振動の波形をコンピュータ44に記憶させておき、実際のボンディング工程でAuワイヤ9を圧着した時の超音波振動の波形との差が閾値を超えた場合にボンディング作業を停止させるようにしてもよい。すなわち、表面に異物14が付着したボンディングパッド8の表面にAuワイヤ9を圧着した場合や、ボンディングパッド8の表面から剥離したAuボール9aを配線2の表面に圧着した場合は、超音波振動の波形が正常な場合の波形とは異なってくるので、この波形の差を検出することによって不着不良を検出することが可能である。
In the embodiment, the height (A, B) from the surface of the
前記実施の形態では、実装ベースとして配線基板を例示したが、例えばリードフレームのような実装ベースに半導体チップを実装し、ボンディングパッドとリードをワイヤで電気的に接続する場合にも適用することができる。 In the above embodiment, the wiring board is exemplified as the mounting base. However, the present invention can also be applied to a case where a semiconductor chip is mounted on a mounting base such as a lead frame and the bonding pads and leads are electrically connected by wires. it can.
本発明は、複数の積層構造を有する配線基板を用いた半導体装置に適用できる。 The present invention can be applied to a semiconductor device using a wiring board having a plurality of stacked structures.
1 配線基板
2、2a、2b 配線
2p 導電プレート
3 裏面配線
4 絶縁層
5 ビアホール
6 半導体チップ
7 半田
8、8a、8b ボンディングパッド
9 Auワイヤ
9a Auボール
10 チップコンデンサ
11 ローパスフィルタ
12 封止樹脂
14 異物
30 ワイヤボンディング装置
31 駆動部
32 XYテーブル
33 Z軸モータ
34 リフタアーム
35 カメラ
36 鏡筒
37 光学系
38 キャピラリ
39 ボンディングアーム
40 クランパ
41 放電電極
42 ボンディングステージ
43 ガイドレール
44 コンピュータ
45 メモリ回路
46 比較回路
47 制御回路
50 HPAモジュール
DESCRIPTION OF
Claims (7)
(a)前記複数のボンディングパッドのうち、第1のボンディングパッドの表面に第1のワイヤを圧着し、前記第1のワイヤが前記第1のボンディングパッドの表面に圧着された時点における基準位置から前記ワイヤボンディング装置のキャピラリまでの高さ(A1)を測定する工程と、
(b)前記複数の電極のうち、第1の電極の表面に前記第1のワイヤを圧着し、前記第1のワイヤが前記第1の電極の表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(B1)を測定する工程と、
(c)前記複数のボンディングパッドのうち、第2のボンディングパッドの表面に第2のワイヤを圧着し、前記第2のワイヤが前記第2のボンディングパッドの表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(A2)を測定すると共に、前記高さ(A1)と前記高さ(A2)とを比較する工程と、
(d)前記複数の電極のうち、第2の電極の表面に前記第2のワイヤを圧着し、前記第2のワイヤが前記第2の電極の表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(B2)を測定すると共に、前記高さ(B1)と前記高さ(B2)とを比較する工程と、
を有し、
前記(c)工程において、前記高さ(A1)と前記高さ(A2)との差が所定の閾値を超えた場合、または、前記(d)工程において、前記高さ(B1)と前記高さ(B2)との差が所定の閾値を超えた場合には、ボンディング作業を停止することを特徴とする半導体装置の製造方法。 A semiconductor chip having a plurality of bonding pads formed on the surface and a mounting base having a plurality of electrodes formed on the surface are prepared, and each of the plurality of bonding pads is formed using a wire bonding apparatus. A method of manufacturing a semiconductor device in which each is electrically connected with a wire,
(A) Of the plurality of bonding pads, a first wire is crimped to the surface of the first bonding pad, and the reference position at the time when the first wire is crimped to the surface of the first bonding pad. Measuring the height (A1) to the capillary of the wire bonding apparatus;
(B) Of the plurality of electrodes, the first wire is crimped to the surface of the first electrode, and the reference position at the time when the first wire is crimped to the surface of the first electrode is Measuring the height to the capillary (B1);
(C) Among the plurality of bonding pads, the reference position at the time when a second wire is crimped to the surface of the second bonding pad and the second wire is crimped to the surface of the second bonding pad. Measuring the height (A2) from the capillary to the capillary, and comparing the height (A1) and the height (A2);
(D) Of the plurality of electrodes, the second wire is crimped to the surface of the second electrode, and the reference position at the time when the second wire is crimped to the surface of the second electrode is Measuring the height (B2) to the capillary and comparing the height (B1) and the height (B2);
Have
In the step (c), when the difference between the height (A1) and the height (A2) exceeds a predetermined threshold, or in the step (d), the height (B1) and the height The method for manufacturing a semiconductor device is characterized in that the bonding operation is stopped when the difference from (B2) exceeds a predetermined threshold value.
(a)前記複数のボンディングパッドのうち、第1のボンディングパッドの表面に第1のワイヤを圧着し、前記第1のワイヤが前記第1のボンディングパッドの表面に圧着された時点における基準位置から前記ワイヤボンディング装置のキャピラリまでの高さ(A1)を測定すると共に、前記高さ(A1)と基準高さ(A0)とを比較する工程と、
(b)前記複数の電極のうち、第1の電極の表面に前記第1のワイヤを圧着し、前記第1のワイヤが前記第1の電極の表面に圧着された時点における前記基準位置から前記キャピラリまでの高さ(B1)を測定すると共に、前記高さ(B1)と基準高さ(B0)とを比較する工程と、
を有し、
前記(a)工程において、前記高さ(A1)と前記基準高さ(A0)との差が所定の閾値を超えた場合、または、前記(b)工程において、前記高さ(B1)と前記基準高さ(B0)との差が所定の閾値を超えた場合には、ボンディング作業を停止することを特徴とする半導体装置の製造方法。 A semiconductor chip on which a plurality of bonding pads are formed and a mounting base on which a plurality of electrodes are formed are prepared, and a wire bonding apparatus is used to wire each of the plurality of bonding pads and each of the plurality of electrodes. A method of manufacturing a semiconductor device electrically connected at
(A) Of the plurality of bonding pads, a first wire is crimped to the surface of the first bonding pad, and the reference position at the time when the first wire is crimped to the surface of the first bonding pad. Measuring the height (A1) to the capillary of the wire bonding apparatus and comparing the height (A1) with a reference height (A0);
(B) Of the plurality of electrodes, the first wire is crimped to the surface of the first electrode, and the reference position at the time when the first wire is crimped to the surface of the first electrode is Measuring the height (B1) to the capillary and comparing the height (B1) with a reference height (B0);
Have
In the step (a), when the difference between the height (A1) and the reference height (A0) exceeds a predetermined threshold, or in the step (b), the height (B1) and the height A method of manufacturing a semiconductor device, wherein a bonding operation is stopped when a difference from a reference height (B0) exceeds a predetermined threshold value.
(a)前記複数のボンディングパッドのうち、第1のボンディングパッドの表面に第1のワイヤを圧着する工程と、
(b)前記複数の電極のうち、第1の電極の表面に前記第1のワイヤを圧着する工程と、
を有し、
前記(b)工程では、前記第1のワイヤに前記超音波振動を印加する前における基準位置からキャピラリまでの高さ(B1)と、前記第1のワイヤに前記超音波振動を印加した後における前記基準位置から前記キャピラリまでの高さ(B2)との差(E)を算出し、前記差(E)が所定の閾値を超えた場合には、ボンディング作業を停止することを特徴とする半導体装置の製造方法。 A semiconductor chip having a plurality of bonding pads formed on the surface and a mounting base having a plurality of electrodes formed on the surface are prepared, and the plurality of bonding pads are used by using a ball bonding apparatus using both heat and ultrasonic vibration. Each of the plurality of electrodes and each of the plurality of electrodes is electrically connected by a wire,
(A) a step of crimping a first wire to the surface of the first bonding pad among the plurality of bonding pads;
(B) a step of crimping the first wire to the surface of the first electrode among the plurality of electrodes;
Have
In the step (b), the height (B1) from the reference position to the capillary before applying the ultrasonic vibration to the first wire, and after applying the ultrasonic vibration to the first wire A difference (E) from a height (B2) from the reference position to the capillary is calculated, and the bonding operation is stopped when the difference (E) exceeds a predetermined threshold value. Device manufacturing method.
(a)前記複数のボンディングパッドのうち、第1のボンディングパッドの表面に第1のワイヤを圧着する工程と、
(b)前記複数の電極のうち、第1の電極の表面に前記第1のワイヤを圧着する工程と、
を有し、
前記(a)工程では、前記第1のワイヤに前記超音波振動を印加した時の波形と基準波形との差(W1)を検出し、
前記(b)工程では、前記第1のワイヤに前記超音波振動を印加した時の波形と基準波形との差(W2)を検出し、
前記(a)工程において前記差(W1)が所定の閾値を超えた場合、または、前記(b)工程において前記差(W2)が所定の閾値を超えた場合には、ボンディング作業を停止することを特徴とする半導体装置の製造方法。 A semiconductor chip having a plurality of bonding pads formed on the surface and a mounting base having a plurality of electrodes formed on the surface are prepared, and the plurality of bonding pads are used using a ball bonding apparatus using both heat and ultrasonic vibration. Each of the plurality of electrodes and each of the plurality of electrodes is electrically connected by a wire,
(A) a step of crimping a first wire to the surface of the first bonding pad among the plurality of bonding pads;
(B) a step of crimping the first wire to the surface of the first electrode among the plurality of electrodes;
Have
In the step (a), a difference (W1) between a waveform and a reference waveform when the ultrasonic vibration is applied to the first wire is detected,
In the step (b), a difference (W2) between a waveform when the ultrasonic vibration is applied to the first wire and a reference waveform is detected,
When the difference (W1) exceeds a predetermined threshold in the step (a), or when the difference (W2) exceeds a predetermined threshold in the step (b), the bonding operation is stopped. A method of manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008052878A JP2009212258A (en) | 2008-03-04 | 2008-03-04 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008052878A JP2009212258A (en) | 2008-03-04 | 2008-03-04 | Method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009212258A true JP2009212258A (en) | 2009-09-17 |
Family
ID=41185130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008052878A Pending JP2009212258A (en) | 2008-03-04 | 2008-03-04 | Method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009212258A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101464189B1 (en) | 2013-04-17 | 2014-11-21 | 대우전자부품(주) | Method of heavy wire bonding |
JP2016167557A (en) * | 2015-03-10 | 2016-09-15 | 日亜化学工業株式会社 | Method of detecting mounting failure of semiconductor element |
US20210305199A1 (en) * | 2020-03-29 | 2021-09-30 | Kulicke And Soffa Industries, Inc. | Methods of optimizing clamping of a semiconductor element against a support structure on a wire bonding machine, and related methods |
-
2008
- 2008-03-04 JP JP2008052878A patent/JP2009212258A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101464189B1 (en) | 2013-04-17 | 2014-11-21 | 대우전자부품(주) | Method of heavy wire bonding |
JP2016167557A (en) * | 2015-03-10 | 2016-09-15 | 日亜化学工業株式会社 | Method of detecting mounting failure of semiconductor element |
US20210305199A1 (en) * | 2020-03-29 | 2021-09-30 | Kulicke And Soffa Industries, Inc. | Methods of optimizing clamping of a semiconductor element against a support structure on a wire bonding machine, and related methods |
US11515285B2 (en) * | 2020-03-29 | 2022-11-29 | Kulicke And Soffa Industries, Inc. | Methods of optimizing clamping of a semiconductor element against a support structure on a wire bonding machine, and related methods |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6163463A (en) | Integrated circuit chip to substrate interconnection | |
US6995469B2 (en) | Semiconductor apparatus and fabricating method for the same | |
KR100796884B1 (en) | Manufacturing Method of Stacked Semiconductor Device and Manufacturing Method of Stacked Electronic Component | |
JP4860128B2 (en) | Wire bonding method | |
CN104395995B (en) | Throwing device and the manufacture method of semiconductor device | |
KR101672053B1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
CN107170691A (en) | A kind of method for being superimposed on microbonding disk or carrying out automatic wedge bonding side by side | |
US7032807B2 (en) | Solder contact reworking using a flux plate and squeegee | |
JP2008108971A (en) | Wire bonding apparatus and method | |
JP2010118534A (en) | Semiconductor device and method of manufacturing same | |
WO2006112393A1 (en) | Semiconductor device and semiconductor device manufacturing method | |
JP4831091B2 (en) | Die bonding apparatus and die bonding method | |
JP2009212258A (en) | Method of manufacturing semiconductor device | |
JP4780858B2 (en) | Manufacturing method of semiconductor device | |
JP2010123817A (en) | Wire bonding method, electronic apparatus, and method of manufacturing the same | |
US20060065967A1 (en) | Apparatus for singulating and bonding semiconductor chips, and method for the same | |
JPH10223687A (en) | Method and device of manufacture of flip-chip mounting module | |
JP2008130727A (en) | Method for manufacturing semiconductor device, and chip bonder used for it | |
KR20220003077A (en) | COF Packaging Method | |
JP3235192B2 (en) | Wiring board connection method | |
JP2006032873A (en) | Strap bonding apparatus and method | |
KR100485590B1 (en) | Wafer bumping method for using solder paste print | |
JP2003258012A (en) | Bump-applying device | |
JP2004294144A (en) | Test module and method for testing semiconductor device | |
US20080079128A1 (en) | Lead frame type stack package and method o fabricating the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |