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JP2009200289A - 半導体装置、電子装置、半導体装置の製造方法および配線基板 - Google Patents

半導体装置、電子装置、半導体装置の製造方法および配線基板 Download PDF

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誠也 藤井
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Abstract

【課題】 熱応力による局所的なコンタクト部材の破断を防止し、従来よりも信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置3は、配線基板1と半導体チップ5を有し、配線基板1には、ハンダボール11が設けられている。
ハンダボール11は、互いの間隔が一定となるようにマトリクス状に配置されているが、半導体チップ5の角部の直下に配置されたハンダボール11a、11b、11c、11dの周囲には複数のサポートボールが設けられる。
サポートボール間およびサポートボールとハンダボール11a、11b、11c、11d間の距離は、他のハンダボール間の距離よりも短い。
このような構造とすることにより、チップコーナー直下への応力集中をサポートボールにも負担させることができ、ハンダボール11a、11b、11c、11dに応力が集中し、破断するのを防止できる。
【選択図】 図2

Description

本発明は、半導体素子を搭載する半導体装置、半導体装置を用いた電子装置、半導体装置を搭載した電子装置、半導体装置の製造方法、および半導体装置の配線基板に関する。
近年、電子機器の小型化、高性能化に伴い、電子機器に用いられる半導体素子の高集積化、小型化が進んでいる。
そのため、半導体素子を搭載する半導体装置の実装基板等との接続構造として、基材(基板)上にハンダボール等のコンタクト部材をマトリクス状(格子状)に配置するボールグリッドアレイ(BGA)構造が用いられる場合がある。
一方、上記の構造では、半導体素子を封入する封止樹脂や半導体装置の配線基板と、半導体素子との熱膨張率の違い、あるいは半導体装置を実装基板と接続した場合における、半導体装置と実装基板の熱膨張率の違いにより、熱応力が生じ、応力が集中した領域におけるコンタクト部材が破断する場合がある。
そのため、上記した半導体装置においては、熱応力の集中によるコンタクト部材の破断を防ぐべく、熱応力が集中する特定のコンタクト部材の補強、もしくは特定のコンタクト部材に集中する熱応力を分散する必要がある。
応力が集中する特定のコンタクト部材の補強する構造としては、まず、基材の角部のコンタクト部材を他の部分のコンタクト部材よりも大型化する方法がある。
例えば、特許文献1の図1には、配線基板の4隅(コーナー部)に配置されるバンプ電極の大きさを、他の部分に配置されるバンプ電極よりも大径とした配線基板が開示されている。
また、特定のコンタクト部材に集中する熱応力を分散する構造としては、全てのコンタクト部材の全てをマトリクス状に配列するのではなく、基板の外周近傍のコンタクト部材の配列形状を曲線状にする方法もある。
例えば、特許文献2の図1には、モジュール基板2上のバンプの配置形状を曲線状した構造が開示されている。
さらに、コンタクト部材の配列形状を同心円状に配列する形状も提案されている。
例えば、特許文献3の図1には、基板面上に、半導体チップの外側に同心円状にハンダボールが配置されたボールグリッドアレイ型半導体装置が開示されている。
特開2001−210749号公報 特開平09−162531号公報 特開平11−307564号公報
特許文献1〜3に記載された構造は、熱応力によるコンタクト部材の破断を防ぐ構造としては一定の効果があるものと考えられる。
しかしながら、上記構造は、いずれも基板の外周列のコンタクト部材に熱応力が集中するのを防ぐ構造であり、コーナーに位置するコンタクト部材と半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置のように、外周列ではなく、チップの下に位置するコンタクト部材へ応力が集中するような構造の場合では、基板外周列の応力分散を狙っても対策として不十分である。
本発明は、このような問題に鑑みてなされたもので、その目的は、熱応力による局所的なコンタクト部材の破断を防止し、従来よりも信頼性の高い半導体装置を提供することにある。
前述した目的を達成するために、第1の発明は、基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有しており、なおかつ前記コンタクト部材のうち、マトリックス配列のコーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置において、複数の前記コンタクト部材は、前記一方の面において、前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置である。
第2の発明は、第1の発明記載の半導体装置を有することを特徴とする電子装置である。
第3の発明は、基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有おり、なおかつ前記コンタクト部材のうち、コーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置の製造方法において、複数の前記コンタクト部材を、前記基材上における前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置する工程を有することを特徴とする半導体装置の製造方法である。
第4の発明は、半導体チップが設けられる面を有する基材と、前記基材の他の面に設けられ、コンタクト部材が設けられる複数のランドと、を有する半導体装置の配線基板において、複数の前記ランドは、前記他の面において、前記半導体チップが設けられた際にチップコーナー下となる領域の実装密度が、他の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置の配線基板である。
本発明によれば、熱応力による局所的なコンタクト部材の破断を防止し、従来よりも信頼性の高い半導体装置を提供することができる。
以下、図面に基づいて本発明に好適な実施例を詳細に説明する。
まず、図1および図2を参照して、本発明の第1の実施形態に係る配線基板1及び当該配線基板1を含む半導体装置3の概略構成を説明する。
図1および図2に示すように、半導体装置3は、平面形状が略四角形の板状の配線基板1と、半導体チップ5とを有している。図示された半導体チップ5は配線基板1の一方の面に搭載されている。
半導体チップ5は、シリコンやゲルマニウムなどの半導体チップの材料からなる基板の一面に、例えばマイクロプロセッサ等のような論理回路またはSRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)等のような記憶回路等を備えている。
配線基板1の他の面には、半導体装置3を他の装置と接続するためのハンダボール11がコンタクト部材として設けられている。
図1〜図3を参照して、配線基板1及び半導体装置3の構成をさらに詳細に説明する。
図1〜図3に示すように、配線基板1は、基材13、半導体チップ5を搭載した基材13の面側に設けられたソルダーレジスト21a、他の面側に設けられたソルダーレジスト21b、他の面側に設けられたランド9、半導体チップ5が設けられた面側に設けられた接続パッド15、基材13の内部に設けられた配線25を有している。
具体的に説明すると、配線基板1の基材13はガラスエポキシ等で構成され、接続パッド15は、基材13の一方の面の外周の近傍に複数個設けられている。
半導体チップ5を搭載した面側に設けられたソルダーレジスト21aは、接続パッド15の形成領域以外の領域に設けられている。
半導体チップ5は、絶縁性の材料からなる接着剤23を介してソルダーレジスト21a上に設けられている。
半導体チップ5の表面には接続パッド15との接続用の電極パッド19が複数設けられており、接続パッド15と電極パッド19はワイヤ17によって電気的に接続されている。
なお、電極パッド19を除く、半導体チップ5の表面には図示しないパッシベーション膜が形成され、回路形成面を保護している。
また、少なくとも半導体チップ5、接続パッド15、電極パッド19、ワイヤ17を覆うように封止部7が設けられている。
封止部7はエポキシ樹脂等の絶縁性の熱硬化樹脂からなり、半導体チップ5や、電気的接続部位である接続パッド15、電極パッド19、ワイヤ17を保護している。
一方、基材13の他の面側に設けられたランド9は、図2に示されるように、所定の間隔でマトリクス状に複数個配置されている。また、各ランド9は、基材13内に設けられた配線25を介して接続パッド15と電気的に接続されている。
即ち、各ランド9は、配線25および接続パッド15を介して半導体チップ5の電極パッド19と電気的に接続されている。
さらに、コンタクト部材としてのハンダボール11はランド9上に設けられている。
ハンダボール11は、他の装置のランド等の接続部分と接続されることにより、他の装置と半導体チップ5とを電気的に接続する。
図2に示すように、ハンダボール11は、互いの間隔が一定となるようにマトリクス状に配置されているが、半導体チップ5のチップコーナー5a、5b、5c、5dの直下に設けられるように配置されたハンダボール11a、11b、11c、11dの周囲は、これらを囲むようにして複数のサポートボール12a、12b、12c、12dが第1のサポート用コンタクト部材として設けられている。
ここで、サポートボール12a、12b、12c、12d間およびサポートボール12a、12b、12c、12dとハンダボール11a、11b、11c、11d間の距離は、他のハンダボール間の距離よりも短い。
そのため、ハンダボール11の実装密度は、チップコーナー5a、5b、5c、5dの周囲の領域(サポートボール12a、12b、12c、12dボールが設けられた領域)と、他の領域とで異なっており、図2ではチップコーナーの周囲の領域の実装密度の方が高くなっている。
このような配置とした理由について、高温低温時の半導体装置3の挙動を示した図4を参照して説明する。
半導体装置3においては、封止部7と、半導体チップ5と基材13との熱膨張率の違い、あるいはハンダボール11を実装基板と接続した場合における、ハンダボール11と実装基板の熱膨張率の違いにより、熱応力が生じ、応力が集中した領域におけるハンダボール11が破断する場合がある。
ここで、本発明者は、応力が集中して破断が起こりやすいハンダボール11は、必ずしもPKG(基材13)のコーナーに配置されたハンダボール11ではなく、チップコーナー下に配置されたハンダボール11a、11b、11c、11dの場合があることを確認した。
半導体装置3においては、低αである半導体チップ5は温度に対して膨張、収縮しづらく、逆に半導体チップ5に比べて高αである配線基板1や封止部7などは温度に対して膨張、収縮しやすい。
この、膨張、収縮しやすい配線基板1や封止部7と、膨張、収縮しづらい半導体チップ5の差により、例えば図3に示すC1、C2の向きに反る力が発生する。
つまり、配線基板1や封止部7と、半導体チップ5のα差(膨張差)により応力が発生するのだが、チップコーナー直下のハンダボール11a、11b、11c、11dはその応力の影響を大きく受けやすい。
これは、半導体チップ5がある部分とない部分の境界にハンダボール11がある為、半導体チップ5に対する配線基板1の膨張と収縮の基点となるためと考えられる。
そこで、本発明者は鋭意検討の結果、半導体装置3におけるハンダボール11の実装密度をチップコーナーの周囲の領域(サポートボール12a、12b、12c、12dが設けられた領域)と、他の領域とで異ならせることにより、チップコーナー直下への応力集中をハンダボール11a、11b、11c、11dだけでなく、サポートボール12a、12b、12c、12dにも負担させ、応力を緩和する構造としたのである。
このような構造にすることにより、チップコーナー直下のハンダボール11a、11b、11c、11dに応力が集中し、破断するのを防止できる。
そのため、半導体装置3が従来よりも長い寿命を得る事ができ、半導体装置3としての実装信頼性を向上させる事ができる。
またサポートボール12a、12b、12c、12dの外方にも、さらにハンダボール11が配置されているため、チップコーナエリアに加えられる応力をさらに緩和することができる。
なお、半導体装置3においては、ランド9の配置も、当然に、ハンダボール11、ハンダボール11a、11b、11c、11d、サポートボール12a、12b、12c、12dの配置に対応した配置形状となっている。
即ち、サポートボール12a、12b、12c、12dおよびサポートボール12a、12b、12c、12dとハンダボール11a、11b、11c、11dが設けられるランド9間の距離についても、他のハンダボール11が設けられるランド9間の距離よりも短い。
次に、図5〜図8を参照して、上記した配線基板1を含む半導体装置3の製造工程を説明する。
半導体装置3は、複数の配線基板1を含む配線母基板35をまず製造し、次に配線母基板35上に半導体チップ5等を配置することにより製造される。
まず、図5〜図8を参照して配線母基板35の製造の手順について説明する。
最初に、配線母基板35の構造について図5を参照して説明する。
図5に示すように、配線母基板35は、矩形の製品形成領域37を複数有している。
製品形成領域37はマトリックス配置されており、製品形成領域37の間には切り取り線としてのダイシングライン41が形成されている。
配線基板1は、製品形成領域37に後述する所定の処理(ランド9、ソルダーレジスト21bの形成)を行うことにより、形成される。
また、製品形成領域37の周囲には枠部39が形成されており、配線母基板35を移動する際は、図示しない搬送機器を枠部39と接触させて搬送する。
このように、枠部39を形成することにより、製品形成領域37に触れることなく、配線母基板35を移動させることができる。
また、枠部39には位置決め孔43が複数設けられており、移動の際の位置決めとして用いられる。
次に、配線母基板35を形成する手順について図1、図3および図5、図6を参照して説明する。
まず、ガラスエポキシ等からなる基材13を用意し、配線母基板35(図5)と同様の平面形状になるように成形する。
次に、図6(a)に示すように、基材13上に、ランド9や配線25の形成用の銅層45を貼り付ける。次に、レジスト膜であるフォトレジスト47を銅層45の表面に塗布し、フォトレジスト47を塗布した後、図6(b)に示すように、フォトレジスト47をパターニングして、ランド9を形成する部分以外のフォトレジスト47を除去して、銅層45の除去部分を露出させる。さらに、銅層45の露出部分をエッチングして、図6(c)に示すように、所望のランドの平面形状と図示しない配線パターンを形成する。
この際、ランド9は等間隔になるようにマトリクス状に配置されるが、サポートボール12a、12b、12c、12dおよびハンダボール11a、11b、11c、11dが設けられるランド9同士の間隔は、他のランド9同士の間隔よりも短くなるように形成される。
以上の工程により、基材13上にランド9が形成される。
ランド9が形成されると、次に、図6(d)に示すように、基材13およびランド9の全面に、紫外線硬化型のソルダーレジスト21bを塗布する。
ソルダーレジスト21bの塗布が終了すると、ソルダーレジスト21bを残したい部分のみ紫外線を照射して硬化させる。
紫外線を照射した後、基材13およびランド9の全面を洗浄することにより、硬化されていない部分のソルダーレジスト21bが除去され、図6(e)または図6(f)に示すような構造が形成される。
なお、配線基板1をNSMD(Non Solder Mask defined)構造としたい場合は、図6(e)に示すようにソルダーレジスト21bとランド9が接触しないようにし、SMD(Solder Mask defined)構造にしたい場合は、図6(f)に示すように、ソルダーレジスト21bとランド9が接触するようにする。
また、必要に応じて、基材13の反対側の面に、図1に示すようなソルダーレジスト21a、接続パッド15を形成し、基材13内に、接続パッド15とランド9を接続する配線25を設けて配線母基板35が完成する。
なお、ランド9や接続パッド15の表面には必要に応じてメッキ処理を行い、酸化防止やバリア等の効果を持たせる。
次に、図7および図8を参照して配線母基板35上に半導体チップ5を配置して半導体装置3を製造する手順について説明する。
まず、図7(a)に示すように、配線母基板35を、接続パッド15が上になるように図示しないチップマウンター装置に載置する。
配線母基板35の載置が完了すると、図7(b)に示すように、図示しないチップマウンター装置を用いてソルダーレジスト21a上に接着材を介して半導体チップ5を載置したのち、熱を加えて接着材を硬化してチップマウントを完了する。
半導体チップ5の載置が完了すると、図示しないワイヤーボンダー装置に載置する。
ワイヤーボンダー装置により、ワイヤ17の一端を電極パッド19(図1参照)に超音波熱圧着により接続し、その後、所定のループ形状を描きながら他端を接続パッド15上に超音波熱圧着により接続する。
次に、半導体チップ5を載置した配線母基板35を図示しないモールド装置に載置する。
配線母基板35の載置が完了すると、図示しないモールド装置の上型と下型により配線母基板35を型閉めした状態で、溶融された封止樹脂、例えば熱硬化性のエポキシ樹脂等を充填させ、充填させた状態でキュアする。
すると、封止樹脂が熱硬化し、図7(c)に示すように複数の製品形成領域37(図6参照)を一括的に覆う封止部7が形成される。一括モールドを用いたことにより、効率よく封止部7を形成することができる。
次に、前記配線母基板35を、ランド9が上になるようにして、図示しないボールマウント装置上に載置する。
配線母基板35の載置が完了すると、図8(a)に示すように、例えば、ボールマウント装置のマウントツール53にハンダボール11を真空吸着し、フラックスを介してハンダボール11をランド9上に搭載する。
その後、配線母基板35をリフローすることで、ハンダボール11がランド9と接続される。
このように、配線母基板35のランド9上にハンダボール11を搭載することで、外部端子(コンタクト部材)が形成される。
次に、配線母基板35を、図示しない基板ダイシング装置に載置する。
具体的には、図8(b)に示すように、封止部7をダイシングテープ55に貼着固定する。
次に、貼着固定された配線母基板35のダイシングライン41(図5参照)を図示しないダイシングブレードにより、回転研削することで、配線母基板35を個々の製品形成領域37(図5参照)毎に切断・分離する。
最後に、分離された個々の製品形成領域37をダイシングテープ55からピックアップすることで、図1に示すような半導体装置3が得られる。
このように、第1の実施形態によれば、半導体装置3の配線基板1が、基材13、ソルダーレジスト21b、ランド9、ハンダボール11を有し、ハンダボール11は、チップコーナーの直下に設けられるように配置されたハンダボール11a、11b、11c、11dの周囲に、これらを囲むようにして複数のサポートボール12a、12b、12c、12dが設けられ、サポートボール12a、12b、12c、12d間およびサポートボール12a、12b、12c、12dとハンダボール11a、11b、11c、11d間の距離は、他のハンダボール間の距離よりも短い。
そのため、チップコーナー直下への応力集中をハンダボール11a、11b、11c、11dだけでなく、サポートボール12a、12b、12c、12dにも負担させて応力を緩和することができ、チップコーナー直下のハンダボール11a、11b、11c、11dに応力が集中し、破断するのを防止できる。
即ち、半導体装置3が従来よりも長い寿命を得る事ができ、半導体装置3としての実装信頼性を向上させる事ができる。
次に、第2の実施形態に係る電子装置101について、図9を参照して説明する。
第2の実施形態に係る電子装置101は、第1の実施形態に係る半導体装置3をマザーボード65上に実装したものである。
なお、第2の実施形態において、第1の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
図9に示すように、電子装置101はマザーボード65と半導体装置3を有している。
マザーボード65はガラスエポキシ等で構成される基材71を有し、基材71の一方の面には複数のランド69が所定の間隔で格子状に配置されている。
また、基材71の一方の面には、ソルダーレジスト67aが設けられ、他の面にはソルダーレジスト67bが設けられている。
マザーボード65のランド69は、コンタクト部材としてのハンダボール11によって、半導体装置3の配線基板1のランド9と電気的に接続されている。
ランド69の構造は、半導体装置3の配線基板1のソルダーレジスト21bおよびランド9の構造と同様である。
即ち、ランド69は、ハンダボール11aおよびサポートボール11bと接続されるランド69の間の間隔が、他のランド69間の間隔よりも狭く形成される。
このように、半導体装置3だけでなく、接続対象であるマザーボード65にも、配線基板1と同様の構造のランド69を設けることにより、電子装置としての信頼性を向上させる事ができる。
このように、第2の実施形態によれば、電子装置101はマザーボード65と半導体装置3を有している。
従って、電子装置としての信頼性を向上させる事ができる。
次に、第3の実施形態に係る半導体装置3aについて、図10を参照して説明する。
第3の実施形態に係る半導体装置3aは、第1の実施形態において、サポートボール12a、12b、12c、12dを、円弧状(環状)に配置したものである。
なお、第3の実施形態において、第1の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
図12に示すように、ハンダボール11a、11b、11c、11dの周囲には複数のサポートボール12a、12b、12c、12dが円弧状に設けられている。
サポートボール12a、12b、12c、12d間の距離は、他のハンダボール11間の距離よりも短い。
このように、サポートボール12a、12b、12c、12dを円弧状に設けることにより、サポートボール12a、12b、12c、12dへの応力も均等に分散され、その結果ハンダボール11に加えられる応力も緩和できる。
そのため、第1の実施形態と同等以上の効果を奏する。
次に、第4の実施形態に係る半導体装置3bについて、図11を参照して説明する。
第4の実施形態に係る半導体装置3bは、第1の実施形態において、ハンダボール11a、11b、11c、11dを、半導体チップ5と電気的に接続されないダミーボールとしたものである。
なお、第4の実施形態において、第1の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
図11に示すように、ダミーボール14a、14b、14c、14dの周囲には複数のサポートボール12a、12b、12c、12dが設けられているが、このダミーボール14a、14b、14c、14dは半導体チップ5と電気的に接続されないダミーボール(ダミーコンタクト部材)となっている。
つまり、サポートボール12a、12b、12c、12dにて、半導体チップ5の直下にあるダミーボール14a、14b、14c、14dへの応力を分散して寿命を延ばすが、仮に応力の分散効果が不足してダミーボール14a、14b、14c、14dが壊れた場合でも半導体装置としての機能を損なうことはない。
このように、第4の実施形態によれば、半導体チップ5の直下にある11a、11b、11c、11dをダミーボール14a、14b、14c、14dとすることにより、半導体チップ5の直下のハンダボールの寿命を延ばし、仮に応力の分散効果が不足してダミーボール14a、14b、14c、14dが壊れた場合でも半導体装置としての機能を損なうことはない。
次に、第5の実施形態に係る半導体装置3cについて、図12〜図14を参照して説明する。
なお、第5の実施形態において、第1の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
第5の実施形態に係る半導体装置3cは、第1の実施形態において、サポートボール12a、12b、12c、12dの配置を円弧状、あるいは斜線上に配置したものである。
図12に示すように、半導体装置3cのサポートボール12a、12b、12c、12dは、チップコーナー5a、5b、5c、5dに隣接する、チップの外周に沿うように円弧状に設けられている。
このように、サポートボール12a、12b、12c、12dは、円弧状に設けてもよく、このような構造とすることにより、応力を各サポートボール12a、12b、12c、12dに分散させることができ、第1〜第4の実施形態よりも寿命を長くする事が可能となる。
なお、サポートボール12a、12b、12c、12dの配列形状は図に限定されるものではなく、図13のように2重の円弧状にしてもよく、あるいは図14のように応力が集中する部分(チップコーナー5a、5b、5c、5dの周囲)に隣接するように斜線状に設けてもよい。
このように、第5の実施形態によれば、半導体装置3cが、基材13、ソルダーレジスト21b、ランド9、ハンダボール11を有し、ハンダボール11は、チップコーナー5a、5b、5c、5dの周囲に設けられたサポートボール12a、12b、12cを有している。
そのため、第1の実施形態と同様の効果を奏する。
また、第5の実施形態によれば、サポートボール12a、12b、12cはチップコーナー5a、5b、5c、5dに隣接する、チップの外周に円弧状もしくは斜線状に設けられているので、応力を各サポートボール12a、12b、12c、12dに分散させることができ、第1〜第4の実施形態よりも寿命を長くする事が可能となる。
次に、第6の実施形態に係る半導体装置3dについて、図15を参照して説明する。
第6の実施形態に係る半導体装置3dは、第1の実施形態において、チップコーナー直下にハンダボール11を設けない配置構造としたものである。
なお、第6の実施形態において、第1の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
図15に示すように、半導体装置3dは、チップコーナー5a、5b、5c、5dの直下にハンダボール11が設けられておらず、チップコーナー下のハンダボール11の実装密度が、他よりも低い実装密度となっている。
この場合、チップコーナー下の周囲のハンダボール11がサポートボール12a、12b、12c、12dとして機能し、これらのボールによって応力が分散される。
そのため、これにより、既存の半導体装置についてもデザインの大きな変更なしに、チップコーナー下に加えられる応力を分散することができる。
このように、第6の実施形態によれば、半導体装置3cが、基材13、ソルダーレジスト21b、ランド9、ハンダボール11を有し、ハンダボール11は、チップコーナー5a、5b、5c、5dの周囲に設けられたサポートボール12a、12b、12cを有している。
そのため、第1の実施形態と同様の効果を奏する。
また、第6の実施形態によれば、半導体装置3dはチップコーナー5a、5b、5c、5dの直下にハンダボール11が設けられておらず、チップコーナー5a、5b、5c、5dの周囲のハンダボール11がサポートボール12a、12b、12c、12dとして機能する。
そのため、第1〜第4の実施形態と比べて、既存の半導体装置についてもデザインの大きな変更なしに、チップコーナー下に加えられる応力を分散することができる。
次に、第7の実施形態に係る半導体装置3eについて、図16を参照して説明する。
第7の実施形態に係る半導体装置3eは、第1の実施形態において、チップコーナー直下のハンダボールの周囲だけではなく、基材13のコーナーに隣接して設けられたハンダボール11e、11f、11g、11hの周囲にもサポートボール12e、12f、12g、12hを設けた配置構造としたものである。
なお、第7の実施形態において、第1の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
図15に示すように、半導体装置3eは、基材13のコーナーに隣接して設けられたハンダボール11e、11f、11g、11h(外周コンタクト部材)の周囲にもサポートボール12e、12f、12g、12h(第2のサポート用コンタクト部材)が設けられている。
サポートボール12e、12f、12g、12h間およびサポートボール12a、12b、12c、12dとハンダボール11e、11f、11g、11h間の距離は、他のハンダボール11間の距離よりも短い。
このような構造とすることにより、チップコーナーだけでなく、基材13のコーナーに加えられた応力も分散でき、半導体装置3eに加えられる応力をさらに良好に緩和することができる。
このように、第7の実施形態によれば、半導体装置3eが、基材13、ソルダーレジスト21b、ランド9、ハンダボール11を有し、ハンダボール11は、チップコーナーの周囲に設けられたサポートボール12a、12b、12cを有している。
そのため、第1の実施形態と同様の効果を奏する。
また、第6の実施形態によれば、半導体装置3eは基材13のコーナーに隣接して設けられたハンダボール11e、11f、11g、11hの周囲にもサポートボール12e、12f、12g、12hが設けられており、基材13のコーナーに加えられた応力も分散される。
そのため、第1〜第6の実施形態と比べて、半導体装置3eに加えられる応力をさらに良好に緩和することができる。
上記した実施形態では、本発明をBGA型の半導体装置3または半導体装置3が実装されるマザーボード65に適用した場合について説明したが、本発明は、何等、これに限定されることなく、はんだ印刷によるプリコート、ハーフバンプや、フリップチップのバンプなどのあらゆる接合部に適応することもできる。
また、半導体チップ5だけでなく、スペーサーなどのαの差による応力が発生させるもので適応できる。
また、シングルチップ品のみならず、チップスタック品にも適応できる。
半導体装置3を示す断面図である(なお、図1は図2のA2−A2断面図でもある)。 図1のA1方向矢視図である。 図2のB−B断面図である。 図1において、半導体装置3が変形した際の状態を示す図である。 配線母基板35を示す平面図である。 配線母基板35の製造の手順を示す図である。 半導体装置3の製造の手順を示す図である。 半導体装置3の製造の手順を示す図である。 電子装置101を示す平面図である。 半導体装置3aを示す平面図である。 半導体装置3bを示す平面図である。 半導体装置3cを示す平面図である。 半導体装置3cを示す平面図である。 半導体装置3cを示す平面図である。 半導体装置3dを示す平面図である。 半導体装置3eを示す平面図である。
符号の説明
1…………配線基板
3…………半導体装置
5…………半導体チップ
5d………チップコーナー
7…………封止部
9…………ランド
11a……ハンダボール
12a……サポートボール
13………基材
14a……サポートボール(ダミーボール)
15………接続パッド
17………ワイヤ
19………電極パッド
21a……ソルダーレジスト
21b……ソルダーレジスト
22a……半導体チップ5を含むエリア
22b……半導体チップ5を含まないエリア
23………接着剤
25………配線
35………配線母基板
37………製品形成領域
39………枠部
41………ダイシングライン
43………位置決め孔
45………銅層
47………フォトレジスト
53………マウントツール
65………マザーボード
67a……ソルダーレジスト
67b……ソルダーレジスト
69………ランド
71………基材
101……電子装置

Claims (28)

  1. 基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有しており、なおかつ前記コンタクト部材のうち、コーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置において、
    複数の前記コンタクト部材は、
    前記一方の面において、前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置。
  2. 複数の前記コンタクト部材は、前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域よりも高い実装密度となるように配置されていることを特徴とする請求項1記載の半導体装置。
  3. 複数の前記コンタクト部材のうち、2つ以上は、前記半導体チップのチップコーナー下周囲に設けられ、前記チップコーナー下に集中する応力を緩和するように配置された第1のサポート用コンタクト部材であり、
    前記第1のサポート用コンタクト部材間の距離は、他のコンタクト部材間の距離よりも短いことを特徴とする請求項2記載の半導体装置。
  4. 複数の前記コンタクト部材のうちの少なくとも1つは、
    前記基材上における前記半導体チップのチップコーナー直下に配置されるように設けられた第1のコンタクト部材であり、
    前記第1のサポート用コンタクト部材は、前記第1のコンタクト部材を囲むように設けられていることを特徴とする請求項3記載の半導体装置。
  5. 前記第1のコンタクト部材は、
    前記半導体チップとは電気的に接続されていないことを特徴とする請求項4記載の半導体装置。
  6. 前記第1のサポート用コンタクト部材は、前記第1のコンタクト部材の周囲にマトリクス状に配置されていることを特徴とする請求項4記載の半導体装置。
  7. 前記第1のサポート用コンタクト部材は、前記第1のコンタクト部材の周囲に環状に配置されていることを特徴とする請求項4記載の半導体装置。
  8. 前記第1のサポート用コンタクト部材は、チップコーナーに隣接するように、斜線状に配置されていることを特徴とする請求項3記載の半導体装置。
  9. 前記第1のサポート用コンタクト部材は、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に配置されていることを特徴とする請求項3記載の半導体装置。
  10. 前記第1のサポート用コンタクト部材は、コンタクト部材は、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に2重に配置されていることを特徴とする請求項3記載の半導体装置。
  11. 複数の前記コンタクト部材は、前記基材上における前記半導体チップのチップコーナー下の実装密度が、他の領域よりも低い実装密度となるように配置されていることを特徴とする請求項1記載の半導体装置。
  12. 複数の前記コンタクト部材は、前記基材上における前記半導体チップのチップコーナー直下に設けられないように配置されていることを特徴とする請求項11記載の半導体装置。
  13. 複数の前記コンタクト部材の一部は、
    前記基板のコーナーに隣接して設けられた、外周コンタクト部材であり、
    前記外周コンタクト部材の周囲には、前記外周コンタクト部材に加えられる応力を緩和する第2のサポート用コンタクト部材が設けられていることを特徴とする請求項1記載の半導体装置。
  14. 前記第2のサポート用コンタクト部材は、
    前記半導体チップとは電気的に接続されていないことを特徴とする請求項13記載の半導体装置。
  15. 請求項1〜請求項14のいずれかに記載の半導体装置を有することを特徴とする電子装置。
  16. 基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有しており、なおかつ前記コンタクト部材のうち、コーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置の製造方法において、
    複数の前記コンタクト部材を、前記基材上における前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置する工程を有することを特徴とする半導体装置の製造方法。
  17. 前記工程は、
    複数の前記コンタクト部材が、前記基材上における前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域よりも高い実装密度となるように配置する工程であることを特徴とする請求項16記載の半導体装置の製造方法。
  18. 前記工程は、
    複数の前記コンタクト部材のうち、2つ以上を、第1のサポート用コンタクト部材として設ける工程であり、かつ前記第1のサポート用コンタクト部材間の距離が、他のコンタクト部材間の距離よりも短くなるように配置する工程であることを特徴とする請求項17記載の半導体装置の製造方法。
  19. 前記工程は、
    複数の前記コンタクト部材のうちの少なくとも1つを、第1のコンタクト部材として前記基材上における前記半導体チップのチップコーナー直下に配置し、
    前記第1のサポート用コンタクト部材を、前記第1のコンタクト部材の周囲に配置する工程であることを特徴とする請求項18記載の半導体装置の製造方法。
  20. 前記工程は、
    前記第1のコンタクト部材を、前記半導体チップとは電気的に接続されていないダミーコンタクト部材として配置する工程であることを特徴とする請求項18記載の半導体装置の製造方法。
  21. 前記工程は、
    複数の前記コンタクト部材の一部を、前記基材上における前記半導体チップのチップコーナーに隣接するように、斜線状に配置する工程を有することを特徴とする請求項18記載の半導体装置の製造方法。
  22. 前記工程は、
    複数の前記コンタクト部材の一部を、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に配置する工程を有することを特徴とする請求項18記載の半導体装置の製造方法。
  23. 前記工程は、複数の前記コンタクト部材の一部を、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に2重に配置する工程を有することを特徴とする請求項18記載の半導体装置の製造方法。
  24. 前記工程は、
    複数の前記コンタクト部材を、前記基材上における前記半導体チップのチップコーナー下の実装密度が、他よりも低い実装密度となるように配置する工程を有することを特徴とする請求項16記載の半導体装置の製造方法。
  25. 複数の前記コンタクト部材は、前記基材上における前記半導体チップのチップコーナー直下に設けられないように配置する工程を有することを特徴とする請求項24記載の半導体装置の製造方法。
  26. 前記工程は、複数の前記コンタクト部材の一部を、前記基板の前記基板のコーナーに隣接するように外周コンタクト部材を設ける工程と、前記外周コンタクト部材の周囲に、前記外周コンタクト部材に加えられる応力を緩和する第2のサポート用コンタクト部材を設ける工程と、を有することを特徴とする請求項16記載の半導体装置の製造方法。
  27. 前記工程は、
    前記第2のサポート用コンタクト部材を、前記半導体チップとは電気的に接続されていないダミーコンタクト部材として配置する工程であることを特徴とする請求項26記載の半導体装置の製造方法。
  28. 半導体チップが設けられる面を有する基材と、前記基材の他の面に設けられ、コンタクト部材が設けられる複数のランドと、を有する半導体装置の配線基板において、
    複数の前記ランドは、
    前記他の面において、前記半導体チップが設けられた際にチップコーナー下となる領域の実装密度が、他の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置の配線基板。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211508A (ja) * 2012-03-01 2013-10-10 Nec Corp Lsiパッケージ及びlsiパッケージの製造方法
JP2013211475A (ja) * 2012-03-30 2013-10-10 Olympus Corp 基板および半導体装置
JP2015118988A (ja) * 2013-12-17 2015-06-25 キヤノン株式会社 プリント回路板の製造方法及びプリント回路板
US9478520B2 (en) 2012-01-17 2016-10-25 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
WO2018128066A1 (ja) * 2017-01-06 2018-07-12 株式会社村田製作所 電子部品モジュール

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199540A (ja) * 1996-01-19 1997-07-31 Toshiba Corp 半導体装置及び実装構造体及びその製造方法及び実装構造体検査方法及びその装置
JPH1056093A (ja) * 1996-08-07 1998-02-24 Hitachi Ltd 半導体装置およびその半導体装置を組み込んだ電子装置
JP2001068594A (ja) * 1999-06-22 2001-03-16 Mitsubishi Electric Corp 電子回路パッケージ、実装ボード及び実装体
JP2003051568A (ja) * 2001-08-08 2003-02-21 Nec Corp 半導体装置
JP2004047758A (ja) * 2002-07-12 2004-02-12 Canon Inc 半導体装置
JP2007165420A (ja) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199540A (ja) * 1996-01-19 1997-07-31 Toshiba Corp 半導体装置及び実装構造体及びその製造方法及び実装構造体検査方法及びその装置
JPH1056093A (ja) * 1996-08-07 1998-02-24 Hitachi Ltd 半導体装置およびその半導体装置を組み込んだ電子装置
JP2001068594A (ja) * 1999-06-22 2001-03-16 Mitsubishi Electric Corp 電子回路パッケージ、実装ボード及び実装体
JP2003051568A (ja) * 2001-08-08 2003-02-21 Nec Corp 半導体装置
JP2004047758A (ja) * 2002-07-12 2004-02-12 Canon Inc 半導体装置
JP2007165420A (ja) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478520B2 (en) 2012-01-17 2016-10-25 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
JP2013211508A (ja) * 2012-03-01 2013-10-10 Nec Corp Lsiパッケージ及びlsiパッケージの製造方法
JP2013211475A (ja) * 2012-03-30 2013-10-10 Olympus Corp 基板および半導体装置
JP2015118988A (ja) * 2013-12-17 2015-06-25 キヤノン株式会社 プリント回路板の製造方法及びプリント回路板
WO2018128066A1 (ja) * 2017-01-06 2018-07-12 株式会社村田製作所 電子部品モジュール

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