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JP2009194294A - 積層型半導体装置 - Google Patents

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JP2009194294A
JP2009194294A JP2008035810A JP2008035810A JP2009194294A JP 2009194294 A JP2009194294 A JP 2009194294A JP 2008035810 A JP2008035810 A JP 2008035810A JP 2008035810 A JP2008035810 A JP 2008035810A JP 2009194294 A JP2009194294 A JP 2009194294A
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JP
Japan
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relay
pad
wiring board
pads
semiconductor elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Application number
JP2008035810A
Other languages
English (en)
Inventor
Naohisa Okumura
尚久 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US12/191,574 priority patent/US7911045B2/en
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Abstract

【課題】複数の半導体素子を配線基板上に多段に積層するにあたって、電極パッド間の接続に導電層を適用した上で、半導体素子と配線基板との間の接続を容易化する。
【解決手段】配線基板上２には複数の素子群１１、１２、１３、１４が積み重ねられている。各素子群は中継素子１５と複数の半導体素子９とを有する。中継素子１５と複数の半導体素子９とは中継パッド１７および電極パッド１６が露出するように階段状に積層されている。複数の半導体素子９の電極パッド１６と中継素子１５の中継パッド１７とは導電層１９で電気的に接続されている。中継素子１５の中継パッド１７と配線基板２の接続パッド７とは金属ワイヤ２２を介して電気的に接続されている。
【選択図】図２

Description

本発明は積層型半導体装置に関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。半導体素子の電極パッドはワイヤボンディングを適用して配線基板の接続パッドと電気的に接続される。さらに、メモリカードの高容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。
メモリ素子の積層数は増加傾向にあり、メモリカードの記憶容量に応じて４段、さらには８段もしくはそれ以上に積層することが検討されている。半導体素子（メモリ素子）を多段に積層するためには１個当りの素子厚を薄くする必要がある。素子厚を薄くした半導体素子にワイヤボンディングを適用した場合、ボンディング荷重で半導体素子がダメージを受けるおそれがある。そこで、複数の半導体素子を電極パッドが露出するように階段状に積層すると共に、複数の半導体素子の電極パッド間や電極パッドと配線基板の接続パッドとの間を導電層で電気的に接続することが検討されている（特許文献１，２参照）。
複数の半導体素子を単に階段状に積層した場合には、半導体素子の積層数が増加するにつれて階段方向の長さが長くなり、配線基板に対する半導体素子の占有面積が増加する。このような点に対して、例えば半導体素子を階段状に積層した複数の素子群をスペーサ層等を介して積み重ねたり、あるいは階段方向を反対方向に向けた複数の素子群を積み重ねることによって、配線基板に対する半導体素子の占有面積を低減することができる。ただし、この場合には素子群内の電極パッド間の接続には導電層が適用できるものの、上方に位置する素子群の半導体素子と配線基板とを導電層で接続することが困難となる。
また、電気特性や信号特性が等しい電極パッドについては、階段状に積層された複数の半導体素子の電極パッドを導電層で順に接続することができる。しかし、チップセレクト等を行う制御信号用の電極パッドに関しては、制御信号に応じて複数の半導体素子の電極パッドを個々に配線基板の接続パッドと接続しなければならない場合がある。半導体素子と配線基板との接続に金属ワイヤを用いた場合、金属ワイヤに入線角度を付けることによって、複数の半導体素子の電極パッドを個々に配線基板の接続パッドと接続することができるものの、単に導電層を適用しただけでは接続パッドとの接続が困難になる。
特開２００４−０６３５６９号公報 特開２００５−３０２７６３号公報
本発明の目的は、複数の半導体素子を配線基板上に多段に積層するにあたって、複数の半導体素子の電極パッド間の接続に導電層を適用した上で、半導体素子の電極パッドと配線基板の接続パッドとの間を容易に接続することを可能にした積層型半導体装置を提供することにある。
本発明の第１の態様に係る積層型半導体装置は、接続パッドを有する配線基板と、外形の一辺に沿って配列された中継パッドを有する中継素子と、前記中継素子上に配置され、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子とを備え、前記中継素子および前記複数の半導体素子は前記配線基板上にパッド配列辺を同方向に向け、かつ前記中継パッドおよび前記電極パッドが露出するように階段状に積層されている素子群と、前記複数の半導体素子の前記電極パッドと前記中継素子の前記中継パッドとを電気的に接続する導電層と、前記中継素子の前記中継パッドと前記配線基板の前記接続パッドとを電気的に接続する金属ワイヤと、前記素子群を前記金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層とを具備することを特徴としている。
本発明の第２の態様に係る積層型半導体装置は、接続パッドを有する配線基板と、外形の一辺に沿って配列された中継パッドを有する第１の中継素子と、前記第１の中継素子上に配置され、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子とを備え、前記第１の中継素子および前記複数の半導体素子は前記配線基板上にパッド配列辺を同方向に向け、かつ前記中継パッドおよび前記電極パッドが露出するように階段状に積層されている第１の素子群と、前記第１の素子群を構成する前記複数の半導体素子の前記電極パッドと前記第１の中継素子の前記中継パッドとを電気的に接続する第１の導電層と、前記第１の中継素子の前記中継パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、外形の一辺に沿って配列された中継パッドを有する第２の中継素子と、前記第２の中継素子上に配置され、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子とを備え、前記第２の中継素子および前記複数の半導体素子は前記第１の素子群上にパッド配列辺を同方向に向け、かつ前記中継パッドおよび前記電極パッドが露出するように階段状に積層されている第２の素子群と、前記第２の素子群を構成する前記複数の半導体素子の前記電極パッドと前記第２の中継素子の前記中継パッドとを電気的に接続する第２の導電層と、前記第２の中継素子の前記中継パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記第１および第２の素子群を前記第１および第２の金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層とを具備することを特徴としている。
本発明の第３の態様に係る積層型半導体装置は、接続パッドを有する配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記配線基板上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている素子群と、少なくとも前記複数の半導体素子の前記電極パッド間を接続する導電層と、前記素子群を封止するように、前記配線基板上に形成された封止樹脂層とを具備し、前記導電層の一部は前記複数の半導体素子の階段部分の段面に相当する露出面上を引き回されていることを特徴としている。
本発明の第１および第２の態様に係る積層型半導体装置によれば、中継パッドを有する中継素子上に複数の半導体素子を積層しているため、中継素子を介して半導体素子と配線基板とを容易に接続することができる。本発明の第３の態様に係る積層型半導体装置によれば、複数の半導体素子の階段部分における露出面上で導電層を引き回しているため、半導体素子と配線基板とを容易に接続することができる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１および図２は本発明の実施形態による半導体記憶装置（積層型半導体装置）の構成を示す図であって、図１は半導体記憶装置（積層型半導体装置）の平面図、図２はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。これらの図に示される半導体記憶装置（積層型半導体装置）１は半導体メモリカードを構成しており、例えば半導体記憶装置１のみでマイクロＳＤTM規格のメモリカード（マイクロＳＤTMカード）として使用されるものである。すなわち、半導体記憶装置１はケースレスのメモリカードである。
半導体記憶装置１は素子実装基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の主面２ａと、素子実装面となる第２の主面２ｂとを備えている。
配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺３Ａはメモリカードをカードスロットに挿入する際の先端部に相当する。他方の短辺３Ｂはメモリカードの後方部に相当する。配線基板２の一方の長辺４Ａは直線形状であるのに対し、他方の長辺４Ｂはメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板２の各角部は曲線状（Ｒ形状）とされている。
配線基板２の第１の主面２ａには、メモリカードの入出力端子となる外部接続端子５が形成されている。外部接続端子５は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第１の主面２ａはメモリカードの表面に相当する。さらに、配線基板２の第１の主面２ａには、外部接続端子５の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網は例えばメモリカードのテストパッドを有している。第１の主面２ａに設けられた第１の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第２の主面２ｂは、素子搭載部６と接続パッド７を含む第２の配線網とを備えている。なお、配線基板２の第２の主面２ｂはメモリカードの裏面に対応するものである。接続パッド７を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子５や第１の配線網と電気的に接続されている。接続パッド７は、短辺３Ａに沿った第１のパッド領域８Ａと長辺４Ａに沿った第２のパッド領域８Ｂのそれぞれに配置されている。
配線基板２の素子搭載部６には、複数のメモリ素子（半導体素子）９が搭載されている。メモリ素子９としてはＮＡＮＤ型フラッシュメモリ等の半導体メモリ素子が用いられる。メモリ素子９上にはコントローラ素子（半導体素子）１０が積層されている。コントローラ素子１０は、複数のメモリ素子９からデータの書き込みや読み出しを行うメモリ素子を選択（チップセレクト）し、選択したメモリ素子９へのデータを書き込み、また選択したメモリ素子９に記憶されたデータの読み出し等を行う。
複数のメモリ素子９は第１ないし第４の素子群（メモリ素子群）１１、１２、１３、１４に分けられており、これら素子群１１〜１４は配線基板２の第１の主面２ａ上に積み重ねられている。各素子群１１〜１４はそれぞれ４個のメモリ素子９と１個の中継素子１５とで構成されている。具体的には、第１の素子群１１は配線基板２の素子搭載部６上に配置された第１の中継素子１５Ａを有している。第１の素子群１１を構成する４個のメモリ素子９は第１の中継素子１５Ａ上に順に階段状に積層されている。
各メモリ素子９は矩形状の同一形状を有し、それぞれ電極パッド１６を備えている。電極パッド１６はメモリ素子９の外形の一辺、具体的には一方の短辺に沿って配列されている。このように、メモリ素子９は短辺片側パッド構造を有している。同様に、中継素子１５は、その外形の一辺（具体的には一方の短辺）に沿って配列された中継パッド１７を備え、メモリ素子９より若干大きい矩形状の外形を有している。中継素子１５としては素子構造を持たない中継用半導体素子（Ｓｉインターボーザ等）が用いられ、これは通常の半導体素子（Ｓｉ素子等）と同様な工程で作製される。
第１の中継素子１５Ａは、中継パッド１７が形成された電極形成面を上方に向けて、配線基板２の素子搭載部６上に接着層（図示せず）を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。メモリ素子９の接着層も同様である。第１の中継素子１５Ａはパッド配列辺（一方の短辺）を配線基板２の短辺３Ａに向けて配置されている。すなわち、第１の中継素子１５Ａは中継パッド１７が配線基板２の第１のパッド領域８Ａの近傍に位置するように配置されている。
第１の素子群１１を構成する４個のメモリ素子９のうち、最下段のメモリ素子９は電極パッド１６が形成された電極形成面を上方に向け、かつ中継パッド１７が露出するように短辺を長辺方向にずらして、第１の中継素子１５Ａ上に接着層（図示せず）を介して接着されている。同様に、残りの３個のメモリ素子９は下段側のメモリ素子９の電極パッド１６が露出するように短辺を長辺方向にずらして、最下段のメモリ素子９上にそれぞれ接着層（図示せず）を介して順に接着されている。
このように、４個のメモリ素子９はそれぞれ第１の中継素子１５Ａとパッド配列辺を同方向に向け、かつ長辺を揃えると共に、中継パッド１７および下段側のメモリ素子９の電極パッド１６が露出するように短辺を長辺方向にずらして、第１の中継素子１５Ａ上に順に階段状に積層されている。すなわち、第１の中継素子１５Ａと４個のメモリ素子９は中継パッド１７および各電極パッド１６が露出するように階段状に積層されている。従って、第１の中継素子１５Ａの中継パッド１７と４個のメモリ素子９の各電極パッド１６はいずれも上方に向けて露出させた状態で、第１のパッド領域８Ａの近傍に位置している。
第１の素子群１２上には第２ないし第４の素子群１２〜１４が順に積み重ねられている。第２ないし第４の素子群１２〜１４はそれぞれ第１の素子群１２と同様な構成を有している。第２の素子群１２は、第１の素子群１１の最上段のメモリ素子９上に接着層（図示せず）を介して接着された第２の中継素子１５Ｂと、その上に順に階段状に積層された４個のメモリ素子９とを備えている。第２の素子群１２を構成する４個のメモリ素子９は、第１の素子群１１を構成するメモリ素子９と同様な構成を有している。第２の中継素子１５Ｂも第１の中継素子１５Ａと同様な構成を有している。第３および第４の素子群１３、１４を構成するメモリ素子９および中継素子１５Ｃ、１５Ｄも同様である。
第２の素子群１２を構成する第２の中継素子１５Ｂと４個のメモリ素子９は、それぞれパッド配列辺を同方向に向け、かつ長辺方向を揃えると共に、中継パッド１７および下段側のメモリ素子９の電極パッド１６が露出するように、短辺を長辺方向にずらして階段状に積層されている。第２の素子群１２は第１の素子群１１と階段方向を同方向に向けて積層されている。従って、第２の中継素子１５Ｂの中継パッド１７と４個のメモリ素子９の各電極パッド１６は、第１の素子群１１と同様に、いずれも上方に向けて露出させた状態で、第１のパッド領域８Ａの近傍に位置している。
同様に、第３の素子群１３は第２の素子群１２上に配置された第３の中継素子１５Ｃと４個のメモリ素子９とで構成されており、第４の素子群１４は第３の素子群１３上に配置された第４の中継素子１５Ｄと４個のメモリ素子９とで構成されている。第３および第４の中継素子１５Ｃ、１５Ｄは、下段側の素子群１２、１３の最上段のメモリ素子９上に接着層（図示せず）を介して接着されている。第３および第４の素子群１３、１４を構成する中継素子１５Ｃ、１５Ｄと４個のメモリ素子９は、それぞれパッド配列辺を同方向に向け、かつ中継パッド１７および下段側のメモリ素子９の電極パッド１６が露出するように、第１の素子群１１と同方向に向けて階段状に積層されている。
第２ないし第４の素子群１２〜１４は第１の素子群１１と素子配置や積層構造を揃えて階段状に積層されている。このように、第１ないし第４の素子群１１〜１４はそれぞれ階段方向、素子配置および積層構造が同一となるように構成されている。従って、各中継パッド１７や電極パッド１６を露出させた上で、配線基板２に対する中継素子１５およびメモリ素子９の占有面積の増大を抑制している。すなわち、半導体記憶装置１の素子占有面積は、各素子群１１〜１４の配線基板２に対する投影面積を揃えているため、１つの素子群の占有面積（実際には中継素子１５の面積）となる。従って、複数のメモリ素子９を具備する半導体記憶装置１の小型化を図ることが可能となる。
ただし、第２ないし第４の素子群１２〜１４を構成する第２ないし第４の中継素子１５Ｂ〜１５Ｄは、それぞれ下段側の素子群１１〜１３からはみ出して配置されることになる。従って、第２ないし第４の中継素子１５Ｂ〜１５Ｄの各中継パッド１７の下方は中空状態となる。すなわち、第２ないし第４の中継素子１５Ｂ〜１５Ｄはオーバーハング構造となる。そこで、第２ないし第４の中継素子１５Ｂ〜１５Ｄのオーバーハング部分の下方（中空部）には、それぞれ絶縁樹脂１８が充填されている。絶縁樹脂１８としては、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等の熱硬化性樹脂が用いられる。絶縁樹脂１８は配線基板２上に各素子群１１〜１４を配置した後に液状樹脂を充填し、これを硬化させることにより形成される。液状樹脂はディスペンサ等を用いて注入される。
各素子群１１〜１４を構成する４個のメモリ素子９の電極パッド１６間は、図３および図４に示すように導電層１９で電気的に接続されている。メモリ素子９の電極パッド１６と中継素子１５の中継パッド１７との間も、同様に導電層１９で電気的に接続されている。各素子群１１〜１４はそれぞれ同様な接続構造を有しているため、第１の素子群１１の接続構造を代表例として図３および図４に示す。これらの図は第１の素子群１１を構成する第１の中継素子１５Ａ上に４個のメモリ素子９、すなわち第１ないし第４の電極パッド１６ａ〜１６ｄを有する第１ないし第４のメモリ素子９ａ〜９ｄが順に階段状に積層された状態、特にメモリ素子９ａ〜９ｄの階段部分を示している。
導電層１９は、第１ないし第４のメモリ素子９ａ〜９ｄの階段部分の段差部に相当する側面を介して、階段部分の段面に相当する露出面上に形成されている。このような導電層１９は、例えば導電性材料の微粒子を溶媒やバインダ中に分散させた導電性ペースト（もしくは導電性塗料）を所望のパターンに応じて塗布することにより形成される。導電性材料の微粒子としては、金微粒子や銀微粒子等が用いられる。導電性ペーストは、例えばインクジェットヘッドから吐出させて塗布される。あるいは、スクリーン印刷法等のマスクを用いた印刷法を適用して、導電性ペーストを塗布してもよい。インクジェット法によれば、微細パターンを有する導電層１９を再現性よく形成することができる。
メモリ素子９ａ〜９ｄの階段部分の段差部に相当する側面は、通常、半導体基板（Ｓｉ基板等）が露出している場合が多い。そこで、各メモリ素子９ａ〜９ｄの側面は第１の絶縁層２０で覆われている。導電層１９は第１の絶縁層２０上に形成される。このため、第１の絶縁層２０はスロープ状に形成することが好ましい。これによって、導電層１９の形成性を高めることができ、第１の絶縁層２０上での配線切れの発生等を抑制することができる。第１の絶縁層２０は導電層１９と同様に、絶縁性ペースト（もしくは絶縁性塗料）をインクジェット法やマスクを用いた印刷法等を適用して塗布することにより形成される。あるいは、絶縁性の液状樹脂を塗布して形成してもよい。
ここで、第１ないし第４のメモリ素子９ａ〜９ｄの電極パッド１６ａ〜１６ｄの電気特性や信号特性等が等しい場合には、第１ないし第４のメモリ素子９ａ〜９ｄと中継素子１５Ａの階段部分に導電層１９を直線状に形成することによって、第１ないし第４の電極パッド１６ａ〜１６ｄと中継パッド１７との間を順に接続することができる。例えば、第１ないし第４のメモリ素子９ａ〜９ｄの電極パッド１６のうち、データ信号用端子（ＩＯ）や電圧端子（Ｖｃｃ）等に関しては、第１ないし第４の電極パッド１６ａ〜１６ｄが直線状の導電層１９１で順に接続されている。
一方、素子選択（チップセレクト）等の制御信号用端子（ＣＥ，ＲＢ等）に関しては、例えば制御信号に応じて各メモリ素子９ａ〜９ｄの電極パッド１６ａ〜１６ｄ毎に配線基板２の接続パッド７（ここでは中継素子１５Ａの中継パッド１７）と電気的に接続しなければならない場合がある。例えば、ＣＥ端子およびＲＢ端子に関しては、第１および第２のメモリ素子９ａ、９ｂの電極パッド１６ａ、１６ｂと、第３および第４のメモリ素子９ｃ、９ｄの電極パッド１６ｃ、１６ｄとに分け、それぞれを個別に配線基板２の接続パッド７（ここでは中継素子１５Ａの中継パッド１７）と電気的に接続する。
このような場合、第１ないし第４の電極パッド１６ａ〜１６ｄを直線状の導電層１９で順に接続することができず、また第３および第４の電極パッド１６ｃ、１６ｄと中継パッド１７との間に第１および第２の電極パッド１６ａ、１６ｂが存在することになるため、直接的に接続することができない。そこで、この実施形態の積層型半導体装置１においては、電極パッド１６間および電極パッド１６と中継パッド１７との間を接続する導電層１９の一部、具体的には制御信号用端子の接続に用いられる導電層１９を、第１ないし第４のメモリ素子９ａ〜９ｄの階段部分の段差部に相当する露出面上で引き回している。
具体的には、ＣＥ端子およびＲＢ端子となる電極パッド１６のうち、第１および第２のメモリ素子９ａ、９ｂの電極パッド１６ａ、１６ｂは導電層１９２で中継パッド１７と接続している。第３および第４のメモリ素子９ｃ、９ｄの電極パッド１６ｃ、１６ｄについては、電極パッド１６ｃ、１６ｄ間を導電層１９３で接続し、さらに導電層１９３を露出面上で引き回し、各メモリ素子９の隣接する電極パッド１６間に配置した後、中継パッド１７と接続している。このように、導電層１９の一部をメモリ素子９の露出面上で引き回すことによって、制御信号用の電極パッド１６に関しても中継素子１５の中継パッド１７、ひいては配線基板２の接続パッド７と導電層１９で良好に接続することができる。
導電層１９の一部をメモリ素子９の露出面上で引き回すにあたって、図３に示すＲＢ端子のように、各メモリ素子９の隣接する電極パッド１６間にスペースが存在する場合には、電極パッド１６間に直接導電層１９を形成すればよい。一方、図３に示すＣＥ端子のように、電極パッド１６間に配線引き回し用のスペースが存在しない場合には、隣接する電極パッド１６（非接続パッド）を第２の絶縁層２１で覆った後、その上に導電層１９を形成する。すなわち、各メモリ素子９ａ〜９ｄの露出面上には導電層１９の配線パターン（制御端子用配線の形成パターン）に応じて第２の絶縁層２１が形成されている。そして、導電層１９の一部は第２の絶縁層２１上を介して引き回されている。第２の絶縁層２１は第１の絶縁層２０と同様にして形成することができる。
この実施形態の半導体記憶装置（積層型半導体装置）１においては、導電層１９の一部をメモリ素子９の階段部分の段面に相当する露出面上で引き回しているため、制御信号用端子のようにメモリ素子９毎の接続が必要な場合おいても、メモリ素子９の電極パッド１６と中継素子１５の中継パッド１７、ひいては配線基板２の接続パッド７と導電層１９で良好に接続することができる。さらに、メモリ素子９の露出面に第２の絶縁層２１を形成することによって、導電層１９の引き回し性を高めることができる。従って、メモリ素子９の電極パッド１６と中継素子１５の中継パッド１７、ひいては配線基板２の接続パッド７との接続を、より容易に導電層１９で実施することが可能となる。
なお、メモリ素子９の露出面における導電層１９の引き回しは、中継素子１５とメモリ素子９とを用いて素子群を構成する場合に限らず、複数のメモリ素子９のみを用いて素子群を構成する場合にも有効である。この際、メモリ素子９の電極パッド１６と配線基板２の接続パッド７との接続は導電層１９で実施してもよい。また、例えば最下段のメモリ素子９の厚さのみを厚くした上で、最下段のメモリ素子９の電極パッド１６と配線基板２の接続パッド７との接続にワイヤボンディングを適用してもよい。中継素子１５と配線基板２との接続に導電層１９を適用することを必ずしも除外するものではない。
中継素子１５および複数のメモリ素子９の積層は配線基板２上に順に実施してもよいが、例えば図５ないし図７に示すように、中継素子１５用の半導体ウエハ１０１上に複数のメモリ素子９を順に積層した後に半導体ウエハ１０１を切断し、中継素子１５と複数のメモリ素子９との積層体を素子モジュールとして個片化することが好ましい。さらに、導電層１９の形成についても、半導体ウエハ１０１上で実施することが好ましい。これらによって、各素子群に対応する中継素子１５と複数のメモリ素子９との積層体の製造工数や製造コスト等を削減することができる。なお、図６および図７は半導体ウエハ１０１の１個の中継素子１５に相当する素子領域１０２を示している。
まず、中継素子１５用の半導体ウエハ１０１の各素子領域１０２に、複数のメモリ素子９を順に積層する。複数のメモリ素子９は接着層を介して接着される。次いで、各素子領域１０２の複数のメモリ素子９に対して絶縁層や導電層を順に形成する。この際、複数のノズルを有する印刷装置等を使用することによって、絶縁層や導電層の形成コストを低減することが可能となる。この後、半導体ウエハ１０１を各素子領域１０２に応じて切断することによって、各素子群に対応する素子モジュール（中継素子１５と複数のメモリ素子９との積層体）を得ることができる。
さらに、上記した素子モジュールを配線基板２上に必要数だけ積み重ねることによって、積層型半導体装置１の元となる構造体が得られる。このように、中継素子１５と複数のメモリ素子９との積層体を予め形成しておくことによって、積層型半導体装置１の製造工数や製造コスト等も削減することが可能となる。さらに、素子モジュールの段階で中継素子１５の中継パッド１７を利用して検査を実施することによって、積層型半導体装置１の不良発生率を抑制することができる。なお、素子モジュールの段階で検査した結果として、複数のメモリ素子９のいずれかが不良と判断された場合、不良のメモリ素子９を除く記憶容量分のモジュールとして使用することも可能である。
上述したように、各素子群１１〜１４を構成するメモリ素子９の電極パッド１６間、およびメモリ素子９の電極パッド１６と中継素子１５の中継パッド１７との間は、導電層１９を介して電気的に接続されている。さらに、各素子群１１〜１４を構成する中継素子１５の中継パッド１７は、それぞれ配線基板２の第１のパッド領域８Ａに配置された接続パッド７と金属ワイヤ２２を介して電気的に接続されている。すなわち、第１の中継素子１５Ａの中継パッド１７は接続パッド７と第１の金属ワイヤ２２Ａを介して電気的に接続されている。同様に、第２ないし第４の中継素子１５Ｂ〜１５Ｄの中継パッド１７は接続パッド７と第２ないし第４の金属ワイヤ２２Ｂ〜２２Ｄを介して電気的に接続されている。金属ワイヤ２２には一般的なＡｕ線やＣｕ線等の金属細線が用いられる。
メモリ素子９の電極パッド１６と中継素子１５の中継パッド１７との間を導電層１９で接続した上で、中継パッド１７と配線基板２の接続パッド７との間を金属ワイヤ２２で接続することによって、メモリ素子９の保護と配線基板２との接続性の向上を両立させることができる。すなわち、メモリ素子９の電極パッド１６間の接続には導電層１９を適用しているため、メモリ素子９にワイヤボンディングを実施した場合のダメージの発生を回避することができる。さらに、配線基板２と直接接続される中継素子１５は素子構造を持たないため、通常のワイヤボンディングを実施することができる。従って、積層位置が上方となる第２ないし第４の素子群１２〜１４を構成する中継素子１５Ｂ〜１５Ｄに関しても、配線基板２と容易に接続することができる。
加えて、第２ないし第４の素子群１２〜１４を構成する中継素子１５Ｂ〜１５Ｄの下方に存在する中空部には絶縁樹脂１８が充填されているため、各中継パッド１７にワイヤボンディングする際の接続不良やクラックの発生を防ぐことができる。なお、中継素子１５と配線基板２とを金属ワイヤ２２で接続する構造は、複数の素子群１１〜１４を積み重ねる場合に限らず、単一の素子群の中継素子１５と配線基板２との接続に対しても有効である。前述した製造工程に示すように、中継素子１５上への複数のメモリ素子９の積層および導電層１９の形成はウエハ工程で実施することができる。従って、このような積層体を配線基板２上に配置した後に、通常のワイヤボンディング工程を実施して中継素子１５と配線基板２とを接続することによって、製造コストの低減等を図ることが可能となる。
第４の素子群１４（具体的には最上段のメモリ素子９）上には、コントローラ素子１０が接着層（図示せず）を介して接着されている。コントローラ素子１０はコ字型パッド構造を有しており、第１の外形辺に沿って配列された電極パッド２３Ａと第２の外形辺に沿って配列された電極パッド２３Ｂと第３の外形辺に沿って配列された電極パッド２３Ｃとを備えている。これら電極パッド２３Ａ〜２３Ｃのうち、第２のパッド領域８Ｂの近傍に位置する電極パッド２３Ａは、第２のパッド領域８Ｂに配置された接続パッド７と金属ワイヤ２４Ａを介して電気的に接続されている。
第１のパッド領域８Ａの近傍に位置する電極パッド２３Ｂは、第１のパッド領域８Ａに配置された接続パッド７と金属ワイヤ２４Ｂを介して電気的に接続されている。第３の外形辺に沿って配列された電極パッド２３Ｃに関しては、第１のパッド領域８Ａに配置された接続パッド７と直接接続することが困難であることから、コントローラ素子１０と隣接してコントローラ用の中継素子２５が配置されている。第３の外形辺に沿って配列された電極パッド２３Ｃは、コントローラ用の中継素子２５を介して第１のパッド領域８Ａに配置された接続パッド７と接続されている。
コントローラ用の中継素子２５は１つの外形辺とそれと直交する他の外形辺のそれぞれに沿って配列された電極パッド（中継パッド）２６Ａ、２６Ｂを有している。コントローラ用の中継素子２５は電極パッド２６Ａがコントローラ素子１０の電極パッド２３Ｃと対向し、かつ電極パッド２６Ｂが第１のパッド領域８Ａの近傍に位置するように配置されている。中継素子２５の電極パッド２６Ａはコントローラ素子１０の電極パッド２３Ｃと第１の中継用金属ワイヤ２７Ａを介して接続されており、電極パッド２６Ｂは第２の中継用金属ワイヤ２７Ｂを介して接続パッド７と電気的に接続されている。中継素子２５は電極パッド２６Ａと電極パッド２６Ｂとを繋ぐ配線層を有している。
メモリ素子９やコントローラ素子１０が実装された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層２８がモールド成形されている。メモリ素子９やコントローラ素子１０は、金属ワイヤ２２、２４、２７等と共に封止樹脂層２８で一体的に封止されている。封止樹脂層２８の先端には、メモリカードの前方を示す傾斜部２９が設けられている。封止樹脂層２８の後方には封止樹脂を一部盛り上げた取手部３０が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置１が構成されている。なお、図１では封止樹脂層２８の図示を省略している。
半導体記憶装置１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層２８等は直接外部に露出した状態とされる。すなわち、半導体記憶装置１は封止樹脂層２８等を外部に露出させたケースレスの半導体メモリカードである。このため、上述したメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部、また傾斜部２９等は半導体記憶装置１自体に設けられている。
半導体記憶装置１でケースレスのマイクロＳＤTMカードを構成する場合、半導体記憶装置１の厚さ（カード厚）は、例えば７００〜７６０μｍの範囲に設定される。メモリ素子９とコントローラ素子１０の積層厚（素子厚）は、それに配線基板２の厚さや封止樹脂層２８のコントローラ素子１０上での厚さ（素子上樹脂厚）を加えて、カード厚の範囲内とする必要がある。メモリ素子９の極薄化と導電層１９の適用によって、半導体記憶装置１の高容量化と高信頼性化とを両立させることができる。言い換えると、薄型で高容量の半導体記憶装置１の製造歩留りや信頼性を高めることが可能となる。
半導体記憶装置１は４個の素子群を有し、各素子群はそれぞれ１個の中継素子１５と４個のメモリ素子９で構成されているため、合計４個の中継素子１５と合計１６個のメモリ素子９とを具備している。例えば、配線基板２の厚さを１１０μｍ、中継素子１５、メモリ素子９およびコントローラ素子１０の各厚さを１８μｍ、第１の中継素子１５Ａの接着層の厚さを２０μｍ、それを除く素子接着層の各厚さを５μｍ、封止樹脂層２８の素子上樹脂厚を１５２μｍとしたとき、これらの合計厚は７６０μｍとなり、カード厚を満足させることができる。この際、記憶容量が１ＧＢのメモリ素子９を１６個使用した場合、１６ＧＢのマイクロＳＤTMカードを半導体記憶装置１で実現することが可能となる。
上述したように、メモリ素子９の電極パッド１６間の接続に導電層１９を適用することによって、メモリ素子９へのダメージを抑制することができる。従って、メモリ素子９の厚さを薄くした場合においても、半導体記憶装置１の信頼性を高めることが可能となる。この実施形態の半導体記憶装置１は、例えばメモリ素子９の厚さを３０μｍ以下、さらには２０μｍ以下というように薄くした場合に有効である。この実施形態のメモリ素子９は例えば３０μｍ以下、さらには２０μｍ以下の厚さを有している。ただし、メモリ素子９の厚さはこれに限定されるものではなく、例えば５０μｍ程度の厚さを有するメモリ素子９を用いる場合においても導電層１９を適用することができる。
なお、配線基板２上に積み重ねる素子群の数、また各素子群を構成するメモリ素子（半導体素子）９の数は、上述した実施形態に限定されるものではない。各素子群は複数のメモリ素子（半導体素子）９を有していればよい。また、素子群の数は例えば半導体記憶装置１の記憶容量に応じて適宜に設定することができる。場合によっては単一の素子群（複数のメモリ素子９を備える）で半導体記憶装置１を構成してもよい。
また、上述した実施形態の半導体記憶装置１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、半導体メモリカード以外の半導体記憶装置にも適用可能である。具体的には、実施形態の装置構造はＢＧＡパッケージ構造やＬＧＡパッケージ構造を有する半導体記憶装置に適用することができる。
本発明の積層型半導体装置は上記実施形態に限定されるものではなく、配線基板上に複数の半導体素子を積層して搭載した各種構造に適用可能である。本発明の積層型半導体装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の実施形態による積層型半導体装置を示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す積層型半導体装置における半導体素子の電極パッド間の接続構造を示す平面図である。 図３の平面図に対応する断面図である。 図１に示す積層型半導体装置の製造工程を示す図であって、中継素子となる半導体ウエハ上に複数のメモリ素子を積層する段階を示す平面図である。 図５に示す半導体ウエハの１個の中継素子に相当する素子領域を示す平面図である。 図６の断面を示す図である。
符号の説明
１…半導体記憶装置（積層型半導体装置）、２…配線基板、５…外部接続端子、６…素子搭載部、７…接続パッド、９…メモリ素子、１０…コントローラ素子、１１，１２，１３，１４…素子群、１５…中継素子、１６，２３…電極パッド、１７…中継パッド、１９…導電層、２０…第１の絶縁層、２１…第２の絶縁層、２２，２４…金属ワイヤ、２８…封止樹脂層。

Claims (5)

  1. 接続パッドを有する配線基板と、
    外形の一辺に沿って配列された中継パッドを有する中継素子と、前記中継素子上に配置され、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子とを備え、前記中継素子および前記複数の半導体素子は前記配線基板上にパッド配列辺を同方向に向け、かつ前記中継パッドおよび前記電極パッドが露出するように階段状に積層されている素子群と、
    前記複数の半導体素子の前記電極パッドと前記中継素子の前記中継パッドとを電気的に接続する導電層と、
    前記中継素子の前記中継パッドと前記配線基板の前記接続パッドとを電気的に接続する金属ワイヤと、
    前記素子群を前記金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層と
    を具備することを特徴とする積層型半導体装置。
  2. 接続パッドを有する配線基板と、
    外形の一辺に沿って配列された中継パッドを有する第１の中継素子と、前記第１の中継素子上に配置され、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子とを備え、前記第１の中継素子および前記複数の半導体素子は前記配線基板上にパッド配列辺を同方向に向け、かつ前記中継パッドおよび前記電極パッドが露出するように階段状に積層されている第１の素子群と、
    前記第１の素子群を構成する前記複数の半導体素子の前記電極パッドと前記第１の中継素子の前記中継パッドとを電気的に接続する第１の導電層と、
    前記第１の中継素子の前記中継パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    外形の一辺に沿って配列された中継パッドを有する第２の中継素子と、前記第２の中継素子上に配置され、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子とを備え、前記第２の中継素子および前記複数の半導体素子は前記第１の素子群上にパッド配列辺を同方向に向け、かつ前記中継パッドおよび前記電極パッドが露出するように階段状に積層されている第２の素子群と、
    前記第２の素子群を構成する前記複数の半導体素子の前記電極パッドと前記第２の中継素子の前記中継パッドとを電気的に接続する第２の導電層と、
    前記第２の中継素子の前記中継パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記第１および第２の素子群を前記第１および第２の金属ワイヤと共に封止するように、前記配線基板上に形成された封止樹脂層と
    を具備することを特徴とする積層型半導体装置。
  3. 接続パッドを有する配線基板と、
    外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記配線基板上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている素子群と、
    少なくとも前記複数の半導体素子の前記電極パッド間を接続する導電層と、
    前記素子群を封止するように、前記配線基板上に形成された封止樹脂層とを具備し、
    前記導電層の一部は前記複数の半導体素子の階段部分の段面に相当する露出面上を引き回されていることを特徴とする積層型半導体装置。
  4. 請求項３記載の積層型半導体装置において、
    さらに、前記複数の半導体素子の階段部分の段差部に相当する側面を覆う第１の絶縁層と、前記複数の半導体素子の前記露出面上に前記導電層の配線パターンに応じて形成された第２の絶縁層とを具備し、前記導電層の一部は前記第２の絶縁層上を介して引き回されていることを特徴とする積層型半導体装置。
  5. 請求項３または請求項４記載の積層型半導体装置において、
    前記素子群は外形の一辺に沿って配列された中継パッドを有する中継素子を介して前記配線基板上に配置されており、前記中継パッドは前記電極パッドと前記導電層を介して電気的に接続されていると共に、前記接続パッドと金属ワイヤを介して電気的に接続されていることを特徴とする積層型半導体装置。
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